JPH02260904A - パルスアンプ - Google Patents
パルスアンプInfo
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- JPH02260904A JPH02260904A JP8271689A JP8271689A JPH02260904A JP H02260904 A JPH02260904 A JP H02260904A JP 8271689 A JP8271689 A JP 8271689A JP 8271689 A JP8271689 A JP 8271689A JP H02260904 A JPH02260904 A JP H02260904A
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- 238000011158 quantitative evaluation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高周波におけるパルスアンプ、特に高速ディジ
タルアンプに関するものである。
タルアンプに関するものである。
（従来の技術）
高速ディジタル動作の観点から、デバイスはシリコンの
電子移動度に比べ約４倍速いＧａ Ａｓ ＦＥＴ（以下
ＦＥＴ）が用いられ、アンプとして第１５図に示す回路
及びその配置が用いられる。第１５図において、Ｗｌは
入力端子とＦＥＴのゲート間を接続するボンディングワ
イヤ（以下ワイヤ）で、Ｌはその残留インダクタンス、
ＣはＦＥＴゲートの入力容量、Ｚは入力終端回路で通常
信号源インピーダンスと同一の値がとられる。入力端子
に入力されたパルス入力はワイヤＷｌを介しＦＥＴのゲ
ートに伝達され、ＦＥＴによって増幅され、出力端子へ
導かれる。
電子移動度に比べ約４倍速いＧａ Ａｓ ＦＥＴ（以下
ＦＥＴ）が用いられ、アンプとして第１５図に示す回路
及びその配置が用いられる。第１５図において、Ｗｌは
入力端子とＦＥＴのゲート間を接続するボンディングワ
イヤ（以下ワイヤ）で、Ｌはその残留インダクタンス、
ＣはＦＥＴゲートの入力容量、Ｚは入力終端回路で通常
信号源インピーダンスと同一の値がとられる。入力端子
に入力されたパルス入力はワイヤＷｌを介しＦＥＴのゲ
ートに伝達され、ＦＥＴによって増幅され、出力端子へ
導かれる。
第１６図は１つのパルス入力より２つのパルス出力を得
るパルスアンプの回路及びその配置である。
るパルスアンプの回路及びその配置である。
Ｚは入力終端回路、Ｗｌ、Ｗ３は入力端子とそレソれの
ＦＥＴのゲートを接続するワイヤでその残留インダクタ
ンスＬ、ＣはそれぞれのＦＥＴのゲート入力容量である
。入力端子に入力されたパルス入力はワイヤＷ１又はＷ
３を介しそれぞれのＦＥＴのゲートに伝達され、ＦＥＴ
で増幅され、それぞれの出力端子へ導かれる。
ＦＥＴのゲートを接続するワイヤでその残留インダクタ
ンスＬ、ＣはそれぞれのＦＥＴのゲート入力容量である
。入力端子に入力されたパルス入力はワイヤＷ１又はＷ
３を介しそれぞれのＦＥＴのゲートに伝達され、ＦＥＴ
で増幅され、それぞれの出力端子へ導かれる。
（発明が解決しようとする課題）
以下の従来例における第１及び第２の欠点を改善するこ
とを課題とする。
とを課題とする。
第１の欠点：第１５図におけるＦＥＴが理想的に動作し
たとしても、ワイヤの残留インダクタンスし及びＦＥＴ
ゲート入力入力容量上る高域阻止動作より高速動作に制
限を受ける欠点があった。例えばＺを５０Ω、Ｌを０．
３７５ｎＨ、Ｃを０．３ｐＦとすると第１７図に示す様
に高域は２１ＧＨｚで一３ｄＢとなる。
たとしても、ワイヤの残留インダクタンスし及びＦＥＴ
ゲート入力入力容量上る高域阻止動作より高速動作に制
限を受ける欠点があった。例えばＺを５０Ω、Ｌを０．
３７５ｎＨ、Ｃを０．３ｐＦとすると第１７図に示す様
に高域は２１ＧＨｚで一３ｄＢとなる。
更にＦＥＴのゲート入力抵抗分が終端回路のインピーダ
ンスに比べ全周波数帯域まで十分に大きい値であったに
しても、前記りとＣによって、終端回路のインピーダン
スよりもずれてくる。第１８図にＺを５０Ω、Ｌを０．
３７５ｎＨ、、Ｃをｏ、３ｐｐとした場合の入力リター
ンロス特性を示す、前記りとＣによる入力リターンロス
劣化のため、入力されたパルスが反射され、正確に出力
へ伝達されないという欠点。
ンスに比べ全周波数帯域まで十分に大きい値であったに
しても、前記りとＣによって、終端回路のインピーダン
スよりもずれてくる。第１８図にＺを５０Ω、Ｌを０．
３７５ｎＨ、、Ｃをｏ、３ｐｐとした場合の入力リター
ンロス特性を示す、前記りとＣによる入力リターンロス
劣化のため、入力されたパルスが反射され、正確に出力
へ伝達されないという欠点。
第２の欠点：第１６図において、Ｌ及びＣによる高速動
作制限と入力リターンロス劣化特性例をそれぞれ第１９
図、第２０図に示す。Ｚ、Ｌ及びＣの値はそれぞれ５０
Ω、０．３７５ｎＨ，０，３ｐＦとした。第１９図、第
２０図に示す様に、前記同様高速動作制限及び入力リタ
ーンロス劣化による出力に伝達されるパルス波形不正確
性という欠点。
作制限と入力リターンロス劣化特性例をそれぞれ第１９
図、第２０図に示す。Ｚ、Ｌ及びＣの値はそれぞれ５０
Ω、０．３７５ｎＨ，０，３ｐＦとした。第１９図、第
２０図に示す様に、前記同様高速動作制限及び入力リタ
ーンロス劣化による出力に伝達されるパルス波形不正確
性という欠点。
（課題を解決するための手段）
本発明では、第１５図に示されている従来回路において
、入力ラインに接続されている入力終端回路を切りはな
し、該入力終端回路とＦＥＴのゲート電極とを、もう１
つのワイヤで接続する。
、入力ラインに接続されている入力終端回路を切りはな
し、該入力終端回路とＦＥＴのゲート電極とを、もう１
つのワイヤで接続する。
更に、第１６図に示されている多段接続の従来回路にお
いて、入力ラインと各ＦＥＴゲート間を接続するワイヤ
を初段のみ残し、他は以下の様に接続変更する。その方
法はそれぞれのＦＥＴのゲート電極間を順次ワイヤで接
続する。又入力ラインに接続されている入力終端回路を
切りはなし、該入力終端回路と最終段のＦＥＴのゲート
電極とをワイヤで接続する。
いて、入力ラインと各ＦＥＴゲート間を接続するワイヤ
を初段のみ残し、他は以下の様に接続変更する。その方
法はそれぞれのＦＥＴのゲート電極間を順次ワイヤで接
続する。又入力ラインに接続されている入力終端回路を
切りはなし、該入力終端回路と最終段のＦＥＴのゲート
電極とをワイヤで接続する。
（作用）
このような接続変更を施し、ワイヤを適当な長さにする
（残留インダクタンスを適当な値にする）ことにより、
高速動作制限を緩和し、入力リターンロス劣化を緩和す
ることができる。
（残留インダクタンスを適当な値にする）ことにより、
高速動作制限を緩和し、入力リターンロス劣化を緩和す
ることができる。
（実施例）
第１図は本発明の第１の実施例を説明する図であって、
１はパルス増幅用ＦＥＴ、２はＦＥＴのドレイン電極、
３はＦＥＴのソース電極、４はＦＥＴのゲート電極、５
は入力電極、讐１は該入力電極と該ゲート電極とを接続
するワイヤでＬはその残留インダクタンス、Ｚは入力終
端回路、Ｗ３は該入力終端回路と該ゲート電極とを接続
するワイヤでＬはその残留インダクタンス、Ｃは咳Ｆ
Ｅ Ｔのゲート入力容量である。
１はパルス増幅用ＦＥＴ、２はＦＥＴのドレイン電極、
３はＦＥＴのソース電極、４はＦＥＴのゲート電極、５
は入力電極、讐１は該入力電極と該ゲート電極とを接続
するワイヤでＬはその残留インダクタンス、Ｚは入力終
端回路、Ｗ３は該入力終端回路と該ゲート電極とを接続
するワイヤでＬはその残留インダクタンス、Ｃは咳Ｆ
Ｅ Ｔのゲート入力容量である。
ここで、Ｗｌ、Ｗ３の残留インダクタンスＬとＦＥＴゲ
ート入力入力容量上入力終端回路Ｚの関係について考察
する。まず、Ｚ＝２ｔ、 とじて、例えば、Ｌ ＝０
．３７５ｎＦｌ 、 Ｃ＝０．３ｐＦ 、 Ｚ ＝５０
Ωとし、ＦＥＴのゲインを１とし、ＦＥＴゲート入力抵
抗を１００にΩとする。
ート入力入力容量上入力終端回路Ｚの関係について考察
する。まず、Ｚ＝２ｔ、 とじて、例えば、Ｌ ＝０
．３７５ｎＦｌ 、 Ｃ＝０．３ｐＦ 、 Ｚ ＝５０
Ωとし、ＦＥＴのゲインを１とし、ＦＥＴゲート入力抵
抗を１００にΩとする。
一般にパルスアンプは大振幅動作であるが、小振幅動作
特性である入出方間特性Ｓ２１と及び入力リターンロス
特性Ｓｌｌと密接な関係があり、定量的評価においては
前記Ｓ２１． Ｓｌｌが通常用いられる。
特性である入出方間特性Ｓ２１と及び入力リターンロス
特性Ｓｌｌと密接な関係があり、定量的評価においては
前記Ｓ２１． Ｓｌｌが通常用いられる。
前記り、Ｃ，Ｚ等の条件においてのＳ２１特性を第３図
に、Ｓｌｌ特性を第４図に示す。
に、Ｓｌｌ特性を第４図に示す。
Ｌ
次に、Ｚ＞−５−とじて、例えば前記例のしのみ０．２
ｎｌｌとし、他は同一条件とする。この場合の５２１特
性を第５図に、Ｓｌｌ特性を第６図に示す。
ｎｌｌとし、他は同一条件とする。この場合の５２１特
性を第５図に、Ｓｌｌ特性を第６図に示す。
次に、Ｚく工として、例えば前記例のＬのみ０．７ｎＨ
とし、他は同一条件とする。この場合の７Ｓ２１特性を
第７図に、Ｓｌｌ特性を第８図に示す。
とし、他は同一条件とする。この場合の７Ｓ２１特性を
第７図に、Ｓｌｌ特性を第８図に示す。
Ｚ＜−Ｕ以で、Ｓ２１特性を第３．５．７図において比
較すると第３及び第５図に比べ第７図の５２１特性の高
域が悪化している。又Ｓｌｌ特性を第４゜６．８図にお
いて比較すると、第４及び第６図が第８図のＳｌｌ特性
の高域が良くない。従ってＳ２１合が良いことがわかる
。
較すると第３及び第５図に比べ第７図の５２１特性の高
域が悪化している。又Ｓｌｌ特性を第４゜６．８図にお
いて比較すると、第４及び第６図が第８図のＳｌｌ特性
の高域が良くない。従ってＳ２１合が良いことがわかる
。
第２図は本発明の第２の実施例を説明する図であって、
１１は第１のパルス増幅用ＦＥＴ、２はＦＥＴのドレイ
ン電極、１３はＦＥＴのソース電極、４はＦＥＴのゲー
ト電極、５は入力電極、Ｗｌは該入力電極と該ゲート電
極を接続するワイヤでＬはその残留インダクタンス、１
６は第２のパルス増幅用ＦＥＴ、１７は第２ＦＥＴのド
レイン電極、１８は第２ＦＥＴのソース電極、９は第２
ＦＥＴのゲート電極、−３は２つのＦＥＴのゲート電極
を接続するワイヤで２Ｌはその残留インダクタンス、Ｚ
は入力終端回路、−２は該終端回路、と第２ＦＥＴのゲ
ート電極を接続するワイヤでＬはその残留インダクタン
ス、ＣはそれぞれのＦＥＴのゲート入力容量である。
１１は第１のパルス増幅用ＦＥＴ、２はＦＥＴのドレイ
ン電極、１３はＦＥＴのソース電極、４はＦＥＴのゲー
ト電極、５は入力電極、Ｗｌは該入力電極と該ゲート電
極を接続するワイヤでＬはその残留インダクタンス、１
６は第２のパルス増幅用ＦＥＴ、１７は第２ＦＥＴのド
レイン電極、１８は第２ＦＥＴのソース電極、９は第２
ＦＥＴのゲート電極、−３は２つのＦＥＴのゲート電極
を接続するワイヤで２Ｌはその残留インダクタンス、Ｚ
は入力終端回路、−２は該終端回路、と第２ＦＥＴのゲ
ート電極を接続するワイヤでＬはその残留インダクタン
ス、ＣはそれぞれのＦＥＴのゲート入力容量である。
二二で、Ｗｌ、Ｗ２の残留インダクタンスＬ、Ｗ３の残
留インダクタンス２Ｌ、それぞれのＦＥＴのゲート入力
容量Ｃと入力終端回路Ｚの関係について第１の実施例と
同様に考察する。第１の実施例の条件と異なる個所は−
２の残留インダクタンス２Ｌのみである。
留インダクタンス２Ｌ、それぞれのＦＥＴのゲート入力
容量Ｃと入力終端回路Ｚの関係について第１の実施例と
同様に考察する。第１の実施例の条件と異なる個所は−
２の残留インダクタンス２Ｌのみである。
マス、ｚ ＝−”−トＬ−ｃ、Ｌ ＝ ０．３７５ｎＨ
２Ｌ＝ ０゜７５ｎＨの例での５２１．Ｓ３１特性を第
９図に、Ｓｌｌ特性を第１０図にそれぞれ示す。
２Ｌ＝ ０゜７５ｎＨの例での５２１．Ｓ３１特性を第
９図に、Ｓｌｌ特性を第１０図にそれぞれ示す。
次に、Ｚ＞１として、Ｌ ＝ ０．２ｎｌｌ、２Ｌ＝
０．４ｎＨ（Ｄ例テ（７） ５２１，５３１特性を第１
１図に、Ｓｌｌ特性を第１２図にそれぞれ示す。
０．４ｎＨ（Ｄ例テ（７） ５２１，５３１特性を第１
１図に、Ｓｌｌ特性を第１２図にそれぞれ示す。
次に、Ｚ＜工として、Ｌ ＝ ０．７ｎＨ，２Ｌ＝ １
．４ｎ］１の例でのＳ２１，５３１特性を第１３図に、
Ｓｌｌ特性を第１４図にそれぞれ示す。
．４ｎ］１の例でのＳ２１，５３１特性を第１３図に、
Ｓｌｌ特性を第１４図にそれぞれ示す。
以上３つの条件でＳ２１．Ｓ３１特性及びＳｌｌ特性を
比較すると、第９図、第１０図に示す特性が良く、Ｌ ｚ＝、−の条件が適当である。
比較すると、第９図、第１０図に示す特性が良く、Ｌ ｚ＝、−の条件が適当である。
第３図、第５図と第１７図の比較、第４図、第６図と第
１８図の比較において明らかな様に、ワイヤの接続変更
及びワイヤを適当な長さ（適当な残留インダクタンスの
値）にすることにより、５２１，３１１特性を改善する
ことができ、高域まで動作するパルスアンプを実現・で
きる。
１８図の比較において明らかな様に、ワイヤの接続変更
及びワイヤを適当な長さ（適当な残留インダクタンスの
値）にすることにより、５２１，３１１特性を改善する
ことができ、高域まで動作するパルスアンプを実現・で
きる。
１つのパルス入力から複数のパルス出力を得るパルスア
ンプにおいて、第９図と第１９図の比較、第１０図と第
２０図の比較で明らかな様に、ワイヤの接続変更及びワ
イヤを適当な長さにすることにより、Ｓ２１．Ｓ３１．
Ｓｌｌ特性を改善でき、高域まで動作するパルスアンプ
を実現できる。
ンプにおいて、第９図と第１９図の比較、第１０図と第
２０図の比較で明らかな様に、ワイヤの接続変更及びワ
イヤを適当な長さにすることにより、Ｓ２１．Ｓ３１．
Ｓｌｌ特性を改善でき、高域まで動作するパルスアンプ
を実現できる。
（発明の効果）
（イ）入力電極に接続されるワイヤの接続変更及びワイ
ヤを所望の長さにして適当な残留インダクタンスの値に
することにより、アンプゲイン特性および反射係数特性
を改善することができ、それによって高域まで動作する
パルスアンプを実現できた。
ヤを所望の長さにして適当な残留インダクタンスの値に
することにより、アンプゲイン特性および反射係数特性
を改善することができ、それによって高域まで動作する
パルスアンプを実現できた。
（ロ）１つのパルス入力から複数のパルス出力を得るパ
ルスアンプにおいて、入力電極に接続されるワイヤの接
続変更及びワイヤを所望の長さにすることにより、アン
プゲイン特性および反射係数特性を改善でき、それによ
って高域まで動作するパルスアンプを実現できた。
ルスアンプにおいて、入力電極に接続されるワイヤの接
続変更及びワイヤを所望の長さにすることにより、アン
プゲイン特性および反射係数特性を改善でき、それによ
って高域まで動作するパルスアンプを実現できた。
第１図 （ａ ）、 （ｂ ）は本発明の第１の実施例
であり、１つのパルス入力がら１つのパルス出力を得る
例を示す図、 第２図 （ａ）、（ｂ）は本発明の第２の実施例で第３
図は第１図の３２１ 第４図は第１図のＳｌｌ 第５図は第１図の３２１ 第６図は第１図のＳｌｌ 第７図は第１図の３２１ 第８図は第１図のＳｌｌ 第９図は第２図のＳ２１ 第１０図は第２図のＳｌｌ 特性例（条件、Ｚ−肱）、 特性例（条件、Ｚ−旺） 特性例（条件、Ｚ＞旺） 特性例（条件、Ｚ＞肱） 特性例（条件、Ｚ＜扶） 特性例（条件、Ｚ＜扶） Ｓ３１特性例 （条件、Ｚ＝江） 特性例（条件、Ｚ−世） （条件、Ｚ＞観） Ｃ 第１２図は第２図のＳｌｌ特性例（条件、ｚ ＞ ”−
＞ンス、Ｚは入力終端回路、ＣはＦＥＴのゲート入力容
量である。 Ｌ
であり、１つのパルス入力がら１つのパルス出力を得る
例を示す図、 第２図 （ａ）、（ｂ）は本発明の第２の実施例で第３
図は第１図の３２１ 第４図は第１図のＳｌｌ 第５図は第１図の３２１ 第６図は第１図のＳｌｌ 第７図は第１図の３２１ 第８図は第１図のＳｌｌ 第９図は第２図のＳ２１ 第１０図は第２図のＳｌｌ 特性例（条件、Ｚ−肱）、 特性例（条件、Ｚ−旺） 特性例（条件、Ｚ＞旺） 特性例（条件、Ｚ＞肱） 特性例（条件、Ｚ＜扶） 特性例（条件、Ｚ＜扶） Ｓ３１特性例 （条件、Ｚ＝江） 特性例（条件、Ｚ−世） （条件、Ｚ＞観） Ｃ 第１２図は第２図のＳｌｌ特性例（条件、ｚ ＞ ”−
＞ンス、Ｚは入力終端回路、ＣはＦＥＴのゲート入力容
量である。 Ｌ
Claims (1)
- 【特許請求の範囲】 １）ドレイン電極（２）と、ソース電極（３）と、ゲー
ト電極（４）とを備えたＦＥＴ（１）と、該ゲート電極
に近接する位置まで延びる入力電極（５）と該ゲート電
極とを接続する第１のワイヤ（Ｗ１）と、該ゲート電極
に近接する位置に置かれた入力終端回路（Ｚ）と該ゲー
ト電極とを接続する第２のワイヤ（Ｗ３）とから成り、
該ソース電極と該ドレイン電極とを出力端子とすること
を特徴とするパルスアンプ。 ２）少なくとも２つのＦＥＴ（１１、１６）を多段接続
して成るパルスアンプにあって、第１段のＦＥＴのゲー
ト電極に近接する位置まで延びる入力電極（５）と、該
入力電極と該第１のＦＥＴのゲート電極とを接続する第
１のワイヤ（Ｗ１）と、ＦＥＴのゲート電極と次段のＦ
ＥＴのゲート電極とを順次接続する１つ又は複数の第２
のワイヤ（Ｗ３）と、最終段のＦＥＴのゲート電極と入
力終端回路とを接続する第３のワイヤ（Ｗ２）とから成
り、所望段のＦＥＴのソース電極とドレイン電極とを出
力端子とすることを特徴とするパルスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271689A JP2876408B2 (ja) | 1989-03-31 | 1989-03-31 | パルスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271689A JP2876408B2 (ja) | 1989-03-31 | 1989-03-31 | パルスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260904A true JPH02260904A (ja) | 1990-10-23 |
| JP2876408B2 JP2876408B2 (ja) | 1999-03-31 |
Family
ID=13782136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271689A Expired - Lifetime JP2876408B2 (ja) | 1989-03-31 | 1989-03-31 | パルスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876408B2 (ja) |
-
1989
- 1989-03-31 JP JP8271689A patent/JP2876408B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2876408B2 (ja) | 1999-03-31 |
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Legal Events
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