JPH05206762A - Ｆｅｔ高周波増幅器の内部整合回路 - Google Patents
Ｆｅｔ高周波増幅器の内部整合回路Info
- Publication number
- JPH05206762A JPH05206762A JP29937991A JP29937991A JPH05206762A JP H05206762 A JPH05206762 A JP H05206762A JP 29937991 A JP29937991 A JP 29937991A JP 29937991 A JP29937991 A JP 29937991A JP H05206762 A JPH05206762 A JP H05206762A
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- high frequency
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Abstract
(57)【要約】
【目的】ＦＥＴ単体の入出力インピーダンスＺが、Ｉｍ
（Ｚ）＞０、Ｒｅ（１／Ｚ）＜１／Ｚｏを同時に満足し
ていていない場合に、利得周波数特性を狭帯域にするこ
となく整合できるようにする。 【構成】誘電体基板上に配置されたＦＥＴチップ１のゲ
ートパッド２１およびドレインパッド２２に、ボンディ
ングワイヤ２，４および３，５をそれぞれ接続する。ボ
ンディングワイヤ２および３の他方端に所定長のマイク
ロストリップ線路１０および１１をそれぞれ接続する。
また、ボンディングワイヤ４および５の他方端に容量性
スタブ６および７をそれぞれ接続する。更に、マイクロ
ストリップ線路１０および１１に容量性スタブ１２およ
び１３をそれぞれ設ける。
（Ｚ）＞０、Ｒｅ（１／Ｚ）＜１／Ｚｏを同時に満足し
ていていない場合に、利得周波数特性を狭帯域にするこ
となく整合できるようにする。 【構成】誘電体基板上に配置されたＦＥＴチップ１のゲ
ートパッド２１およびドレインパッド２２に、ボンディ
ングワイヤ２，４および３，５をそれぞれ接続する。ボ
ンディングワイヤ２および３の他方端に所定長のマイク
ロストリップ線路１０および１１をそれぞれ接続する。
また、ボンディングワイヤ４および５の他方端に容量性
スタブ６および７をそれぞれ接続する。更に、マイクロ
ストリップ線路１０および１１に容量性スタブ１２およ
び１３をそれぞれ設ける。
Description
【０００１】
【産業上の利用分野】本発明はＦＥＴ高周波増幅器の内
部整合回路に関し、特にＦＥＴ（電界効果トランジス
タ）チップを用いたミリ波帯の高周波増幅器における内
部整合回路に関する。
部整合回路に関し、特にＦＥＴ（電界効果トランジス
タ）チップを用いたミリ波帯の高周波増幅器における内
部整合回路に関する。
【０００２】
【従来の技術】図３は、従来のＦＥＴ高周波増幅器の内
部整合回路の一例を示している。誘電体基板上に配置さ
れたＦＥＴチップ１のゲートパッド２１およびドレイン
パッド２２にはボンディングワイヤ２および３がそれぞ
れ接続され、所定長のマイクロストリップ線路３１およ
び３２を介して入力信号端子８および出力信号端子９と
それぞれ接続されている。また、マイクロストリップ線
路３１および３２には容量性スタブ３３および３４がそ
れぞれ設けられてインピーダンス整合を行っている。
部整合回路の一例を示している。誘電体基板上に配置さ
れたＦＥＴチップ１のゲートパッド２１およびドレイン
パッド２２にはボンディングワイヤ２および３がそれぞ
れ接続され、所定長のマイクロストリップ線路３１およ
び３２を介して入力信号端子８および出力信号端子９と
それぞれ接続されている。また、マイクロストリップ線
路３１および３２には容量性スタブ３３および３４がそ
れぞれ設けられてインピーダンス整合を行っている。
【０００３】図４は、インピーダンス整合を説明するた
めのスミスチャートである。
めのスミスチャートである。
【０００４】いま、ミリ波帯において、特性インピーダ
ンスＺｏ（５０Ω）系から見たＦＥＴ単体の入力インピ
ーダンスがスミスチャート上のＰ１の位置にあり、入力
のボンディングワイヤ２を含んだインピーダンスがＱ１
の位置にある場合は、特性インピーダンスＺｏ（５０
Ω）のマイクロストリップ線路３１によりＱ１からＱ２
に変換した後、容量性スタブ３３によりＱ２から中心の
Ｑ３（５０Ω）に変換する。ここで、Ｑ２の位置は、斜
線領域と半円領域とが接する境界線上である。
ンスＺｏ（５０Ω）系から見たＦＥＴ単体の入力インピ
ーダンスがスミスチャート上のＰ１の位置にあり、入力
のボンディングワイヤ２を含んだインピーダンスがＱ１
の位置にある場合は、特性インピーダンスＺｏ（５０
Ω）のマイクロストリップ線路３１によりＱ１からＱ２
に変換した後、容量性スタブ３３によりＱ２から中心の
Ｑ３（５０Ω）に変換する。ここで、Ｑ２の位置は、斜
線領域と半円領域とが接する境界線上である。
【０００５】ところで、斜線領域のインピーダンスを５
０Ωに変換する場合、マイクロストリップ線路の長さ
は、少なくとも基板上の信号波長の１／４以上必要とな
る。また、斜線領域のインピーダンスＺは、Ｉｍ（Ｚ）
＞０、Ｒｅ（１／Ｚ）＜１／Ｚｏを同時に満足してい
る。なお、ＦＥＴの出力インピーダンスについても同様
である。
０Ωに変換する場合、マイクロストリップ線路の長さ
は、少なくとも基板上の信号波長の１／４以上必要とな
る。また、斜線領域のインピーダンスＺは、Ｉｍ（Ｚ）
＞０、Ｒｅ（１／Ｚ）＜１／Ｚｏを同時に満足してい
る。なお、ＦＥＴの出力インピーダンスについても同様
である。
【０００６】
【発明が解決しようとする課題】上述した従来の内部整
合回路では、ＦＥＴ単体の入力インピーダンスがスミス
チャート上のＰ１の位置、つまり斜線領域外にあるにも
かかわらず、ボンディングワイヤのインダクタンスによ
り斜線領域に入ってしまうため、５０Ωに変換する場
合、マイクロストリップ線路の長さが１／４波長以上必
要となる。このため、分布定数のマイクロストリップ線
路の影響により、図５の破線で示すように、利得周波数
特性が狭帯域になるという問題点を有している。
合回路では、ＦＥＴ単体の入力インピーダンスがスミス
チャート上のＰ１の位置、つまり斜線領域外にあるにも
かかわらず、ボンディングワイヤのインダクタンスによ
り斜線領域に入ってしまうため、５０Ωに変換する場
合、マイクロストリップ線路の長さが１／４波長以上必
要となる。このため、分布定数のマイクロストリップ線
路の影響により、図５の破線で示すように、利得周波数
特性が狭帯域になるという問題点を有している。
【０００７】本発明の目的は、ＦＥＴ単体の入出力イン
ピーダンスＺが、Ｉｍ（Ｚ）＞０、Ｒｅ（１／Ｚ）＜１
／Ｚｏを同時に満足していていない場合に、利得周波数
特性を狭帯域化することなく整合できるＦＥＴ高周波増
幅器の内部整合回路を提供することにある。
ピーダンスＺが、Ｉｍ（Ｚ）＞０、Ｒｅ（１／Ｚ）＜１
／Ｚｏを同時に満足していていない場合に、利得周波数
特性を狭帯域化することなく整合できるＦＥＴ高周波増
幅器の内部整合回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＦＥＴ高周波増
幅器の内部整合回路は、基板上に配置されて高周波信号
を増幅するＦＥＴ（電界効果トランジス）チップの入出
力インピーダンス整合回路であって、前記ＦＥＴチップ
の入力信号用パッドおよび出力信号用パッドにボンディ
ングワイヤを介してそれぞれ接続される第１の容量性ス
タブと、前記入力信号用パッドおよび出力信号用パッド
にボンディングワイヤを介してそれぞれ接続されるマイ
クロストリップ線路と、このマイクロストリップ線路に
それぞれ設けられる第２の容量性スタブとを備えて構成
されている。
幅器の内部整合回路は、基板上に配置されて高周波信号
を増幅するＦＥＴ（電界効果トランジス）チップの入出
力インピーダンス整合回路であって、前記ＦＥＴチップ
の入力信号用パッドおよび出力信号用パッドにボンディ
ングワイヤを介してそれぞれ接続される第１の容量性ス
タブと、前記入力信号用パッドおよび出力信号用パッド
にボンディングワイヤを介してそれぞれ接続されるマイ
クロストリップ線路と、このマイクロストリップ線路に
それぞれ設けられる第２の容量性スタブとを備えて構成
されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示す図である。
誘電体基板上に配置されたＦＥＴチップ１のゲートパッ
ド２１およびドレインパッド２２には、ボンディングワ
イヤ２，４および３，５がそれぞれ接続される。このボ
ンディングワイヤ２および３の他方端は、誘電体基板上
に設けられた所定長のマイクロストリップ線路１０およ
び１１にそれぞれ接続され、また、ボンディングワイヤ
４および５の他方端はは、容量性スタブ６および７にそ
れぞれ接続される。
誘電体基板上に配置されたＦＥＴチップ１のゲートパッ
ド２１およびドレインパッド２２には、ボンディングワ
イヤ２，４および３，５がそれぞれ接続される。このボ
ンディングワイヤ２および３の他方端は、誘電体基板上
に設けられた所定長のマイクロストリップ線路１０およ
び１１にそれぞれ接続され、また、ボンディングワイヤ
４および５の他方端はは、容量性スタブ６および７にそ
れぞれ接続される。
【００１１】更に、マイクロストリップ線路１０および
１１には容量性スタブ１２および１３がそれぞれ設けら
れる。
１１には容量性スタブ１２および１３がそれぞれ設けら
れる。
【００１２】ところで、ＦＥＴチップ１のゲートパッド
２１およびドレインパッド２２に容量性スタブ６および
７をそれぞれ接続することにより、ボンディングワイヤ
２および３によって入出力インピーダンスＺが、Ｉｍ
（Ｚ）＞０、Ｒｅ（１／Ｚ）＜１／Ｚｏを同時に満足す
る領域に変換されないように調整するができる。
２１およびドレインパッド２２に容量性スタブ６および
７をそれぞれ接続することにより、ボンディングワイヤ
２および３によって入出力インピーダンスＺが、Ｉｍ
（Ｚ）＞０、Ｒｅ（１／Ｚ）＜１／Ｚｏを同時に満足す
る領域に変換されないように調整するができる。
【００１３】すなわち、図２に示すように、容量性スタ
ブ６を調整することによって、スミスチャート上のＰ１
の位置にあるＦＥＴ単体の入力インピーダンスをＰ２の
位置に変換できる。また入力のボンディングワイヤ２お
よびマイクロストリップ線路１０によりＰ２からＰ３の
位置（斜線領域と半円領域との境界線上）に変換でき、
更に、容量性スタブ１２を調整することにより、Ｐ３か
ら中心のＰ４（５０Ω）に変換できる。
ブ６を調整することによって、スミスチャート上のＰ１
の位置にあるＦＥＴ単体の入力インピーダンスをＰ２の
位置に変換できる。また入力のボンディングワイヤ２お
よびマイクロストリップ線路１０によりＰ２からＰ３の
位置（斜線領域と半円領域との境界線上）に変換でき、
更に、容量性スタブ１２を調整することにより、Ｐ３か
ら中心のＰ４（５０Ω）に変換できる。
【００１４】このようにすることにより、マイクロスト
リップ線路１０および１１の長さを短かくできるので、
図５の実線で示したように、利得周波数特性を狭帯域に
することなく、インピーダンス整合を行うことができ
る。
リップ線路１０および１１の長さを短かくできるので、
図５の実線で示したように、利得周波数特性を狭帯域に
することなく、インピーダンス整合を行うことができ
る。
【００１５】
【発明の効果】以上説明したように本発明は、ＦＥＴチ
ップのゲートパッドおよびドレインパッドにボンディン
グワイヤを介して容量性スタブをそれぞれ接続すること
により、入出力信号のボンディングワイヤによって入出
力インピーダンスＺが、Ｉｍ（Ｚ）＞０、Ｒｅ（１／
Ｚ）＜１／Ｚｏを同時に満足する領域に変換されないよ
うに調整できるので、整合用のマイクロストリップ線路
の長さを短かくでき、従って、利得周波数特性を狭帯域
にすることなく、インピーダンスを整合できる。
ップのゲートパッドおよびドレインパッドにボンディン
グワイヤを介して容量性スタブをそれぞれ接続すること
により、入出力信号のボンディングワイヤによって入出
力インピーダンスＺが、Ｉｍ（Ｚ）＞０、Ｒｅ（１／
Ｚ）＜１／Ｚｏを同時に満足する領域に変換されないよ
うに調整できるので、整合用のマイクロストリップ線路
の長さを短かくでき、従って、利得周波数特性を狭帯域
にすることなく、インピーダンスを整合できる。
【図１】本発明の一実施例を示す図である。
【図２】本実施例のインピーダンス整合を説明するため
のスミスチャートである。
のスミスチャートである。
【図３】従来のＦＥＴ高周波増幅器の内部整合回路の一
例を示す図である。
例を示す図である。
【図４】従来のインピーダンス整合を説明するためのス
ミスチャートである。
ミスチャートである。
【図５】ＦＥＴ高周波増幅器の利得周波数特性を示す図
であり、実線は図１に示した内部整合回路を適用した場
合の特性を示し、破線は図３に示した従来の内部整合回
路を適用した場合の特性を示している。
であり、実線は図１に示した内部整合回路を適用した場
合の特性を示し、破線は図３に示した従来の内部整合回
路を適用した場合の特性を示している。
１ ＦＥＴチップ ２〜５ ボンディングワイヤ １０，１１ マイクロストリップ線路 ６，７，１２，１３ 容量性スタブ ２２ ゲートパッド ２１ ドレインパッド
Claims (1)
- 【請求項１】 基板上に配置されて高周波信号を増幅す
るＦＥＴ（電界効果トランジス）チップの入出力インピ
ーダンス整合回路であって、前記ＦＥＴチップの入力信
号用パッドおよび出力信号用パッドにボンディングワイ
ヤを介してそれぞれ接続される第１の容量性スタブと、
前記入力信号用パッドおよび出力信号用パッドにボンデ
ィングワイヤを介してそれぞれ接続されるマイクロスト
リップ線路と、このマイクロストリップ線路にそれぞれ
設けられる第２の容量性スタブとを備えることを特徴と
するＦＥＴ高周波増幅器の内部整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29937991A JPH05206762A (ja) | 1991-11-15 | 1991-11-15 | Ｆｅｔ高周波増幅器の内部整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29937991A JPH05206762A (ja) | 1991-11-15 | 1991-11-15 | Ｆｅｔ高周波増幅器の内部整合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206762A true JPH05206762A (ja) | 1993-08-13 |
Family
ID=17871803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29937991A Withdrawn JPH05206762A (ja) | 1991-11-15 | 1991-11-15 | Ｆｅｔ高周波増幅器の内部整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883241A1 (en) * | 1997-06-02 | 1998-12-09 | Nokia Mobile Phones Ltd. | Bias voltage controlled parallel active components |
| JP2014138305A (ja) * | 2013-01-17 | 2014-07-28 | Mitsubishi Electric Corp | 高周波電力増幅器 |
-
1991
- 1991-11-15 JP JP29937991A patent/JPH05206762A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883241A1 (en) * | 1997-06-02 | 1998-12-09 | Nokia Mobile Phones Ltd. | Bias voltage controlled parallel active components |
| JP2014138305A (ja) * | 2013-01-17 | 2014-07-28 | Mitsubishi Electric Corp | 高周波電力増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |