CN109889168B - 具有谐波终止电路的放大器装置 - Google Patents

具有谐波终止电路的放大器装置 Download PDF

Info

Publication number
CN109889168B
CN109889168B CN201910205552.9A CN201910205552A CN109889168B CN 109889168 B CN109889168 B CN 109889168B CN 201910205552 A CN201910205552 A CN 201910205552A CN 109889168 B CN109889168 B CN 109889168B
Authority
CN
China
Prior art keywords
input
coupled
transistor
terminal
resonator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910205552.9A
Other languages
English (en)
Other versions
CN109889168A (zh
Inventor
M·艾哈迈德
M·A·希马诺夫斯基
J·斯多丁格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN109889168A publication Critical patent/CN109889168A/zh
Application granted granted Critical
Publication of CN109889168B publication Critical patent/CN109889168B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/423—Amplifier output adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/20—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F2203/21—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F2203/211—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H03F2203/21139—An impedance adaptation circuit being added at the output of a power amplifier stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)

Abstract

本公开涉及具有谐波终止电路的放大器装置。一种放大器装置包括：输入端；输出端；第一晶体管，其具有控制端、第一载流端和第二载流端；以及J类电路，其耦合于所述第一晶体管的所述第二载流端与所述输出端之间并且被配置成谐波地终止所述第一晶体管。所述J类电路可以包括第一谐振器，所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征。所述第一谐振器可以耦合于所述第二载流端与电压参考之间。不同于所述第一谐振器的并联电感器可以耦合于所述第二载流端与所述电压参考之间。

Description

具有谐波终止电路的放大器装置
技术领域
本文所述主题的实施例总体上涉及RF放大器。
背景技术
高效射频(RF)放大器在通信基站应用中越来越多地得以使用。由于需要较少冷却能力而实现的较小系统尺寸和成本并且由于对这些系统进行供电所需的能量减少，所以期望得到这些高效RF放大器。常规的高效放大器(例如，调谐AB类)的理论效率接近78％，或者在如调谐F类等一些情况下达到100％。这种高效操作是通过在放大器操作频率的谐波频率下终止放大器的有源晶体管来实现的。例如，理想的调谐clAB类放大器可能要求所有谐波终止于短路中。理想的F类放大器可能需要将放大器信号的偶次谐波(即，2次、4次等)终止于短路中，并且将放大器信号的奇次谐波(即，3次、5次等)终止于开路中。
然而，由于使用实际电路元件难以实现谐波终止电路系统，尤其是理想的开路和短路终端，所以使用具有在封装RF装置外部实现的匹配电路系统的封装RF装置可能难以实现这些常规的高效RF放大器。这通常意味着仅非常窄的范围的调谐条件将为用封装装置产生的RF放大器提供高效操作。这种窄的最佳调谐条件范围会引入不可接受的产品变化和产量损失。此外，谐波终端在放大器系统中可能占据大面积的印刷电路板(PCB)，并且因此有悖于实现较小面积装置的目标。因此，期望对外部匹配条件的灵敏度减小的放大器装置。
发明内容
根据本发明的第一方面，提供一种放大器装置，其包括：
输入端；
输出端；
第一晶体管，其包括控制端、第一载流端和第二载流端，其中所述第一晶体管由第一输出电容表征，并且其中所述控制端耦合到所述输入端，并且所述第一载流端耦合到电压参考；以及
J类电路，其耦合于所述第二载流端与所述输出端之间并且被配置成谐波地终止所述第一晶体管，其中所述J类电路包括第一谐振器和并联电感器，其中所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征，并且所述第一谐振器耦合于所述第二载流端与所述电压参考之间，并且所述并联电感器不同于所述第一谐振器且耦合于所述第二载流端与所述电压参考之间。
在一个或多个实施例中，所述第一谐振器被配置成在所述第一谐振频率下以容抗谐波地终止所述第一晶体管。
在一个或多个实施例中，所述J类电路的所述第一谐振器通过串联电感器耦合到所述第一晶体管的所述第二端，所述串联电感器被配置成在小于所述第一谐振频率的频率下以所述第一输出电容谐振。
在一个或多个实施例中，所述放大器装置进一步包括第二谐振器，所述第二谐振器由基本上等于三次谐波频率的第二谐振频率表征、耦合于所述第二载流端与所述电压参考之间。
在一个或多个实施例中，所述放大器装置进一步包括耦合于所述输入端与所述控制端之间的输入谐波终止电路，其中所述输入谐波终止电路包括被配置成以所述第一谐振器的所述第一谐振频率谐振的输入谐波终止谐振器。
在一个或多个实施例中，所述并联电感器被配置成将所述输出端的基频阻抗变换为介于10欧姆与30欧姆之间。
在一个或多个实施例中，所述第一晶体管选自横向扩散金属氧化物半导体(LDMOS)场效应晶体管和氮化镓(GaN)高电子迁移率晶体管(HEMT)。
在一个或多个实施例中，所述放大器装置进一步包括输入驱动电路，所述输入驱动电路包括第二晶体管，所述第二晶体管包括耦合到所述输入端的第二控制端、耦合到所述电压参考的第三载流端以及耦合到所述第一晶体管的所述控制端的第四载流端。
在一个或多个实施例中，所述第一晶体管包括GaN HEMT，并且所述第二晶体管包括LDMOS场效应晶体管。
根据本发明的第二方面，提供一种封装放大器装置，其包括：
基底基板；
第一输入端；
第一输出端；
第一晶体管，其形成于耦合到所述基底基板的半导体基板上，其中所述第一晶体管包括控制端、第一载流端和第二载流端，其中所述第一晶体管由第一输出电容表征，并且其中所述控制端耦合到所述第一输入端，并且所述第一载流端耦合到电压参考；以及
第一J类电路，其形成于耦合到所述基底基板的第一基板上，其中所述第一J类电路包括串联电感器，所述串联电感器在第一节点处将所述第二载流端耦合到第一谐振器，其中所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征，其中所述第一谐振器与所述第一基板一体形成，并且其中所述第一谐振器耦合于所述第一节点与所述电压参考之间，并且其中所述J类电路被配置成谐波地终止所述第一晶体管。
在一个或多个实施例中，所述串联电感器被配置成在小于所述第一谐振器的所述第一谐振频率的频率下以所述第一输出电容谐振。
在一个或多个实施例中，所述封装放大器装置进一步包括耦合于所述第一J类电路的所述第一节点与所述电压参考之间的并联电感器。
在一个或多个实施例中，所述并联电感器被朝向为处于第一方向，所述第一方向与介于所述第一晶体管的所述第二载流端与所述J类电路的所述第一节点之间的信号路径的第二方向相差至少35度。
在一个或多个实施例中，所述第一方向和所述第二方向基本上正交。
在一个或多个实施例中，所述串联电感器和所述并联电感器是使用键合线来形成的。
在一个或多个实施例中，所述封装放大器装置进一步包括耦合于所述第二载流端与所述电压参考之间的第二谐振器。
在一个或多个实施例中，所述J类电路是在单片地形成于所述第一基板上的集成无源装置中实现的。
在一个或多个实施例中，所述封装放大器装置进一步包括输入谐波终止电路，所述输入谐波终止电路包括耦合到输入谐波终止节点的输入谐波终止谐振器，其中所述输入谐波终止节点耦合到所述第一输入端并且耦合到所述第一晶体管的所述控制端。
在一个或多个实施例中，所述输入谐波终止电路的至少一部分单片地集成在所述第一晶体管的所述半导体基板上。
在一个或多个实施例中，所述封装放大器装置进一步包括：
第二输入端；
第二输出端；
第二晶体管，其形成于耦合到所述基底基板的半导体基板上，其中所述第二晶体管包括第二控制端、第三载流端和第四载流端，其中所述第二控制端耦合到所述第二输入端，并且所述第一载流端耦合到所述电压参考；以及
第二J类电路，其形成于耦合到所述基底基板的第二基板上，其中所述第二J类电路包括串联电感器，所述串联电感器在第二节点处将所述第四载流端耦合到第二谐振器，其中所述第二谐振器由基本上等于所述二次谐波频率的所述第一谐振频率表征，其中所述第二谐振器与所述第二基板一体形成，并且其中所述第二谐振器耦合于所述第二节点与所述电压参考之间，并且其中所述J类电路被配置成谐波地终止所述第二晶体管。
在一个或多个实施例中，所述第一晶体管的输出功率容量不同于所述第二晶体管的输出功率容量。
在一个或多个实施例中，所述封装放大器装置进一步包括：
无引线封装，其包括第一触点和第二触点；
连接，其电耦合于所述第一触点与所述输入端之间；以及
第三连接，其电耦合于所述输出端与所述第二触点之间。
根据本发明的第三方面，提供一种放大器装置，其包括：
第一放大器路径，其包括
输入端，
输出端，
第一晶体管，其包括控制端、第一载流端和第二载流端，其中所述第一晶体管由第一输出电容表征，其中所述控制端耦合到所述输入端，并且其中所述第一载流端耦合到电压参考，以及
J类电路，其耦合于所述第二载流端与所述输出端之间并且被配置成谐波地终止所述第一晶体管，其中所述J类电路包括第一谐振器和并联电感器，其中所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征、耦合于所述第二载流端与所述电压参考之间，并且所述并联电感器不同于所述第一谐振器、耦合于所述第二载流端与所述电压参考之间；以及
第二放大器路径，其包括
第二输入端，
第二输出端，
第二晶体管，其包括第二控制端、第三载流端和第四载流端，其中所述第二控制端耦合到所述第二输入端，所述第三载流端耦合到电压参考，并且所述第四载流端耦合到所述第二输出端。
在一个或多个实施例中，所述第一放大器路径是多尔蒂(Doherty)放大器的载波路径，所述第二放大器路径是所述多尔蒂放大器的峰化(peaking)路径，并且所述放大器进一步包括：
分离器，其具有分离器输入、第一分离器输出和第二分离器输出，其中所述第一分离器输出耦合到所述第一放大器路径的所述输入端，并且所述第二分离器输出耦合到所述第二放大器路径的所述第二输入端，并且所述分离器被配置成将在所述分离器输入处接收到的输入信号分离成第一信号和第二信号，所述第一信号和所述第二信号在所述第一分离器输出和所述第二分离器输出处提供到所述第一放大器路径和所述第二放大器路径；以及
组合器，其具有求和节点和组合器输出，其中所述第一放大器输出端和所述第二放大器输出端耦合到所述求和节点，并且所述求和节点被配置成将从所述第一放大器路径和所述第二放大器路径接收到的第一经放大信号和第二经放大信号组合成第三经放大信号，所述第三经放大信号提供到耦合到所述组合器输出的负载。
在一个或多个实施例中，所述第二载流端与所述求和节点之间的总相移为90度。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
当结合以下附图考虑详细说明和权利要求时，可以通过参考详细说明和权利要求得出对主题的更完整理解，其中贯穿附图，相同的附图标记指代类似的元件。
图1是根据示例实施例的放大器装置的简化框图；
图2是根据示例实施例的放大器装置的示意图；
图3是根据替代性实施例的放大器装置的示意图；
图4是描绘了图1和图2的放大器装置的J类操作的图形表示；
图5是以多尔蒂放大器配置进行配置的放大器装置的示意图；
图6是根据示例实施例的放大器装置的俯视平面图；
图7是根据示例实施例的放大器装置的俯视平面图；并且
图8是根据示例实施例的封装放大器装置的俯视平面图。
具体实施方式
涉及放大器装置的且在本文中描述的本发明主题的各个实施例包括输入端；输出端；第一晶体管；以及J类电路，其耦合于所述第一晶体管与所述输出端之间并且被配置成谐波地终止所述第一晶体管。所述J类电路可以包括第一谐振器，所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征。所述第一谐振器可以耦合于第二载流端与电压参考之间。不同于所述第一谐振器的并联电感器可以耦合于所述第二载流端与所述电压参考之间。
本文提供的放大器装置实施例可以克服高效放大器的一些或所有前述问题，同时以紧凑形状因数实现这些放大器。具体地说，本文描述的放大器装置实施例有效地终止放大器信号的谐波频率分量，从而使放大器对放大器装置外部的谐波调谐条件的变化较不敏感。
J类放大提供了类似于调谐AB类放大的高效放大，但较容易用实际电路元件实现。应当注意，J类电路不需要将谐波终止于理想短路中，调谐AB类放大器的情况就是这样。相反，可以用容抗终止晶体管。
以下详细描述在本质上仅仅是说明性的并且不旨在限制主题的实施例或这种实施例的应用和用途。如本文中所使用的，词语“示例性的”和“例子”是指“充当例子、实例或说明”。本文中被描述为“示例性的”或例子的任何实施方式不一定被解释为比其它实施方式优选或有利。此外，意图不在于受约束于先前的技术领域、背景技术或以下详细描述中呈现的任何所表示或所暗示的理论。
图1是根据示例实施例的放大器装置100的简化框图。根据实施例，放大器装置100可以包括基底基板101、输入端102、输出端104、输入匹配电路110、输入谐波终止电路130、第一晶体管150、J类电路170以及输出匹配电路190。
在操作期间，通过输入端102接收到的RF信号输送通过输入匹配电路110，所述输入匹配电路110被配置成将放大器装置100的阻抗提高到更高的阻抗水平(例如，50欧姆或另一阻抗水平)以增强频带内的增益平坦度和功率传递。所得RF信号然后通过输入谐波终止电路130进行滤波以选择性地移除例如RF信号的二次谐波分量。所得RF信号然后通过第一晶体管150进行放大。在第一晶体管150的输出155处产生的经放大RF信号然后输送通过J类输出谐波终止电路170。如将结合图3和图4描述的，J类输出谐波终止电路170通过使用产生高效操作的适当的无源基频和谐波终端对电流和电压波形进行整形。在J类输出谐波终止电路170的输出175处产生的所得RF信号输送到输出匹配电路190。输出阻抗匹配电路190连接于J类输出之间，并且被配置成将第一晶体管150的输出阻抗与施加到输出端104的系统阻抗相匹配。
图2是描绘了根据示例实施例的图1的放大器装置100的示意图，其示出了放大器装置200的电路示意性细节。更具体地说，图1与图2之间的对应部件具有相同的最后两个数字(例如，部件130和230是对应部件，并且部件170和270是对应部件)。根据实施例，放大器装置200包括输入端202、输出端204、输入匹配电路210、输入谐波终止电路230、第一晶体管250、J类电路270以及输出匹配电路290。
在前面的描述中，部件可以耦合到各种电路接地(即，“电压参考”)。应当理解的是，在其它实施例中，可以使用(未示出的)替代性电压参考代替本文中提及的电路接地。这些替代性电压参考可以包括正或负直流(DC)电位/交流(AC)电位。
在实施例中，输入匹配电路210可以将输入端202耦合到第一晶体管装置250。在实施例中，输入匹配电路210可以包括一个或多个电路元件，所述一个或多个电路元件被配置成提高在输入端202处遇到的阻抗并在放大器装置200的频率范围内提供最大的功率传递和增益。在示例实施例中，可以将多个匹配网络区段级联以实现所需的阻抗匹配。在示例实施例中，第一输入T网络211和双T网络220可以耦合在一起以形成输入匹配电路210。第一输入T网络211可以包括第一输入串联电感器212、耦合到第一输入串联电感器212的第二输入串联电感器213、以及将第一输入串联电感器212和第二输入串联电感器213的连接点耦合到电路接地215的第一输入并联电容器214。在示例实施例中，并且对于3.5GHz的中心频率f0，第一T网络211的第一串联电感器212和第二串联电感器213的值可以处于约0.15NH和约0.55NH的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第一输入并联电容器214的值可以处于约0.1pF和约0.5pF的范围内，但是可以使用其它较高或较低的值。双T网络220可以包括第三输入串联电感器221；第四输入串联电感器222，其耦合到第三输入串联电感器221；第二输入并联电容器223，其将第三输入串联电感器221和第四输入串联电感器222的连接点耦合到电路接地224；第五输入串联电感器226；以及并联输入电容器227，其将第四输入串联电感器222和第五输入串联电感器226的连接点耦合到电路接地228。在实施例中，并且对于3.5GHz的中心频率f0，双T网络220的第三输入串联电感器221的值可以处于约0.1nH和约0.5nH的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第四输入电感器222的值可以处于约0.1nH和约1.5nH的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第二输入并联电容器223的值可以处于约2pF和约6pF的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第五输入串联电感器226的值可以处于约0.3nH和约1.1nH的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第三输入并联电容器227的值可以处于约6pF和约16pF的范围内，但是可以使用其它较高或较低的值。
输入谐波终止电路230可以耦合到输入谐波终止节点232。根据实施例，输入谐波终止电路230可以包括耦合到输入谐波终止节点232的输入谐波终止谐振器233。在实施例中，输入谐波终止谐振器233可以耦合于输入谐波终止节点232与电路接地234之间。在实施例中，输入谐波终止谐振器233可以包括输入谐波终止电容器236和输入谐波终止电感器237。在示例实施例中，并且对于3.5GHz的中心频率f0，输入谐波终止电容器236的值可以处于约0.30pF和约0.9pF的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，输入谐波终止电感器237的值可以处于约0.4nH和约1.3nH的范围内，但是可以使用其它较高或较低的值。根据实施例，输入谐波终止谐振器233可以由通过表达式
Figure BDA0001998859820000091
近似的输入谐波终止谐振频率表征，其中L是输入谐波终止电感器的电感，并且C是输入谐波终止电容器236的电容。在实施例中，输入谐波终止谐振频率可以基本上等于放大器装置200的预期操作频率(例如，3.5GHz)的二次谐波频率(例如，7GHz)。
根据实施例，第一晶体管250是放大器装置200的主要有源部件。第一晶体管250可以包括控制端252、第一载流端254和第二载流端256，其中这些载流端在空间和电气上被可变电导率通道分离。在实施例中，第一晶体管250在第一载流端与第二载流端之间具有输出电容。在实施例中，第一晶体管250可以包括场效应晶体管(FET)(如异质结FET(HFET)、金属半导体FET(MESFET)或金属氧化物半导体FET(MOSFET))，所述场效应晶体管中的每一个包括栅极(控制端)、源极(第一载流端)和漏极(第二载流端)。为了便于说明而不是为了进行限制，将使用优选的GaN HFET有源装置对本发明的各个实施例进行说明。然而，还可以采用许多其它有源装置类型并且所述类型旨在包括在本发明的范围内，作为例如但不限于双极型装置、结型场效应装置、各种绝缘栅型场效应装置等。可替代地，第一晶体管250可以包括双极结型晶体管(BJT)或异质结BJT(HBT)。因此，本文中提及“栅极”、“漏极”和“源极”并非旨在是限制性的，因为这些名称中的每一个对于双极型装置具有类似特征(例如，分别为基极、集电极和发射极)。
根据实施例，并且使用通常以非限制性方式应用于FET的命名，栅极端252(即，控制端)可以耦合到输入谐波终止节点232。在实施例中，第一晶体管250的源极端254(即，第一载流元件)可以耦合到电路接地255(即，电压参考)。根据实施例，漏极端256(即，第二载流端)可以耦合到J类电路270。在实施例中，第一晶体管250的总栅极宽度可以介于约1毫米(mm)与约40毫米之间(例如，约3.5mm)，但是在一些实施例中可以使用较高或较低的总栅极宽度值。在实施例中，第一晶体管250在第一晶体管250的栅极端252与源极254之间具有输入电容(即，栅源电容)。在示例实施例中，第一晶体管250的栅源电容介于约0.5pF每毫米栅缘(pF/mm)与约3.5pF/mm之间(例如，2.5pF/mm)，但是可以使用较高或较低的值。在实施例中，第一晶体管250在第一晶体管250的漏极端256与源极端254之间具有输出电容(即，漏源电容)。在实施例中，第一晶体管250的漏源电容介于约0.2pF每毫米栅缘(pF/mm)与约1pF/mm之间(例如，约0.4pF/mm)，但是可以使用较高或较低的值。
在本发明主题的其它替代性实施例中，可以将有源匹配元件(例如，晶体管级)并入图2的输入匹配电路210中或代替所述电路。图3是根据替代性实施例的放大器装置的示意图，其中有源匹配元件并入输入匹配电路中。在此实施例中，输入驱动电路310代替图2的匹配电路210。在这些实施例中，输入驱动电路可以包括输入匹配电路312；第二晶体管320，其耦合到输入匹配电路312；以及级间匹配电路325，其通过DC阻塞电容器329耦合到输入谐波终端331的输入谐波终止节点332。在操作期间，在输入端302处施加的RF信号可以输送通过输入匹配电路312的输入314。根据实施例，输入匹配电路312可以包括一个或多个低通(例如，T网络)、高通或其它合适的匹配网络，所述网络被配置成将第二晶体管320的栅极端322的阻抗变换为提供给输入端302的系统阻抗。在实施例中，第二晶体管320可以包括GaN晶体管。在其它实施例中，第二晶体管320可以包括横向扩散金属氧化物半导体(LDMOS)晶体管。其它实施例可以包括砷化镓(GaAs)装置和硅锗(SiGe)装置。根据实施例，第二晶体管320可以包括结合图2的第一晶体管250描述的类似端(例如，栅极端252、漏极端256和源极端254)。第二晶体管320可以包括第二晶体管栅极端322(即，“第二控制端”)、有源晶体管源极端324(即，第三载流端)和有源晶体管漏极端326(即，第四载流端)。可以使用通过输入端302在第二晶体管栅极322处施加的DC偏置将第二晶体管320偏置为进行正向有源操作(例如，AB类偏置)。可以通过漏极偏置电路323向第二晶体管320的漏极端326施加漏极偏置。在操作期间，RF信号可以从输入匹配电路312的输出端316输送到第二晶体管栅极端322，并且可以在第二晶体管漏极端326处生成经放大版本的RF信号。所产生的经放大RF信号然后可以从级间匹配电路325的级间输入327输送到级间输出328。根据实施例，级间匹配电路325可以变换第二晶体管漏极端326的阻抗以匹配第一晶体管350的栅极端352的阻抗。根据实施例，经放大RF信号然后从级间输出328输送到输入谐波终止电路330的输入谐波终止节点332。在实施例中，可以通过栅极偏置电路353向第一晶体管350的栅极352施加栅极偏置。根据实施例，在所述点处(即，在栅极端352及其之后处)，放大器装置300可以具有与放大器装置200相同的特征和功能。在实施例中，这些特征可以与图2的放大器装置200的特征完全相同，并且为简洁起见，将仅结合图2对其进行描述。
再次参考图2，并且根据实施例，J类电路270可以包括第一谐振器271和第二谐振器275，两者均耦合到输出谐波终止节点279(即，“第一节点”)并且通过串联电感器278耦合到第一晶体管250的漏极端256。第一谐振器271可以耦合于输出谐波终止节点279与电路接地274之间。
如本文中使用的，术语“J类”是指某种功率放大器操作模式，其中输出谐波终止电路(例如，图1、图2的170、270)可以呈现经放大信号的基频f0的感抗负载，同时可以呈现阻抗，所述阻抗包括经放大信号的谐波频率的容抗。在实施例中，并且在理想的J类操作下，第一晶体管250的内部电流源遇到的基频的阻抗Zf0可以表达为Zf0＝RL+j*RL，其中RL为最佳阻性阻抗。在二次谐波频率下，负载阻抗可以通过Z2f0＝0-j*3π/8*RL给出并且可以具有容抗分量。在实施例中，基频输出负载的电感部分将在第一晶体管250的漏极端256处遇到的漏极电压波形相对于相关联的电流波形进行相移，使得电压波形在相位上引导电流波形。在实施例中，二次谐波频率的容抗可能引起额外的二次谐波分量从而在电压波形中引起除了对于常规AB类放大器操作来说熟知的2VDD最大电压摆动之外的额外峰化(peaking)，其中VDD是指第一晶体管250的漏极端256的电源电压。
根据实施例，第一谐振器271可以包括第一输出谐波终止电容器272和第一输出谐波终止电感器273。在实施例中，并且对于3.5GHz的中心频率f0，第一输出谐波终止电容器272的值可以处于约0.15pF和约0.45pF的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第一输出谐波终止电感器273的值可以处于约0.8nH和约2.4nH的范围内，但是可以使用其它较高或较低的值。第一谐振器271可以由通过表达式
Figure BDA0001998859820000131
近似的第一谐振频率表征，其中L是第一输出谐波终止电感器273的电感，并且C是第一输出谐波终止电容器272的电容。在实施例中，第一谐振频率可以基本上等于预期操作频率放大器装置200的二次谐波频率。在实施例中，第二谐振器275可以耦合于输出谐波终止节点279与电路接地274之间。在实施例中，第二谐振器275可以包括第二输出谐波终止电容器276和第二输出谐波终止电感器277。在实施例中，并且对于3.5GHz的中心频率f0，第二输出谐波终止电容器276的值可以处于约0.15pF和约0.45pF的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第二输出谐波终止电感器277的值可以处于约0.35nH和约1.1nH的范围内，但是可以使用其它较高或较低的值。第二谐振器275可以由基本上等于三次谐波频率的第二谐振频率表征。如本文中所使用的，术语“二次谐波频率”或“三次谐波频率”是指在漏极端256(即，第二载流端和输出端204)处由于第一晶体管250(或者可能地对于图3的替代性实施例来说，第二晶体管320)的非线性行为而产生的RF信号的频率分量，所述频率分量为置于输入端202上的信号的频率的两倍(对于二次谐波)或三倍(对于三次谐波)(即，2f0、3f0)。在实施例中，J类电路270的串联电感器278可以耦合到漏极端256(即，第二载流端)和输出谐波终止节点279。在实施例中，串联电感器278的值可以被选择为使得其在低于第一谐振频率(即，2次谐波频率)的频率下以第一晶体管250的输出电容谐振。在实施例中，并且对于3.5GHz的中心频率f0和大约1pF的第一晶体管的输出电容(例如，对于总栅极宽度为大约3.5mm的0.5微米栅极长度GaN晶体管)，串联电感器278的值可以处于约0.5nH和约1.6nH的范围内，但是可以使用其它较高或较低的值。
现在同时参考图4和图2，结合示例实施例示出了图形表示400，所述图形表示400描绘了用J类电路270实现的谐波终端。曲线图410描绘了复数阻抗平面的史密斯圆图(Smith chart)表示，其中反射系数使用表达式S11＝(Z-Z0)/(Z+Z0)映射到网络的阻抗，其中Z是指网络的阻抗，并且Z0是指系统的特性阻抗。恒定电抗412的部分圆圈与恒定电阻414的圆圈相交。逐渐减小的恒定电阻的圆圈与在接近零电阻的点416处与实轴相交，同时逐渐增大的恒定电阻的圆圈接近沿着实轴404的、接近无限电阻418的点。实轴404上方的区域表示正电抗或感抗，并且实轴404下方的区域表示负电抗或容抗。本领域的技术人员熟知的反射系数S11被定义为响应于入射测试信号a1而从网络的输入端口(例如，图2的串联电感器278)反射的测试信号b1的复数比，假设条件为所有其它端口(例如，图2的谐波终止节点279)相匹配并且反射能量不可以进入这些端口。如此处所使用的，S11是用在谐波终止节点279处耦合到输出匹配电路290的J类电路270评估的。在此分析中，输出匹配电路290终止于50欧姆负载。轨迹411表示J类谐波终止电路的、如第一晶体管250的漏极端256(即，第二载流端)遇到的反射系数S11。如在沿着轨迹411的、处于基频(例如，3.5GHz)的二次谐波频率(例如，7GHz)的频点420处所见，S11的量值为大约1(几乎为零电阻)并且处于某个容抗点。如在沿着轨迹411的、处于基频(例如，3.5GHz)的三次谐波频率(例如，10.5GHz)的频点430处所见，S11的量值为大约1并且相对于频点420所表示的容抗处于较低容抗点。
第一谐振器271和第二谐振器275在其相应的谐振频率下都有效地变为短路。因此，根据实施例，在谐振频率下，第一晶体管250的漏极端256(即，第二载流端)被串联电感器278有效终止。在实施例中，包括并联电感器281的匹配网络280可以通过并联阻塞电容器282将输出谐波终止节点耦合到电路接地284。在实施例中，并且应当注意，并联匹配电感器281可以将在基频下的输出谐波终止节点处遇到的阻抗提高到介于约10欧姆与约30欧姆之间的值，但是在其它实施例中可以实现其它较大或较小的阻抗。在实施例中，并且还应当注意，在输出谐波终止节点279处由于并联电感器而遇到的相对较高的阻抗值可以简化输出匹配电路290的设计。而且，在实施例中，并联电感器281可以减小J类电路270的相移。在实施例中，J类电路270的通过并联电感器281实现的最小相移可以使放大器装置200对于多尔蒂放大器(例如，图5的500)来说是期望的。在实施例中，并且对于3.5GHz的中心频率f0，并联匹配电感器281的值可以处于约0.4nH和约1.2nH的范围内，但是可以使用其它较高或较低的值。而且，在实施例中，并且对于3.5GHz的中心频率f0，阻塞电容器282的值可以处于约20pF和约70pF的范围内，但是可以使用其它较高或较低的值。
根据实施例，输出匹配电路290可以将第一晶体管250的漏极端256(即，第二载流端)耦合到输出端204。在实施例中，输出匹配电路290可以包括耦合到第二T网络292的第一输出串联电感器291。在示例实施例中，并且对于3.5GHz的中心频率f0，第一输出串联电感器291的值可以处于约0.15nH和约0.45nH的范围内，但是可以使用其它较高或较低的值。第二T网络292可以包括第二输出串联电感器294，其耦合到第三输出串联电感器296；以及第一输出并联电容器297，其耦合于电路接地298与第二输出串联电感器294和第三输出串联电感器296的连接点之间。在实施例中，并且对于3.5GHz的中心频率f0，第一输出串联电感器294和第二输出串联电感器296的值可以处于约0.05nH和约0.25nH的范围内，但是可以使用其它较高或较低的值。在实施例中，并且对于3.5GHz的中心频率f0，第一并联输出电容器297的值可以处于约0.1pF和约0.5pF的范围内，但是可以使用其它较高或较低的值。
在不脱离本发明主题的范围的情况下，应当注意，输出谐波终止网络的J类实现是示例性且非限制性的。本发明主题的其它实施例可以包括电抗性基频阻抗匹配结合谐波频率的容抗下的C类、连续模式F类或者其它非限制性类别的放大器操作。这些其它实施例可以包括并联电感器281以提高谐波终止电路的阻抗。
图5是根据示例实施例的多尔蒂放大器500的简化框图。更具体地说，多尔蒂放大器500包括多条放大器路径503、513，其中所述放大器路径中的至少一条(例如，放大器路径503)包括J类输出谐波终止电路的实施例。尽管在图5中示出了且在本文中详细描述了双路多尔蒂放大器500，但是本领域的技术人员基于本文中的描述应当理解，本发明主题的实施例可以应用于具有多于两条放大路径的放大器(例如，具有一条载波放大器路径和多于一条峰化放大器路径的多尔蒂放大器)。
根据实施例，多尔蒂放大器500包括输入节点501、输出节点505、封装放大器装置506(即，“放大器装置”)、功率分配器570和功率组合器580。基本上，在输入节点501处接收到的输入信号由多尔蒂放大器500放大并且通过输出节点505提供到负载(例如，天线，未示出)。如下文将更详细地描述的，放大器500被配置成多尔蒂放大器拓扑。因此，放大器装置506可以包括多条放大器路径，所述放大器路径分别包括载波路径503和一条或多条峰化路径513。
功率分配器570耦合于输入节点501与封装放大器装置506的输入端540、542之间。功率分配器570被配置成将在节点501处接收到的输入信号的输入功率分成输入信号的多个部分，其中输入信号的相应部分提供给输入端540、542。例如，功率分配器570的第一输出可以耦合到对应于载波路径503的输入端540，并且功率分配器570的第二输出可以耦合到对应于峰化路径513的输入端542。功率分配器570可以在放大器路径503、513当中均等分配输入功率，使得大约一半的输入信号功率提供给每条路径503、513。可替代地，功率分配器570可以不均等地分配功率。
在一些实施例中，封装放大器装置506(例如，图8的800)为封装电气部件，其耦合到包括多尔蒂放大器500的未包含在放大器装置506内的部件的PCB。因此，封装放大器装置506的输入端540、542和输出端552、556表示封装放大器装置506与封装放大器装置506外部的放大器部件之间的接口。所述接口更通常地被称为多尔蒂放大器500的“封装平面”。
在封装放大器装置506内，载波路径503和峰化路径513各自包括输入阻抗匹配电路510、512(例如，图2的210、230)、放大器级520、522(例如，图2的第一晶体管250)以及输出匹配电路530、532(例如，图2的270、290)，这些部件串联耦合于输入端540、542与输出端552、556之间。根据实施例，输入匹配电路510和512可以包含图2的输入匹配电路210和谐波输入终端230。输入阻抗匹配电路510、512(例如，图2的210、230)中的每一个被配置成在其相应输入端540、542处以放大器500的基频(或载频)f0提供期望输入阻抗。根据实施例，输出匹配电路530和532可以包含图2的J类电路270和输出匹配电路290。因此，在实施例中，输出匹配电路530、532(例如，图2的270、290)中的每一个在其相应输出端552、556处以f0提供期望输出阻抗并终止谐波频率。在示例性实施例中，放大器500用于放大RF信号，并且f0为操作频率。
一个或两个输入阻抗匹配电路510、512可以被实现为低通阻抗匹配电路(例如，并联容抗匹配电路拓扑，例如，图2的210)和输入谐波终止电路(例如，图2的230)。在替代性实施例中，任一或两个输入阻抗匹配电路510、512可以被实现为低通阻抗匹配电路(例如，图2的210)和J类输出谐波终止电路(例如，图2的270)。在各个实施例中，峰化路径输出阻抗匹配电路532可以被实现为低通阻抗匹配电路拓扑，或者实现为高通阻抗匹配电路拓扑。在实施例中，峰化路径输出阻抗匹配电路532的拓扑可以不同于载波路径输出匹配电路530，但是在其它实施例中，其可以具有相同的拓扑。
假设放大器500为多尔蒂放大器，放大器级520被偏置为在AB类模式下操作，并且放大器装置522被偏置为在C类模式下操作。更具体地说，载波放大器级520的晶体管布置被偏置成提供介于180度与360度之间的导通角。相反，峰化放大器级522的晶体管布置被偏置成提供低于180度的导通角。根据各个实施例，放大器级520、522可以是不对称的(即，具有不同的大小)或对称的(即，具有基本上相同的大小)。
在实施例中，所述多条放大器路径513、503可以包含在单个装置封装中(例如，下文描述的图8的800)，在所述装置封装中，输入端540、542和输出端552、556提供到放大器500的外部电子连接。更具体地说，输入端540、542和输出端552、556通常表示用于提供到放大器500的内部部件(例如，放大器路径503、513)的电子连接的封装引线、引脚、触点或其它物理接口。参考下文所述的实施例，例如，输入端540、542可以对应于输入触点802、812(图8)，并且输出端552、556可以对应于输出触点804、814(图8)。在替代性实施例中，所述多条放大器路径503、513可以包含在单独并且不同的装置封装中。
功率组合器580耦合于封装放大器装置506的输出端552、556与输出节点505之间。功率组合器580包括两个输入、传输线区段584、求和节点588以及耦合到输出节点505的输出变压器589。输出端552、556可以耦合到功率组合器580的输入，并且因此耦合到求和节点588，所述求和节点588将从放大器路径503、513接收到的经放大信号组合。
功率分配器570、封装放大器装置506和功率组合器580被设计成使得沿着放大器路径503、513施加的总相移确保相应放大器路径503、513最终提供到求和节点588的电流基本上是彼此同相的。因此，求和节点588提供到输出节点505的电流表示对放大器路径503、513提供的电流的同相求和。
应当理解的是，出于解释的目的并且为了便于说明，图5是多尔蒂放大器500的简化表示，并且实际实施例可以包括用于提供额外功能和特性的其它装置和部件，和/或多尔蒂放大器500可以是大得多的电气系统的一部分。因此，尽管图5描绘了电路元件和/或端之间的直接电连接，但是替代性实施例可以采用中间电路元件和/或部件，同时以基本上类似的方式起作用。
图6是根据示例实施例的封装放大器装置的俯视平面图。现在将结合图6到图8讨论对应于前述放大器的放大器装置的实际物理实施例。首先以图6开始，示出了放大器装置600的物理布局的一部分的俯视图。封装放大器装置600可以包括图1和图2中示意性描绘的部件。根据实施例，根据示例实施例，封装放大器装置600可以包括输入匹配电路610，耦合到输入匹配电路610的输入谐波终止电路630以及耦合到输入谐波终止电路的GaN晶体管管芯650(即，第一晶体管)。根据实施例，GaN晶体管管芯650的漏极端656可以耦合到输出匹配管芯692。放大器装置600的各个部件对应于图2的电路图中描绘的部件。更具体地说，图1和图2与图6和图7之间的对应部件具有相同的最后两个数字(例如，部件110和610是对应部件，并且部件290和790是对应部件)。
具体地说，封装放大器装置600包括输入匹配管芯619(例如，图1、图2的输入匹配电路110、210和输入谐波终止电路130、230)、GaN晶体管管芯650(例如，图2的第一晶体管250)以及输出匹配管芯692(例如，图1、图2的J类电路170、270和输出匹配电路190、290)，这些部件一起以级联布置电耦合于输入匹配电路210的输入端602(例如，图1、图2的输入端102、202)与输出匹配管芯692的输出端604(例如，图2的输出端204)之间。在各个实施例中，输入匹配管芯619和GaN晶体管管芯650可以物理且电气地耦合到基底基板606。例如，基底基板606可以是印刷电路板(PCB)、导电凸缘(例如，引线框架的一部分或单独的导电部件)或者另一合适的基板。在各个实施例中，基底基板606的表面的管芯619、650和692附接到的至少那些部分是导电的。在一些实施例中，基底基板606的这种导电部分可以电耦合到电路接地(即，参考电压)(未示出)。另外，基底基板606的这种导电部分还可以充当用于消散管芯619(在输入匹配电路610的有源匹配实施例的情况下)和GaN晶体管管芯650在操作期间产生的热量。例如，导电硬币或热过孔(未示出)可以嵌入在基底基板606中，并且管芯610、650可以物理耦合到导电硬币或热过孔。因此，这些硬币、过孔或者其它导电部件可以充当到电路接地的连接，并且在操作期间充当管芯619、650的散热器。
根据实施例，输入匹配管芯619可以包括表示为图1、图2的输入匹配电路110、210以及输入谐波终止电路130、230的部件的部分。在实施例中，输入匹配管芯619可以被配置为集成无源装置(IPD)，其中无源部件(例如，电容器和电感器)可以单片地集成在高电阻率基板612内。如本文中所使用的，“高电阻率”是指超过1000欧姆-厘米的电阻率。在示例实施例中，高电阻率基板可以包括高电阻率硅。在其它实施例中，高电阻率基板可以包括砷化镓、氮化镓、碳化硅、蓝宝石或其它高电阻率或绝缘材料。在输入匹配管芯619的布局中，输入阻抗匹配电路210和输入谐波终止电路230的某些部件以平行且对称的方式复制。为了避免使图6凌乱，附图标记并未附于每组对应平行部件中的两个部件上。应当基于部件的对称放置和相同描绘理解哪些部件彼此对应。
根据实施例，第一输入匹配区段611(例如，图2的第一输入T网络211)可以通过第一键合线阵列621(例如，图2的第三输入串联电感器221)耦合到第二输入匹配区段620(例如，图2的双T网络220)。在实施例中，第一输入匹配区段611可以包括由输入匹配管芯619与封装环境(例如，基底基板606和输入端602)之间的电连接引入的电路寄生电路元件。在实施例中，由第一输入匹配区段611实现的阻抗可以通过图2的第一输入T网络211表示。在实施例中，第一输入匹配区段611可以耦合到第二输入匹配区段620(例如，图2的双T网络220)。第二输入匹配区段620可以包括由第一键合线阵列621产生的串联电感器；被实现为第一集成输入电容器623的并联电容器；耦合到第一集成输入电容器623(例如，图2的第二输入并联电容器223)的集成输入串联电感器622(例如，图2的第四输入串联电感器222)；以及耦合到集成输入串联电感器622的第二集成输入电容器627(例如，图2的第三输入并联电容器227)。在实施例中，第一集成输入电容器623和第二集成输入电容器627具有到电路接地624和628(例如，图2的224和228)的并联连接，所述电路接地624和628是使用与基底基板606内的导体或耦合到接地电位(未示出)的另一合适导体接触的贯通晶片过孔(未示出)来实现的。在实施例中，第一键合线阵列621可以形成图2的双T网络220的第三输入串联电感器221，并且如此，第一键合线阵列621键合到输入端602并且键合到集成到输入匹配管芯619中的第一输入焊盘618。在其它实施例中，集成到基板600中的单一键合线或过孔可以用于耦合各个部件和/或为放大器装置600的第一匹配电路611或第二匹配电路620提供电感。在实施例中，第一输出焊盘617耦合到第二集成输入电容器627和集成输入串联电感器622。根据实施例，第一输出焊盘617可以通过第二键合线阵列626耦合到GaN晶体管管芯650(例如，第一晶体管)。第二键合线阵列626充当第二匹配区段620(例如，图2的220)的输入匹配电路(例如，图2的第五输入串联电感器226)的最终电感器。在实施例中，由第二键合线阵列626实现的电感可以通过改变键合线的长度和回路高度以及用于形成基底基板606上方的第二键合线阵列626的键合线之间的间距来进行调节。
根据实施例，输入谐波终止电路630(例如，图1、图2的130、230)可以耦合到GaN晶体管管芯650(例如，图1、图2的第一晶体管150、250)的栅极端652(即，控制端)。在实施例中，输入谐波终止电路630可以包括输入谐波终止电感器637(例如，图2的237)，并且可以通过输入谐波终止接触焊盘638耦合到并联输入谐波终止电容器636(例如，图2的236)。根据实施例，并联输入谐波终止电容器636可以被实现为集成到输入匹配管芯619中的MIM电容器，并且可以通过不耦合到输入谐波电感器637的端耦合到电路接地634。在实施例中，输入谐波终止电感器637可以使用键合线来实现。在实施例中，通过键合线实现的电感可以通过改变基底基板606上方的键合线的长度和回路高度进行调节。在其它实施例中，可以使用多条键合线来实现输入终止电感器637的其它电感。如将结合图7进一步讨论的，在其它实施例中，输入谐波终止电感器和电容器可以与GaN管芯单片地集成。
根据实施例，GaN晶体管管芯650(即，第一晶体管，例如，图1、图2的150、250)可以电耦合到输入匹配管芯619，并且在输入谐波终止电路630与J类电路670之间提供增益。在实施例中，GaN晶体管管芯650可以包括多个装置通道651，所述装置通道651被配置成允许从源极端654(即，图2的第一载流端254)和漏极端656(即，图2的第二载流端256)进行的流动，其中通过装置通道651(以及源极端654和漏极端656)的电流密度由耦合到装置通道651的栅极端652(即，控制端)控制。在实施例中，栅极端652被实现为集成到GaN晶体管管芯650中的焊盘。根据实施例，源极端654耦合到GaN晶体管管芯650的背面，并且通过多个贯通晶片过孔655耦合到基底基板606。因此，根据实施例，源极端可以处于电路接地处。在实施例中，漏极端656被实现为集成到GaN晶体管管芯650中的焊盘，在与栅极端652相对的一面。
在实施例中，GaN晶体管管芯650的漏极端656可以通过第三键合线阵列678耦合到J类电路670。在实施例中，J类电路可以作为形成于高电阻率基板693(即，“第一基板”)内的IPD部分集成到输出匹配电路管芯中。J类电路670可以包括耦合到第一谐振器671(例如，图2的271)的第三键合线阵列678(例如，图2的278)。第三键合线阵列678还可以耦合到第二谐振器675(例如，图2的275)，所述第二谐振器675可以耦合到电路接地676(例如，图2的276)。在实施例中，被实现为通过键合焊盘685连接到旁路电容器682(例如，图2的282)的键合线681的并联电感器可以在第一输出匹配键合焊盘679(即“第一节点”，例如，图2的279)处将第一谐振器671和第二谐振器675AC耦合到电路接地684(例如，图4的284)。在实施例中，键合线681可以被朝向为处于第一方向687，所述第一方向687相对于第一晶体管650的漏极端与J类电路的第一输出匹配键合焊盘679(即，“第一节点”)之间的信号路径的第二方向689的角度688为至少为35度。在实施例中，键合线681的第一方向687与信号路径689的第二方向之间的角度688可以是基本正交的。如本文所用，术语“正交”意指90度。根据实施例，由于键合线681的第一方向687与信号路径689的第二方向之间的角度688可以是正交或近似正交的，因此键合线681，例如第三键合线阵列678之间的互耦合可以减少。在这种实施例中，通过GaN晶体管650(即，图1、图2的第一晶体管150、250)的漏极端656的键合线681实现的电感器(例如，图2的281)与例如第三键合线阵列678之间的互耦合减少使通过键合线681的并联电感(例如，图2的281)实现的阻抗变换不会不利地影响通过第一谐振器671和第二谐振器675实现的谐波终端，这与互耦合增加的情况形成对比。根据实施例，第一谐振器671包括被实现为MIM电容器、耦合到电路接地674(例如，图2的274)的第一谐振器电容器672(例如，图2的272)以及通过第一输出匹配电路键合焊盘679(“第一节点”，例如，图2的279)耦合到第三键合线阵列678(以及最终地，GaN晶体管650的漏极端656)的第一谐振器电感器673(例如，图2的273)。而且，根据实施例，第二谐振器675可以包括被实现为MIM电容器、耦合到电路接地683的第二谐振器电容器676(例如，图2的276)。第二谐振器电容器可以耦合到第二谐振器电感器677(例如，图2的277)，所述第二谐振器电感器677通过第一输出匹配焊盘679耦合到第三键合线阵列678。应当理解，对第一谐振器271和第二谐振器275的使用是示例性的，并且在其它实施例中可以使用较少(例如，仅第一谐振器271)或额外的谐振器。
根据实施例，输出匹配电路690可以通过以下实现：通过第四键合线阵列691(例如，图2的291)将J类电路的第一输出匹配键合焊盘耦合到输出端604(例如，图2的204)。就像第一输入匹配区段611的情况一样，在实施例中，输出匹配网络690可以通过T网络(例如，图2的290)表示。
现在转到图7，本发明主题的另一实施例可以包括具有输入谐波终止电路730的放大器装置700，所述输入谐波终止电路730单片地集成到GaN晶体管管芯750中。根据实施例，输入谐波终止电路730(例如，图1、图2的130、230)可以耦合到GaN晶体管管芯750(例如，图1、图2的第一晶体管150、250)的栅极端752(即，控制端)。在实施例中，输入谐波终止电路730可以包括单片式输入谐波终止电感器737(例如，图2的237)，所述单片式输入谐波终止电感器737可以耦合到形成于输入谐波终止电感器737附近的单片式并联输入谐波终止电容器736(例如，图2的236)。根据实施例，单片式并联输入谐波终止电容器736可以被实现为集成到GaN晶体管管芯750中的MIM电容器，并且可以通过不耦合到单片式输入谐波电感器737的端耦合到电路接地734。
图8是根据示例实施例的封装放大器装置800的俯视平面图。根据示例实施例，封装放大器装置800可以包括封装在方形扁平无引线(QFN)半导体装置封装(即，“无引线封装”)中的放大器。更具体地说，封装放大器装置800包括容纳于QFN半导体装置封装801中的两条平行的放大路径。出于简洁目的，下文中未详细讨论图8的在图1和图2以及图6和图7的实施例中具有类似对等物的部件和电路中的许多部件和电路。上文结合图1和图2以及图6和图7讨论的对应部件的细节旨在同样适用于下文结合图8讨论的对应部件。再次，封装放大器装置800的各个部件对应于图1和图2以及图6和图7中描绘的部件。更具体地说，图8与图1和图2以及图6和图7之间的对应部件具有相同的最后两个数字(例如，部件250和850是对应部件)。
QFN封装801包括导电基板806和通过非导电包封808物理地耦合在一起的多个周界触点(land)(例如，触点802、804、812、814)。根据示例实施例，放大路径803和813中的每一条包括物理地连接到基板806的顶表面的输入匹配管芯819、GaN晶体管管芯850以及输出匹配管芯892。另外，放大路径中的每一条电耦合于输入触点802与输出触点804(例如，分别对应于图1、图2、图6的输入102、202、602)之间。
在实施例中，基底基板806包括凸缘，所述凸缘是由固体导电材料形成的刚性的导电基板并且所述凸缘的厚度足以为封装放大器装置800的电气部件和元件提供结构支撑。此外，凸缘可以充当GaN晶体管管芯850和安装在凸缘上的其它装置的散热器。
以下描述将更详细地描述第一放大路径803。应理解的是，第二放大路径813可以与第一放大路径相同或基本上相似。在实施例中，第二放大路径813可以以与第一放大路径不同的方式配置(例如，具有与此处所示不同数量的GaN晶体管)。另外，在其它实施例中，多于两条放大路径可以一起容纳在QFN半导体装置封装中。
第一放大器路径803包括以级联布置一起电耦合于RF信号输入触点802(例如，图1、图2、图6的输入端102、202、602)与RF信号输出触点804(例如，图1、图2、图6的输出端104、204、604)之间的输入匹配管芯819、GaN晶体管(即，第一晶体管)以及输出匹配管芯892。
输入匹配管芯819包括多个集成电路部件。在实施例中，输入匹配管芯819的集成电路系统包括输入焊盘818(例如，图6的618)和第一输出焊盘817以及输入谐波终止接触焊盘838。输入匹配管芯819内的各个电路和部件可以如上文结合图1和图2以及图6和图7描述的那样配置和电耦合在一起(例如，图1、图2、图6、图7的110、130、210、230、610、630、730)。在实施例中，信号路径803和813中的每一条占据的面积可以小于8平方毫米。在其它实施例中，信号路径803和813中的每一条占据的面积可以介于7平方毫米与12平方毫米之间。在仍其它另外的实施例中，信号路径803和813也可以使用更小和更大的面积。在实施例中，QFN封装801的面积可以介于36平方毫米与81平方毫米之间，但是也可以使用其它更大或更小的面积。
输入触点802可以通过一个或多个引线键合821或其它电连接(例如，对应于引线键合阵列621)电耦合到输入匹配管芯819的第一输入焊盘818(例如，图6的618)。输入匹配管芯819通过将输出焊盘838耦合到栅极端852的第二键合线阵列837耦合到GaN晶体管管芯850。
GaN晶体管包括栅极端852(即，“控制端”，例如，栅极端252、652)、漏极端856(即，“第二载流端”，例如，256、656)。GaN晶体管管芯850内的部件可以如上文结合图2和图6描述的那样配置。GaN晶体管管芯850的漏极端856通过引线键合阵列878或其它类型的电连接(例如，对应于连接678)电耦合到输出匹配管芯892的谐波终止节点886。
输出匹配管芯892的谐波终止节点886通过引线键合阵列891或其它类型的电连接(例如，对应于图6的连接691)电耦合到输出触点804。
本文中已经描述了放大器装置的各个实施例。根据实施例，根据实施例，一种放大器装置可以包括输入端、输出端、第一晶体管和J类电路。在实施例中，所述第一晶体管可以包括控制端、第一载流端和第二载流端。在实施例中，所述第一晶体管可以由第一输出电容表征，其中所述控制端耦合到所述输入端和所述第一载流端。在实施例中，所述第一载流端可以耦合到电压参考。在实施例中，所述J类电路可以耦合于所述第二载流端与所述输出端之间并且被配置成谐波地终止所述第一晶体管。根据实施例，所述J类电路可以包括第一谐振器，所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征。在实施例中，所述第一谐振器可以耦合于所述第二载流端与所述电压参考之间。根据实施例，不同于所述第一谐振器的并联电感器可以耦合于所述第二载流端与所述电压参考之间。在实施例中，所述第一谐振器可以被配置成在所述第一谐振频率下以容抗谐波地终止所述第一晶体管。根据实施例，所述J类电路的所述第一谐振器可以通过串联电感器耦合到所述第一晶体管的所述第二端，所述串联电感器被配置成在小于所述第一谐振频率的频率下以所述第一输出电容谐振。所述放大器装置的实施例可以包括第二谐振器，所述第二谐振器由基本上等于三次谐波频率的第二谐振频率表征、耦合于所述第二载流端与所述电压参考之间。实施例可以包括耦合于所述输入端与所述控制端之间的输入谐波终止电路，其中所述输入谐波终止电路包括被配置成以所述第一谐振器的所述第一谐振频率谐振的输入谐波终止谐振器。根据实施例，并联电感器可以被配置成将所述输出端的基频阻抗变换为介于10欧姆与30欧姆之间。在实施例中，所述第一晶体管可以选自横向扩散金属氧化物半导体(LDMOS)场效应晶体管和氮化镓(GaN)高电子迁移率晶体管(HEMT)。实施例可以包括输入驱动电路，所述输入驱动电路包括第二晶体管，所述第二晶体管包括耦合到所述输入端的第二控制端、耦合到所述电压参考的第三载流端以及耦合到所述第一晶体管的所述控制端的第四载流端。根据实施例，所述第一晶体管包括GaN HEMT，并且所述第二晶体管包括LDMOS场效应晶体管。
一种封装放大器装置的实施例可以包括：基底基板；第一输入端；第一输出端；第一晶体管，其形成于半导体基板上并且耦合到所述基底基板，所述第一晶体管包括控制电极、第一载流电极和第二载流电极。所述第一晶体管可以由第一输出电容表征。所述控制电极可以耦合到所述第一输入端，并且所述第一载流电极可以耦合到电压参考。第一J类电路可以形成于耦合到所述基底基板的第一基板上，所述第一J类电路包括串联电感器，所述串联电感器在第一节点处将所述第二载流端耦合到第一谐振器，其中所述第一谐振器由基本上等于二次谐波频率的第一谐振频率表征。所述第一谐振器可以一体地形成于所述第一基板内、耦合于所述第一节点与所述电压参考之间。所述J类电路可以被配置成谐波地终止所述第一晶体管。在实施例中，所述串联电感器可以被配置成在小于所述第一谐振器的所述第一谐振频率的频率下以所述第一输出电容谐振。实施例可以包括耦合于所述第一J类电路的所述第一节点与所述电压参考之间的并联电感器。根据实施例，所述并联电感器可以被朝向为处于第一方向，所述第一方向与介于所述第一晶体管的所述第二载流端与所述J类电路的所述第一节点之间的信号路径的第二方向相差至少35度。在实施例中，所述第一方向和所述第二方向基本上正交。在实施例中，所述串联电感器和所述并联电感器是使用键合线来形成的。实施例可以包括耦合于所述第二载流端与所述电压参考之间的第二谐振器。根据实施例，所述J类电路可以在单片地形成于所述第一基板上的集成无源装置中实现。实施例可以包括输入谐波终止电路，所述输入谐波终止电路包括耦合到输入谐波终止节点的输入谐波终止谐振器。根据实施例，所述输入谐波终止节点可以耦合到所述第一输入端并且耦合到所述第一晶体管的所述控制端。在实施例中，所述输入谐波终止电路的至少一部分可以单片地集成在所述第一晶体管的所述半导体基板上。
封装放大器的实施例还可以包括：第二输入端；第二输出端；以及第二晶体管，其形成于耦合到所述基底基板的半导体基板上。根据实施例，所述第二晶体管可以包括第二控制端、第三载流端和第四载流端。根据实施例，所述第二控制端可以耦合到所述第二输入端，并且所述第三载流端可以耦合到所述电压参考。在实施例中，第二J类电路可以形成于耦合到所述基底基板的第二基板上。所述第二J类电路可以包括串联电感器，所述串联电感器在第二节点处将所述第四载流端耦合到第二谐振器。所述第二谐振器可以由基本上等于所述二次谐波频率的第一谐振频率表征。所述第二谐振器可以与所述第二基板一体形成。所述第二谐振器可以耦合于所述第二节点与所述电压参考之间。所述J类电路可以被配置成谐波地终止所述第二晶体管。封装放大器装置的实施例可以另外包括无引线封装，其包括第一触点和第二触点；连接，其电耦合于所述第一触点与所述输入端之间；以及第三连接，其电耦合于所述输出端与所述第二触点之间。
本发明主题的实施例还可以包括一种放大器装置，其包括第一放大器路径，所述第一放大器路径包括输入端；输出端；第一晶体管，其包括控制端、第一载流端和第二载流端。所述第一晶体管可以由第一输出电容表征。所述控制端可以耦合到所述输入端，并且所述第一载流端可以耦合到电压参考。J类电路可以耦合于所述第二载流端与所述输出端之间并且可以被配置成谐波地终止所述第一晶体管。在实施例中，所述J类电路可以包括：第一谐振器，其由基本上等于二次谐波频率的第一谐振频率表征、耦合于所述第二载流端与所述电压参考之间；以及并联电感器，其不同于所述第一谐振器、耦合于所述第二载流端与所述电压参考之间。实施例还可以包括第二放大器路径，所述第二放大器路径包括第二输入端和第二输出端。根据实施例，所述第二放大器路径可以包括第二晶体管，所述第二晶体管包括第二控制端、第三载流端和第四载流端。所述第二控制端可以耦合到所述第二放大器输入节点，所述第三载流端耦合到电压参考，并且所述第四载流端耦合到所述第二放大器输出节点。在实施例中，所述第一放大器路径可以是多尔蒂放大器的载波路径，所述第二放大器路径可以是所述多尔蒂放大器的峰化路径。实施例还可以包括分离器，所述分离器具有分离器输入、第一分离器输出和第二分离器输出。在实施例中，所述第一分离器输出可以耦合到所述第一放大器路径的所述输入端，并且所述第二分离器输出可以耦合到所述第二放大器路径的所述第二输入端，并且所述分离器可以被配置成将在所述分离器输入处接收到的输入信号分离成第一信号和第二信号，所述第一信号和所述第二信号在所述第一分离器输出和所述第二分离器输出处提供到所述第一放大器路径和所述第二放大器路径。实施例还可以包括组合器，所述组合器具有求和节点和组合器输出。根据实施例，所述第一放大器输出端和所述第二放大器输出端可以耦合到所述求和节点，并且所述求和节点可以被配置成将从所述第一放大器路径和所述第二放大器路径接收到的第一经放大信号和第二经放大信号组合成第三经放大信号，所述第三经放大信号提供到耦合到所述组合器输出的负载。在实施例中，所述第二载流端与所述求和节点之间的总相移为90度。
为了简洁起见，某些术语在本文中还可以仅用于参考目的并且因此不旨在是限制性的，并且术语“第一”、“第二”和其它提及结构的这种数值术语并不暗示序列或顺序，除非上下文明确指明。
如本文所用，“节点”是指在其处存在给定信号、逻辑电平、电压、数据模式、电流或量的任何内部或外部参考点、连接点、结、信号线、导电元件等。此外，可以通过一个物理元件实现两个或更多个节点(并且可以多路复用、调制或以其它方式区分两个或更多个信号，即使所述信号是在共同节点处接收到或输出的)。
前面的描述提及元件或节点或特征“连接”或“耦合”在一起。如本文所用，除非另外明确说明，“连接”意味着一个元件直接地并且不一定是机械地接合到另一个元件(或与另一个元件直接连通)。同样，除非另外明确说明，“耦合”意味着一个元件直接地或间接地并且不一定是机械地接合到另一个元件(或与另一个元件直接或间接连通)。因此，尽管附图所示的示意图描绘了元件的一种示例性布置，但是在所描绘主题的实施例中可以存在额外的中间元件、装置、特征或部件。
虽然前面的详细描述中已经呈现了至少一个示例性实施例，但是应理解的是，存在大量变体。还应理解的是，本文所描述的一个或多个示例性实施例不旨在以任何方式限制所请求保护的主题的范围、适用性或配置。相反，前面的详细描述将为本领域的技术人员提供用于实施一个或多个所描述实施例的便捷路线图。应当理解的是，在不脱离由权利要求限定的范围的情况下，可以对元件的功能和布置作出各种改变，所述改变包括在提交本专利申请时已知的等效物或可预见的等效物。

Claims (8)

1.一种放大器装置，其特征在于，其包括：
输入端；
输出端；
第一晶体管，其包括控制端、第一载流端和第二载流端，其中所述第一晶体管由第一输出电容表征，并且其中所述控制端耦合到所述输入端，并且所述第一载流端耦合到电压参考；以及
J类放大电路，其于第一节点处耦合于所述第二载流端与所述输出端之间并且被配置成谐波地终止所述第一晶体管，其中所述J类放大电路包括第一谐振器和并联电感器，其中所述第一谐振器由等于二次谐波频率的第一谐振频率表征，并且所述第一谐振器耦合于所述第二载流端与所述电压参考之间，并且所述并联电感器不同于所述第一谐振器且耦合于所述第二载流端与所述电压参考之间，并且其中，所述并联电感器被配置为变换所述输出端的基频阻抗。
2.根据权利要求1所述的放大器装置，其特征在于，所述第一谐振器被配置成在所述第一谐振频率下以容抗谐波地终止所述第一晶体管。
3.根据权利要求1所述的放大器装置，其特征在于，所述J类放大电路的所述第一谐振器通过串联电感器耦合到所述第一晶体管的所述第二端，所述串联电感器被配置成在小于所述第一谐振频率的频率下以所述第一输出电容谐振。
4.根据权利要求1所述的放大器装置，其特征在于，其进一步包括第二谐振器，所述第二谐振器由基本上等于三次谐波频率的第二谐振频率表征、耦合于所述第二载流端与所述电压参考之间。
5.根据权利要求1所述的放大器装置，其特征在于，其进一步包括耦合于所述输入端与所述控制端之间的输入谐波终止电路，其中所述输入谐波终止电路包括被配置成以所述第一谐振器的所述第一谐振频率谐振的输入谐波终止谐振器。
6.根据权利要求1所述的放大器装置，其特征在于，所述并联电感器被配置成将所述输出端的基频阻抗变换为介于10欧姆与30欧姆之间。
7.根据权利要求1所述的放大器装置，其特征在于，其进一步包括输入驱动电路，所述输入驱动电路包括第二晶体管，所述第二晶体管包括耦合到所述输入端的第二控制端、耦合到所述电压参考的第三载流端以及耦合到所述第一晶体管的所述控制端的第四载流端。
8.一种封装放大器装置，其特征在于，其包括：
根据前述任意一项权利要求所述的放大器装置；
基底基板；
其中，所述第一晶体管形成于耦合到所述基底基板的半导体基板上；以及
所述J类放大电路形成于耦合到所述基底基板的第一基板上，其中所述J类放大电路包括串联电感器，所述串联电感器在第一节点处将所述第二载流端耦合到第一谐振器，其中所述第一谐振器与所述第一基板一体形成，并且其中所述第一谐振器耦合于所述第一节点与所述电压参考之间，并且其中所述J类放大电路被配置成谐波地终止所述第一晶体管。
CN201910205552.9A 2018-03-20 2019-03-19 具有谐波终止电路的放大器装置 Active CN109889168B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/926,937 2018-03-20
US15/926,937 US10587226B2 (en) 2018-03-20 2018-03-20 Amplifier device with harmonic termination circuit

Publications (2)

Publication Number Publication Date
CN109889168A CN109889168A (zh) 2019-06-14
CN109889168B true CN109889168B (zh) 2023-06-30

Family

ID=65520163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910205552.9A Active CN109889168B (zh) 2018-03-20 2019-03-19 具有谐波终止电路的放大器装置

Country Status (3)

Country Link
US (1) US10587226B2 (zh)
EP (1) EP3544178A1 (zh)
CN (1) CN109889168B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224707A (zh) * 2019-05-31 2019-09-10 惠州Tcl移动通信有限公司 一种band14信号的抑制电路和智能终端设备
US11815588B2 (en) * 2019-07-05 2023-11-14 University Of Electronic Science And Technology Of China Room-temperature semiconductor maser and applications thereof
CN114731141A (zh) * 2019-12-10 2022-07-08 三菱电机株式会社 高频放大器
US20220392857A1 (en) * 2021-06-07 2022-12-08 Cree Inc. Packaged transistor amplifiers that include integrated passive device matching structures having distributed shunt inductances
CN118057724A (zh) * 2022-11-18 2024-05-21 恩智浦美国有限公司 含提供伪逆f类操作的封装内匹配电路的功率放大器装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514080A (ja) * 1991-06-28 1993-01-22 Mitsubishi Electric Corp 電界効果トランジスタ増幅器
JP2009094805A (ja) * 2007-10-09 2009-04-30 Sumitomo Electric Ind Ltd 増幅器
JP2010021961A (ja) * 2008-07-14 2010-01-28 Sumitomo Electric Ind Ltd 増幅器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095285A (en) 1990-08-31 1992-03-10 Texas Instruments Incorporated Monolithically realizable harmonic trapping circuit
US20070057731A1 (en) * 2005-09-15 2007-03-15 Le Phuong T On-chip harmonic termination for RF power amplifier applications
JP5085179B2 (ja) * 2007-04-12 2012-11-28 株式会社東芝 Ｆ級増幅回路
JP5583699B2 (ja) * 2009-02-18 2014-09-03 ホリンワース ファンド，エル．エル．シー． メタマテリアル電力増幅器システム
JP5408616B2 (ja) * 2009-08-31 2014-02-05 国立大学法人電気通信大学 増幅回路
JP5367744B2 (ja) * 2011-02-28 2013-12-11 株式会社東芝 Ａｂ級増幅器
JP5367743B2 (ja) 2011-02-28 2013-12-11 株式会社東芝 Ｃ級増幅器
US8947166B2 (en) * 2011-06-28 2015-02-03 Panasonic Intellectual Property Management Co., Ltd. Radio frequency power amplifier
US8983406B2 (en) * 2011-07-08 2015-03-17 Skyworks Solutions, Inc. Signal path termination
WO2013071152A2 (en) * 2011-11-11 2013-05-16 Skyworks Solutions, Inc. Flip-chip linear power amplifier with high power added efficiency
US9602063B2 (en) * 2013-03-12 2017-03-21 Peregrine Semiconductor Corporation Variable impedance match and variable harmonic terminations for different modes and frequency bands
US9397616B2 (en) * 2013-11-06 2016-07-19 Commscope Technologies Llc Quasi-doherty architecture amplifier and method
US9503025B2 (en) * 2014-07-11 2016-11-22 Skyworks Solutions, Inc. Power amplifier with termination circuit and resonant circuit
US9531328B2 (en) 2014-12-16 2016-12-27 Nxp Usa, Inc. Amplifiers with a short phase path, packaged RF devices for use therein, and methods of manufacture thereof
JP6336504B2 (ja) * 2015-03-31 2018-06-06 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 多重帯域電力増幅器
US9571044B1 (en) * 2015-10-21 2017-02-14 Nxp Usa, Inc. RF power transistors with impedance matching circuits, and methods of manufacture thereof
KR102224203B1 (ko) 2015-12-29 2021-03-08 한국전자기술연구원 IMFET를 이용한 광대역 Class-J 전력증폭기
WO2018035689A1 (zh) * 2016-08-22 2018-03-01 深圳市华讯方舟微电子科技有限公司 一种高效率高宽带的谐波功率放大电路及射频功率放大器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514080A (ja) * 1991-06-28 1993-01-22 Mitsubishi Electric Corp 電界効果トランジスタ増幅器
JP2009094805A (ja) * 2007-10-09 2009-04-30 Sumitomo Electric Ind Ltd 増幅器
JP2010021961A (ja) * 2008-07-14 2010-01-28 Sumitomo Electric Ind Ltd 増幅器

Also Published As

Publication number Publication date
EP3544178A1 (en) 2019-09-25
CN109889168A (zh) 2019-06-14
US20190296693A1 (en) 2019-09-26
US10587226B2 (en) 2020-03-10

Similar Documents

Publication Publication Date Title
CN109889168B (zh) 具有谐波终止电路的放大器装置
US20200144968A1 (en) Multiple-path rf amplifiers with angularly offset signal path directions, and methods of manufacture thereof
US9531328B2 (en) Amplifiers with a short phase path, packaged RF devices for use therein, and methods of manufacture thereof
CN106026935B (zh) 具有位于滤波器电路电感器之下的无导体区域的rf放大器及其制作方法
EP3570435A1 (en) Broadband power transistor devices and amplifiers with input-side harmonic termination circuits and methods of manufacture
US11223326B2 (en) Multiple-stage power amplifiers implemented with multiple semiconductor technologies
CN106470019B (zh) 射频放大器模块以及制造射频放大器模块的方法
US7511575B2 (en) High-frequency power amplifier
EP3496269A1 (en) Wideband power amplifiers with harmonic traps
US10250197B1 (en) Multiple-stage power amplifiers implemented with multiple semiconductor technologies
US11522499B2 (en) Integrated multiple-path power amplifier
US20160285420A1 (en) Rf amplifier module and methods of manufacture thereof
CN112134533A (zh) 集成多路功率放大器
CN108206678B (zh) 具有阻抗补偿电路的分布式放大器
EP3832885A1 (en) Amplifiers and manufacture method thereof
US11705872B2 (en) Broadband power transistor devices and amplifiers with output T-match and harmonic termination circuits and methods of manufacture thereof
EP3672072A1 (en) Broadband power transistor devices and amplifiers with input-side harmonic termination circuits and methods of manufacture
EP3817224B1 (en) Rf amplifiers with input-side fractional harmonic resonator circuits
US11705870B2 (en) Integrally-formed splitter for multiple-path power amplifiers and methods of manufacture thereof
EP3694102A1 (en) Amplifiers and amplifier modules having stub circuits
US20220021344A1 (en) High-frequency amplifier
EP4113831A1 (en) Multiple-stage doherty power amplifiers implemented with multiple semiconductor technologies
US20220399856A1 (en) Doherty amplifiers and amplifier modules with shunt inductor and capacitor circuit for improved carrier harmonic loading
US11979117B2 (en) High frequency semiconductor amplifier
EP4372984A1 (en) Power amplifier devices with in-package matching circuits that provide pseudo inverse class f operation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant