JP3120762B2 - 増幅器 - Google Patents
増幅器Info
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Description
マイクロ波帯域及びミリ波帯域で用いられ、小型で歪補
償回路を内蔵した内部整合型半導体増幅器に関する。
ランジスタ(FET;Field Effect Tr
ansistor)においては、特に素子の歪特性がシ
ステムに悪影響を及ぼすことが多い。従来より、リニア
ライザ等の歪補償回路を外付けにして、素子の非線形に
起因して発生する歪成分を除去することで歪特性を改善
する方法が採られてきた。この従来の低歪半導体増幅器
の例について図7を参照して説明する。
FET等の非線形素子1のドレイン電極D側に、出力整
合回路24が接続されている。また、非線形素子1のゲ
ート電極G側には、受動素子22及び23と、これら受
動素子間に接続されたリニアライザ21とが設けられて
いる。
入力電力増加に伴って非線形素子の利得が低下し、位相
特性が劣化(つまり位相シフトが正方向に増大)して歪
が増大する特性を有している。このような特性に対し、
入力電力増加に伴って利得(相対比)が増加し、位相シ
フトが負方向に増加する特性を持つリニアライザ21を
ゲート電極側に設ける。このリニアライザ21はダイオ
ード、FET等の能動素子によって構成されている。
リニアライザ21の利得及び位相が夫々逆相となってキ
ャンセルしあい、増幅器全体としては低歪特性を達成し
ているのである。なお、リニアライザ21の前後に設け
た受動素子22及び23は、リニアライザ21と非線形
素子間の整合性の不一致のために発生する反射成分を除
去するためのものである。
増幅器は、リニアライザを構成している能動素子を駆動
させるため、消費電力が増大するという欠点がある。さ
らに、リニアライザと非線形素子との間の整合性の不一
致のため、反射成分を除去するための受動素子を設ける
必要があるので、回路全体が大きくなるという欠点があ
った。
いては、増幅器の広帯域化を問題としており、上述した
従来技術の欠点を解決することはできない。
るためになされたものであり、その目的は小型で、か
つ、歪補償回路での消費電力を低減した低歪特性を有す
る半導体増幅器を提供することである。
入力信号を増幅して出力する非線形増幅素子と、前記非
線形増幅素子の入出力特性の直線性を高める特性改善回
路とを含む増幅器であって、前記特性改善回路は受動素
子のみで構成されていることを特徴とする。また、前記
特性改善回路は、前記非線形増幅素子の入力側に設けら
れていることを特徴とする。さらにまた、前記非線形増
幅素子と前記特性改善回路とのインピーダンス特性を調
整するための整合回路を更に含むことを特徴とする。
素子への入力信号線に並列に接続されたキャパシタと、
このキャパシタに直列に接続された抵抗及びインダクタ
とを含むことを特徴とする。
子への入力信号線に直列に接続されたキャパシタと、こ
のキャパシタに並列に接続された抵抗及びインダクタと
を含むこともある。
改善回路を構成しているので、回路を小型化でき、か
つ、消費電力を低減することができるのである。
いて図面を参照して説明する。
を示すブロック図である。同図において、図7と同等部
分は同一符号により示されており、その部分の詳細な説
明は省略する。同図において、本実施の形態による増幅
器は、FET等の非線形素子1と、入力側及び出力側に
設けられた整合回路2〜4と、任意の値を有するキャパ
シタ5、抵抗6及びインダクタ7からなる直列回路10
とを含んで構成されている。なお、インダクタ7の一端
は接地される。
され、ゲート電極Gに整合回路2、ドレイン電極Dに整
合回路4が夫々接続されている。
いて説明する。まず、図2には、直列回路10の反射特
性が示されている。同図には、例として、周波数14.
5GHzにおける直列回路10の反射特性が、抵抗6の
値に対して示されている。なお、キャパシタ5は1p
F、インダクタ7は1nHであるものとする。
Ωの範囲において、反射特性及び反射角がほぼ一定であ
ることがわかる。このことは、抵抗6の抵抗値が、この
範囲内の値であれば、直列回路を入力回路内に挿入して
も増幅器の入力側全体において直列回路の影響により利
得が劣化するというような不整合特性がほとんど無視で
きることを示している。
算結果が図3に示されている。また、同図においては、
さらにキャパシタ5の容量値をもパラメータにして示し
ている。まず、抵抗6の抵抗値Rが0.1〜10Ωの範
囲において、利得(Gain)が−0.5dB近辺、位
相(Phase)が17度(deg)近辺を示してい
る。したがって、直列回路10を挿入しない場合の抵抗
値が無限大(R=∞)の時の値(夫々、利得0dB、位
相0度の基準値)とは異なる値を示している。さらに、
抵抗値が0.1〜10Ωの範囲において、キャパシタ5
の容量値を変えると、通過位相を変えることができるこ
とを示している。しかしながら、キャパシタ5の値によ
って整合回路2との間の負荷特性が変化するために、整
合回路2を変更して整合させるようにする。
びインダクタ7からなる直列回路10を入力側の回路に
設け、夫々の値を任意に選ぶことにより、整合特性を維
持しつつ、位相特性を変化(改善)させることができる
のである。その結果、増幅器の歪特性を変化させること
ができる。
タ7からなる直列回路10は、入力整合回路2及び3と
一緒になって増幅器全体の入力整合回路をも構成するこ
とになる。このため、増幅器全体の小型化を図ることが
できる。
近い位置にキャパシタ5を挿入しているので、入力側の
電圧に起因した直流電流が受動素子に流れることを回避
することができるのである。
(3次の相互変調歪)の抵抗6の値を変化させた場合の
結果が示されている。任意の抵抗値を選ぶことにより、
基本波の出力特性を劣化させることなく、ある入力レベ
ルでの低歪化を達成できることを示している。なお、キ
ャパシタ5の容量値C=1pF、インダクタ7のインダ
クタンス値L=1nHであるものとする。
整合回路とゲート電極との間に、キャパシタ、抵抗及び
インダクタの直列回路を並列に接続した構成である。こ
れにより、FETの入力側には、上記直列回路を含めた
整合回路が構成されることになる。そして、キャパシ
タ、抵抗及びインダクタの値を適切に選ぶことによっ
て、増幅器の入力部での整合性を確保できると同時に、
ある入力レベルにおける増幅器の位相特性及び歪特性の
劣化を抑制することができるのである。
されている。同図に示されている直列回路10は、非線
形素子への入力信号線に対して直列にキャパシタ5が接
続され、このキャパシタ5に抵抗6及びインダクタ7が
並列に接続された構成である。かかる構成によっても、
上述した実施形態と同様に、低歪化を実現することがで
きるのである。
増幅器の入力側内部整合回路の構造図の一例を示す図で
ある。同図に示されている回路は、例えば、アルミナ、
アルミナイトライド上に実現する。
回路2及び3と、キャパシタ5と、薄膜等で構成された
抵抗6と、金ワイヤで構成されたインダクタ7とが基板
上に形成されている。バイアホール8は、基板の表面と
裏面とを電気的に接続するために設けられている。な
お、同図中の各矩形、台形、三角形のランドやパターン
は、整合の微調整をするために設けられている。
極の面積及び誘電率によって決定できる。抵抗6の抵抗
値は、線路長によって決定できる。インダクタ7のイン
ダクタンス値は、金ワイヤ長によって決定できる。
抗値及びインダクタ7のインダクタンス値について上述
した値を選択すれば、14.5GHzにおいて低歪化を
実現することができる。さらに、これらの値を任意に選
ぶことにより、任意の周波数において、ある入力レベル
での低歪化を実現することができる。
形素子(FET)のゲート電極と整合回路との間に、キ
ャパシタ、抵抗及びインダクタの直列回路を入力信号線
に並列に接続することによって、この直列回路を含めた
入力整合回路を構成しているのである。そして、キャパ
シタの容量値、抵抗の抵抗値及びインダクタのインダク
タンス値を任意に変化させることにより、増幅器の入力
部での整合性を確保できると同時に、ある入力レベルに
おける増幅器の位相特性及び歪特性の劣化を抑制するこ
とができるのである。
に、能動素子ではなく受動素子のみを用いているので、
回路全体の小型化をも実現することができる。そして、
図1に示されているように、非線形素子への入力信号線
に最も近い位置にキャパシタを設ければ、入力側の電圧
に起因した直流電流が上記受動素子に流れることを回避
することができる。
Tの場合について説明したが、バイポーラトランジスタ
等、種々の非線形素子についても同様に本発明を適用で
きることは明らかである。
態様をとりうる。
ることを特徴とする請求項1〜6のいずれかに記載の増
幅器。
子の入力側に接続されていることを特徴とする請求項1
〜6のいずれかに記載の増幅器。
幅素子の入出力特性の直線性を高める特性改善回路を受
動素子のみで構成することにより、増幅器の低歪化及び
小型化を図ることができるという効果がある。
す図である。
算結果を示す図である。
である。
示す図である。
力側内部整合回路の構造図の一例を示す図である。
である。
Claims (4)
- 【請求項1】 入力信号を増幅して出力する非線形増幅
素子と、前記非線形増幅素子の入出力特性の直線性を高
める特性改善回路とを含む増幅器であって、前記特性改
善回路は受動素子のみで構成されており、前記非線形増
幅素子と前記特性改善回路とのインピーダンス特性を調
整するための整合回路を更に含むことを特徴とする増幅
器。 - 【請求項2】 前記特性改善回路は、前記非線形増幅素
子の入力側に設けられていることを特徴とする請求項1
記載の増幅器。 - 【請求項3】 前記特性改善回路は、非線形増幅素子へ
の入力信号線に並列に接続されたキャパシタと、このキ
ャパシタに直列に接続された抵抗及びインダクタとを含
むことを特徴とする請求項1又は2記載の増幅器。 - 【請求項4】 前記特性改善回路は、非線形増幅素子へ
の入力信号線に直列に接続されたキャパシタと、このキ
ャパシタに並列に接続された抵抗及びインダクタとを含
むことを特徴とする請求項1又は2記載の増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09309125A JP3120762B2 (ja) | 1997-11-12 | 1997-11-12 | 増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09309125A JP3120762B2 (ja) | 1997-11-12 | 1997-11-12 | 増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145745A JPH11145745A (ja) | 1999-05-28 |
JP3120762B2 true JP3120762B2 (ja) | 2000-12-25 |
Family
ID=17989201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09309125A Expired - Fee Related JP3120762B2 (ja) | 1997-11-12 | 1997-11-12 | 増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3120762B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6229084B1 (en) | 1998-09-28 | 2001-05-08 | Sharp Kabushiki Kaisha | Space solar cell |
-
1997
- 1997-11-12 JP JP09309125A patent/JP3120762B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6229084B1 (en) | 1998-09-28 | 2001-05-08 | Sharp Kabushiki Kaisha | Space solar cell |
US6403877B2 (en) | 1998-09-28 | 2002-06-11 | Sharp Kabushiki Kaisha | Space solar cell |
Also Published As
Publication number | Publication date |
---|---|
JPH11145745A (ja) | 1999-05-28 |
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