JP3120762B2 - 増幅器 - Google Patents
増幅器Info
- Publication number
- JP3120762B2 JP3120762B2 JP09309125A JP30912597A JP3120762B2 JP 3120762 B2 JP3120762 B2 JP 3120762B2 JP 09309125 A JP09309125 A JP 09309125A JP 30912597 A JP30912597 A JP 30912597A JP 3120762 B2 JP3120762 B2 JP 3120762B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- circuit
- capacitor
- input
- characteristic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は増幅器に関し、特に
マイクロ波帯域及びミリ波帯域で用いられ、小型で歪補
償回路を内蔵した内部整合型半導体増幅器に関する。
マイクロ波帯域及びミリ波帯域で用いられ、小型で歪補
償回路を内蔵した内部整合型半導体増幅器に関する。
【０００２】
【従来の技術】高周波電力用等を目的とした電界効果ト
ランジスタ（ＦＥＴ；Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）においては、特に素子の歪特性がシ
ステムに悪影響を及ぼすことが多い。従来より、リニア
ライザ等の歪補償回路を外付けにして、素子の非線形に
起因して発生する歪成分を除去することで歪特性を改善
する方法が採られてきた。この従来の低歪半導体増幅器
の例について図７を参照して説明する。
ランジスタ（ＦＥＴ；Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）においては、特に素子の歪特性がシ
ステムに悪影響を及ぼすことが多い。従来より、リニア
ライザ等の歪補償回路を外付けにして、素子の非線形に
起因して発生する歪成分を除去することで歪特性を改善
する方法が採られてきた。この従来の低歪半導体増幅器
の例について図７を参照して説明する。
【０００３】図７においては、ソース電極Ｓを接地した
ＦＥＴ等の非線形素子１のドレイン電極Ｄ側に、出力整
合回路２４が接続されている。また、非線形素子１のゲ
ート電極Ｇ側には、受動素子２２及び２３と、これら受
動素子間に接続されたリニアライザ２１とが設けられて
いる。
ＦＥＴ等の非線形素子１のドレイン電極Ｄ側に、出力整
合回路２４が接続されている。また、非線形素子１のゲ
ート電極Ｇ側には、受動素子２２及び２３と、これら受
動素子間に接続されたリニアライザ２１とが設けられて
いる。
【０００４】このような構成からなる増幅器は、本来、
入力電力増加に伴って非線形素子の利得が低下し、位相
特性が劣化（つまり位相シフトが正方向に増大）して歪
が増大する特性を有している。このような特性に対し、
入力電力増加に伴って利得（相対比）が増加し、位相シ
フトが負方向に増加する特性を持つリニアライザ２１を
ゲート電極側に設ける。このリニアライザ２１はダイオ
ード、ＦＥＴ等の能動素子によって構成されている。
入力電力増加に伴って非線形素子の利得が低下し、位相
特性が劣化（つまり位相シフトが正方向に増大）して歪
が増大する特性を有している。このような特性に対し、
入力電力増加に伴って利得（相対比）が増加し、位相シ
フトが負方向に増加する特性を持つリニアライザ２１を
ゲート電極側に設ける。このリニアライザ２１はダイオ
ード、ＦＥＴ等の能動素子によって構成されている。
【０００５】このような構成により、非線形素子１及び
リニアライザ２１の利得及び位相が夫々逆相となってキ
ャンセルしあい、増幅器全体としては低歪特性を達成し
ているのである。なお、リニアライザ２１の前後に設け
た受動素子２２及び２３は、リニアライザ２１と非線形
素子間の整合性の不一致のために発生する反射成分を除
去するためのものである。
リニアライザ２１の利得及び位相が夫々逆相となってキ
ャンセルしあい、増幅器全体としては低歪特性を達成し
ているのである。なお、リニアライザ２１の前後に設け
た受動素子２２及び２３は、リニアライザ２１と非線形
素子間の整合性の不一致のために発生する反射成分を除
去するためのものである。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
増幅器は、リニアライザを構成している能動素子を駆動
させるため、消費電力が増大するという欠点がある。さ
らに、リニアライザと非線形素子との間の整合性の不一
致のため、反射成分を除去するための受動素子を設ける
必要があるので、回路全体が大きくなるという欠点があ
った。
増幅器は、リニアライザを構成している能動素子を駆動
させるため、消費電力が増大するという欠点がある。さ
らに、リニアライザと非線形素子との間の整合性の不一
致のため、反射成分を除去するための受動素子を設ける
必要があるので、回路全体が大きくなるという欠点があ
った。
【０００７】なお、特開平２―１８２００６号公報にお
いては、増幅器の広帯域化を問題としており、上述した
従来技術の欠点を解決することはできない。
いては、増幅器の広帯域化を問題としており、上述した
従来技術の欠点を解決することはできない。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は小型で、か
つ、歪補償回路での消費電力を低減した低歪特性を有す
る半導体増幅器を提供することである。
るためになされたものであり、その目的は小型で、か
つ、歪補償回路での消費電力を低減した低歪特性を有す
る半導体増幅器を提供することである。
【０００９】
【課題を解決するための手段】本発明による増幅器は、
入力信号を増幅して出力する非線形増幅素子と、前記非
線形増幅素子の入出力特性の直線性を高める特性改善回
路とを含む増幅器であって、前記特性改善回路は受動素
子のみで構成されていることを特徴とする。また、前記
特性改善回路は、前記非線形増幅素子の入力側に設けら
れていることを特徴とする。さらにまた、前記非線形増
幅素子と前記特性改善回路とのインピーダンス特性を調
整するための整合回路を更に含むことを特徴とする。
入力信号を増幅して出力する非線形増幅素子と、前記非
線形増幅素子の入出力特性の直線性を高める特性改善回
路とを含む増幅器であって、前記特性改善回路は受動素
子のみで構成されていることを特徴とする。また、前記
特性改善回路は、前記非線形増幅素子の入力側に設けら
れていることを特徴とする。さらにまた、前記非線形増
幅素子と前記特性改善回路とのインピーダンス特性を調
整するための整合回路を更に含むことを特徴とする。
【００１０】そして、前記特性改善回路は、非線形増幅
素子への入力信号線に並列に接続されたキャパシタと、
このキャパシタに直列に接続された抵抗及びインダクタ
とを含むことを特徴とする。
素子への入力信号線に並列に接続されたキャパシタと、
このキャパシタに直列に接続された抵抗及びインダクタ
とを含むことを特徴とする。
【００１１】なお、前記特性改善回路は、非線形増幅素
子への入力信号線に直列に接続されたキャパシタと、こ
のキャパシタに並列に接続された抵抗及びインダクタと
を含むこともある。
子への入力信号線に直列に接続されたキャパシタと、こ
のキャパシタに並列に接続された抵抗及びインダクタと
を含むこともある。
【００１２】要するに本増幅器は、受動素子のみで特性
改善回路を構成しているので、回路を小型化でき、か
つ、消費電力を低減することができるのである。
改善回路を構成しているので、回路を小型化でき、か
つ、消費電力を低減することができるのである。
【００１３】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１４】図１は本発明による増幅器の実施の一形態
を示すブロック図である。同図において、図７と同等部
分は同一符号により示されており、その部分の詳細な説
明は省略する。同図において、本実施の形態による増幅
器は、ＦＥＴ等の非線形素子１と、入力側及び出力側に
設けられた整合回路２〜４と、任意の値を有するキャパ
シタ５、抵抗６及びインダクタ７からなる直列回路１０
とを含んで構成されている。なお、インダクタ７の一端
は接地される。
を示すブロック図である。同図において、図７と同等部
分は同一符号により示されており、その部分の詳細な説
明は省略する。同図において、本実施の形態による増幅
器は、ＦＥＴ等の非線形素子１と、入力側及び出力側に
設けられた整合回路２〜４と、任意の値を有するキャパ
シタ５、抵抗６及びインダクタ７からなる直列回路１０
とを含んで構成されている。なお、インダクタ７の一端
は接地される。
【００１５】非線形素子１は、そのソース電極Ｓが接地
され、ゲート電極Ｇに整合回路２、ドレイン電極Ｄに整
合回路４が夫々接続されている。
され、ゲート電極Ｇに整合回路２、ドレイン電極Ｄに整
合回路４が夫々接続されている。
【００１６】このような構成からなる増幅器の動作につ
いて説明する。まず、図２には、直列回路１０の反射特
性が示されている。同図には、例として、周波数１４．
５ＧＨｚにおける直列回路１０の反射特性が、抵抗６の
値に対して示されている。なお、キャパシタ５は１ｐ
Ｆ、インダクタ７は１ｎＨであるものとする。
いて説明する。まず、図２には、直列回路１０の反射特
性が示されている。同図には、例として、周波数１４．
５ＧＨｚにおける直列回路１０の反射特性が、抵抗６の
値に対して示されている。なお、キャパシタ５は１ｐ
Ｆ、インダクタ７は１ｎＨであるものとする。
【００１７】同図を参照すると、抵抗値が０．１〜１０
Ωの範囲において、反射特性及び反射角がほぼ一定であ
ることがわかる。このことは、抵抗６の抵抗値が、この
範囲内の値であれば、直列回路を入力回路内に挿入して
も増幅器の入力側全体において直列回路の影響により利
得が劣化するというような不整合特性がほとんど無視で
きることを示している。
Ωの範囲において、反射特性及び反射角がほぼ一定であ
ることがわかる。このことは、抵抗６の抵抗値が、この
範囲内の値であれば、直列回路を入力回路内に挿入して
も増幅器の入力側全体において直列回路の影響により利
得が劣化するというような不整合特性がほとんど無視で
きることを示している。
【００１８】その直列回路の通過利得及び通過位相の計
算結果が図３に示されている。また、同図においては、
さらにキャパシタ５の容量値をもパラメータにして示し
ている。まず、抵抗６の抵抗値Ｒが０．１〜１０Ωの範
囲において、利得（Ｇａｉｎ）が−０．５ｄＢ近辺、位
相（Ｐｈａｓｅ）が１７度（ｄｅｇ）近辺を示してい
る。したがって、直列回路１０を挿入しない場合の抵抗
値が無限大（Ｒ＝∞）の時の値（夫々、利得０ｄＢ、位
相０度の基準値）とは異なる値を示している。さらに、
抵抗値が０．１〜１０Ωの範囲において、キャパシタ５
の容量値を変えると、通過位相を変えることができるこ
とを示している。しかしながら、キャパシタ５の値によ
って整合回路２との間の負荷特性が変化するために、整
合回路２を変更して整合させるようにする。
算結果が図３に示されている。また、同図においては、
さらにキャパシタ５の容量値をもパラメータにして示し
ている。まず、抵抗６の抵抗値Ｒが０．１〜１０Ωの範
囲において、利得（Ｇａｉｎ）が−０．５ｄＢ近辺、位
相（Ｐｈａｓｅ）が１７度（ｄｅｇ）近辺を示してい
る。したがって、直列回路１０を挿入しない場合の抵抗
値が無限大（Ｒ＝∞）の時の値（夫々、利得０ｄＢ、位
相０度の基準値）とは異なる値を示している。さらに、
抵抗値が０．１〜１０Ωの範囲において、キャパシタ５
の容量値を変えると、通過位相を変えることができるこ
とを示している。しかしながら、キャパシタ５の値によ
って整合回路２との間の負荷特性が変化するために、整
合回路２を変更して整合させるようにする。
【００１９】以上の結果より、キャパシタ５、抵抗６及
びインダクタ７からなる直列回路１０を入力側の回路に
設け、夫々の値を任意に選ぶことにより、整合特性を維
持しつつ、位相特性を変化（改善）させることができる
のである。その結果、増幅器の歪特性を変化させること
ができる。
びインダクタ７からなる直列回路１０を入力側の回路に
設け、夫々の値を任意に選ぶことにより、整合特性を維
持しつつ、位相特性を変化（改善）させることができる
のである。その結果、増幅器の歪特性を変化させること
ができる。
【００２０】また、キャパシタ５、抵抗６及びインダク
タ７からなる直列回路１０は、入力整合回路２及び３と
一緒になって増幅器全体の入力整合回路をも構成するこ
とになる。このため、増幅器全体の小型化を図ることが
できる。
タ７からなる直列回路１０は、入力整合回路２及び３と
一緒になって増幅器全体の入力整合回路をも構成するこ
とになる。このため、増幅器全体の小型化を図ることが
できる。
【００２１】さらに、非線形素子への入力信号線に最も
近い位置にキャパシタ５を挿入しているので、入力側の
電圧に起因した直流電流が受動素子に流れることを回避
することができるのである。
近い位置にキャパシタ５を挿入しているので、入力側の
電圧に起因した直流電流が受動素子に流れることを回避
することができるのである。
【００２２】図４には、本増幅器の入出力特性と歪特性
（３次の相互変調歪）の抵抗６の値を変化させた場合の
結果が示されている。任意の抵抗値を選ぶことにより、
基本波の出力特性を劣化させることなく、ある入力レベ
ルでの低歪化を達成できることを示している。なお、キ
ャパシタ５の容量値Ｃ＝１ｐＦ、インダクタ７のインダ
クタンス値Ｌ＝１ｎＨであるものとする。
（３次の相互変調歪）の抵抗６の値を変化させた場合の
結果が示されている。任意の抵抗値を選ぶことにより、
基本波の出力特性を劣化させることなく、ある入力レベ
ルでの低歪化を達成できることを示している。なお、キ
ャパシタ５の容量値Ｃ＝１ｐＦ、インダクタ７のインダ
クタンス値Ｌ＝１ｎＨであるものとする。
【００２３】以上のように、本増幅器は、ＦＥＴの入力
整合回路とゲート電極との間に、キャパシタ、抵抗及び
インダクタの直列回路を並列に接続した構成である。こ
れにより、ＦＥＴの入力側には、上記直列回路を含めた
整合回路が構成されることになる。そして、キャパシ
タ、抵抗及びインダクタの値を適切に選ぶことによっ
て、増幅器の入力部での整合性を確保できると同時に、
ある入力レベルにおける増幅器の位相特性及び歪特性の
劣化を抑制することができるのである。
整合回路とゲート電極との間に、キャパシタ、抵抗及び
インダクタの直列回路を並列に接続した構成である。こ
れにより、ＦＥＴの入力側には、上記直列回路を含めた
整合回路が構成されることになる。そして、キャパシ
タ、抵抗及びインダクタの値を適切に選ぶことによっ
て、増幅器の入力部での整合性を確保できると同時に、
ある入力レベルにおける増幅器の位相特性及び歪特性の
劣化を抑制することができるのである。
【００２４】図５には、本増幅器の他の実施の形態が示
されている。同図に示されている直列回路１０は、非線
形素子への入力信号線に対して直列にキャパシタ５が接
続され、このキャパシタ５に抵抗６及びインダクタ７が
並列に接続された構成である。かかる構成によっても、
上述した実施形態と同様に、低歪化を実現することがで
きるのである。
されている。同図に示されている直列回路１０は、非線
形素子への入力信号線に対して直列にキャパシタ５が接
続され、このキャパシタ５に抵抗６及びインダクタ７が
並列に接続された構成である。かかる構成によっても、
上述した実施形態と同様に、低歪化を実現することがで
きるのである。
【００２５】
【実施例】図６は、図１の増幅器を実現した低歪半導体
増幅器の入力側内部整合回路の構造図の一例を示す図で
ある。同図に示されている回路は、例えば、アルミナ、
アルミナイトライド上に実現する。
増幅器の入力側内部整合回路の構造図の一例を示す図で
ある。同図に示されている回路は、例えば、アルミナ、
アルミナイトライド上に実現する。
【００２６】同図においては、分布定数線路による整合
回路２及び３と、キャパシタ５と、薄膜等で構成された
抵抗６と、金ワイヤで構成されたインダクタ７とが基板
上に形成されている。バイアホール８は、基板の表面と
裏面とを電気的に接続するために設けられている。な
お、同図中の各矩形、台形、三角形のランドやパターン
は、整合の微調整をするために設けられている。
回路２及び３と、キャパシタ５と、薄膜等で構成された
抵抗６と、金ワイヤで構成されたインダクタ７とが基板
上に形成されている。バイアホール８は、基板の表面と
裏面とを電気的に接続するために設けられている。な
お、同図中の各矩形、台形、三角形のランドやパターン
は、整合の微調整をするために設けられている。
【００２７】ここで、キャパシタ５の容量値は、下部電
極の面積及び誘電率によって決定できる。抵抗６の抵抗
値は、線路長によって決定できる。インダクタ７のイン
ダクタンス値は、金ワイヤ長によって決定できる。
極の面積及び誘電率によって決定できる。抵抗６の抵抗
値は、線路長によって決定できる。インダクタ７のイン
ダクタンス値は、金ワイヤ長によって決定できる。
【００２８】これらキャパシタ５の容量値、抵抗６の抵
抗値及びインダクタ７のインダクタンス値について上述
した値を選択すれば、１４．５ＧＨｚにおいて低歪化を
実現することができる。さらに、これらの値を任意に選
ぶことにより、任意の周波数において、ある入力レベル
での低歪化を実現することができる。
抗値及びインダクタ７のインダクタンス値について上述
した値を選択すれば、１４．５ＧＨｚにおいて低歪化を
実現することができる。さらに、これらの値を任意に選
ぶことにより、任意の周波数において、ある入力レベル
での低歪化を実現することができる。
【００２９】以上のように本増幅器では、増幅用の非線
形素子（ＦＥＴ）のゲート電極と整合回路との間に、キ
ャパシタ、抵抗及びインダクタの直列回路を入力信号線
に並列に接続することによって、この直列回路を含めた
入力整合回路を構成しているのである。そして、キャパ
シタの容量値、抵抗の抵抗値及びインダクタのインダク
タンス値を任意に変化させることにより、増幅器の入力
部での整合性を確保できると同時に、ある入力レベルに
おける増幅器の位相特性及び歪特性の劣化を抑制するこ
とができるのである。
形素子（ＦＥＴ）のゲート電極と整合回路との間に、キ
ャパシタ、抵抗及びインダクタの直列回路を入力信号線
に並列に接続することによって、この直列回路を含めた
入力整合回路を構成しているのである。そして、キャパ
シタの容量値、抵抗の抵抗値及びインダクタのインダク
タンス値を任意に変化させることにより、増幅器の入力
部での整合性を確保できると同時に、ある入力レベルに
おける増幅器の位相特性及び歪特性の劣化を抑制するこ
とができるのである。
【００３０】また、入出力特性の直線性を高めるため
に、能動素子ではなく受動素子のみを用いているので、
回路全体の小型化をも実現することができる。そして、
図１に示されているように、非線形素子への入力信号線
に最も近い位置にキャパシタを設ければ、入力側の電圧
に起因した直流電流が上記受動素子に流れることを回避
することができる。
に、能動素子ではなく受動素子のみを用いているので、
回路全体の小型化をも実現することができる。そして、
図１に示されているように、非線形素子への入力信号線
に最も近い位置にキャパシタを設ければ、入力側の電圧
に起因した直流電流が上記受動素子に流れることを回避
することができる。
【００３１】なお、以上は、非線形素子の例としてＦＥ
Ｔの場合について説明したが、バイポーラトランジスタ
等、種々の非線形素子についても同様に本発明を適用で
きることは明らかである。
Ｔの場合について説明したが、バイポーラトランジスタ
等、種々の非線形素子についても同様に本発明を適用で
きることは明らかである。
【００３２】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００３３】（１）前記非線形増幅素子は、ＦＥＴであ
ることを特徴とする請求項１〜６のいずれかに記載の増
幅器。
ることを特徴とする請求項１〜６のいずれかに記載の増
幅器。
【００３４】（２）前記整合回路は、前記非線形増幅素
子の入力側に接続されていることを特徴とする請求項１
〜６のいずれかに記載の増幅器。
子の入力側に接続されていることを特徴とする請求項１
〜６のいずれかに記載の増幅器。
【００３５】
【発明の効果】以上説明したように本発明は、非線形増
幅素子の入出力特性の直線性を高める特性改善回路を受
動素子のみで構成することにより、増幅器の低歪化及び
小型化を図ることができるという効果がある。
幅素子の入出力特性の直線性を高める特性改善回路を受
動素子のみで構成することにより、増幅器の低歪化及び
小型化を図ることができるという効果がある。
【図１】本発明の実施の一形態による増幅器の構成を示
す図である。
す図である。
【図２】図１中の直列回路の反射特性を示す図である。
【図３】図１中の直列回路の通過利得及び通過位相の計
算結果を示す図である。
算結果を示す図である。
【図４】図１の増幅器の入出力特性と歪特性とを示す図
である。
である。
【図５】本発明の実施の他の形態による増幅器の構成を
示す図である。
示す図である。
【図６】図１の増幅器を実現した低歪半導体増幅器の入
力側内部整合回路の構造図の一例を示す図である。
力側内部整合回路の構造図の一例を示す図である。
【図７】従来の従来の低歪半導体増幅器の構成を示す図
である。
である。
１ 非線形素子 ２〜４ 整合回路 ５ キャパシタ ６ 抵抗 ７ インダクタ １０ 直列回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/60 H03F 3/193
Claims (4)
- 【請求項１】 入力信号を増幅して出力する非線形増幅
素子と、前記非線形増幅素子の入出力特性の直線性を高
める特性改善回路とを含む増幅器であって、前記特性改
善回路は受動素子のみで構成されており、前記非線形増
幅素子と前記特性改善回路とのインピーダンス特性を調
整するための整合回路を更に含むことを特徴とする増幅
器。 - 【請求項２】 前記特性改善回路は、前記非線形増幅素
子の入力側に設けられていることを特徴とする請求項１
記載の増幅器。 - 【請求項３】 前記特性改善回路は、非線形増幅素子へ
の入力信号線に並列に接続されたキャパシタと、このキ
ャパシタに直列に接続された抵抗及びインダクタとを含
むことを特徴とする請求項１又は２記載の増幅器。 - 【請求項４】 前記特性改善回路は、非線形増幅素子へ
の入力信号線に直列に接続されたキャパシタと、このキ
ャパシタに並列に接続された抵抗及びインダクタとを含
むことを特徴とする請求項１又は２記載の増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09309125A JP3120762B2 (ja) | 1997-11-12 | 1997-11-12 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09309125A JP3120762B2 (ja) | 1997-11-12 | 1997-11-12 | 増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145745A JPH11145745A (ja) | 1999-05-28 |
| JP3120762B2 true JP3120762B2 (ja) | 2000-12-25 |
Family
ID=17989201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09309125A Expired - Fee Related JP3120762B2 (ja) | 1997-11-12 | 1997-11-12 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120762B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229084B1 (en) | 1998-09-28 | 2001-05-08 | Sharp Kabushiki Kaisha | Space solar cell |
-
1997
- 1997-11-12 JP JP09309125A patent/JP3120762B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229084B1 (en) | 1998-09-28 | 2001-05-08 | Sharp Kabushiki Kaisha | Space solar cell |
| US6403877B2 (en) | 1998-09-28 | 2002-06-11 | Sharp Kabushiki Kaisha | Space solar cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145745A (ja) | 1999-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4206589B2 (ja) | 分布増幅器 | |
| US5523716A (en) | Microwave predistortion linearizer | |
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| US5745857A (en) | Gaas power amplifier for analog/digital dual-mode cellular phones | |
| JP2002353745A (ja) | 高周波増幅器および高周波多段増幅器 | |
| JP3405401B2 (ja) | 前置補償型線形化器および線形化増幅器 | |
| US7129804B2 (en) | Reflection loss suppression circuit | |
| JP3439344B2 (ja) | 半導体増幅器 | |
| JP3120762B2 (ja) | 増幅器 | |
| JPH0786851A (ja) | 高周波集積回路 | |
| JP3886642B2 (ja) | 高周波利得可変増幅回路 | |
| JP3231449B2 (ja) | マイクロ波回路 | |
| JP2002076784A (ja) | 歪補償回路 | |
| JPH05129854A (ja) | 広帯域電界効果トランジスタ増幅器 | |
| JP3302643B2 (ja) | 歪補償回路 | |
| JPH0758870B2 (ja) | 低抗帰還形増幅器 | |
| JPH09162648A (ja) | 歪補償回路 | |
| US20220271719A1 (en) | Semiconductor device | |
| JP3064939B2 (ja) | 高周波増幅器 | |
| JPH06276038A (ja) | 高周波低雑音増幅器 | |
| JPH0261175B2 (ja) | ||
| JPH08321726A (ja) | 増幅回路 | |
| JP2003332851A (ja) | 半導体増幅器 | |
| JP7154461B2 (ja) | 増幅回路 | |
| JP4492169B2 (ja) | 増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071020 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081020 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |