JPS5833864A - 半導体装置 - Google Patents

半導体装置

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JPS5833864A
JPS5833864A JP56132066A JP13206681A JPS5833864A JP S5833864 A JPS5833864 A JP S5833864A JP 56132066 A JP56132066 A JP 56132066A JP 13206681 A JP13206681 A JP 13206681A JP S5833864 A JPS5833864 A JP S5833864A
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谷澤　哲
Hitoshi Omichi
大道　等
Katsuharu Mitono
水戸野　克治
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本実―紘半導体装置に関し、九とえばコンピー−タによ
りレイアウト設計（ＣＡＤ）される複雑な集積論ｍ回ｇ
＆装置に関する。
一般に、複緒な集積論１１回路のような大規模集積回路
（以下、　ＬＳＩとする）においては、顧客の要求に応
じて非常に多数の種類が存在する。このような多数の種
＠□ＬＢＩを迅速且つ低コストで製造するために、！ス
タスライス方式が提案されている・この方式では、論理
ｆ−）を基本セルとして多数配列させて予め製造し、願
書の要求に応じて基本セル内および基本セル関の配置１
．ｌターンＯみをｉｌＫ個別的に製造するものであシ、
これらの基本セルパターンおよび配線パターンはコンビ
＾−タによって設計される。
従来、集積論理ＬＳＩにおいては、基本セルが周期的に
配置された基本セルアレイが配置され、その周辺部に入
／出力バッファがやはシ周期的に配置され、さらに、入
／出力バッファの周辺部に外部接続用／デッドが形成さ
れる。この楊合、基本セルアレイ、入／出力バッファ等
の素子が形成される領域を素子形成領域（アクティツ領
械）、その他の領域を非素子形成領域（ノンアクティブ
領域）と呼び、特に、非素子形成領域のうち、パッド。
引出し線その他の配線等のいずれも形成されない領域を
デッド領域と呼ぶ。すなわち、外１１接続用ｒ＋、ｙは
素子形成領域の周辺部に配置されることになる・このよ
うに、ＣＡＤによって各領域を周期的に配置すると、周
辺部のコーナ一部にＦ”ｙド領域が発生し中すくなる。
従来、ζＯようなコーナ一部のデッド領域をできるだけ
少なくするために、入／出力バッファの一部等をコーナ
一部に形成していた。
しかしながら、上述の従来形においては、コーナーｌＩ
Ｋ入／出力パッファの−ｍ勢を形成するために％ＣＡＤ
による周期性の設計を多少犠牲にする必要、言い換える
と、人手による設計作業を増加させる必要があるために
、半導体装置の信頼性が低下するという問題点がある。
本実ｌｌ１Ｏ目的祉、コーナ一部に電源／４ツドを形成
するという構賭にもとづき、ＣＡＤを有効的に用いて人
手による設計作業を減少させ、従って、半導体装置の信
頼性を向上せしめ、前述の従来形における問題点を解決
することにある。
以下、図面によシ本実−を従来形と比較して説明する。
第１図は従来の半導体装置のレイアウトを示す図である
。第１図において、１は集積論理回路を構成する半導体
装置てあって、基本セルアレイ形成領域２、入／出力パ
ッファ形成領域３−１゜３−２．・・・、３−５６、入
カバｙ７ア形成領域４−１．４−２．４−３．４−４、
信号用／４ツド領域Ｐ＠　　ｒ　Ｐ＠　　＋・・・ＭＰ
Ｓ拳、電源用／４ツド領域ＧＮＤ　、　Ｖｃｃ等からな
る。この場合、基本セルアレイ形成領域２、入／出力バ
ッ７ア形成領域３−１゜３−２．・・・、３−５６、入
カパツフア形成領域４−１〜４−４は素子形成領域であ
って、その周辺部に／譬ツド領域が設けられている・コ
ーナ一部に設けられ′＃−４つの入カパツ７ア形成領域
４−１゜４−２．４−３．４−４およびそれらのパッド
領域ＰＩｔ　ｅ　ｐｓｓ　　ｐ　ｐ、　　ｌ　ｐｓｅ　
は、他の入／出カバ、ファ形成領域３−１．３−２．−
．３−５６およびそれらの１４ツド領ｋＲＰｓ　　＋Ｐ
１　　＃・・・ｙＰｌ＠の周期性から外れておシ、この
結果、このようなコーナ一部のバッファ形成領域はＣＡ
Ｄよシも手作業による設計にもとづくことになり、従っ
て、半導体装置の信頼性の低下を招く。
第２図は本発明の一実施例としての半導体装置のレイア
ウトを示す図である。第２図において、第１図の構成要
素と同一の要素についてれ同一〇参照番号を付しである
。すなわち、コーナ一部には電源パッド領域ＧＮＤ　、
　Ｖ、ｃが設けられ、この結果、館１図の入カパツ７ア
領域４−１．４−２゜４−３．４−４およびそれらの／
４ツド領域Ｐ６テ。
ＰＩＩ　＃　Ｐ　ｌ＠　ｅ　Ｐ・、の代シに、入／出力
／リファ領域４’−１、４’−２、４’−３、４’−４
およびそれら（Ｄｔ４ｖＹ領域Ｐｔｔ　ｅ　Ｐ’ｓｓ　
ｅ　Ｐ！ｓ　ｅ　Ｐｉｅ　カ＊ｌＩｆられている。この
場合、入／出力パツファ領域４’−１゜４’−２、４’
−３、４’−４およびそれらの／デッド領域ｐ６．　、
　ＰＳ虐ｅ　Ｐ　−９＋　Ｐ　＆＠は他の入／出力パツ
７ア領域３−１．３−２　、ｍ、３−５６およびそれら
のノット領域ＰＩ　　ＭＰＳ　　ａ”・、Ｐｌと周期性
を有する。従って、第２図の半導体装置においては、第
１図の半導体装置に比較して、−臂ターンの周期性が向
上してＣＡＤを有効的に利用することができる。
第３ＷＡは絡２図の部分拡大図である。第３図において
は、配線パターンＰａｙｎＡｃｃが付加してわるＯこれ
らの配線パターン社、通常、２層の導体層によって形成
されるものであ〕、従って、図示するごとく、電源／４
ツド領域ωΦ、ｖ０゜を各配１１１／４ターンＰ　　、
Ｐ　　に接続させることができる。
Ｏｙ勝　　　　マｅＣ なお、一般に、半導体装置が大きくなると、電源パッド
数が多くなるが、この場合でも、その一部の電源パッド
のみでもコーナ一部に配置すれば、他の領域の／々ター
ンの周期性は向上する。
以上説明したように本発明の半導体装置は、従来形に比
べて、パターンの周期性が向上するので、ＣＡＤを有効
的に利用することができ、従って、信頼性が向上すると
いう利点を有する。
【図面の簡単な説明】
館１図は従来の半導体装置のレイアウトを示す図、第２
図は本発明の一実施例としての半導体装置のレイアウト
を示す図、第３図は第２図の部分拡大図である◎ ｌ：半導体装置、２：基本セルアレイ形成領域（素子形
成領域）、３−１．３−２．・−”　−３−５６＊４’
−１、４’−２、４’−３、４’−４：入／出力バッフ
ァ形成領域（素子形成領域）、４−１．４−２゜４−３
．４−４：入力バッファ形成領域、Ｐｌ　　。 ＰＩ　　ｐ”ｔＰ＠＠ｅＰｔｌａＦ−＠、Ｐ’＠＠、Ｐ
’＠＠ｍパッド領域、ＧＮＤ　、　Ｖｃｃ：電源パッド
領域。

Claims (1)

    【特許請求の範囲】
  1. １、中央部に素子形成領域を形成し、周辺部に外部接続
    用パッド領域を形成した半導体装置において、前記周辺
    部のコーナ一部に電ＩＩ接続用／ｆｖド領域を形成しえ
    ことを４１１１とする半導体装置。
JP56132066A 1981-08-25 1981-08-25 半導体装置 Granted JPS5833864A (ja)

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JP56132066A JPS5833864A (ja) 1981-08-25 1981-08-25 半導体装置

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JP56132066A JPS5833864A (ja) 1981-08-25 1981-08-25 半導体装置

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JPS5833864A true JPS5833864A (ja) 1983-02-28
JPH0221145B2 JPH0221145B2 (ja) 1990-05-11

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ID=15072708

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