JPS58194355A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路装置、特に多品種少菫生産品
のＬａＩ化に４するセミカスタムＬＳＩ換言すればマス
タスライスＬＳＩの改嵐に関する。

マスタスライスＬＳＩとは、ＬＳＩｔ−製造する時に用
いる１０数枚のマスクのうちで配ｌ１ＩＫ相当するマス
クのみｔ開発品種に厄じて作成して所望の電気回路動作
を有するＬＳＩｔ−製造するものである。このマスタス
ライスの概念は１９６０年頃からあると言わｎている。

従来の！メタスライスＬＳＩの構成を纂１図に示す。Ｌ
８Ｉチップｌａ１その外周にボンディングバット及び入
出力回路領域５ｔ−持ち、内部にはトランジスタ等の菓
子から成る基本セル２ｆｘ軸方向に配列した基本セル列
３を配線領域４ｔ−はさんで繰返し配置した構成を採っ
ている。所望の電気回路動作に得るために、ｖ４接した
基本セル２ｔ１−あるいは数個結線し九ＮＡＮＤゲート
やフリップフロップを形成する。そして袂数個の基本セ
ル２で形成した各積論理ゲート間を論理図に従つて結線
することによって１つのＬ８１ｔＮ成する。

絹２図（（転）に基本セル２０平園図を示す。基本セル
２は、Ｐチャネル形Ｍ０８トランジスタのノース６るｉ
はドレインとなるＰ４″形懺域６、Ｎチャネル形Ｍ０８
トランジスタのソースあるいはドレインとなるＮ０形愉
域７％Ｎ９形領域７【形成する友めｒ（Ｎ形基板内に形
成されるＰ　−ＷＥＬＬｉｌｉ域１１、Ｐ及びＮチャネ
ル形ＭＯ８）ランジスタで共薯する２本のポリ８ムゲー
）１１１Ｅ億８、両トランジスタにｉｔｍｔ供給するＶ
ｃｃ電源−１２、ＧＮＤ電ｍ！１ｌＩＩｌａ、アンダー
バス用のポリ５ｉ配線１４、ソースあるいはドレインと
なるＰ”、Ｎ＋拡散贋６．７とムを配−（図示せず）と
を接続する丸めのコンタクト孔１０及びゲート電極８、
ポリｓｉ配ｆｉ１４とムｔ＃ｉ！、−とを接続するため
のコンタクト孔９から構成されている。

１″（″）“・１″″（“７６１“１Ｅｒ６６・　　　
（萬３図は基本セル２、配線領域４及び配一層の断面構
造を展開して示し良ものである。第２５４と同じものは
同じ符号で示す。Ｎ形の基板２００−万のｄｆｆｉｌｉ
ｌＫ　）ランジスタ等の素子が形成される。

フィールド酸化膜２１は基板２０の一万のｆｉ開面上４
伍し％　１μｍ橿度の膜厚である。トランジスタのゲー
ト電極８の下にはゲート酸化膜３１があり、積厚は５０
０〜１０００人である。ゲート電極８等を構成するボ１
７　Ｓ　ｉ配縁の上には絶縁Ｍ＆２２がめ９．この上に
ムｔで大部分が長手方向會セルタＵと平行に電源配−１
２，１３やｈｔのＩＩＩ配線２５及び２６等の第１配線
が形成される。ポリＳｉ配−或いは拡散４６１７とＭｌ
配線とｔ接続する必要のある時Ｆｉ絶縁膜２２にコンタ
クト孔９゜１０ｔ−開ける。＃！１配線上には絶縁膜２
３が、史Ｋ（−の上に大部分が長手方向がセルタＵと直
交するようにＡｔの＃Ｉ２配＠１９，３０が、それぞれ
形成されている。第１配線と第２配−とｔ接続する必要
のある時は絶縁ｊｌｉ２３にコンタクト孔２８ケ開ける
。最上層には絶縁膜２４がありトランジスタ、配ａｔ保
護している。通常のマスタスライスＬＳＩでＦｉ第１配
を第２配線及び両者を接続するために必要な部分くコン
タクト孔２８を設けた絶縁膜２３ｔ−品種毎に変えて所
望のＬＳＩｔ−ｍる。

筐た％第１配線とポリ５ｉ配線、拡散１１１４”ｋ撤続
するために必要な部分にコンタクト孔９．１０ｔ−設け
た絶縁膜２２も変えている例もある。

さて、一般ＫＬＳＩ會構成する場合、ＮＡＮＤゲー）ｆ
ＮＯＲゲート等の論理ゲートからなる論理回路専用な−
のでＴｏり、スタティックなラッチ、７７トレジスタ、
ＲＡＭ、ＲＯＭ等の記憶回路やＰＬＡ等に適用するには
面積効率が悪くなるという欠点があった。従来の記憶回
路の構成方法としては纂４図、第５図、＃Ｉ６図、第７
図及び第８図のようなものが考えられる。

纂４図は一般の論理ゲートの組合せで構成されるＤタイ
プラッチ回路で、インバータ４０、ＡＮＤゲー）４１，
４２、ＮＯＲゲー）４３．４４η島ら成る。信号線４５
にデータ入力を入れ、信号線４６．４７にアドレス信号
倉入力すると出力信号４８にはデータ入力と同じ値が得
られ、出力ｆ１号４９にはその反転値が得られ、ＮＯＲ
ゲート４３゜４４で構成されるフリップフロップによっ
てその状態が保持さｎる。このＤタイプラッチ（９）路
ｔＣＭ０８回路で構成すると１８−のトランジスタが必
要であり、菖２図に示す基本セルＦｉ１個のＡＮＤゲー
トまたｒ！ＮＯＨゲートでｌｆｉ本セルｔ−要するので
、４基本セル分必要となる。

５１５図はクロックドインバータ５０，５１゜６４の交
互のハイインピーダンス状ａｔ利用したＲＡＭま九はラ
ッチ回路（以下ＣＩＲ形ＲＡＭと略す）である、ＷＥ、
ＷＥは書込み時に動作するクロックドインバータ５０．
５１のコントロール信号、８Ｅ、ＲＥは続出時に動作す
るクロックドインバータ６４のコントロール信号である
。

まず、ｔｔｇｓ図＜Ｃ）でクロックドインバータについ
て説明する。７ｔだし、クロックドインバータ５０筐九
は６４の場合である。クロックドインバータのシンボル
６００　ｋＰＭＯ８）ランジスタロ１゜ＮＭＯ８）ラン
ジスタロ２で示すと第５Ｑ（ｄ）のようになる。入力６
３はＰＭＯ８，ＮＭＯ８）ランジスタに入力される。コ
ントロール信号ＷＥ、ＲＥはＰＭＯ８）ランジスタロ１
に入力され、一般Ｋｒｉその反転ｆｌｉｔもつコントロ
ール信号ＷＥ、ＢＥが、ＮＭＯ８）ランジスタロ２に入
力される。コントロール［−ｊＷＥ、ＲＥがＬＯＷレベ
ルでコントロール信号ＷＥ、ＲＥがＨムｇｈレベルの時
は、それぞれの信号が入力しているＭＯＳ　）ランジス
タがオン状態になるので、クロックドインバータは通常
のインバータとして動作する。したがって出方偽ｇ５５
は入力信号６３の反転値となる。−万、コントロールｆ
ｆ１号ＷＥ、Ｒ１！Ｈムｇｈレベルで、コントロール信
号ＷＥ、凡ＥがＬｏｗレベルの時はそれぞれの信号が入
力しているＭＯＳ）ランジスタがオフ状１ＩＩＫなるの
で出方信号５５はハイインピーダンス状態となる。

ＪＩＩｓ図（ａ）、（ｂ）Ｋ戻って、仁の記憶回路はク
ロックドインバータ５０，５１．６４とインバータ５２
から構成される本体とアドレス信号５７．５８が入力さ
れてクロックドインバータ５０，５１゜６４の状ｍｔ制
御するＮＡＮＤゲート５３とインバータ５４から成る。

書込み時にこの記憶回路が選択されると、アドレスＣｍ
号５７．５８ｒｉハイレベルであるのでコントロール信
号ＷＥはＬｏｗレベルでコントロール１ｇ号ＷＥはＨム
ｇｈレベルとなる。したがってクロックドインバーｊ１
５０は通常のインバータとして動き、クロックドインバ
ータ５１の出力はハイインピーダンスとなる。故に出力
６１には入力５９と同じ籠が現わｒしる。記憶回路が選
択されていない時ｖｃｖ′ｉ、アドレス信号５７か５８
のどちらが一万がＬｏｗレベルであるので、コントロー
ル信号Ｗ１はＨｉｇｈレベルでコントロール１８　号Ｗ
　Ｅ　ｒｉ　Ｌ　ｏｗレベルとなる。したがってクロッ
クドインバータ５０の出力はハイインピーダンス状態と
なり、クロックドインバータ５１ｄインバータとして働
く。

そしてクロックドインバータ５１とインバータ５２で７
リツプフロツプｔ−構成してデータを保持する。

便宜上、続出しの場合もコントロール信号ＲＥ。

ＨＥの発生−−５３，５４に−ぼって説明する。

続出し時には、記憶回路が選択されると、アドレス１ｍ
％ｉ５７　、５８ｉｄハイレベルであるのでコン）　口
ｋ　（１１号ＲＥ　ｒｔ　Ｌ　ｏｗレベルでコント０−
ｋＪｄ号ＲＥは１１ムｇｈレベルとなる。し友がって、
クロックドインバータ６４はインバータとしてｗＪ＠、
ビットライン６０にライン６１に記憶さｎてぃ九データ
を出力する。

記憶回路が選択されないと、ＲＥ、ローはそれぞれＬｏ
ｗ　、　Ｈｌ　ｇｈレベルとなるので、クロックドイン
バータ６４の出力はハイインピーダンス状態となる。こ
れｔ−０Ｍ０８回路で構成すると１４１１＆のトランジ
スタが必要で、第２図に示す基本セルでは５セル分必要
となる。

第６図はＮＭＯ８トランスファゲートを使用したＲＡＭ
ｔたはラッチ回路（以下ＮＣＲ，形ルＡＭと略す）で、
ＮＭＯ８トランス７アゲート６５、インバータ６６、ク
ロックドインバータ６７から成る。

入力６ｓはラッチ信号ＣＥのタイミングでインバータ６
６、クロックドインバータ６７から成る閉ルーフ回路に
取込ま扛、保持さ１れる。６９ｄ出カである。この回路
を０Ｍ０８回路で構成すると７ｇＡのトランジスタで良
いが、＃ｃ２図に示す基本セルではｚ５５セル必要とな
る。

ｗｉ４図、爾５図及びｊＩ６図でレジスタを構成すると
多くのトランジスタｔ＊するために１−舵的果横度が上
がらない。そこでマスタスライスＬ８Ｉにおいてもメモ
リＬＳＩで用いられている回路構成を採用すると機能的
集積度が上がる可能性がある０次に、その回路について
説明する。

第７図は８−のトランジスタから構成されるメモリセル
である。

インバータ７０．７１とＮＭＯ８）ランジスタフ２．７
３，７４．７５から成る。茗号７８にはデータが入力さ
れ、１１１号７９にはその反転値が入力される。このメ
モリセルが適訳されるとアドレス信号７６．７７がＨｉ
ｇｈレベルとなり、ＮＭＯＳトランジスタ７２，７３，
７４．７５がオン状態になシ、データ信号７８．７９が
、インバータ７０．７１で構成されるツリツブフロップ
に伝達され、データを保持する。

第８図はｌセルが６個のトランジスタから構成さｎるメ
モリセルである。

纂７図と異なる点は、アドレス信号８８が入力するＮＭ
Ｏ８）ランラメセル５．８６’ｒ谷セルに共通に使用し
ていることどめる。１セルはインバータ８１．８２．ア
ドレス信号８７が入力するＮＭＯ８）ランタスク８３．
８４から成る。セル９６もセル８０と同じ構成である。

信号ＪＩＫはデータが入力され、信号９４にはその反転
値が入力さｎる。メモリセル８０が選択さＩしるとアド
レス信号８７、これは行デコーダの出力であるが、そｎ
とアドレス信号８８、これは列デコーダの出力であるが
、それら２つの信号が）ｉｉｇｈレベルとな９、インバ
ータ８１と８２とから成るフリップ７０ツブにデータ信
号８９．９４が伝達さｒＬｌ　データ【保持する。この
時メモリセル９６は適訳されていないので、アドレス信
号９５はＬｏｗレベルのままで内部の７リツプフロツプ
（図示せず）にはデータが伝達されない。

さて、ここで第７図と第８図の回路構成ｔ−ｚると、Ｎ
ＭＯ８）ランタスクがＰＭＯ８）ランタスクよりも鍛方
に必要であることがわρ・る。ＣＭＯ８ＭＩ理ゲートヲ
構成する時、嬉９図に一例としてＮＯＲゲートを示すよ
うに、ＰＭＯ８）う／ラスタ９０゜９１（Ｄ数と、ＮＭ
Ｏ８）ランタスク９２．９３の数は同じである。このこ
とは、ランダムＷＩＩ理を組むことｔＩａ定している従
来のマスタスライスＬＳＩで、第７図や第８図のような
レジスタ構成とするとＰＭＯ８）ランタスクが余ってし
まい無駄が多い。

箇九、第１０図に示すように、領域１００に第１１図に
示すような１６Ｘ１６ビツト博成のレジスタ構成ｍ成す
る時を考える。第１０図の他の番号Ｆｉ纂１図と同じで
ある。第１１図は１６×１ビツトの記憶でルアレイが１
１０２１”ら１２５筐で１６個Ｘ軸方向に並んでいる。

各１６×１ビツトの記憶セルアレイの中には萬８図に示
したメモリセル８０が４ＸｔＫ１６１１１配置され、行
デコーダ１２６の出力９７が各行毎に各行のＮＭＯ８）
ランタスクで構成されている伝達ゲート（第８図の１１
３．８４に相当）Ｋ入力している。ま九、列デコーダ１
２７０出力９８がデータ信号１１３゜１１４．１１５，
１２ｉ１を伝達するＮＭＯ８）ランタスク１２９に入力
している。Ｘ軸方向には配謝愼域４を第１配線が走シ、
ｙ軸方向には素子上音も＃１２配線が走る。第１１図の
構成ｒ与た場合、Ｘ軸方向にはデコーダ１２６，１２７
の出力８本とデータ１６本の合針２４本程度走ると考え
られる。しかし−収に基本セル列３の列間毎に２０本前
後走ることのできる配線領域４がめるが、大部分＠Ｉ［
な９％はなはだ不経済であった。

本発明の目的は、基本セルと配線領域を無駄にすること
なく各種回路ｔｅｌ成できて汎用性が高く、面積効率が
高いマスタスクイスＬＳＩに通した半導体巣槙回路装置
ｔｍ供するＫＴｏる。

上記目的を達成する不発間中導体系積回路製置の籍畝と
するとζろは、−万の主面軸に少なくとも、ソース或い
はドレインを直列接続した少なくと４２連のＰチャネル
形ＭＯＢ）う／タスクと、ソース或いはドレインを直列
接続した少なくとも２連のＮチャネル形ＭＯ８）う／タ
スクとｔ一方向に並設した基本セルを上記一方向に多数
菌膜けて基本セル列とし、この基本セル列を列間に所定
間隔を有して基本セル列と直角方向に複数個並設してな
る半導体チップと、半導体チップ上に絶縁＝１介して積
層され、基本セル内及び基本セル間を接続する複数層の
配線とを具備するものにおいて、上記半導体チップの任
意の上記配！Ｉ慣域を介して対向する二つの上記基本セ
ル列内で上記任意の配−領域Ｆｃ１ｌｌｌ接する多数個
の上記ＭＯ８）ランタスタは同−導電形であることに６
る。

次に本発明の実施例として示した図面によって説明する
。

第１２図は本発明のｌＩｌの実ｍｎｔ−示すマスタスラ
イスＬＳＩのマスク方式を示す図である。

礪１２図において、半導体チップの一方の主面側に、ノ
ース或いはドレインを直列接続した２連のＮチャネル彫
Ｍ０８トランジスタ３１と、ソース或いはドレインを直
列接続した２連のＰチャネル形１！ＩｄＯ８）ランタス
タ３２とで構成された基本セル２がＸ軸方向に多数個並
設した基本セル列３０１．３０２・・・・・・管形成し
、基本セル列３０１゜３０２・・・・・・ｔｙ軸方向に
所定間隔の配ｌＩＩ領域４０１．４０２．・・・・・・
を有して複数個並設している。

ここで、基本セル列３０１，３０２間の配線領域４０１
ｉ介して対向する二つの基本セル列３０１゜３０２内で
配線領域４０１に隣接する２遵のＭＯ８トランジスタ３
２は同−導電形（Ｐチャネル形）である。

また、配線領域４０２を介して対向する二つの基本セル
列３０２，３０３内で配線鎖酸４０２にｖｓ接する２遍
のＭＯｆ９）ランラスタ３１μ同−導電形（Ｎチャネル
形）である。

すなわち、基本セルタ１１３６１，３０２，３０３・・
・・・・内の２連のＮチャネル形ＭＯ８）ランタスタ３
１とＰチャネル形ＭＯ８）ランタスタ３２が一方向に並
設する配列順序は、［１合う基本セルタＵ内では反転し
ている。

そして、基本セル列３０１，３０２間の配！１憤域４０
１には、２連のＰチャネル形ＭＯ８）ランタスタ３２に
＠接して、ノース或いはドレインを直列接続し九２連の
Ｐチャネル形ＭＯ８）ランラスタ３３１形成しＸ軸方向
に多数個複数Ｍ（本実施例でＦ１２列）に並設してＰＭ
Ｏ８）う／ジスタ堀込−域會形成し、基本セル列３０２
，３０３間の配−領域４０２には２連のＮチャネル形Ｍ
０８トランジスタ３１ＫＩＩ接して、ノース或いはドレ
インｔａ列Ｗ！続した２遅のＮチャネル形ＭＯ８）ラン
タスタ３４を形成し、Ｘ軸方向く多数ｍ＊数列（本実施
例でｒｔＺ列）Ｋ並設してＮＭＯ８）ランジスタ堀込領
域を形成している。

基本セルタＩＪ３０３、配＃懺域４０３以俊は、前述と
同じパターンの繰ｐ返しである。

陶％３５はアンダーパス用のポリ８１でＴｏ４）。

図中の丸印は、コンタクト孔七設けられる場所を示す。

［１３図に基本セル列３０２，３０３内の基本セル２、
配−領域４０２の２遅のＮチャネル形ＭＯ８）ランタス
タ３４のレイアクトパターンを示す。

纂１３図において、６は基本セル２を形成するＰチャネ
ル形ＭＯ８）ランタスタ３２のソースあるいはドレイン
となるＰ９形領域、７は基本セル２を形成するＮチャネ
ル形ＭＯ８）ランタスタ３１のソースあるいはドレイン
となるｆり０形唄域、３４１は配ｍ領域４０２における
Ｎチャネル形Ｍ０８トランジスタ３４のソースあるいは
ドレインとなるＮ０形領域、１１ｔｉＮ”形漬域７，３
４１を形成するためにＮ形基板内に形成されるＰ　−Ｗ
ＥＬＬ領域、８は基本セル２におけるＮ及びＰチャネル
形ＭＯ８）ランタスタ３１，３２で共有する２本のポリ
Ｓｉゲート配線、３４２ｒｉ、配置ｌｉ！頭域４０２に
於けるＮチャネル形ＭＯ８）ランタスタ３４のポリＳ１
ゲート配線、３５はアンダーパス用のポリ８１．１２は
基本セル２におけるＮ及びＰチャネル形ＭＯ８）ランタ
スタ３１．３２にｍ５ｔ−供給するＶｃｃ電源線、１３
はＧＮＩ）ｔ＃ｋ。

９はポリＳ五ゲート配−８，３４２とＡｔ配−（図示ぜ
ず）とｔ−接続するためのコンタクト孔、１０はソース
あるいはドレイ／となるＰ”　、Ｎ”拡散層６，７，３
４１とムを配縁（図示せず）とｔｓ絖するためのコンタ
クト孔である。

＃＆１４図は基本セ、ν２、配＋１！偵域４の断面構造
、配一層の構造を展開して示したものであり、従来例で
６る繭３図に対応すゐものである。８１１１４図におい
て％錫３図、第１３図と同一符号は同−物及び相当１ｉ
１１に示す。

このようなマスクを準備して２いて、Ａｔの第ｌ配−２
５，２６と第２配＠２９，３０とそれらｔ縁続するコン
タクト孔９，１０．２８用のマスクｔユーザー毎に変え
ると、効率よ＜ＲＡＭ等の記憶回路が構成できる。

この場合、ユーザーの仕様に応じて、配線領域４０１．
４０２．・・・・・・内のＭＯＳ　）ランタスタ３３．
３４ｔ−［用しない場合、コンタクト孔９゜１０．２８
用のマスクを変えることにより、未使用の配線滅域上の
コンタクト孔は絶縁膜２２゜２３でふさがれるので、該
配線領域は単に配線領域として使用することができる。

陶、配線領域４０１．４０２．・・・・・・上は第１４
図に示すように、段差があるので、Ａｔの第１配線２６
とＩＫ２配線２９．３０との接続用コンタクト孔２８の
打てる場所が若干少なくなるが、そｎ根太きな影４１は
な（、＊１配！１２５，２６と巣２配線２９．３０とｔ
自動配線する場合の未配１ｉｌｉ１軍が下がることはな
ハ。

また、ｌ１ｇ１３図に示すように、ポリＳ１ゲート配Ｍ
８’に両端部で曲げて、拡散層６，７上の尋電位点出力
部（Ｐ、Ｎチャネル形ＭＯ８）ランタスタ３３，３４の
ソース又はドレイン端子）會ふさぐ位置にずらしてコン
タクト孔９を設けている。

従って、従来例のような、直線状のポリ８ｉゲート配−
に比べて、コンタクト孔９．１０１２格子間隔はどＸ軸
方向に小瀝化でき、実装密度を約１．５倍にすることが
できる。

＃１１５図は、！１３図における配−１ｉ域４０１゜４
０３・・・・・・における２連のＰチャネル形ＭＯ８）
ランタスタ３３の上を率に配線領域としてのみ便用する
場合のマスクパターンの−９１１ｋ　示Ｔ。　　　　　
　　（Ｐチャネル形ＭＯ８）ランタスタ８３に用いる必
要のない時は、語工３図におけるＡｔ（Ｄ＠ｌ配＠２６
とポリ８１配＃３３２とのコンタクト孔９、ＡｔのＪＩ
ｌ配！１２６とＰ０拡敏ノー３３１とのコンタクト孔１
０ｉ２連のＰチャネル形ＭＯ８）ランラスタ３３上に設
けなければ良い。そうすれば稟１４図の２遍のＰチャネ
ル形ＭＯ８）ランラスタ３３上の絶縁膜２２にはコンタ
クト孔９．ｌＯが形成されないのでｌ１ｇ１５図に示す
ようにＰチャネル形ＭＯＳトランジスタ３３上を従来の
マスタスライス配線領域と同体にＡｔの第１配＠２６と
＊ｚｏｇｚ配＠３０ｆ：自由に配線できる。第１５図で
は第１３図と同じ番号ｆｌ同じもの【示し、ムｔｃｏｍ
ｘ配縁のマスクパターンで形成される第１配ｍ２６とｈ
ｔｏ嬉２配線のマスクパターンで形成される嬉２配−３
０とは、それぞれのコンタクト孔２８によって接続して
いる。このように２遵のＰチャネル形Ｍ０８トランジス
タ３３が不要な時には、その上に自由に第１及び嬉２配
＠２６゜３０ｉ形成できる。

第１６図は配線領域４０１，４０Ｊ１・・・・・・に形
成した２連のＰチャネル形ＭＯ８）ランラスタ３３ｔＩ
！用する場合のマスクパターンの一例を示す。

この時には、Ａｔ（２）＃ｉｌ配縁２６とポリＳｉ配線
３３８及びＰ０拡数層３３１とのコンタクトマスクパタ
ーンｔポリＳム配線３３２上あるいはＰ９拡散層３３１
上Ｋｆ＆ければ、＃ＪＩ１１配線のマスクパターンで形
成されるＡ　ｔｏｌｇ、　１配線２６とポリ８ｉ配線３
３２ＴｏるいはＰ９拡散層３３１とがコ／タクト孔９．
ＩＯＫよって接続される。また、ＡｔのｒＡ１配線２６
とＡｔの第２配線３０のコンタクトマスク【第ｌ配線２
６上に設けると、第２配線マスクパターンで形成される
１ｇ２配縁３０と第１配線２６とがコンタクト孔２８に
よって接続される。第１６図においては、ポリ８１−一
３３２とＡｔｏ編１配＃１２６、ムｔの縞２配線３０と
がコンタクト孔９とコンタクト孔２８とによって依続さ
れている。このように本実施例によれば、少数ビットし
か使用しないユーザーも効率よく配線チャネルを利用で
きる。

第１７図は第１２図のマスクを使用して、謁５図に示さ
れるＣＩＲ形ＲＡＭ１ビットと、第６凶に示されるＮＣ
Ｒ形ＲＡＭ１ビットを構成する回路結繍パターンを示す
ものである。

第１７図において、Ａｔのｆｇｌ配−２６は太い実線で
、Ａｔの第２配線３０は細い実線で示す。

また、黒丸はムＬの第１配＠２６と、ポリＳ４配線又は
拡敏層とｔ接続するコンタクト孔９．１０を設けた場所
を示し、白丸はコンタクト孔９゜１０を設けない場所を
示している。さらＫ、三角印はＡｔの嬶ｌ配線２６と第
２配線３０とを接続するコンタクト孔２８に設けた場所
を示す。第１７凶では、ＣＩＲ形ＲＡＭの場合λｔの巣
２配線３０會図示してはいないが、実際には、同−ｙ軸
線上のコンタクト孔２８（三角印）はＡｔの第２配−３
０で結線されている。図中、Ｄ、ＤＩ。

ＤＯｒｉそれぞれデータイ６号６８．５９．６０　（Ｊ
５．６図参照）を示し、ＷＥ、ＷＥ、ＣＥ、ＲＥ。

凡ト〕は制御信号を示し、それぞれ、第５図、第６図と
同一機能である。

ｊ１１１７（８）に示すように、クロックドインバータ
の出力端子側のＰＭＯ８，ＮＭＯ８）ランタスタおよび
ＮＭＯ８）ランスファゲートとして、配４Ｉ＠域４０１
．４０２のＭＯＳ　トランジスタ３３．３４ｔ＊用する
ことによって、ＣＩＲ形ＲＡＭでは基本セル２は２セル
分のみｔｔｉｔ用し、ＮＣＲ形ＲＡＭでは１セル分のみ
を使用し、従来のマスタに比べて、専有面積が小さくな
り、面積効率が高くなる。

今、例えばＲＡＭ２５６ビツト分のＭＯＳ）ランラスタ
３３．３４ｔ−埋込領域４０１，４０２に形成していた
場合に１ユーザーによっては１２８ビツトですむ場合も
ある。その時、ｋＬＡＭ′ｉｌ！ｌ域以外の領域では、
第１５図に示すように、配線領域を単に配線領域のみと
して使用する、従って、各種回路に適用でき汎用性が高
くなる。また、第１８図に示すように、ＲＡＭセル１８
１等の配線−域４０１，４０２・・・・・・のＭＯＳ）
ランタスタ３３．３４ｔ−使用する領域と、Ａｔの第１
配−２６トＡｔｃ）Ｍ２配置ｉＡ３０　トｌｆｃヨツ−
’ＣＭＷすｎｂＮＡＮＤゲー）１９０，１９１，１９３
、インバータ１９２等の配線領域４０１，４０２・・・
・・・【早に配線領域としてのみ使用する領域とが混在
している場合でも、本発明は適用できる。

本夾厖例によれば、配−領域を介して対向する二つの基
本セル内で上記配線領域に隣接する多数個のＭＯＳ）ラ
ンタスタが同−導電形なので、量率な配線でＲＯＭ、Ｒ
ＡＭ、ＰＬＡ等の回路が構成できる。

第１９図は本発明の第２の実施ガ會示すマスタ方式を示
す図である。

第１２図と同一符号は同−物及び相当物を示す。

基本セル列３０１．　　ｊ０２ｆ！］の配線領域４０１
には、ソース或いはドレイン會直列接続した２連のＰチ
ャネル形ＭＯ８）ランタスタ３２に隣接して、ソース或
いはドレインを直列接続した２連のＰチャネル形ＭＯ８
）ランタスタ３３を形成し、Ｘ軸力向く多数個３列に並
設してＰＭＯ８）ランスファゲートを形成し、ノース或
いはドレインを直列接続した２連のＮチャネル形ＭＯ８
）ランタスタ３１に隣接して、ソース或いはドレインを
直夕Ｉｌ接続した２連のＮチャネル形ＭＯＢ）ランタス
タ３４を形成し、Ｘ軸方向に多数個３列に並設してＮＭ
Ｏ８）ランスファゲートを形成している。

第２０図は［１９図のマスタを使用して、爾２１図に示
さｎる４人カー４出力デコーダを構成するＲＯＭ回路の
回路Ｍ巌パターンを示すものである。

第２１図において２１１はＰチャネル形ＭＵ８トランジ
スタアレイで、基本セル列３０２内の４１−の２連のＰ
チャネル形ＭＯ８）ランタスタ３２と、配線領域４０１
内の１２個の２連のＰチャネル形Ｍ０８トランジスタ３
３とによって形成される。同様に２１２はＮチャネル形
ＭＯ８）ランタスタアレイで、基本セル３０２内の４個
の２連のへチャネル形ＭＯ８）ランタスタ３１と配線領
域４０２内の１２個の２連ＯＮチャネル形Ｍ０８トラン
ジスタ３４とＫよって形成される。２１３はグランド線
で、２１４はＶＤＤ　を源線である。また、アドレス入
力１ｉＡ６　、　Ａｌ＞　、　ＡＩ　、　ＡＩ　、　Ａ
Ｈ。

Ａｌ　、Ａ３　、ＡＩは４人力のアドレスとそのインバ
ート信号が印加され％　Ｑｏ　ｍ　Ｑｌ　ｅ　Ｑ２　＋
　Ｑｓがそれぞれ出力される。

ＲＯＭ仕様は直列接続され九Ｎチャネル形ＭＯ８トラン
ジスタ；Ｉｌｌ、３４の短絡と、ソースが電源ＩＩＭ２
１４に接続されるＰチャネル形Ｍ０８トランジスタ３２
．３３の出力ＭＱｏ　、　Ｑｔ　、匠。

Ｑｓへの接続によって決められ、これらの配線は図中、
点線で示さ扛る。

９２０図において、夫縁による配縁はＡｔの第２配線３
０８点線による配縁はＡｔＯ第１配線２６【示す。また
、白丸は第１層アルミと拡散層を九はポリシリコン配線
を接続する九めのコンタクト孔９，１０であり、黒丸は
１記コンタクト孔９、ｌＯ上の、ｈｔｏ縞１縞線配線ｔ
の第２配線接続用コンタクト孔２８で、Ａｔの１２配線
と拡散層またはポリＳｉ配縁とｔ−Ａｔの第１配線を介
して接続するものである。

本実施例によれば、第１の実施例と同様の効果を奏する
ことができ、さらに、ＲＯＭが実装可能となったＣとく
よＬ　ＲＡＭ、ＲＯＭ、ＰＬＡおよび論理ゲート類が全
て同一マスタチップ上に形成できるので、マイクロプロ
セッサや通信制御用ＬＳＩなど高機能で雑多なＬ８Ｉが
短期間に低費用で開発できる。

籐２２図は本発明のｊＩ３の実施例を示すマスタ方式を
示す図でＴｏＤ、第１９図と同一符号は同−物及び相当
ｖＩＪｔ−示す。

本実施例と、第１９図の第２の実施例との異なる点は、
配？ｆ！ｊ領域４０１，４０２．・・・・・・に於ける
同一列上の２連のＰチャネル形ＭＯ８）ランラスタ３３
．連速Ｎチャネル形形ＭＯ８）ランタスタ３４のゲート
がそれぞれ、ポリＳｉ配縁２２０によって接続されてい
る点である。

従って、第２０図に示す様な回路配ｍを行なう場合、ユ
ーザーは、入力縁Ａ・、１＝・・・・・・の配線上省略
することができる。

本発明の第１〜嬉３の実施例に於いては、配線領域内の
ＭＯＳ）ランタスタ３３．３４はソース或いは、ドレイ
ンが直列ＩＩ＆続されていたが、ソース或“はド′イア
が離さ１てバも本発明は通用　　　　　（できる。この
場合、それぞれが独立なのでトランスファゲートが構成
し易くなるという幼果がある。

さらに、基本セル列、配線領域内のＭＯＳ）ランタスタ
３１，３２，３３．３４は２連でなく、ソース或いはド
レインを直列接続した３連以上のＭＯＳ　）ランタスタ
であっても本発明は通用できる。

以上述べた様に本発明によｎば、基本セルと配ｌ！７Ａ
ｖＡ域を無駄圧することなく各種回路を構成できて汎用
性が＾く、面積効率が高いマスタスライスＬＳＩに適し
九半導体集積回路ｔ−得ることができる。

【図面の簡単な説明】

累１図は従来のマスタスライスＬ８Ｉのマスタ方式【示
す平面図、１１２図は従来のマスタスライスＬＳＩの基
本セルの拡大図及び回路図、第３図は従来のマスタスラ
イスＬＳＩの断面図と層構成を示す展開図、＃！４図は
Ｄタイプラッチ回路図、＃４５図はＣＩＲ形ＲＡＭ回路
図、第６図はＮＣＲ形ＲＡＭ回路図、第７因及び第８図
はメモリ回路図、第９図はＮＯＲ回路図、第１０図ｄｖ
スタスライスのチップ平面図、第１１図は１６Ｘ１６ビ
ツトのメモリ構成図、′慕１２図は本発明の縞１の実施
例【示す！メタスライスＬＳＩのマスタ方式を示す図、
纂１３図は本発明の第１の実Ｍ例の基本セル、配線領域
のレイアウトパターンを示す拡大図、８１４図は本発明
の第１の実施例のマスタスライスＬＳＩの断面図と層構
成上水す展開図、第１５図及び第１６図は本発明の第１
の実施例の配？Ｎ領域のマスクパターンの一例を示す図
、第１７図は本発明の第１の実施例を用いてメモＩＪ　
（ｆｆ構成しｆＩ−構成図、第１８図は第１７図に示さ
れるメモリの全体の構成の一例を示す図、第１９図は本
発明の第２の実施例を示すマスタスライスＬＳＩのマス
タ方式を示す図、第２０図は本発明の第２の実施例を用
いてＲＯＭｔ構成した構成図、第２１図はｇｚｏ図ＯＲ
０Ｍ回Ｍｄ、ｌ１２２図ｕ本発明の第３の実施例ｔ−承
すマスタスライスＬＳＩのマスク万弐七示す図である。 ２・・・基本セル、３，３０１，３０２，３０３・・・
基本セル列、４，４０１，４０２，４０３・・・配縁演
域、３１．３３・・・Ｐチャネル形ＭＯ８）ランタスタ
、３２．３４・・・Ｎチャネル形ＭＯ８）ランジスタ、
９，１０．２８・・・コンタクト孔、２５．２６・・・
Ａｔの第１配線、２９．３０・・・ＡｔＯ第２配線。 ！明゛ Ｙｌ　図 第２　図 第２　図 （６ノ タ ＄３１１２ ４ ＼ χ４図 第６　口 蔓　７　図 １８図 Ｆ？　　図 ｔ 茅　７４　図 茅だ　図 り 茅　ｌδ固 ｌ　　　　　　　　　　　　　　　　　　　１１茅２１
　　図

Claims (1)

1. 【特許請求の範囲】 Ｌ　一方の主面側に少なくとも、ソース或いはドレイン
   を直列接続した少なくとも２連の醜ｌ導電形Ｍ０８トラ
   ンジスタと、ソース或いはドレイン【直列接続した少な
   くとも２邊の第２導電形ＭＯＳトランジスタとｔ一方向
   に並設した基本セルを上記一方向に多数個設けて基本セ
   ル列とし、この基本セル列を列間に所定間隔の配Ｉｍ懺
   域【有して基本セル列と直角方向に複数個並設してなる
   半導体チップと、半導体チップ上に絶縁膜會介して積）
   −され、基本セル内及び基本セル関を接続する複数層の
   配縁とを具備するも〇において、上記半導体テップの任
   意の上記配４Ｉ領域を介して対向する二つの上記基本セ
   ル列内で上記任意の配４８１＠域に隣２、特許請求の範
   囲第１積に於いて、上記半導体チップの任意の上記配線
   領域に、上記少なくと一２連のｇ１４を形Ｍ０８トラン
   ジスタに隣接して少なくとも一個のＭｌ導電形Ｍ０８ト
   ランジスタを形成し、上記少なくとも２遵の第２導電形
   Ｍ（Ｊ８トランジスタに１ｉ４接して少なくと一一個の
   第２導電形ＭＯ８）ランジスタを形成し友ことｔ特徴と
   する半導体集積回路装置。 ＆　特許請求の範囲第１項または第２項において、上記
   配線領域に１上記少なくとも２連の第１導電形ＭＯ８）
   ランジスタに隣接してソース或いはドレインｔ−直列′
   Ｍｋ絖した２連の＃Ｉｌ導電形Ｍ０８トランジスタを形
   成し、上記少なくとも２連の第２導電形ＭＯ８）ランジ
   スタに御飯してソース或いはドレインを直列接続した２
   連の第２導電形ＭＯ８トランジスタを形成したことを特
   徴とする半導体集積回路装置。 表　特許請求の範囲＃Ｉ１項、１１２項または第３項に
   おいて、上記配線領域に形成される上記ＭＬＪＳトラン
   ジスタは、基本セルタ一方向に少なくとも一列並設され
   ていることを特徴とする半導体集積回路装置。