JP4233241B2 - 集積回路及びその電源配線レイアウト設計方法 - Google Patents
集積回路及びその電源配線レイアウト設計方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路及びその電源配線レイアウト設計方法に係り、特にレイアウト設計におけるモジュールと最上配線層のバンプアレイ付着用電源配線との接続の改良及びこの方法が適用された集積回路に関する。
【０００２】
【従来の技術】
図９は、チップ１０の最上配線層の電源配線とこれに関係した要素のレイアウトを示す。ＶＤＤ及びＶＳＳを含む符号はそれぞれ例えば３．３Ｖ及び０Ｖの電源配線であることを示す（他図も同様）。
【０００３】
図９では、電位ＶＤＤの電源配線にハッチングが施されている。電位ＶＳＳの電源配線は電位ＶＤＤのそれと隣り合っている。電源配線ＶＤＤ及びＶＳＳの分岐部にはそれぞれパッドＰＤ５及びＰＳ５が形成されている。符号ＶＤＤ、ＶＳＳ及びＰＤに付加された最初の１桁の数字５は、第５配線層であることを示している（以下同様）。チップ１０の周囲部にはＩ／Ｏセル１１が形成され、その入出力信号線（不図示）は層間コンタクト（不図示）を介して最上配線層のパッドに接続されている。これらパッドに不図示のバンプが付着されて、チップ１０上にバンプアレイが形成される。
【０００４】
第５配線層の下方には、モジュール１２が配置されている。モジュール１２には、電源配線ＶＤＤ５及びＶＳＳ５から不図示の層間コンタクトを介して電源が供給される。
【０００５】
図１０及び図１１は、従来のモジュールの最上層電源配線レイアウト設計方法を示す。
【０００６】
最上配線層の電源配線パターンを考慮してトップ階層のモジュール配置設計を行い、配置されたモジュールに、図１０に示すように最上配線層の電源配線パターンを重ねて、モジュール枠内の第５配線層の電源配線パターンをコピーする。次にこの電源配線パターンの条件下でセルライブラリ及びモジュールのネットリストに基づいてモジュールをレイアウト設計する。図１１（Ａ）は、このモジュール１２Ａのレイアウトを示す。パッドＰＤ５１及びＰＳ５１はそれぞれ電源配線ＶＤＤ５１及びＶＳＳ５１の分岐部である。
【０００７】
図１１（Ｂ）は、図１１（Ａ）のモジュール１２Ａに対応した、最上配線層の電源配線に関するモジュール１２Ｂを示す。このモジュール１２Ｂは、モジュール枠と、第５配線層の電源配線ＶＤＤ５１、ＶＤＤ５２、ＶＳＳ５１及びＶＳＳ５２の端部である端子とからなる。例えばモジュール１２Ｂの端子ＴＤ５１Ａ及びＴＤ５１Ｂは図１１（Ａ）の電源配線ＶＤＤ５１の端部であり、端子ＴＳ５１Ａ及びＴＳ５１Ｂは図１１（Ａ）の電源配線ＶＳＳ５１の端部である。
【０００８】
図１２は、トップ階層の電源配線レイアウト設計において配置された、モジュール１２Ｂと同一構成のモジュール１２Ｂ１及び１２Ｂ２を示す。
【０００９】
図１２中、２点鎖線で示すパターンは、図１１（Ａ）のモジュール１２Ａが持っている最上配線層の電源配線パターンである。
【００１０】
【発明が解決しようとする課題】
従来では、上述のように第５配線層の電源配線パターンを考慮してモジュールを配置し、電源配線パターンの一部領域をモジュールの電源配線パターンとしてコピーした後、モジュールをレイアウト設計していたので、モジュール１２Ｂ１及び１２Ｂ２の図示Ｘ方向位置及びＹ方向位置はそれぞれ電源配線のピッチ及びパッドの配置により制限されていた。このため、回路の高集積化が妨げられたり、モジュール間の配線長が長くなってタイミングエラーが発生する原因となっていた。
【００１１】
モジュール間配線長を短くするために、例えばモジュール１２Ｂ２を図１２に示す位置から少しずらすと、これに応じて図１１（Ａ）のモジュール１２Ａ内の要素の配置を変えた異なるモジュールを新たに作成しなければならないので、設計時間が長くなる。
【００１２】
本発明の目的は、このような問題点に鑑み、最上配線層のバンプアレイ付着用電源配線に対するモジュールの配置自由度が大きい集積回路及びその電源配線レイアウト設計方法を提供することにある。
【００１３】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、
モジュールの電源供給対象及び第１〜ｎ−２配線層に含まれる電源配線のレイアウトと、最上配線層（第ｎ配線層）のバンプアレイ付着用電源配線のピッチとに基づいて、該バンプアレイ付着用電源配線及び該モジュールの第ｎ−２配線層の電源配線と交差する第ｎ−１配線層の電源配線をレイアウト設計し、
該モジュールの枠と、該第ｎ−１配線層の電源配線のうち該バンプアレイ付着用電源配線と交差する方向の部分である帯状端子とを含むパターンデータを、該モジュールの他の表現形態の設計データとして作成してライブラリに登録する。
【００１４】
該他の表現形態のモジュールを配置設計し、このモジュールの該帯状部分である端子と該バンプアレイ付着用電源配線との同電位交差部に層間コンタクトホールを設計する。
【００１５】
従来ではモジュール内に第ｎ配線層の電源配線のパターンが含まれていたので、第ｎ配線層の電源配線との関係でモジュールの配置が強く制限されていたが、上記構成によれば、モジュールの第ｎ配線層の電源配線と第ｎ−１配線層の該帯状端子とに交差部が存在すればよいという弱い制限の下でモジュールを配置することができるので、従来よりも配線長を短くして回路の集積度を向上させることができると共に、信号伝播遅延時間増加に伴うタイミングエラーの発生を低減することが可能となる。
【００１６】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００１８】
［第１実施形態］
図１は、本発明の第１実施形態の集積回路トップ階層レイアウト設計装置のハードウエア構成を示す概略ブロック図である。
【００１９】
この装置は、コンピュータ２０と、これに接続された記憶装置２１〜２３、入力装置２４及び表示装置２５とを備えたＣＡＤ装置である。
【００２０】
記憶装置２１には、トップ階層においてモジュール間を接続するネットリスト、及び、最上配線層の電源配線のレイアウトデータが格納されている。記憶装置２２には、モジュールライブラリが格納されている。
【００２１】
開発対象のＬＳＩは主に複数のモジュールとモジュール間配線とにより構成され、例えば該複数のモジュールはそれぞれ異なる設計者により分担して設計される。各モジュールのレイアウト設計は図１の装置と同様の装置で行われる。
【００２２】
図２は、モジュールのレイアウト設計手順を示す概略フローチャートである。
【００２３】
（Ｓ１）ユニットセルやハードマクロなどのセルを自動配置する。すなわち、セル間仮配線を行ってセルをコンピュータで配置する。
【００２４】
（Ｓ２）第１〜ｎ−２配線層の電源配線を自動配線する。第ｎ配線層は最上配線層であり、以下、ｎ＝５の場合について説明する。
【００２５】
（Ｓ３）設計者は、第ｎ配線層の電位ＶＤＤの電源配線ピッチ（＝電位ＶＳＳの電源配線ピッチ）を考慮し、モジュール内電源供給対象に電源電圧が安定に供給されるように第ｎ−１配線層の電源配線をレイアウト設計する。このピッチは、チップ構造の仕様により定まっている。第ｎ配線層の電源配線は、図９に示すような上述のバンプアレイ付着用である。
【００２６】
図４（Ａ）は、第ｎ−１配線層の電源配線を設計した後のモジュール１２Ｃのレイアウトを示す。この図には、ユニットセル１３及びハードマクロ１４と、これらに電源を供給するための第ｎ−３〜ｎ−１配線層の電源配線が示されている。電源配線ＶＤＤｉｊ及びＶＳＳｉｊのｉは第ｉ配線層の電源配線であることを示している。基板に対し上下方向に隣り合う電源配線は互いに直角に交差している。同一電位の電源配線の交差部には、不図示の層間コンタクトホールが形成されている。電源配線ＶＤＤ２１〜ＶＤＤ２３及びＶＳＳ２１〜ＶＳＳ２４はセル１３に対する電源供給用である。電源配線ＶＤＤ２１〜ＶＤＤ２３は上方の電源配線ＶＤＤ３１〜ＶＤＤ３３に接続され、電源配線ＶＳＳ２１〜ＶＳＳ２４は上方の電源配線ＶＳＳ３１〜ＶＳＳ３３に接続されている。
【００２７】
電源配線ＶＤＤ４１〜ＶＤＤ４３は、その下方の電源配線ＶＤＤ３１〜ＶＤＤ３３と直角に交差するようにレイアウトされ、電源配線ＶＳＳ４１〜ＶＳＳ４３はその下方の電源配線ＶＳＳ３１〜ＶＳＳ３３と直角に交差するようにレイアウトされる。配線抵抗による電圧降下を小さくするとともに供給電源電圧を安定化するために、ハードマクロ１４の回りに電源配線ＶＤＤ３２、ＶＤＤ３３、ＶＤＤ４２、ＶＤＤ４３及びＶＳＳ３２、ＶＳＳ３３、ＶＳＳ４２及びＶＳＳ４３がレイアウトされて、ＶＤＤ及びＶＳＳの各々について電源供給リングが形成されている。
【００２８】
（Ｓ４）ステップＳ３でレイアウトされた第ｎ−１配線層の電源配線と、既に設計済みの第ｎ−２配線層の電源配線との間のコンタクトホールを、両者の交差部に自動生成する。
【００２９】
なお、ステップＳ３の処理をコンピュータにより自動的に行い、その結果を設計者が確認し、必要に応じてレイアウトを修正するようにしてもよい。
【００３０】
（Ｓ５）第１〜ｎ−１配線層のセル間信号線を自動配線する。第ｎ層は電源配線のみである。
【００３１】
（Ｓ６）以上のようにして設計されたモジュールをライブラリに登録する。
【００３２】
登録されたモジュールのデータは、図１の記憶装置２２へ伝送されて格納される。
【００３３】
図３は、トップ階層のレイアウト設計手順を示す概略フローチャートである。
【００３４】
（Ｓ１０）記憶装置２２からモジュールデータを読み込み、モジュール枠と第ｎ−１配線層の配線が接続される端子とからなるトップ階層の電源配線に関するモジュールを作成する。例えば図４（Ａ）のモジュール１２Ｃに対応して、図４（Ｂ）に示すようなトップ階層の電源配線に関するモジュール１２Ｄが作成される。モジュール１２Ｃ及び１２Ｄはいずれも同一モジュールの異なる表現形態である。トップ階層の電源配線に関するレイアウト設計においては、モジュール１２Ｄの第ｎ−１配線層の電源配線ＶＤＤ４１〜ＶＤＤ４３及びＶＳＳ４１〜ＶＳＳ４３は、第ｎ配線層の配線と接続される端子（帯状端子）として機能する。
【００３５】
（Ｓ１１）作成されたモジュール１２Ｄを、記憶装置２２内のライブラリに登録する。
【００３６】
（Ｓ１２）記憶装置２１から第ｎ配線層の電源配線のレイアウトデータを読み込んでトップ階層の電源配線に関する設計面上に配置する。
【００３７】
（Ｓ１３）トップ階層のモジュールを自動配置する。すなわち、記憶装置２１に格納されたネットリスト及び記憶装置２２に格納されたモジュールデータに基づき仮配線をし、その結果に基づいてモジュールを配置する。図５は、モジュールが自動配置されたパターンの一部を示す。図５では、簡単化のためにバンプ用パッドが図示省略されている。
【００３８】
（Ｓ１４）第ｎ−１配線層の帯状端子と第ｎ配線層の電源配線の交差部に層間コンタクトホールを自動生成する。図６は、図５の場合の層間コンタクトホールパターンを示す。
【００３９】
（Ｓ１５）モジュール間及びモジュールとＩ／Ｏセルとの間の信号線を自動レイアウト設計する。
【００４０】
（Ｓ１６）モジュールの配置配線結果を記憶装置２３に格納する。
【００４１】
図７は、図４（Ｂ）のモジュール１２Ｄの２つのインスタンス１２Ｄ１及び１２Ｄ２と第ｎ配線層の電源配線の一部のレイアウト（ステップＳ１３の処理結果の一部）を示す。
【００４２】
図１１（Ａ）では、モジュール内にパッドＰＳ５１及びパッドＰＤ５１を含む第ｎ配線層の電源配線のパターンが含まれていたので、これらの位置がモジュール内で定まっていたが、本実施形態ではこれらの位置に対する制限が無いので、モジュールのインスタンス１２Ｄ１と１２Ｄ２とを互いに重ならないように自由に配置することができる。図７ではモジュールのインスタンス１２Ｄ１が、インスタンス１２Ｄ２を第５配線層の電源配線長手方向（図示Ｙ方向）へ平行移動した位置に配置されているが、第４配線層と第５配線層の同電位電源配線に交差部が存在すればよいので、さらにこれと直角なＸ方向へ任意の距離だけ平行移動した位置に配置されていてもよい。
【００４３】
したがって、モジュール配置の自由度が増し、これにより従来よりも配線長を短くして回路の集積度を向上させることができると共に、信号伝播遅延時間増加に伴うタイミングエラーの発生を低減することが可能となる。
【００４４】
なお、第４配線層と第５配線層の同電位電源配線に交差部が存在しなければならないので、モジュールのＸ方向長さが電位ＶＤＤの電源配線ピッチより短い場合には、Ｘ方向について配置が制限される。この場合、該制限を図３のステップＳ１３でのモジュール配置に対して与えておく。
【００４５】
［第２実施形態］
図８（Ａ）は、本発明の第２実施形態のモジュール１２Ｅの第４配線層電源配線のレイアウト図である。
【００４６】
この場合、電源配線ＶＤＤ４及びＶＳＳ４が矩形リング状であるので、図３のステップＳ１０では、電源配線ＶＤＤ４及びＶＳＳ４のうち、第５配線層の電源配線と直角な方向のラインのみ取り出して、トップ階層モジュール１２Ｆの電源端子ＶＤＤ４１、ＶＤＤ４２、ＶＳＳ４１及びＶＳＳ４２を形成している。
【００４７】
他の点は、上記第１実施形態と同じである。
【図面の簡単な説明】
【図１】本発明の第１実施形態の集積回路トップ階層レイアウト設計装置のハードウエア構成を示す概略ブロック図である。
【図２】コンピュータ支援によるモジュールのレイアウト設計手順を示す概略フローチャートである。
【図３】モコンピュータ支援による集積回路トップ階層のレイアウト設計手順を示す概略フローチャートである。
【図４】（Ａ）及び（Ｂ）はそれぞれ電源配線に関する、レイアウト設計されたモジュール及びそのトップ階層モジュールのパターン図である。
【図５】電源配線に関するトップ階層モジュールの配置を示すパターン図である。
【図６】図５の場合の層間コンタクトホールのパターン図である。
【図７】電源配線に関するトップ階層における図４（Ｂ）のモジュールの２つのインスタンスの配置を示すパターン図である。
【図８】（Ａ）及び（Ｂ）はそれぞれ本発明の第２実施形態のモジュールのｎ−１配線層の電源配線パターン及びこの場合の電源配線に関するトップ階層モジュールのパターン図である。
【図９】チップの最上配線層の電源配線とこれに関係した要素のレイアウトを示す図である。
【図１０】従来のモジュール最上配線層の電源配線パターン決定方法を示す説明図である。
【図１１】図１０の条件の下でレイアウト設計された従来のモジュールの電源配線に関するパターン図である。
【図１２】従来の電源配線に関するモジュール及びトップ階層モジュールのパターン図である。
【符号の説明】
１０ チップ
１１ Ｉ／Ｏセル
１２、１２Ａ〜１２Ｄ モジュール
１３ セル
１４ ハードマクロ
２０ コンピュータ
２１〜２３ 記憶装置
２４ 入力装置
２５ 表示装置
ＰＤ５、ＰＤ５１、ＰＳ５、ＰＳ５１ パッド
ＴＤ５１Ａ、ＴＤ５１Ｂ、ＴＳ５１Ａ、ＴＳ５１Ｂ 端子
【発明の属する技術分野】
本発明は、集積回路及びその電源配線レイアウト設計方法に係り、特にレイアウト設計におけるモジュールと最上配線層のバンプアレイ付着用電源配線との接続の改良及びこの方法が適用された集積回路に関する。
【０００２】
【従来の技術】
図９は、チップ１０の最上配線層の電源配線とこれに関係した要素のレイアウトを示す。ＶＤＤ及びＶＳＳを含む符号はそれぞれ例えば３．３Ｖ及び０Ｖの電源配線であることを示す（他図も同様）。
【０００３】
図９では、電位ＶＤＤの電源配線にハッチングが施されている。電位ＶＳＳの電源配線は電位ＶＤＤのそれと隣り合っている。電源配線ＶＤＤ及びＶＳＳの分岐部にはそれぞれパッドＰＤ５及びＰＳ５が形成されている。符号ＶＤＤ、ＶＳＳ及びＰＤに付加された最初の１桁の数字５は、第５配線層であることを示している（以下同様）。チップ１０の周囲部にはＩ／Ｏセル１１が形成され、その入出力信号線（不図示）は層間コンタクト（不図示）を介して最上配線層のパッドに接続されている。これらパッドに不図示のバンプが付着されて、チップ１０上にバンプアレイが形成される。
【０００４】
第５配線層の下方には、モジュール１２が配置されている。モジュール１２には、電源配線ＶＤＤ５及びＶＳＳ５から不図示の層間コンタクトを介して電源が供給される。
【０００５】
図１０及び図１１は、従来のモジュールの最上層電源配線レイアウト設計方法を示す。
【０００６】
最上配線層の電源配線パターンを考慮してトップ階層のモジュール配置設計を行い、配置されたモジュールに、図１０に示すように最上配線層の電源配線パターンを重ねて、モジュール枠内の第５配線層の電源配線パターンをコピーする。次にこの電源配線パターンの条件下でセルライブラリ及びモジュールのネットリストに基づいてモジュールをレイアウト設計する。図１１（Ａ）は、このモジュール１２Ａのレイアウトを示す。パッドＰＤ５１及びＰＳ５１はそれぞれ電源配線ＶＤＤ５１及びＶＳＳ５１の分岐部である。
【０００７】
図１１（Ｂ）は、図１１（Ａ）のモジュール１２Ａに対応した、最上配線層の電源配線に関するモジュール１２Ｂを示す。このモジュール１２Ｂは、モジュール枠と、第５配線層の電源配線ＶＤＤ５１、ＶＤＤ５２、ＶＳＳ５１及びＶＳＳ５２の端部である端子とからなる。例えばモジュール１２Ｂの端子ＴＤ５１Ａ及びＴＤ５１Ｂは図１１（Ａ）の電源配線ＶＤＤ５１の端部であり、端子ＴＳ５１Ａ及びＴＳ５１Ｂは図１１（Ａ）の電源配線ＶＳＳ５１の端部である。
【０００８】
図１２は、トップ階層の電源配線レイアウト設計において配置された、モジュール１２Ｂと同一構成のモジュール１２Ｂ１及び１２Ｂ２を示す。
【０００９】
図１２中、２点鎖線で示すパターンは、図１１（Ａ）のモジュール１２Ａが持っている最上配線層の電源配線パターンである。
【００１０】
【発明が解決しようとする課題】
従来では、上述のように第５配線層の電源配線パターンを考慮してモジュールを配置し、電源配線パターンの一部領域をモジュールの電源配線パターンとしてコピーした後、モジュールをレイアウト設計していたので、モジュール１２Ｂ１及び１２Ｂ２の図示Ｘ方向位置及びＹ方向位置はそれぞれ電源配線のピッチ及びパッドの配置により制限されていた。このため、回路の高集積化が妨げられたり、モジュール間の配線長が長くなってタイミングエラーが発生する原因となっていた。
【００１１】
モジュール間配線長を短くするために、例えばモジュール１２Ｂ２を図１２に示す位置から少しずらすと、これに応じて図１１（Ａ）のモジュール１２Ａ内の要素の配置を変えた異なるモジュールを新たに作成しなければならないので、設計時間が長くなる。
【００１２】
本発明の目的は、このような問題点に鑑み、最上配線層のバンプアレイ付着用電源配線に対するモジュールの配置自由度が大きい集積回路及びその電源配線レイアウト設計方法を提供することにある。
【００１３】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、
モジュールの電源供給対象及び第１〜ｎ−２配線層に含まれる電源配線のレイアウトと、最上配線層（第ｎ配線層）のバンプアレイ付着用電源配線のピッチとに基づいて、該バンプアレイ付着用電源配線及び該モジュールの第ｎ−２配線層の電源配線と交差する第ｎ−１配線層の電源配線をレイアウト設計し、
該モジュールの枠と、該第ｎ−１配線層の電源配線のうち該バンプアレイ付着用電源配線と交差する方向の部分である帯状端子とを含むパターンデータを、該モジュールの他の表現形態の設計データとして作成してライブラリに登録する。
【００１４】
該他の表現形態のモジュールを配置設計し、このモジュールの該帯状部分である端子と該バンプアレイ付着用電源配線との同電位交差部に層間コンタクトホールを設計する。
【００１５】
従来ではモジュール内に第ｎ配線層の電源配線のパターンが含まれていたので、第ｎ配線層の電源配線との関係でモジュールの配置が強く制限されていたが、上記構成によれば、モジュールの第ｎ配線層の電源配線と第ｎ−１配線層の該帯状端子とに交差部が存在すればよいという弱い制限の下でモジュールを配置することができるので、従来よりも配線長を短くして回路の集積度を向上させることができると共に、信号伝播遅延時間増加に伴うタイミングエラーの発生を低減することが可能となる。
【００１６】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００１８】
［第１実施形態］
図１は、本発明の第１実施形態の集積回路トップ階層レイアウト設計装置のハードウエア構成を示す概略ブロック図である。
【００１９】
この装置は、コンピュータ２０と、これに接続された記憶装置２１〜２３、入力装置２４及び表示装置２５とを備えたＣＡＤ装置である。
【００２０】
記憶装置２１には、トップ階層においてモジュール間を接続するネットリスト、及び、最上配線層の電源配線のレイアウトデータが格納されている。記憶装置２２には、モジュールライブラリが格納されている。
【００２１】
開発対象のＬＳＩは主に複数のモジュールとモジュール間配線とにより構成され、例えば該複数のモジュールはそれぞれ異なる設計者により分担して設計される。各モジュールのレイアウト設計は図１の装置と同様の装置で行われる。
【００２２】
図２は、モジュールのレイアウト設計手順を示す概略フローチャートである。
【００２３】
（Ｓ１）ユニットセルやハードマクロなどのセルを自動配置する。すなわち、セル間仮配線を行ってセルをコンピュータで配置する。
【００２４】
（Ｓ２）第１〜ｎ−２配線層の電源配線を自動配線する。第ｎ配線層は最上配線層であり、以下、ｎ＝５の場合について説明する。
【００２５】
（Ｓ３）設計者は、第ｎ配線層の電位ＶＤＤの電源配線ピッチ（＝電位ＶＳＳの電源配線ピッチ）を考慮し、モジュール内電源供給対象に電源電圧が安定に供給されるように第ｎ−１配線層の電源配線をレイアウト設計する。このピッチは、チップ構造の仕様により定まっている。第ｎ配線層の電源配線は、図９に示すような上述のバンプアレイ付着用である。
【００２６】
図４（Ａ）は、第ｎ−１配線層の電源配線を設計した後のモジュール１２Ｃのレイアウトを示す。この図には、ユニットセル１３及びハードマクロ１４と、これらに電源を供給するための第ｎ−３〜ｎ−１配線層の電源配線が示されている。電源配線ＶＤＤｉｊ及びＶＳＳｉｊのｉは第ｉ配線層の電源配線であることを示している。基板に対し上下方向に隣り合う電源配線は互いに直角に交差している。同一電位の電源配線の交差部には、不図示の層間コンタクトホールが形成されている。電源配線ＶＤＤ２１〜ＶＤＤ２３及びＶＳＳ２１〜ＶＳＳ２４はセル１３に対する電源供給用である。電源配線ＶＤＤ２１〜ＶＤＤ２３は上方の電源配線ＶＤＤ３１〜ＶＤＤ３３に接続され、電源配線ＶＳＳ２１〜ＶＳＳ２４は上方の電源配線ＶＳＳ３１〜ＶＳＳ３３に接続されている。
【００２７】
電源配線ＶＤＤ４１〜ＶＤＤ４３は、その下方の電源配線ＶＤＤ３１〜ＶＤＤ３３と直角に交差するようにレイアウトされ、電源配線ＶＳＳ４１〜ＶＳＳ４３はその下方の電源配線ＶＳＳ３１〜ＶＳＳ３３と直角に交差するようにレイアウトされる。配線抵抗による電圧降下を小さくするとともに供給電源電圧を安定化するために、ハードマクロ１４の回りに電源配線ＶＤＤ３２、ＶＤＤ３３、ＶＤＤ４２、ＶＤＤ４３及びＶＳＳ３２、ＶＳＳ３３、ＶＳＳ４２及びＶＳＳ４３がレイアウトされて、ＶＤＤ及びＶＳＳの各々について電源供給リングが形成されている。
【００２８】
（Ｓ４）ステップＳ３でレイアウトされた第ｎ−１配線層の電源配線と、既に設計済みの第ｎ−２配線層の電源配線との間のコンタクトホールを、両者の交差部に自動生成する。
【００２９】
なお、ステップＳ３の処理をコンピュータにより自動的に行い、その結果を設計者が確認し、必要に応じてレイアウトを修正するようにしてもよい。
【００３０】
（Ｓ５）第１〜ｎ−１配線層のセル間信号線を自動配線する。第ｎ層は電源配線のみである。
【００３１】
（Ｓ６）以上のようにして設計されたモジュールをライブラリに登録する。
【００３２】
登録されたモジュールのデータは、図１の記憶装置２２へ伝送されて格納される。
【００３３】
図３は、トップ階層のレイアウト設計手順を示す概略フローチャートである。
【００３４】
（Ｓ１０）記憶装置２２からモジュールデータを読み込み、モジュール枠と第ｎ−１配線層の配線が接続される端子とからなるトップ階層の電源配線に関するモジュールを作成する。例えば図４（Ａ）のモジュール１２Ｃに対応して、図４（Ｂ）に示すようなトップ階層の電源配線に関するモジュール１２Ｄが作成される。モジュール１２Ｃ及び１２Ｄはいずれも同一モジュールの異なる表現形態である。トップ階層の電源配線に関するレイアウト設計においては、モジュール１２Ｄの第ｎ−１配線層の電源配線ＶＤＤ４１〜ＶＤＤ４３及びＶＳＳ４１〜ＶＳＳ４３は、第ｎ配線層の配線と接続される端子（帯状端子）として機能する。
【００３５】
（Ｓ１１）作成されたモジュール１２Ｄを、記憶装置２２内のライブラリに登録する。
【００３６】
（Ｓ１２）記憶装置２１から第ｎ配線層の電源配線のレイアウトデータを読み込んでトップ階層の電源配線に関する設計面上に配置する。
【００３７】
（Ｓ１３）トップ階層のモジュールを自動配置する。すなわち、記憶装置２１に格納されたネットリスト及び記憶装置２２に格納されたモジュールデータに基づき仮配線をし、その結果に基づいてモジュールを配置する。図５は、モジュールが自動配置されたパターンの一部を示す。図５では、簡単化のためにバンプ用パッドが図示省略されている。
【００３８】
（Ｓ１４）第ｎ−１配線層の帯状端子と第ｎ配線層の電源配線の交差部に層間コンタクトホールを自動生成する。図６は、図５の場合の層間コンタクトホールパターンを示す。
【００３９】
（Ｓ１５）モジュール間及びモジュールとＩ／Ｏセルとの間の信号線を自動レイアウト設計する。
【００４０】
（Ｓ１６）モジュールの配置配線結果を記憶装置２３に格納する。
【００４１】
図７は、図４（Ｂ）のモジュール１２Ｄの２つのインスタンス１２Ｄ１及び１２Ｄ２と第ｎ配線層の電源配線の一部のレイアウト（ステップＳ１３の処理結果の一部）を示す。
【００４２】
図１１（Ａ）では、モジュール内にパッドＰＳ５１及びパッドＰＤ５１を含む第ｎ配線層の電源配線のパターンが含まれていたので、これらの位置がモジュール内で定まっていたが、本実施形態ではこれらの位置に対する制限が無いので、モジュールのインスタンス１２Ｄ１と１２Ｄ２とを互いに重ならないように自由に配置することができる。図７ではモジュールのインスタンス１２Ｄ１が、インスタンス１２Ｄ２を第５配線層の電源配線長手方向（図示Ｙ方向）へ平行移動した位置に配置されているが、第４配線層と第５配線層の同電位電源配線に交差部が存在すればよいので、さらにこれと直角なＸ方向へ任意の距離だけ平行移動した位置に配置されていてもよい。
【００４３】
したがって、モジュール配置の自由度が増し、これにより従来よりも配線長を短くして回路の集積度を向上させることができると共に、信号伝播遅延時間増加に伴うタイミングエラーの発生を低減することが可能となる。
【００４４】
なお、第４配線層と第５配線層の同電位電源配線に交差部が存在しなければならないので、モジュールのＸ方向長さが電位ＶＤＤの電源配線ピッチより短い場合には、Ｘ方向について配置が制限される。この場合、該制限を図３のステップＳ１３でのモジュール配置に対して与えておく。
【００４５】
［第２実施形態］
図８（Ａ）は、本発明の第２実施形態のモジュール１２Ｅの第４配線層電源配線のレイアウト図である。
【００４６】
この場合、電源配線ＶＤＤ４及びＶＳＳ４が矩形リング状であるので、図３のステップＳ１０では、電源配線ＶＤＤ４及びＶＳＳ４のうち、第５配線層の電源配線と直角な方向のラインのみ取り出して、トップ階層モジュール１２Ｆの電源端子ＶＤＤ４１、ＶＤＤ４２、ＶＳＳ４１及びＶＳＳ４２を形成している。
【００４７】
他の点は、上記第１実施形態と同じである。
【図面の簡単な説明】
【図１】本発明の第１実施形態の集積回路トップ階層レイアウト設計装置のハードウエア構成を示す概略ブロック図である。
【図２】コンピュータ支援によるモジュールのレイアウト設計手順を示す概略フローチャートである。
【図３】モコンピュータ支援による集積回路トップ階層のレイアウト設計手順を示す概略フローチャートである。
【図４】（Ａ）及び（Ｂ）はそれぞれ電源配線に関する、レイアウト設計されたモジュール及びそのトップ階層モジュールのパターン図である。
【図５】電源配線に関するトップ階層モジュールの配置を示すパターン図である。
【図６】図５の場合の層間コンタクトホールのパターン図である。
【図７】電源配線に関するトップ階層における図４（Ｂ）のモジュールの２つのインスタンスの配置を示すパターン図である。
【図８】（Ａ）及び（Ｂ）はそれぞれ本発明の第２実施形態のモジュールのｎ−１配線層の電源配線パターン及びこの場合の電源配線に関するトップ階層モジュールのパターン図である。
【図９】チップの最上配線層の電源配線とこれに関係した要素のレイアウトを示す図である。
【図１０】従来のモジュール最上配線層の電源配線パターン決定方法を示す説明図である。
【図１１】図１０の条件の下でレイアウト設計された従来のモジュールの電源配線に関するパターン図である。
【図１２】従来の電源配線に関するモジュール及びトップ階層モジュールのパターン図である。
【符号の説明】
１０ チップ
１１ Ｉ／Ｏセル
１２、１２Ａ〜１２Ｄ モジュール
１３ セル
１４ ハードマクロ
２０ コンピュータ
２１〜２３ 記憶装置
２４ 入力装置
２５ 表示装置
ＰＤ５、ＰＤ５１、ＰＳ５、ＰＳ５１ パッド
ＴＤ５１Ａ、ＴＤ５１Ｂ、ＴＳ５１Ａ、ＴＳ５１Ｂ 端子
Claims (3)
- 第１〜ｎ配線層（ｎ≧３）を有し、互いに平行な複数のバンプアレイ付着用電源配線が第ｎ配線層に形成される集積回路の電源配線レイアウト設計方法において、
（ａ）電源供給対象及び第１〜ｎ−２配線層に含まれる電源配線がレイアウト設計されたモジュールのレイアウトと、該バンプアレイ付着用電源配線のピッチとに基づいて、該バンプアレイ付着用電源配線及び該モジュールの第ｎ−２配線層の電源配線と交差する第ｎ−１配線層の、該モジュール内の複数の電源配線をレイアウト設計し、
（ｂ）該モジュールの該第ｎ−２配線層の電源配線と該モジュールの該第ｎ−１配線層の電源配線との同電位交差部に層間コンタクトホールをレイアウト設計し、
（ｃ）該モジュールの枠と、この枠内に配置された該第ｎ−１配線層の電源配線のうち該バンプアレイ付着用電源配線と交差する方向の部分である帯状端子とを含むパターンデータを該モジュールの他の表現形態の設計データとして作成し、
（ｄ）該モジュールの該他の表現形態の設計データをライブラリに登録する、
ことを特徴とする集積回路の電源配線レイアウト設計方法。 - （ｅ）上記ライブラリに登録されている他の表現形態のモジュールを配置設計し、
（ｆ）該他の表現形態のモジュールの上記帯状端子と上記複数のバンプアレイ付着用電源配線との同電位交差部に層間コンタクトホールを設計する、
ステップをさらに有することを特徴とする請求項１記載の電源配線レイアウト設計方法。 - 上記ステップ（ｅ）において、互いに同一パターンの上記モジュールが複数配置されていることを特徴とする請求項２記載の電源配線レイアウト設計方法。
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