JP2003273231A - 半導体集積回路のシールド構造 - Google Patents

半導体集積回路のシールド構造

Info

Publication number
JP2003273231A
JP2003273231A JP2002075483A JP2002075483A JP2003273231A JP 2003273231 A JP2003273231 A JP 2003273231A JP 2002075483 A JP2002075483 A JP 2002075483A JP 2002075483 A JP2002075483 A JP 2002075483A JP 2003273231 A JP2003273231 A JP 2003273231A
Authority
JP
Japan
Prior art keywords
shield
wiring
connection terminal
external connection
boundary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002075483A
Other languages
English (en)
Other versions
JP2003273231A5 (ja
Inventor
Takashi Ejima
崇 江島
Shogo Tajima
正吾 田島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002075483A priority Critical patent/JP2003273231A/ja
Priority to TW092104408A priority patent/TWI222713B/zh
Priority to EP03251583A priority patent/EP1349212A3/en
Priority to US10/388,448 priority patent/US7411277B2/en
Priority to KR1020030016726A priority patent/KR100880506B1/ko
Priority to CNB031073018A priority patent/CN1240124C/zh
Publication of JP2003273231A publication Critical patent/JP2003273231A/ja
Publication of JP2003273231A5 publication Critical patent/JP2003273231A5/ja
Priority to KR1020080105236A priority patent/KR20080097981A/ko
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 マクロ等の内側領域または外側領域を、物理
配線パターンが不明であるブラックボックスとして扱う
場合に、物理配線パターンの明らかな領域内の配線につ
いて、ブラックボックスから受けるクロストークの影響
や配線間に生じる容量を考慮せずに、遅延値を正確に求
めること。 【解決手段】 ブラックボックス１となるマクロ等２の
シールド対象領域の境界上、境界の内側、境界の外側、
または境界の内側と外側に、シールド対象領域を囲むよ
うにシールド配線３を設け、このシールド配線３を、マ
クロ等２の電源端子７や電源配線、またはコンタクト部
８を介して他の配線層の電源配線等に電気的に接続し
て、シールド配線３の電位を固定する。そして、物理配
線パターンの明らかな領域内の配線とシールド配線３と
の間でクロストークの影響や配線間に生じる容量を見積
もることにより、正確な遅延値を求める。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
シールド構造に関し、特に、機能ブロックであるマク
ロ、または階層レイアウトでレイアウトされる階層ブロ
ック（以下、マクロ等とする）をシールド配線で囲むシ
ールド構造に関する。
【０００２】半導体集積回路の設計段階において、遅延
シミュレーションを実行するために配線やゲートの遅延
値を求める必要がある。そのためには、配線間の間隔か
らクロストークの影響や配線間に生じる容量を見積もる
必要がある。特定の配線に関し、クロストークの影響や
他の配線との間に生じる容量の影響を排除して配線間に
生じる容量を正確に見積もる場合には、その特定の配線
に沿ってシールド配線が設けられる。また、マクロ等の
上にシールド層を設けることにより、マクロ等の内外の
配線間でのクロストークの影響や配線間に生じる容量を
考慮することなく、シールド層よりも上の層にマクロ等
の外部の配線を設けることができる。
【０００３】
【従来の技術】一般に、半導体集積回路の設計におい
て、配線がレイアウトされる領域は複数の領域に分割さ
れており、マクロ等の内側の領域のレイアウトと外側の
領域のレイアウトは別々におこなわれる。マクロ等の内
側領域に着目してクロストークの影響や配線間に生じる
容量を見積もる際に、マクロ等の外側領域の物理配線パ
ターンが不明である場合には、マクロ等の外側領域は、
物理配線パターンを考慮しない、いわゆるブラックボッ
クスとして扱われる。また、マクロ等の外側領域に着目
した場合に、マクロ等の内側領域の物理配線パターンが
不明であれば、マクロ等の内側領域は同様にブラックボ
ックスとして扱われる。
【０００４】
【発明が解決しようとする課題】しかしながら、ブラッ
クボックスの物理配線パターンが不明であるため、物理
配線パターンの明らかな領域に着目してクロストークの
影響や配線間に生じる容量を見積もる際に、着目してい
る領域の近くにブラックボックスがあると、その着目し
ている領域がブラックボックスから受けるクロストーク
の影響や配線間に生じる容量を、正確に見積もることが
できないという問題点があった。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、マクロ等の内側領域または外側領域を、物
理配線パターンが不明であるブラックボックスとして扱
う場合に、物理配線パターンの明らかな領域内の配線に
ついて、ブラックボックスから受けるクロストークの影
響や配線間に生じる容量を考慮しなくても、遅延値を正
確に求めることを可能とする半導体集積回路のシールド
構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、マクロ等のシールド対象領域の境界上、
境界の内側、境界の外側、または境界の内側と外側に、
シールド対象領域を囲むようにシールド配線を設ける。
そして、このシールド配線を、マクロ等の電源端子や電
源配線、またはコンタクト部を介して他の配線層の電源
配線等に電気的に接続する。
【０００７】この発明によれば、マクロ等の内側領域が
ブラックボックスであっても、マクロ等の外側領域の配
線とシールド配線との間でクロストークの影響や配線間
に生じる容量を見積もることにより、正確な遅延値が求
められる。マクロ等の外側領域をブラックボックスとし
て、マクロ等の内側領域の配線についてクロストークの
影響や配線間に生じる容量を見積もり、それに基づいて
遅延値を求める場合も同様である。
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。実施の形態にか
かるシールド構造は、マクロ等の内側領域または外側領
域を、物理配線パターンが不明であるブラックボックス
として扱い、シールド対象領域とする場合に、ブラック
ボックス周辺の配線層にシールド配線を設けたレイアウ
ト構造とするものである。図１〜図４に平面レイアウト
構造の具体例を示し、図５にそれら平面レイアウト構造
の配線層が積層された場合の縦断面構造の一例を示す。
【０００９】図１は、第１の例として、ブラックボック
スの境界上にシールド配線をレイアウトした構造を示す
平面図である。図１において、符号１の破線で示す矩形
の内側領域はマクロ等２よりなるブラックボックスであ
る。シールド配線３は、ブラックボックス１の内側領域
を囲むように、ブラックボックス１の破線で示す境界上
に設けられている。
【００１０】マクロ等２の外周近傍には、マクロ等２の
内部に電気的に接続された外部接続端子４が設けられて
おり、この外部接続端子４には配線５が接続される。こ
の配線５は、マクロ等２の外部の図示しない回路等に電
気的に接続される。外部接続端子４には、マクロ等２に
外部から電源電圧を供給するための電源端子と、マクロ
等２と外部の回路との間で信号を授受するための信号端
子がある。
【００１１】シールド配線３は電源端子に接続される。
外部接続端子４が電源端子でない場合には、シールド配
線３は、外部接続端子４のところで途切れており、外部
接続端子４および配線５から絶縁されている。図１に示
す例では、４個の外部接続端子４が電源端子でないた
め、シールド配線３は外部接続端子４から絶縁されてい
る。そして、シールド配線３は、図示しない電源端子ま
たはこれに接続された電源配線に電気的に接続されてい
る。シールド配線３の幅は、特に限定しないが、たとえ
ば配線が定義できる最小の幅であればよい。
【００１２】図２は、第２の例として、ブラックボック
スの境界の内側にシールド配線をレイアウトした構造を
示す平面図である。第２の例でも、ブラックボックス１
は、破線で示す矩形の内側領域のマクロ等２である。シ
ールド配線３は、図示しない電源端子またはこれに接続
された電源配線に電気的に接続されている。そして、シ
ールド配線３は、電源端子でない外部接続端子４のとこ
ろで途切れており、外部接続端子４および配線５から絶
縁されている。
【００１３】図３は、第３の例として、ブラックボック
スの境界の外側にシールド配線をレイアウトした構造を
示す平面図である。第３の例でも、ブラックボックス１
は、破線で示す矩形の内側領域のマクロ等２である。シ
ールド配線３は、電源端子でない外部接続端子４のとこ
ろで途切れており、図示しない電源端子またはこれに接
続された電源配線に電気的に接続されている。
【００１４】また、第３の例では、ブラックボックス１
は、シールド配線３よりも上位の配線層に形成されたた
とえばストライプ状のシールド配線６により覆われてい
る。このブラックボックス１の上を覆うシールド配線６
は、特定の電位の配線や端子以外とは接続されていな
い。ブラックボックス１の上を覆うシールド配線６は、
たとえば電源に接続されている。こうすることによっ
て、物理配線パターンの明らかな領域内のすべての配線
に関し、ブラックボックス１内の配線から受けるクロス
トークの影響や配線間に生じる容量を考慮する必要がな
くなる。
【００１５】図４は、第４の例として、ブラックボック
スの境界の内側と外側にシールド配線をレイアウトした
構造を示す平面図である。第４の例では、マクロ等２
は、破線で示す矩形の内側領域であり、ブラックボック
ス１はマクロ等２の外側領域である。したがって、この
場合には、ブラックボックス１の、マクロ等２との境界
近傍に、ブラックボックス１の内部に電気的に接続され
た外部接続端子４が設けられており、この外部接続端子
４に接続された配線５はマクロ等２の内部へ伸びてい
る。シールド配線３は、電源端子でない外部接続端子４
のところで途切れており、図示しない電源端子またはこ
れに接続された電源配線に電気的に接続されている。
【００１６】図４に示す例では、ブラックボックス１の
四辺のうち一辺については、マクロ等２とブラックボッ
クス１との間でクロストークの影響や配線間に生じる容
量の影響を考慮する必要がないと仮定している。そのた
め、この辺については、シールド配線が設けられていな
い。ただし、マクロ等２とブラックボックス１との間で
クロストークの影響や配線間に生じる容量の影響を考慮
する必要がない部分について、シールド配線を設けても
よいのは勿論である。
【００１７】多層配線構造の半導体チップにおいて、図
１〜図４に示すようなシールド配線構造を有する配線層
は、図５に示すように積層される。シールド配線３は、
マクロ等２の電源端子７、もしくは電源端子７に接続さ
れた配線に直接接続されるか、または、コンタクト部８
を介して他の配線層の電源端子７、もしくは電源端子７
に接続された配線に電気的に接続される。
【００１８】それによって、たとえば上述したマクロ等
２の信号端子９によって分離されたシールド配線３や、
シールド配線が不要であるとして分離されたシールド配
線３の電位が固定される。なお、図５においては、第一
の配線層の一部にはシールド配線が不要であるとして設
けられていない。また、図５において、符号１０は半導
体基板である。
【００１９】図６は、レイアウト設計処理の手順を示す
フローチャートである。レイアウト設計処理では、まず
マクロ・ＨＬＢレイアウトによるフロアプランをおこな
い（ステップＳ６１）、電源配線のレイアウトをおこな
う（ステップＳ６２）。ついで、シールド配線を生成し
（ステップＳ６３）、配置、配線処理をおこなう（ステ
ップＳ６４）。
【００２０】図７は、シールド配線生成処理を自動的に
おこなう手順を示すフローチャートである。シールド配
線生成処理では、まずシールド配線を生成する領域の認
識をおこなう（ステップＳ７１）。ついで、認識された
シールド対象領域に対して、上述したように信号端子等
を避けてシールド配線を配線する（ステップＳ７２）。
ついで、配線されたシールド配線を、そのシールド配線
と同じ配線層の電源配線や電源端子に接続したり、異な
る配線層の電源配線や電源端子にコンタクト部を介して
接続することによって、シールド配線の電位を固定する
（ステップＳ７３）。
【００２１】上述した実施の形態によれば、ブラックボ
ックス１があっても、物理配線パターンの明らかな領域
内の配線とシールド配線３との間でクロストークの影響
や配線間に生じる容量を見積もることにより、ブラック
ボックス１内の配線から受けるクロストークの影響や配
線間に生じる容量を見積もらなくても、着目した配線に
ついてクロストークの影響や配線間に生じる容量を正確
に見積もることができる。また、物理配線パターンの明
らかな領域にシールド配線が設けられていない場合に
は、ブラックボックス１内にシールド配線が設けられて
いると仮定することによって、同様にクロストークの影
響や配線間に生じる容量を正確に見積もることができ
る。したがって、遅延値を正確に求めることができる。
【００２２】ここで、従来のシールド構造は、特定の配
線が同じ配線層の配線間で相互に与える影響を防ぐため
のシールド、またはマクロで使用される最上位層の不特
定多数の配線がそれよりも上位の層の配線間で相互に与
える影響を防ぐためのシールドである。それに対して、
上述した実施の形態の各シールド構造は、不特定多数の
配線がブラックボックス１内の同じ配線層の配線から受
ける影響を防ぐシールドである。
【００２３】以上において、上述した実施の形態の各シ
ールド構造は一例であり、本発明は、それらにより何ら
制限されるものではなく、適宜変更可能である。
【００２４】（付記１）半導体基板の一主面に設けられ
るシールド対象領域と、前記シールド対象領域の境界近
傍に設けられた、前記シールド対象領域の内外で信号の
授受をおこなうための外部接続端子と、前記外部接続端
子、または前記外部接続端子に前記シールド対象領域の
外部から電気的に接続される配線を避けて、前記シール
ド対象領域の境界上に配置されたシールド配線と、を具
備することを特徴とする半導体集積回路のシールド構
造。
【００２５】（付記２）半導体基板の一主面に設けられ
るシールド対象領域と、前記シールド対象領域の境界近
傍に設けられた、前記シールド対象領域の内外で信号の
授受をおこなうための外部接続端子と、前記外部接続端
子、または前記外部接続端子に前記シールド対象領域の
外部から電気的に接続される配線を避けて、前記シール
ド対象領域の境界の内側に配置されたシールド配線と、
を具備することを特徴とする半導体集積回路のシールド
構造。
【００２６】（付記３）半導体基板の一主面に設けられ
るシールド対象領域と、前記シールド対象領域の境界近
傍に設けられた、前記シールド対象領域の内外で信号の
授受をおこなうための外部接続端子と、前記外部接続端
子、または前記外部接続端子に前記シールド対象領域の
外部から電気的に接続される配線を避けて、前記シール
ド対象領域の境界の外側に配置されたシールド配線と、
を具備することを特徴とする半導体集積回路のシールド
構造。
【００２７】（付記４）半導体基板の一主面に設けられ
るシールド対象領域と、前記シールド対象領域の境界近
傍に設けられた、前記シールド対象領域の内外で信号の
授受をおこなうための外部接続端子と、前記外部接続端
子、または前記外部接続端子に前記シールド対象領域の
外部から電気的に接続される配線を避けて、前記シール
ド対象領域の境界の内側および外側に配置されたシール
ド配線と、を具備することを特徴とする半導体集積回路
のシールド構造。
【００２８】（付記５）前記シールド配線は電源に接続
されていることを特徴とする付記１〜４のいずれか一つ
に記載の半導体集積回路のシールド構造。
【００２９】（付記６）前記シールド配線は、コンタク
ト部を介して、前記シールド配線が設けられた層と異な
る層の配線または端子に電気的に接続されていることを
特徴とする付記１〜５のいずれか一つに記載の半導体集
積回路のシールド構造。
【００３０】（付記７）前記シールド対象領域は、同シ
ールド対象領域よりも上の配線層に設けられたシールド
層により覆われていることを特徴とする付記１〜６のい
ずれか一つに記載の半導体集積回路のシールド構造。
【００３１】（付記８）前記シールド対象領域は、機能
ブロックであるマクロ、または階層レイアウトでレイア
ウトされる階層ブロックであることを特徴とする付記１
〜７のいずれか一つに記載の半導体集積回路のシールド
構造。
【００３２】（付記９）半導体基板の一主面に設けられ
るマクロであって、前記マクロの境界近傍に設けられ
た、前記マクロの内外で信号の授受をおこなうための外
部接続端子と、前記外部接続端子、または前記外部接続
端子に前記マクロの外部から電気的に接続される配線を
避けて、前記マクロの境界上に配置されたシールド配線
と、を具備することを特徴とするマクロ。
【００３３】（付記１０）半導体基板の一主面に設けら
れるマクロであって、前記マクロの境界近傍に設けられ
た、前記マクロの内外で信号の授受をおこなうための外
部接続端子と、前記外部接続端子、または前記外部接続
端子に前記マクロの外部から電気的に接続される配線を
避けて、前記マクロの境界の内側に配置されたシールド
配線と、を具備することを特徴とするマクロ。
【００３４】（付記１１）半導体基板の一主面に設けら
れるマクロであって、前記マクロの境界近傍に設けられ
た、前記マクロの内外で信号の授受をおこなうための外
部接続端子と、前記外部接続端子、または前記外部接続
端子に前記マクロの外部から電気的に接続される配線を
避けて、前記マクロの境界の外側に配置されたシールド
配線と、を具備することを特徴とするマクロ。
【００３５】（付記１２）半導体基板の一主面に設けら
れるマクロであって、前記マクロの境界近傍に設けられ
た、前記マクロの内外で信号の授受をおこなうための外
部接続端子と、前記外部接続端子、または前記外部接続
端子に前記マクロの外部から電気的に接続される配線を
避けて、前記マクロの境界の内側および外側に配置され
たシールド配線と、を具備することを特徴とするマク
ロ。
【００３６】（付記１３）前記シールド配線は電源に接
続されることを特徴とする付記９〜１２のいずれか一つ
に記載のマクロ。
【００３７】（付記１４）半導体集積回路のシールド構
造を設計する設計方法であって、 シールド配線を生成
するシールド対象領域を認識する認識工程と、前記認識
工程によって認識されたシールド対象領域に対してシー
ルド配線を配線する配線工程と、前記配線工程によって
配線されたシールド配線の電位を固定する電位固定工程
と、を含んだことを特徴とする半導体集積回路のシール
ド構造の設計方法。
【００３８】
【発明の効果】本発明によれば、物理配線パターンが不
明であるブラックボックスがあっても、物理配線パター
ンの明らかな領域内の配線とシールド配線との間でクロ
ストークの影響や配線間に生じる容量を見積もることに
より、ブラックボックス内の配線から受けるクロストー
クの影響や配線間に生じる容量を見積もらなくても、着
目した配線についてクロストークの影響や配線間に生じ
る容量を正確に見積もることができる。したがって、遅
延値を正確に求めることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路のシールド構造
の第１のレイアウト例を示す平面図である。
【図２】本発明にかかる半導体集積回路のシールド構造
の第２のレイアウト例を示す平面図である。
【図３】本発明にかかる半導体集積回路のシールド構造
の第３のレイアウト例を示す平面図である。
【図４】本発明にかかる半導体集積回路のシールド構造
の第４のレイアウト例を示す平面図である。
【図５】図１〜図４に示すような平面レイアウト構造の
配線層が積層された場合の縦断面構造の一例を示す断面
図である。
【図６】本発明にかかる半導体集積回路のシールド構造
を設計するためのレイアウト設計処理の手順を示すフロ
ーチャートである。
【図７】本発明にかかる半導体集積回路のシールド構造
を設計する際のシールド配線生成処理の手順を示すフロ
ーチャートである。
【符号の説明】
１ ブラックボックス ２ マクロ等 ３，６ シールド配線 ４ 外部接続端子 ５ 配線 ７ 電源端子 ８ コンタクト部 ９ 信号端子 １０ 半導体基板
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 UU03 UU04 UU07 VV03 VV04 XX00 5F038 BH10 CA05 CA17 CD02 CD09 CD13 EZ09 EZ10 EZ20 5F064 DD25 EE12 EE17 EE22 EE26 EE43 EE46 EE47 HH06 HH09

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に設けられるシール
    ド対象領域と、 前記シールド対象領域の境界近傍に設けられた、前記シ
    ールド対象領域の内外で信号の授受をおこなうための外
    部接続端子と、 前記外部接続端子、または前記外部接続端子に前記シー
    ルド対象領域の外部から電気的に接続される配線を避け
    て、前記シールド対象領域の境界上に配置されたシール
    ド配線と、 を具備することを特徴とする半導体集積回路のシールド
    構造。
  2. 【請求項２】 半導体基板の一主面に設けられるシール
    ド対象領域と、 前記シールド対象領域の境界近傍に設けられた、前記シ
    ールド対象領域の内外で信号の授受をおこなうための外
    部接続端子と、 前記外部接続端子、または前記外部接続端子に前記シー
    ルド対象領域の外部から電気的に接続される配線を避け
    て、前記シールド対象領域の境界の内側に配置されたシ
    ールド配線と、 を具備することを特徴とする半導体集積回路のシールド
    構造。
  3. 【請求項３】 半導体基板の一主面に設けられるシール
    ド対象領域と、 前記シールド対象領域の境界近傍に設けられた、前記シ
    ールド対象領域の内外で信号の授受をおこなうための外
    部接続端子と、 前記外部接続端子、または前記外部接続端子に前記シー
    ルド対象領域の外部から電気的に接続される配線を避け
    て、前記シールド対象領域の境界の外側に配置されたシ
    ールド配線と、 を具備することを特徴とする半導体集積回路のシールド
    構造。
  4. 【請求項４】 半導体基板の一主面に設けられるシール
    ド対象領域と、 前記シールド対象領域の境界近傍に設けられた、前記シ
    ールド対象領域の内外で信号の授受をおこなうための外
    部接続端子と、 前記外部接続端子、または前記外部接続端子に前記シー
    ルド対象領域の外部から電気的に接続される配線を避け
    て、前記シールド対象領域の境界の内側および外側に配
    置されたシールド配線と、 を具備することを特徴とする半導体集積回路のシールド
    構造。
  5. 【請求項５】 前記シールド配線は電源に接続されてい
    ることを特徴とする請求項１〜４のいずれか一つに記載
    の半導体集積回路のシールド構造。
  6. 【請求項６】 前記シールド配線は、コンタクト部を介
    して、前記シールド配線が設けられた層と異なる層の配
    線または端子に電気的に接続されていることを特徴とす
    る請求項１〜５のいずれか一つに記載の半導体集積回路
    のシールド構造。
  7. 【請求項７】 前記シールド対象領域は、同シールド対
    象領域よりも上の配線層に設けられたシールド層により
    覆われていることを特徴とする請求項１〜６のいずれか
    一つに記載の半導体集積回路のシールド構造。
  8. 【請求項８】 前記シールド対象領域は、機能ブロック
    であるマクロ、または階層レイアウトでレイアウトされ
    る階層ブロックであることを特徴とする請求項１〜７の
    いずれか一つに記載の半導体集積回路のシールド構造。
JP2002075483A 2002-03-19 2002-03-19 半導体集積回路のシールド構造 Pending JP2003273231A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002075483A JP2003273231A (ja) 2002-03-19 2002-03-19 半導体集積回路のシールド構造
TW092104408A TWI222713B (en) 2002-03-19 2003-03-03 Semiconductor integrated circuit
EP03251583A EP1349212A3 (en) 2002-03-19 2003-03-14 Semiconductor integrated circuit with a shield wiring
US10/388,448 US7411277B2 (en) 2002-03-19 2003-03-17 Semiconductor integrated circuit having shield wiring
KR1020030016726A KR100880506B1 (ko) 2002-03-19 2003-03-18 반도체 집적 회로의 실드 구조
CNB031073018A CN1240124C (zh) 2002-03-19 2003-03-19 半导体集成电路
KR1020080105236A KR20080097981A (ko) 2002-03-19 2008-10-27 반도체 집적 회로의 실드 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002075483A JP2003273231A (ja) 2002-03-19 2002-03-19 半導体集積回路のシールド構造

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006276195A Division JP2007043195A (ja) 2006-10-10 2006-10-10 半導体集積回路の設計方法

Publications (2)

Publication Number Publication Date
JP2003273231A true JP2003273231A (ja) 2003-09-26
JP2003273231A5 JP2003273231A5 (ja) 2005-09-02

Family

ID=27800367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002075483A Pending JP2003273231A (ja) 2002-03-19 2002-03-19 半導体集積回路のシールド構造

Country Status (6)

Country Link
US (1) US7411277B2 (ja)
EP (1) EP1349212A3 (ja)
JP (1) JP2003273231A (ja)
KR (2) KR100880506B1 (ja)
CN (1) CN1240124C (ja)
TW (1) TWI222713B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8242541B2 (en) 2006-03-03 2012-08-14 Renesas Electronics Corporation Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704584B1 (ko) * 2005-08-22 2007-04-06 후지쯔 가부시끼가이샤 다중 배선층과 방습링을 갖는 반도체 장치
JP5061520B2 (ja) * 2006-07-18 2012-10-31 富士通セミコンダクター株式会社 半導体装置及び半導体ウェーハ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750779B2 (ja) 1988-08-12 1995-05-31 三洋電機株式会社 半導体集積回路
US5050238A (en) * 1988-07-12 1991-09-17 Sanyo Electric Co., Ltd. Shielded front end receiver circuit with IF amplifier on an IC
US5428242A (en) * 1988-11-22 1995-06-27 Seiko Epson Corporation Semiconductor devices with shielding for resistance elements
JP2864576B2 (ja) * 1988-11-22 1999-03-03 セイコーエプソン株式会社 半導体装置
JP2724193B2 (ja) * 1989-02-28 1998-03-09 株式会社東芝 半導体装置
US5185650A (en) * 1989-02-28 1993-02-09 Kabushiki Kaisha Toshiba High-speed signal transmission line path structure for semiconductor integrated circuit devices
JP3351803B2 (ja) 1991-01-11 2002-12-03 富士通株式会社 半導体集積回路装置の製造方法
JPH06318597A (ja) * 1993-05-07 1994-11-15 Nec Kyushu Ltd 半導体装置
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
JPH09232435A (ja) * 1996-02-22 1997-09-05 Oki Electric Ind Co Ltd 半導体集積回路
JP2833568B2 (ja) 1996-02-28 1998-12-09 日本電気株式会社 半導体集積回路
US6166403A (en) * 1997-11-12 2000-12-26 Lsi Logic Corporation Integrated circuit having embedded memory with electromagnetic shield
JP2003037178A (ja) * 2001-07-25 2003-02-07 Nec Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8242541B2 (en) 2006-03-03 2012-08-14 Renesas Electronics Corporation Semiconductor device
US8482038B2 (en) 2006-03-03 2013-07-09 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
KR100880506B1 (ko) 2009-01-28
KR20080097981A (ko) 2008-11-06
US20030178706A1 (en) 2003-09-25
KR20030076327A (ko) 2003-09-26
TW200305257A (en) 2003-10-16
CN1445837A (zh) 2003-10-01
CN1240124C (zh) 2006-02-01
EP1349212A2 (en) 2003-10-01
EP1349212A3 (en) 2004-01-21
TWI222713B (en) 2004-10-21
US7411277B2 (en) 2008-08-12

Similar Documents

Publication Publication Date Title
KR102163707B1 (ko) 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법
JP2003086681A (ja) 配線接続部設計方法及び半導体装置
JP2002252310A (ja) 半導体チップパッケージ
TWI463346B (zh) 用於一積體電路之後佈線電源修改
JP2005196406A (ja) 電源ノイズを抑えた半導体集積回路の設計方法
US6657910B2 (en) Semiconductor device having internal power terminals including a positive power terminal and a negative power terminal
EP0926736B1 (en) Semiconductor integrated circuit having thereon on-chip capacitors
US20120152608A1 (en) Printed circuit board with a screen
JP2003273231A (ja) 半導体集積回路のシールド構造
JP5065606B2 (ja) 半導体装置
JP2001144091A (ja) 半導体集積回路
JP4528024B2 (ja) 回路解析方法を実行させるためのプログラム
US20140175680A1 (en) Electrical characteristics of package substrates and semiconductor packages including the same
JP2010092370A (ja) 半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム
JP2007043195A (ja) 半導体集積回路の設計方法
JP4255141B2 (ja) 半導体装置
JP2004288786A (ja) 半導体装置
JP2003273231A5 (ja)
JPH03152968A (ja) 半導体集積回路
TW200529720A (en) Pad structure for improving parasitic effect
JPH09307061A (ja) 集積回路装置
JP2001203272A (ja) 半導体集積回路のレイアウト設計方法
JP2009016750A (ja) 半導体装置
JPH04369226A (ja) 半導体集積回路装置
JP3169125B2 (ja) 配線レイアウト方法、論理セルライブラリ生成装置および配線レイアウト装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050309

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060808

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061010

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070410

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070606

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071009

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20071221

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730