JP2010092370A - 半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム - Google Patents
半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム Download PDFInfo
- Publication number
- JP2010092370A JP2010092370A JP2008263199A JP2008263199A JP2010092370A JP 2010092370 A JP2010092370 A JP 2010092370A JP 2008263199 A JP2008263199 A JP 2008263199A JP 2008263199 A JP2008263199 A JP 2008263199A JP 2010092370 A JP2010092370 A JP 2010092370A
- Authority
- JP
- Japan
- Prior art keywords
- electromagnetic field
- semiconductor package
- field analysis
- model
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/10—Noise analysis or noise optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】半導体チップを搭載した半導体パッケージの電磁界解析を高精度、かつ、簡易に行う。
【解決手段】半導体チップを搭載した半導体パッケージについて第一、第二のモデル化を行い、第一、第二の電磁界解析を行う。第一、第二の電磁界解析結果を合成し、半導体パッケージの電気的特性を求める。特に、半導体チップ全体を誘電体とみなしてインダクタンス解析を行い等価回路のインダクタンス成分を求め、表面に金属薄膜を有する誘電体とみなして容量解析を行い等価回路の容量成分を求め、インダクタンス解析結果と容量解析結果を合成して、等価回路を求める。
【選択図】図5
【解決手段】半導体チップを搭載した半導体パッケージについて第一、第二のモデル化を行い、第一、第二の電磁界解析を行う。第一、第二の電磁界解析結果を合成し、半導体パッケージの電気的特性を求める。特に、半導体チップ全体を誘電体とみなしてインダクタンス解析を行い等価回路のインダクタンス成分を求め、表面に金属薄膜を有する誘電体とみなして容量解析を行い等価回路の容量成分を求め、インダクタンス解析結果と容量解析結果を合成して、等価回路を求める。
【選択図】図5
Description
本発明は、半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラムに関する。特に、半導体チップを実装した半導体パッケージの電磁界解析に関する。
半導体チップを搭載する半導体パッケージが半導体チップの特性に与える影響を調べるため、従来、半導体パッケージ自体の電気的特性や等価回路を電磁界解析により求めることが行われている。たとえば、特許文献1には、半導体パッケージには、半導体パッケージを複数の基本形状に分割し、基本形状毎に電磁界シミュレーションによりSパラメータを求め、基本形状に対応する等価回路の回路定数をSパラメータのフィッティングにより求め、最後に回路定数を合成してパッケージ全体の等価回路を決定することが記載されている。
ここで、電磁界解析の対象となる半導体パッケージの構造について説明する。図1は、金属4層基板とワイヤボンディングを用いた一般的な半導体パッケージの断面図である。半導体パッケージは、パッケージ配線基板23の上に、半導体チップ1が搭載され、半導体チップ1の表面がモールド樹脂4で覆われている。パッケージ配線基板23は、基材9を中心としてその表面と裏面に信号配線層8と電源配線層10が設けられ、さらにその表面と裏面に誘電体層14を介してグランド(GND)配線層(6、12)が設けられ4層配線のグリッド配線基板を成している。また、パッケージ配線基板23の表面と裏面はソルダレジスト(7、11)で覆われている。
半導体チップ1は、ダイアタッチ材5によりパッケージ配線基板23に固定され、半導体チップ1の表面に設けられた半導体チップパッド2からボンディングワイヤ3により半導体チップ1上の配線とパッケージ配線基板23に設けられた配線層とが電気的に接続され、さらに、パッケージ配線基板23の裏面に設けられたはんだボール13に接続されている。この図1に記載の半導体パッケージでは、パッケージ配線基板23の最も半導体チップ1に近い側の配線層がグランド(GND)配線層6であるので、グランド(GND)配線層6がシールドの役割を果たし、パッケージ配線基板23の信号配線が半導体チップ1の電気的特性に与える影響や、半導体チップ1の存在が、パッケージ配線基板23の信号配線等の電気的特性に与える影響を低減することができる。
次に、図2は、金属1層配線基板を用いた半導体パッケージの断面図である。図2の半
導体パッケージは、図1の4層配線基板を用いた半導体パッケージとは、信号配線層8、電源配線層10、グランド配線層(6、12)の代わりに信号配線、電源配線、グランド配線を1層の配線層16に配線している。また、半導体チップ1には、パッケージ基板と向かい合う面に素子や半導体チップパッド2が形成されており、フェイスダウンでパッケージ基板に実装されている。その他はおおよそ図1の半導体パッケージと同一である。
導体パッケージは、図1の4層配線基板を用いた半導体パッケージとは、信号配線層8、電源配線層10、グランド配線層(6、12)の代わりに信号配線、電源配線、グランド配線を1層の配線層16に配線している。また、半導体チップ1には、パッケージ基板と向かい合う面に素子や半導体チップパッド2が形成されており、フェイスダウンでパッケージ基板に実装されている。その他はおおよそ図1の半導体パッケージと同一である。
図3は、図2の半導体パッケージの断面図において、半導体チップ表面の断面構造を拡大して示した拡大断面図である。図3(a)は、図2の半導体パッケージ断面図の一部を示し、図3(b)は、図3(a)から半導体チップ1の素子形成面を拡大した断面図であり、図3(c)は、図3(b)から半導体チップ1のトランジスタ構造をさらに拡大した断面図である。図3(a)に図示するように半導体パッケージ全体の厚さは数mmである。半導体チップ1とパッケージ配線層16との間には、ダイアタッチ材や基材9が設けられている。ダイアタッチ材の厚さは数百μmである。また、図3(b)に図示するように半導体チップ1の拡散層17の表面には、約数μmの厚さで何層かの金属配線層19が設けられ、拡散層17と金属配線層19との間は、ビアで接続されている。なお、金属配線層19からパッケージ配線層16までの距離は、1mm以下となる場合がある。また、図3(c)に示すように拡散層17の表面には数百nmの厚さでトランジスタが形成されている。なお、図3(b)、(c)に示す半導体チップ1の表面の構造は図1でも同一である。
特開平8−51134号公報
本発明による分析は、以下のとおりである。
電磁界シミュレーションにて、半導体パッケージの配線容量及びインダクタンスを高精度に解析するためには、解析対象の構造や材料物性をより正確に解析モデルに再現することが必要である。しかし、モデルを詳細にすると解析規模、解析時間の増加や解析できない状況が発生する。また、モデルを詳細化してもほとんど精度が上がらない場合もある。
特に、電磁界シミュレーションにおいて、半導体パッケージに搭載される半導体チップの取り扱いが問題となる場合がある。半導体チップ内のシリコンは、それ自体誘電率12で導電率数十S/mの半導体であるため、導体と誘電体のどちらにも規定できない。従って、簡単には、電磁界シミュレーションに取り込むことができない。
さらに、半導体チップには、シリコン基板上にSiO2のような絶縁層やその他の金属等が複雑に組み込まれた回路が形成されている。半導体パッケージの配線容量及びインダクタンスを高精度に解析するために、これらの影響を解析モデルに再現しようとすると、構造自体や材料特性が複雑であるため、解析が出来ないという問題が生じる。
すなわち、図3を用いて説明したように、半導体パッケージの厚さが数mm程度あるのに対してトランジスタの大きさが数百nmであり約10000倍の大きさの違いがある。さらに、このような大きさの違いは、断面方向だけでは無く、平面方向でも同様な大きさの違いがある。半導体パッケージを精度よく解析するために、このような1/10000の大きさのものまでモデル化して解析することは、解析規模が膨大となり、現実的ではない。
図4は、従来考えられていた半導体パッケージの電磁界解析の手順とその課題を説明する図面である。一般的には、ステップS104において、半導体チップモデルを作成せずに、パッケージ基坂モデルのみで解析する。パッケージ基板モデルのみでは、精度が出ない場合は、ステップS109で、半導体チップ全体を一つの誘電体又は、導体であるものとして、半導体パッケージ基板モデルに取り込み電磁界シミュレーションすることが考えられる。しかし、このようなモデル化を行っても実際の半導体パッケージの電気的特性とは乖離してしまう場合がある。図2の半導体パッケージのように、半導体チップ1と、パッケージ基板の信号配線層との間にシールド層となる導電層が無い場合は、半導体チップ1の存在が、パッケージ基板の特性に影響を与える。
特に近年、高密度実装のため、半導体パッケージそのものが薄型化しており、半導体チップとパッケージ基板の配線層との距離が近くなってきており、その影響は顕著になってきている。図4の従来考えられていたステップS108やステップS114で求めたパッケージ等価回路モデルでは、実際の半導体パッケージの電気的特性とは乖離してしまう。
本発明の1つの側面による半導体パッケージの電磁界解析方法は、半導体チップを搭載した半導体パッケージに対して電磁界解析を行い前記半導体パッケージの電気的特性を求める電磁界解析方法であって、前記半導体チップに対して第一のモデル化を行い前記半導体パッケージについて第一の電磁界解析を行うステップを備える。また、前記半導体チップに対して前記第一のモデル化とは異なる第二のモデル化を行い第二の電磁界解析を行うステップを備える。さらに、前記第一の電磁界解析の結果と前記第二の電磁界解析の結果から前記半導体チップを搭載した前記半導体パッケージの電気的特性を求めるステップを備える。
また、本発明の他の側面による半導体パッケージの電磁界解析装置は、半導体パッケージの基板モデルと前記半導体パッケージに搭載する半導体チップの設計データとを入力し前記半導体チップを搭載した前記半導体パッケージの第一のモデルと第二のモデルとを生成する半導体チップ搭載半導体パッケージモデル生成部を備える。また、前記第一のモデル、第二のモデルに対してそれぞれ電磁界解析を行い第一の電磁界解析結果及び第二の電磁界解析結果を出力する電磁界解析部を備える。さらに、前記第一の電磁界解析結果と前記第二の電磁界解析結果とを合成し前記半導体チップを搭載した半導体パッケージの電気的特性を出力する電磁界解析結果合成部を備える。
本発明のさらに他の側面による半導体パッケージの電磁界解析プログラムは、コンピュータに上記半導体パッケージの電磁界解析方法を実行させる。また、本発明の別な側面による半導体パッケージの電磁界解析プログラムは、コンピュータを上記半導体パッケージの電磁界解析装置として機能させる。
本発明によれば、半導体チップに対して第一のモデル化を行い電磁界解析を行った結果と、半導体チップに対して第二のモデル化を行い電磁界解析を行った結果から、半導体チップを搭載した半導体パッケージの電気的特性を求めているので、比較的簡易に、高精度な半導体パッケージの電気的特性を求めることができる。
本発明の一実施形態による半導体パッケージの電磁界解析方法は、第一のモデル化において、半導体チップ全体を誘電体としてモデル化し、第一の電磁界解析によって半導体パッケージのインダクタンス特性を求める。また、第二のモデル化において、半導体チップを配線層が設けられた表面の全面に金属薄膜が設けられた誘電体としてモデル化し、第二の電磁界解析によって前記半導体パッケージの容量特性を求める。
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、第一の電磁界解析によって半導体パッケージのインダクタンス等価回路を求め、第二の電磁界解析によって半導体パッケージの容量等価回路を求め、半導体パッケージの電気的特性を求めるステップが半導体集積回路の等価回路を求めるステップである。すなわち、等価回路が求まれば、電気的特性も一意に求められるので、本発明において、等価回路は、電気的特性の一つの表現形式である。
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、パッケージ基板の配線層と、半導体チップの表面に設けられた配線層とが、絶縁層を介して1mm以下の距離で近接する構造の半導体パッケージを、特に対象とする。距離が短ければ、パッケージ基板の配線層の電気的特性、等価回路が、半導体チップ表面に設けられた配線層の影響を受けやすいからである。
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、絶縁層を介して近接する前記パッケージ基板の配線層(例えば、図3の16)と、半導体チップの表面に設けられた配線層(図3の19)との間には、動作時に外部より電位が与えられる導電層が存在しないパッケージを、特に対象とする。半導体チップの表面に設けられた配線層とパッケージ基板の配線層との間にシールドとなる導電層がなければ、影響を受けやすいからである。
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、ウェハーレベルチップサイズパッケージである半導体パッケージを、特に対象とする。半導体チップとパッケージ基板配線との距離が近く、パッケージ基板配線が半導体チップの影響を受けやすいからである。
また、本発明の一実施形態による半導体パッケージの電磁界解析装置は、半導体チップ搭載半導体パッケージモデル生成部が、第一のモデルとして前記半導体チップ全体を誘電体とみなすモデルを生成し、第二のモデルとして前記半導体チップの表面に配線層が設けられた面の全面に薄膜の導電体が設けられた誘電体とみなすモデルを生成する。また、電磁界解析部が、第一のモデルに対して電磁界解析を行い半導体パッケージのインダクタンス解析結果を前記第一の電磁界解析結果として出力し、第二のモデルに対して電磁界解析を行い半導体パッケージの容量解析結果を前記第二の電磁界解析結果として出力する。
本発明の一実施形態による半導体パッケージの電磁界解析装置は、電磁界解析部が、第一のモデルに対して電磁界解析を行い半導体パッケージのインダクタンス成分等価回路を第一の電磁界解析結果として出力し、第二のモデルに対して電磁界解析を行い半導体パッケージの容量成分等価回路を第二の電磁界解析結果として出力する。また、電磁界解析結果合成部は、インダクタンス成分等価回路と容量成分等価回路とを合成し、半導体パッケージの電気的特性として半導体パッケージの等価回路を出力する。以下、本発明の実施例について、図面を参照して詳細に説明する。
図5は、本発明の実施例1による電磁界解析装置の構成図である。図5の半導体パッケージ解析装置は、半導体パッケージの設計データ31を入力し、半導体パッケージの基板モデル33を出力する半導体パッケージ基板モデル生成部32を備える。この半導体パッケージ基板モデル生成部32が生成する半導体パッケージ基板モデル33は、半導体チップのモデルを含まないものであり、従来の電磁界解析で使われていた半導体パッケージ基板モデルをそのまま用いることができる。なお、基板モデル33には、配線パターン形状、基材9やソルダレジスト11等の誘電率、基板配線の抵抗率、どこがグランドや信号端子に接続されるか等の境界条件の情報が含まれる。
半導体チップ搭載半導体パッケージモデル生成部35は、半導体パッケージ基板モデル33と半導体チップ設計データ34とを入力し、半導体パッケージ基板モデル33に半導体チップのモデルを付加したインダクタンス解析モデル36と容量解析モデル37を出力する。半導体チップ設計データ34には、半導体チップのチップサイズ等の半導体チップをモデルするために必要な情報が含まれる。さらに、半導体チップ搭載半導体パッケージモデル生成部35に入力するデータとして、半導体パッケージ基板モデル33、半導体チップ設計データ以外に、ダイアタッチ材の材質や厚さ等の半導体パッケージ全体をモデル化するために必要な情報が不足している場合には、ここで入力してもよい。
次に、電磁界解析部38は、上記インダクタンス解析モデル36を入力し、インダクタンス成分等価回路39を出力する。インダクタンス成分等価回路39には、半導体パッケージにおける導体パターンの自己インダクタンス成分と、導体パターン同士の相互インダクタンス成分が含まれる。なお、インダクタンス成分等価回路39には、導体パターンの抵抗成分も含まれる。
また、電磁界解析部38は、上記容量解析モデル37を入力し、容量成分等価回路40を出力する。容量成分等価回路40には、半導体パッケージに含まれる導体パターン相互の容量成分が含まれる。
電磁界解析結果合成部41は、インダクタンス成分等価回路39と容量成分等価回路40とを入力し、半導体パッケージ等価回路モデル42を出力する。すなわち、電磁界解析結果合成部41は、インダクタンス成分の等価回路と容量成分の等価回路を合成し、半導体パッケージ全体の等価回路を生成する。
次に、図5の電磁界解析装置を用いて、半導体パッケージの等価回路を求める手順について、図6の電磁界解析方法のフローチャートを用いて説明する。まず、ステップS1で、半導体パッケージ基板モデル生成部32を用いて半導体パッケージ基板モデル33を生成する。なお、半導体パッケージ基板モデル33自体は、従来の半導体チップを含まない半導体パッケージモデルを用いた電磁界解析に用いていた基板モデルと同一であるので、半導体基板モデル自体がすでに用意されている場合は、このステップS1は省略してもよい。
次は、チップ搭載パッケージのインダクタンスモデル作成(ステップS2)及び電磁界解析(インダクタンス解析)(ステップS3)と、チップ搭載パッケージの容量モデル作成(ステップS4)及び電磁界解析(容量解析)(ステップS5)を実行する。ステップS3、S5はそれぞれステップS2、S4の後に行う必要があるが、ステップS2、S3とS4、S5はどちらを先に処理してもよい。また、ステップS2、S3とS4、S5を同時に平行して処理することも可能である。
なお、ステップS2では、半導体チップ搭載半導体パッケージモデル生成部35に半導体パッケージ基板モデル33と半導体チップ設計データ34を入力しインダクタンス解析モデル36を生成する。また、ステップS3では、電磁界解析部38にインダクタンス解析モデル36を入力しインダクタンス成分等価回路39を生成する。ステップS4では、半導体チップ搭載半導体パッケージモデル生成部35に半導体パッケージ基板モデル33と半導体チップ設計データ34を入力し容量解析モデル37を生成する。ステップS5では、電磁界解析部38に容量解析モデル37を入力し容量成分等価回路40を生成する。
ステップS3とステップS5が終わった後、最後にステップS6で、電磁界解析結果合成部41により、ステップS3で生成したインダクタンス成分等価回路39と、ステップS5で生成した容量成分等価回路40とを合成し、半導体パッケージ等価回路モデル42を得ることができる。
ここで、半導体パッケージ基板モデル33、インダクタンス解析モデル36、容量解析モデル37の違いについて、さらに詳しく説明する。図7(a)、(b)、(c)は半導体パッケージ基板モデル33、インダクタンス解析モデル36、容量解析モデル37をそれぞれ模式的に表したイメージ図である。図7では、図2の金属1層配線基板を用いるパッケージをイメージしている。図7(a)に示す半導体パッケージ基板モデル33には、半導体チップ1は含まれていない。図7(b)のインダクタンス解析モデル36では、半導体チップ1は全体が誘電体であるものとして半導体パッケージ基板モデル33に付加されている。さらに、図7(c)の容量解析モデル37では、半導体チップ1全体について、配線層が設けられた表面の全面に金属薄膜22が設けられた誘電体として、半導体パッケージ基板モデル33に付加されている。図3で説明したように、半導体集積回路チップの素子形成面には、通常、何層かの金属配線層が設けられるが、容量解析モデル37では、この金属配線層が設けられた表面の全面に金属薄膜があるものとしてモデル化する。すなわち、インダクタンス解析モデル36と容量解析モデル37では、半導体チップ全体を異なるモデルとして半導体パッケージ基板モデル33に付加している。
半導体チップ1を上記のようにみなして、別々のモデルを作成する意義について説明する。図3に示すように、半導体チップ1は、通常、シリコン等の半導体基板の表面にトランジスタが形成されている。そして、各トランジスタ間を接続させたり、信号を外部に出力させたりするためのアルミや銅等の金属配線層がトランジスタの上層部のさらに表面に形成されている。これら金属配線層の配線は、配線幅数百〜数十nmでシリコン基板全面に張り巡らされており、半導体チップ表面のほとんどが金属に覆われている状態である。このため、半導体チップ内の金属配線層は、パッケージ基板上の配線に対する容量としては、ほぼ金属プレーンのような状態に見える。よって、容量を求める場合には、図7(c)の22のような金属プレーンを半導体チップの金属配線層が設けられている面側に配置することで、半導体チップの影響を簡易的にモデル内に反映することができる。なお、半導体チップによっては、トランジスタを形成する表面とは逆の表面(裏面)に金属配線層を設ける半導体チップも存在する。このような場合は、トランジスタを形成した表面とは逆の表面(裏面)に金属プレーン(金属薄膜)が存在するものとして容量解析モデルを生成すればよい。
一方、パッケージ基板配線のインダクタンスに対して、図7(c)の22のような金属プレーン層が表面にあるものとしてモデル化して解析を行うと、金属プレーン層は低抵抗であるため、この金属プレーン層との相互インダクタンスは大きくなり、その影響を受けるパッケージ基板配線のインダクタンスは、小さく求められてしまう。しかし、実際の半導体チップ内の金属配線層は、数百〜数十nmの幅で細いため、高抵抗な導体として扱うことができる。このため、その影響を受けるパッケージ基板配線のインダクタンスは、金属プレーンの場合より大きくなり、金属プレーンが存在しない場合に近いインダクタンスとなる。よって、図7(b)のように半導体チップ上に金属プレーン層をモデル化せずに、半導体チップ全体を誘電体として扱うモデルの方が、実際の半導体チップの影響に近いモデルとなる。
なお、図7(a)の半導体パッケージ基板モデル33には、パッケージ基板の基材9とその上に形成された配線パターン(金属1層配線基板の場合には、パッケージ配線層16のみ)、ソルダレジスト、はんだボールのみが含まれる。
また、図7(b)のインダクタンス解析モデル36と図7(c)の容量解析モデル37には、図7(a)の基板モデル33に、半導体チップ1以外にさらに、ボンディングワイヤ3、ダイアタッチ材5、モールド樹脂も含めて半導体パッケージ全体をモデル化している。この半導体パッケージ全体をモデル化する際に、半導体パッケージ基板モデル33、半導体チップ設計データ34以外に、ダイアタッチ材の材質、厚さや、モールド樹脂の形状、材質(誘電率等)等のデータを、別途半導体チップ搭載半導体パッケージモデル生成部35にデータ入力してもよい。
なお、図7では、図2の金属1層配線基板を用いるパッケージを想定して説明したが、図1の金属4層基板等他の半導体パッケージにおいても、インダクタンス解析モデルでは、半導体チップ全体を誘電体とみなし、容量解析モデルでは、半導体チップの配線層を設けた表面に金属薄膜を設けた誘電体としてインダクタンス解析モデル36と容量解析モデル37を生成すればよい。
図8に実施例1により得られる半導体パッケージ等価回路モデルの一部を示す。図8の等価回路モデルでは、図7(b)、(c)のはんだボール13と半導体チップパッド2との間に、インダクタンス、抵抗、容量が単純に接続されているモデルを示す。なお、図8において、インダクタンスは自己インダクタンスのみを示し、導体パターン間の相互インダクタンスは省略されている。また、容量も図8においては、グランドに対する容量だけしか示していない。実際には、導体パターン間の相互インダクタンスや相互容量も必要に応じて等価回路に取り込むことができる。また、インダクタンス、抵抗、容量の分布も必要に応じてさらに詳細な等価回路とすることもできる。
実施例1は、あらかじめ、パッケージ基板を用意し、この上に半導体ウェハから個片に切り出した半導体チップを搭載した従来型の半導体パッケージに本発明による電磁界解析方法、解析装置を用いて解析を行う実施例であった。しかし、ウェハーレベルチップサイズパッケージ(Wafer Level Chip Size Package。以下、単にWLCSPと呼ぶ。)に本発明による電磁界解析方法、解析装置を用いて解析を行うこともできる。図9は、WLCSPの断面図である。WLCSPでは、半導体チップ1に切り出す前の多数の半導体チップがつながった状態の半導体ウェハの表面の全面にポリイミド20等の誘電体(絶縁層)を設け、その上に、さらに、パッケージ基板の配線層16を設ける。ポリイミド20等の絶縁層とパッケージ基板の配線層16を設けた後で、半導体ウェハから、半導体チップ1を、切り離し、上下を逆にして、最終的に図9に図示するようなパッケージ配線16の上にポリイミド20等の絶縁層を介して半導体チップ1を搭載し、パッケージ配線16の下にソルダレジスト11とはんだボール13を設けた半導体パッケージが完成する。
上記のようなWLCSPの場合、パッケージ基板の基材9や、ダイアタッチ材5を設ける必要がないので、半導体パッケージを薄型化することが可能である。また、半導体パッケージの平面的な大きさもほぼ、半導体チップ1のチップサイズと同一にできるので、高密度実装が可能である。
しかし、WLCSPのように高密度化が進むほど、半導体チップ1と半導体パッケージの基板配線16との距離は近くなるので、半導体パッケージの電気的特性に半導体チップの存在自体が影響を大きく与えるようになる。図9に示すように、ポリイミド20等の誘電体の厚さは約10μm程度である。図3に示すような従来型の半導体パッケージでは、ダイアタッチ材5の厚さが数百μmあったのとは、大きな違いである。このようなWLCSPに対しても本発明による電磁界解析方法、電磁界解析装置により電磁界解析を行うことができる。なお、実施例1と実施例2では、解析対象とする半導体パッケージの構造が異なるだけであり、具体的な電磁界解析方法、電磁界解析装置については、実施例1の詳細をそのまま適用することができる。すなわち、インダクタンス解析モデルでは、半導体チップ1全体を誘電体とみなし、容量解析モデルでは、半導体チップ1を配線層の表面の全面に金属薄膜があるものとしてモデル化する。
本発明による半導体パッケージの電磁界解析方法、電磁界解析装置は、スーパーコンピュータ、EWSやパーソナルコンピュータ等のコンピュータに電磁界解析プログラムをインストールすることによっても実現することができる。本発明による電磁界解析プログラムをコンピュータにインストールし、実行させることにより、コンピュータの演算処理部等に、図5の半導体パッケージ基板モデル生成部32、半導体チップ搭載半導体パッケージモデル生成部35、電磁界解析部38、電磁界解析結果合成部41等の機能を実現することができる。また、半導体パッケージ設計データ31、半導体パッケージ基板モデル33、半導体チップ設計データ34、インダクタンス解析モデル36、容量解析モデル37、インダクタンス成分等価回路39、容量成分等価回路40、半導体パッケージ等価回路モデル42はコンピュータの主記憶装置や、ハードディスク、DVD、CD、フラッシュメモリ等の光記憶装置、磁気記憶装置、光磁気記憶装置、半導体記憶装置の補助記憶装置により実現できる。また、記憶装置を遠隔地に配置し、遠隔地にあるメモリ等から入出力を行うこともできる。また、半導体チップ設計データ34等は、インタラクティブにコンピュータの端末にある画面から入力してもよい。また、アウトプットである半導体パッケージ等価回路モデルは端末の画面に表示させたり、紙に印刷したりして出力してもよい。
また、コンピュータを上記解析装置として機能させることにより、図6に記載する解析方法をそのままコンピュータに実行させることができる。なお、上記本発明によるプログラムのコンピュータへのインストールは、上記補助記憶装置を用いるか、インターネット等の有線、無線の回線を用いて、オンラインでインストールすることができる。
上記実施例1乃至3は、半導体チップを金属配線層を設けた表面に金属薄膜を設けた誘電体とみなして容量解析を行い、容量成分の等価回路を求めると共に、半導体チップ全体を誘電体とみなしてインダクタンス解析を行い、インダクタンス成分の等価回路を求め、容量成分の等価回路とインダクタンス成分の等価回路を合成することにより、半導体パッケージ全体の等価回路モデルを求める実施例であった。しかし、本発明によれば、等価回路を求めるだけでなく、電気的特性をそのまま求めることもできる。すなわち、等価回路がわかれば、入力信号等の条件を入力すれば、そのまま電気的特性を求めることができる。
また、本発明による半導体チップ全体を異なる複数のモデルとして扱い、電磁界解析を行い、その複数のモデルとして扱った電磁界解析の結果を合成することにより、より広範囲に半導体チップを搭載する半導体パッケージの電磁界解析に活用することができる。すなわち、半導体は導体でも絶縁体でもない(例えば、シリコンは誘電率12で導電率数十S/m)ので、電磁界解析での扱いが簡単には行かない。また、半導体チップには、様々な金属配線や、絶縁層が設けられることを考えて、最適な解析を行うことができる。この実施例4の解析装置の構成、動作について、図10を用いて説明する。実施例1の図5の解析装置と同一の構成は、図5と同一の符号を付し、説明は省略する。
半導体チップ搭載半導体パッケージモデル生成部51は、半導体パッケージ基板モデル33と半導体チップ設計データ34とを入力し、第一の解析モデル52と、第二の解析モデル53を出力する。この第一の解析モデル52と、第二の解析モデル53は、半導体チップの構造と、最終的に求めようとする半導体パッケージ電気的特性58によって決めることができる。
電磁界解析部38の構成そのものは、実施例1の電磁界解析部38と同一であるが、解析モデルが異なれば、解析結果は異なるものとなる。実施例4では、第一の解析モデル52に基づいて、電磁界解析を行い、第一の解析結果55が得られ、第二の解析モデル53に基づく電磁界解析により、第二の解析結果56を得ることができる。最後に、第一の解析結果55と第二の解析結果56とを電磁界解析結果合成部57により合成し、半導体パッケージ電気的特性58が得られる。
実施例4の電磁界解析装置を用いて解析を行う手順を図11のフローチャートに示す。半導体チップに対して第一のモデル化を行い(ステップS12)、第一の電磁界解析を行い(ステップS13)、第二のモデル化を行い(ステップS14)、第二の電磁界解析を行う(ステップS15)。最後に第一の電磁解析の結果と第二の電磁解析の結果を合成し、半導体チップを搭載した半導体パッケージの電気的特性を求める(ステップS16)。上記の手順により、様々な構造の半導体チップに対する様々な電気的特性を求めることができる。
なお、図10、図11で使用した半導体チップのモデルは、第一の解析モデル、第二の解析モデルの2通りのモデル化を行ったが、モデルの数は2に限定されるわけではない。もっと何通りかのモデル化を行ったほうが、解析の精度が上がる場合には、モデル化の数を増やすこともできる。なお、本発明における複数のモデル化は半導体チップ全体を何通りかにモデル化するのであって、半導体チップ自体を複数の領域に分けてモデル化することはここでいうモデル化の数を増やすことには含まれない。
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1:半導体チップ
2:半導体チップパッド
3:ボンディングワイヤ
4:モールド樹脂
5:ダイアタッチ材
6:パッケージ配線層(GND配線)
7:ソルダレジスト
8:パッケージ配線層(信号配線)
9:基材
10:パッケージ配線層(電源配線)
ll:ソルダレジスト
12:パッケージ配線層(GND配線)
13:はんだボール
14:誘電体層
15:ボンドフィンガー
16:パッケージ配線層(信号、電源、GND配線)
17:半導体チップの拡散層
18:ビア
19:半導体チップの金属配線層
20:ポリイミド
21:ゲート電極
22:金属薄膜(容量解析モデル)
23:パッケージ配線基板
31:半導体パッケージ設計データ
32:半導体パッケージ基板モデル生成部
33:半導体パッケージ基板モデル
34:半導体チップ設計データ
35、51:半導体チップ搭載半導体パッケージモデル生成部
36:インダクタンス解析モデル
37:容量解析モデル
38、54:電磁界解析部
39:インダクタンス成分等価回路(インダクタンス解析結果)
40:容量成分等価回路(容量解析結果)
41、57:電磁界解析結果合成部
42:半導体パッケージ等価回路モデル
52:第一の解析モデル
53:第二の解析モデル
55:第一の解析結果
56:第二の解析結果
58:半導体パッケージ電気的特性
2:半導体チップパッド
3:ボンディングワイヤ
4:モールド樹脂
5:ダイアタッチ材
6:パッケージ配線層(GND配線)
7:ソルダレジスト
8:パッケージ配線層(信号配線)
9:基材
10:パッケージ配線層(電源配線)
ll:ソルダレジスト
12:パッケージ配線層(GND配線)
13:はんだボール
14:誘電体層
15:ボンドフィンガー
16:パッケージ配線層(信号、電源、GND配線)
17:半導体チップの拡散層
18:ビア
19:半導体チップの金属配線層
20:ポリイミド
21:ゲート電極
22:金属薄膜(容量解析モデル)
23:パッケージ配線基板
31:半導体パッケージ設計データ
32:半導体パッケージ基板モデル生成部
33:半導体パッケージ基板モデル
34:半導体チップ設計データ
35、51:半導体チップ搭載半導体パッケージモデル生成部
36:インダクタンス解析モデル
37:容量解析モデル
38、54:電磁界解析部
39:インダクタンス成分等価回路(インダクタンス解析結果)
40:容量成分等価回路(容量解析結果)
41、57:電磁界解析結果合成部
42:半導体パッケージ等価回路モデル
52:第一の解析モデル
53:第二の解析モデル
55:第一の解析結果
56:第二の解析結果
58:半導体パッケージ電気的特性
Claims (12)
- 半導体チップを搭載した半導体パッケージに対して電磁界解析を行い前記半導体パッケージの電気的特性を求める電磁界解析方法であって、
前記半導体チップに対して第一のモデル化を行い、前記半導体パッケージについて第一の電磁界解析を行うステップと、
前記半導体チップに対して前記第一のモデル化とは異なる第二のモデル化を行い第二の電磁界解析を行うステップと、
前記第一の電磁界解析の結果と前記第二の電磁界解析の結果から、前記半導体チップを搭載した前記半導体パッケージの電気的特性を求めるステップと、
を有する半導体パッケージの電磁界解析方法。 - 前記第一のモデル化において、半導体チップ全体を誘電体としてモデル化し、前記第一の電磁界解析によって前記半導体パッケージのインダクタンス特性を求め、
前記第二のモデル化において、前記半導体チップを配線層が設けられた表面の全面に金属薄膜が設けられた誘電体としてモデル化し、前記第二の電磁界解析によって前記半導体パッケージの容量特性を求める
請求項1記載の半導体パッケージの電磁界解析方法。 - 前記第一の電磁界解析によって前記半導体パッケージのインダクタンス等価回路を求め、
前記第二の電磁界解析によって前記半導体パッケージの容量等価回路を求め、
前記半導体パッケージの電気的特性を求めるステップが、前記半導体パッケージの等価回路を求めるステップである請求項2記載の半導体パッケージの電磁界解析方法。 - 前記半導体パッケージは、パッケージ基板の配線層と、前記半導体チップの表面に設けられた配線層とが、絶縁層を介して1mm以下の距離で近接する構造の半導体パッケージである請求項2又は3記載の半導体パッケージの電磁界解析方法。
- 前記絶縁層を介して近接する前記パッケージ基板の配線層と、前記半導体チップの表面に設けられた配線層との間には、動作時に外部より電位が与えられる導電層が存在しないパッケージである請求項2乃至4いずれか1項記載の半導体パッケージの電磁界解析方法。
- 前記第二の電磁界解析によって前記半導体パッケージの抵抗等価回路をさらに求める請求項3記載の半導体パッケージの電磁界解析方法。
- 前記半導体パッケージは、ウェハーレベルチップサイズパッケージである請求項1乃至6いずれか1項記載の半導体パッケージの電磁界解析方法。
- 半導体パッケージの基板モデルと、前記半導体パッケージに搭載する半導体チップの設計データと、を入力し、前記半導体チップを搭載した前記半導体パッケージの第一のモデルと、第二のモデルとを生成する半導体チップ搭載半導体パッケージモデル生成部と、
前記第一のモデル、第二のモデルに対してそれぞれ電磁界解析を行い第一の電磁界解析結果及び第二の電磁界解析結果を出力する電磁界解析部と、
前記第一の電磁界解析結果と前記第二の電磁界解析結果とを合成し、前記半導体チップを搭載した半導体パッケージの電気的特性を出力する電磁界解析結果合成部と、
を有する半導体パッケージの電磁界解析装置。 - 前記半導体チップ搭載半導体パッケージモデル生成部は、前記第一のモデルとして前記半導体チップ全体を誘電体とみなすモデルを生成し、前記第二のモデルとして前記半導体チップの表面に配線層が設けられた面の全面に薄膜の導電体が設けられた誘電体とみなすモデルを生成し、
前記電磁界解析部は、前記第一のモデルに対して電磁界解析を行い、前記半導体パッケージのインダクタンス解析結果を前記第一の電磁界解析結果として出力し、前記第二のモデルに対して電磁界解析を行い、前記半導体パッケージの容量解析結果を前記第二の電磁界解析結果として出力する請求項8記載の半導体パッケージの電磁界解析装置。 - 前記電磁界解析部は、前記第一のモデルに対して電磁界解析を行い、前記半導体パッケージのインダクタンス成分等価回路を前記第一の電磁界解析結果として出力し、前記第二のモデルに対して電磁界解析を行い、前記半導体パッケージの容量成分等価回路を前記第二の電磁界解析結果として出力し、
前記電磁界解析結果合成部は、前記インダクタンス成分等価回路と前記容量成分等価回路とを合成し、前記半導体パッケージの電気的特性として半導体パッケージの等価回路を出力する請求項8又は9記載の半導体パッケージの電磁界解析装置。 - コンピュータに請求項1乃至7いずれか1項記載の半導体パッケージの電磁界解析方法を実行させるプログラム。
- コンピュータを請求項8乃至10いずれか1項記載の半導体パッケージの電磁界解析装置として機能させるプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008263199A JP2010092370A (ja) | 2008-10-09 | 2008-10-09 | 半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム |
US12/574,980 US20100095257A1 (en) | 2008-10-09 | 2009-10-07 | Electromagnetic field analysis of semiconductor package with semiconductor chip mounted thereon |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008263199A JP2010092370A (ja) | 2008-10-09 | 2008-10-09 | 半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010092370A true JP2010092370A (ja) | 2010-04-22 |
Family
ID=42100038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008263199A Pending JP2010092370A (ja) | 2008-10-09 | 2008-10-09 | 半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100095257A1 (ja) |
JP (1) | JP2010092370A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014026463A (ja) * | 2012-07-26 | 2014-02-06 | Fujitsu Semiconductor Ltd | 電気特性抽出方法及び装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170017744A1 (en) * | 2015-07-15 | 2017-01-19 | E-System Design, Inc. | Modeling of Power Distribution Networks for Path Finding |
US10900930B2 (en) | 2016-07-15 | 2021-01-26 | United States Of America As Represented By The Administrator Of Nasa | Method for phonon assisted creation and annihilation of subsurface electric dipoles |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005157801A (ja) * | 2003-11-26 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路の電源ノイズ解析方法 |
JP2007249533A (ja) * | 2006-03-15 | 2007-09-27 | Fujitsu Ltd | クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置 |
JP2008047005A (ja) * | 2006-08-21 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 電子部品解析システムとこれを用いた電子部品の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6774641B2 (en) * | 2001-06-20 | 2004-08-10 | Nec Corporation | Printed circuit board design support apparatus, method, and program |
-
2008
- 2008-10-09 JP JP2008263199A patent/JP2010092370A/ja active Pending
-
2009
- 2009-10-07 US US12/574,980 patent/US20100095257A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005157801A (ja) * | 2003-11-26 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路の電源ノイズ解析方法 |
JP2007249533A (ja) * | 2006-03-15 | 2007-09-27 | Fujitsu Ltd | クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置 |
JP2008047005A (ja) * | 2006-08-21 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 電子部品解析システムとこれを用いた電子部品の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014026463A (ja) * | 2012-07-26 | 2014-02-06 | Fujitsu Semiconductor Ltd | 電気特性抽出方法及び装置 |
Also Published As
Publication number | Publication date |
---|---|
US20100095257A1 (en) | 2010-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7842948B2 (en) | Flip chip semiconductor die internal signal access system and method | |
TWI713621B (zh) | 具有可變的重分佈層厚度之半導體封裝體 | |
US9595496B2 (en) | Integrated device package comprising silicon bridge in an encapsulation layer | |
RU2504863C2 (ru) | Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их | |
JP5470510B2 (ja) | 埋め込まれた導電性ポストを備える半導体パッケージ | |
US9299631B2 (en) | Stack-type semiconductor package | |
TWI552236B (zh) | 具有應力塗佈層之積體電路系統及其製造方法 | |
US9679873B2 (en) | Low profile integrated circuit (IC) package comprising a plurality of dies | |
KR100396900B1 (ko) | 반도체 집적 회로의 배선 캐패시턴스 추출 방법 및 이를기록한 기록 매체 | |
US20150061143A1 (en) | Ultra fine pitch and spacing interconnects for substrate | |
JP5151571B2 (ja) | 電子回路基板の電源雑音解析装置とプログラム | |
JP2011065377A (ja) | 寄生素子の抽出システムと抽出方法 | |
JP2006253187A (ja) | 電源解析方法および電源解析を実行するプログラム | |
US11545464B2 (en) | Diode for use in testing semiconductor packages | |
JP2010092370A (ja) | 半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラム | |
CN110008490B (zh) | 用于双重区域分割的系统和方法 | |
TW201906039A (zh) | 測試介面板組件 | |
US11158570B2 (en) | Semiconductor devices having electrostatic discharge layouts for reduced capacitance | |
KR20190092399A (ko) | 웨이퍼-레벨 액티브 다이 및 외부 다이 마운트를 갖는 반도체 패키지 | |
JP4528024B2 (ja) | 回路解析方法を実行させるためのプログラム | |
JP2011146706A (ja) | 半導体チップの実装基板及びそれを有する半導体パッケージ | |
US9991196B2 (en) | Printed circuit board and method of fabricating an element | |
US8296689B1 (en) | Customizing metal pattern density in die-stacking applications | |
TW200529720A (en) | Pad structure for improving parasitic effect | |
US20240258242A1 (en) | Semiconductor package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110803 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130924 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140304 |