TWI713621B - 具有可變的重分佈層厚度之半導體封裝體 - Google Patents

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克勞斯 J. 倫格魯伯
史文 亞伯斯
克里斯坦 G. 吉瑟勒
格奧爾格 賽德曼
伯納德 韋德哈斯
湯瑪斯 華格納
馬克 迪特斯
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Abstract

在此說明具有可變的重分佈層厚度之半導體封裝體。在一例子中，一半導體封裝體包括在一介電層上之一重分佈層，且該重分佈層包括具有一第一厚度之多個第一傳導跡線及具有一第二厚度之多個第二傳導跡線。該第一厚度可與該第二厚度不同，例如，該第一厚度可小於該第二厚度。

Description

具有可變的重分佈層厚度之半導體封裝體
技術領域
本發明之實施例係在半導體封裝體且，特別是具有可變的重分佈層厚度之半導體封裝體的領域中。
背景
半導體封裝體被用來保護一積體電路(IC)晶片或晶粒，且亦為該晶粒提供與例如一印刷電路板(PCB)之外電路連接的一電氣介表面。隨著更小電子裝置之需求不斷增加，半導體封裝體被設計成更為緊密且必須支持更大之電路密度。半導體封裝體通常包括一封裝體晶圓，且該封裝體晶圓具有一傳導及介電層之堆疊體以使一電信號由該封裝體晶圓之一側(一IC側)傳送至一相對側(一PCB側)。例如，如嵌式晶圓級球柵陣列(eWLB)之晶圓級封裝體包括一或多個圖案化重分佈層(RDL)以提供由在一積體電路上之緊密間距晶圓墊至在一PCB上之對應寬鬆間距接觸墊的一扇出。對在該圖案之相同實體層內的所有傳導跡線而言，該圖案化RDL通常具有一單一厚度。該圖案化RDL之這固定厚度架構表現為該RDL之傳導跡線之規則 圖案的一單一最小間隔或最小間距。
依據本發明之一實施例，係特地提出一種半導體封裝體，其包含一介電層，其具有一前表面及與該前表面相對之一背表面，其中一或多個孔由該前表面延伸至該背表面；及一重分佈層，其在該背表面上，其中該重分佈層包括具有一第一厚度之複數個第一傳導跡線及具有一第二厚度之複數個第二傳導跡線，且其中該第一厚度與該第二厚度不同。
100:半導體封裝體
102:晶圓層
104:積體電路
106:模製化合物
108:前表面
110:介電層
112:重分佈層
114:背表面
116:通孔
118:焊料球
202:第一距離
204:第一端
206:第二距離
208:第二端
210:孔
212:第一傳導跡線
214:第二傳導跡線
216:第一間距
218:第二間距
220:焊料墊
222:墊間隙
224:第一規則圖案
226:第二規則圖案
302,304,306,308,310,502,504,506,508:操作
402:底表面
404:晶片墊
406:介電緩衝
408:孔壁
410:金屬晶種層
412:第一子層
414:圖案化鍍敷抗蝕劑
416:第一區域
420:圖案化保護抗蝕劑
422:第一子區域
424:第二子區域
426,604:第一厚度
428,612:第二厚度
602:傳導圖案
606:另一厚度
608:第一區段
610:第二區段
702:第二介電層
704:第二重分佈層
800:電腦系統(電子系統)
810:積體電路
811:後續積體電路
812:處理器
813:雙處理器
814:通訊電路
815:雙通訊電路
816,817:晶粒上記憶體
820:系統匯流排
830:電壓源
840:外部記憶體
842:主記憶體
844:硬碟
846:可移除媒體
848:嵌式記憶體
850:顯示裝置
860:音訊輸出
870:輸入裝置
圖1顯示依據一實施例之具有一介電層及一重分佈層之一半導體封裝體的截表面圖。
圖2顯示依據一實施例之具有不同厚度及間距之傳導跡線的一重分佈層的取自圖1之線A-A之自上而下圖。
圖3顯示依據一實施例之製造具有不同厚度或間距之傳導跡線的一重分佈層的一方法。
圖4A至4I顯示依據一實施例之製造具有不同厚度或間距之傳導跡線的一重分佈層的一方法之操作。
圖5顯示依據一實施例之製造具有不同厚度或間距之傳導跡線的一重分佈層的一方法。
圖6A至6G顯示依據一實施例之製造具有不同厚度或間距之傳導跡線的一重分佈層的一方法之操作。
圖7顯示依據一實施例之一半導體封裝體的 截表面圖，該半導體封裝體具有多個介電層及具有可變厚度之多個重分佈層的一堆疊體。
圖8係依據一實施例之一電腦系統的示意圖。
實施例之說明
在此說明具有可變的重分佈層(RDL)厚度或間距之半導體封裝體。在以下說明中，提出例如封裝及互連架構等之許多特定細節以便徹底了解本發明之實施例。所屬技術領域中具有通常知識者可了解的是本發明之實施例可在沒有這些特定細節之情形下實施。在其他情形中，例如特定半導體製程等之習知特徵未詳細說明以便不必要地模糊本發明之實施例。此外，應了解的是在圖中所示之各種實施例係說明圖且不一定依比例繪製。
該圖案之一相同實體層內的所有傳導跡線均具有一單一厚度的現存圖案化RDL亦具有該圖案化RDL中之傳導跡線之規則圖案的一單一最小間隔/間距。由於必須選擇最小厚度來配合在該RDL中之最大電流，這固定架構只是一次佳解決方案。例如，在一半導體封裝體中之一積體電路的某些銷可能是電力銷，而該等電力銷需要比用於I/O信號之該積體電路的其他銷高的電流。即使用以傳送該等I/O信號之傳導跡線不必與用以傳送電力之傳導跡線一樣厚，但現存圖案化RDL之固定架構需要兩種傳導跡線均具有相同較大厚度。此外，該較大厚度需要在該 等傳導跡線間之一較大最小間隔/間距，這會限制在扇出區域(或如一扇入區域之其他區域)中之跡線密度。
在一態樣中，一半導體封裝體包括具有可變厚度之多種傳導跡線的一RDL。即，在該RDL之相同實體層內的傳導跡線可形成為具有匹配用於各信號之一對應電流的不同厚度。因此，在該RDL中之某些傳導跡線，例如用於傳送較低電流信號之跡線，可形成為比在該RDL中之其他傳導跡線，例如用以傳送較高電流信號之跡線薄。因此，在該等較薄傳導跡線間之一間距亦會小於在該等較厚傳導跡線間之一間距以便，例如，在一嵌式晶圓級球柵陣列(eWLB)之一扇出區域(或如一扇入區域之其他區域)中產生一更密集之規則圖案。
請參閱圖1，依據一實施例顯示具有一介電層及一重分佈層之一半導體封裝體的截表面圖。一半導體封裝體100可包括具有多個傳導及介電層之一晶圓層102。半導體封裝體100可為具有例如一矽晶粒之一積體電路104的一eWLB，該積體電路104與一模製化合物106結合以形成一人造晶圓，且該人造晶圓可安裝在晶圓層102上。更詳而言之，積體電路104可安裝在晶圓層102之一介電層110的一前表面108上，且積體電路104之晶片墊(未圖示)可與安裝在介電層110之一背表面114上的一重分佈層112互連。例如，該等晶片墊可與延伸穿過在介電層110中之多個孔的一或多個通孔116電性地連接。通孔116可電性地連接在介電層110之一第一側上的晶片墊及 在介電層110之一第二、相對側上的重分佈層112。
半導體封裝體100之晶圓層102可包括多個介電層110及多個重分佈層112之一堆疊體。在一實施例中，重分佈層112提供一扇出以封閉在一對應印刷電路板(PCB)上由緊密間距之晶圓墊至寬鬆間距接觸墊的一間隙。因此，多個重分佈層112可藉由通孔116互連以便在晶圓層102之積體電路側與晶圓層102之一相對PCB側間傳送電信號。因此，該等電信號可在晶圓層102之積體電路側上的積體電路104之晶片墊與在晶圓層102之PCB側上的一或多個焊料球118間傳送。焊料球118可用來實體地且電性地連接半導體封裝體100及對應PCB。如以下所述，一或多個重分佈層112可包括具有不同厚度及/或間距之多個傳導跡線。因此，該等傳導跡線可分別匹配藉由該等跡線傳送之電信號。
請參閱圖2，依據一實施例顯示具有不同厚度及間距之傳導跡線之一重分佈層的取自圖1之線A-A的自上而下圖。重分佈層112可為晶圓層102之任一傳導層。更詳而言之，重分佈層112可為在介電層110之一與積體電路104相對側的一第一重分佈層，在介電層110之一與積體電路104相對側的一第二重分佈層，或在介電層110與焊料球118間之任一其他重分佈層。如圖所示，重分佈層112可包括在一eWLB之一扇出區域內(或在該eWLB之另一區域，如一扇入區域中)的多個傳導跡線。因為在該等傳導跡線之各第一端204間的一第一距離202小於該等傳導 跡線之各第二端208間的一第二距離206，這是明顯的。該等傳導跡線可由在重分佈層112前方在介電層中之各孔210的第一端204延伸至在重分佈層112後方在一第二介電層中之對應孔210的各第二端208。該等孔210可延伸在各介電層之相對側間，例如，多個孔210可由介電層110之前表面108延伸至背表面114。因此，在孔210內之通孔116可垂直地傳送電信號通過晶圓層102，且傳導跡線可水平地傳送電信號通過晶圓層102。
在一實施例中，重分佈層112係在介電層110之背表面114上，且包括多個第一傳導跡線212及多個第二傳導跡線214。該等傳導跡線可共用一相同平表面，例如，介電層110之背表面114，或可設置在二相鄰介電層間之一相同層中。此外，如下所述，該等傳導跡線可在一相同物理製程中一起成長。因此，第一傳導跡線212及第二傳導跡線214可在半導體封裝體100之一相同實體層中，即，在重分佈層112中。
第一傳導跡線212可包括一第一厚度，且第二傳導跡線214可包括一第二厚度。該等傳導跡線之厚度可深入頁表面。即，該厚度可為垂直通過該等傳導跡線在重分佈層112前方之介電層110與在重分佈層112後方之一第二介電層間的一距離。在一實施例中，第一傳導跡線212之第一厚度與第二傳導跡線214之第二厚度不同。例如，該第一厚度可小於該第二厚度。
依據用以製造重分佈層112之加工技術，一 規則圖案之傳導跡線的一間距可與該等傳導跡線之厚度成正比。即，一規則圖案之較薄傳導跡線可具有比一規則圖案之較厚傳導跡線小的間距。傳導跡線之一間距可定義為包括一傳導跡線之一寬度及在該傳導跡線與一相鄰傳導跡線間之空間的一距離。例如，第一傳導跡線212係顯示為具有一第一間距216，且第二傳導跡線214係顯示為具有一第二間距218(圖2)。相反地，呈一規則圖案之傳導跡線的間隔可定義為在相鄰傳導跡線之相鄰邊緣間的一距離。因此，傳導跡線之一間距包括該等傳導跡線之一間隔。
一規則圖案之傳導跡線表示互相平行延伸之傳導跡線的一設計法則。例如，如圖2所示，重分佈層112可包括在介電層110之背表面114上的一對焊料墊220。焊料墊220可與用以連接半導體封裝體100及一對應PCB之對應焊料球118垂直地對齊。在一eWLB之一扇出區域內，傳導跡線需要避開焊料墊220，且因此，傳導跡線可布線通過在該對焊料墊220間之一墊間隙222。舉例而言，墊間隙222可為小於200微米，例如，160微米之一距離。因此，第一傳導跡線212可以具有第一間距216之一第一規則圖案224延伸通過墊間隙222。類似地，第二傳導跡線214可以具有第二間距218之一第二規則圖案226延伸通過一對對應焊料墊220之另一墊間隙。以第一規則圖案224延伸在背表面114上之第一傳導跡線212的第一間距216可小於以第二規則圖案226延伸在背表面 114上之第二傳導跡線214的第二間距218。即，該等傳導跡線之各間距可與該等傳導跡線之各厚度成正比。若第一規則圖案224可具有比第二規則圖案226小之一間距，比第二傳導跡線214多之第一傳導跡線212可布線通過墊間隙222。例如，只有不超過二第二傳導跡線214可布線通過墊間隙222，且該等第二傳導跡線214具有代表具有固定厚度之重分佈層的一間距。相反地，三或三以上第一傳導跡線212可布線通過墊間隙222，且該等第一傳導跡線212具有對應於匹配較低電流信號之一跡線厚度的一微小間距。
具有可變的RDL之半導體封裝體可因此包括多個跡線，且該等跡線刻意地包括與在該RDL中之多個其他跡線不同的厚度及/或間距。所屬技術領域中具有通常知識者可了解的是依據半導體加工公差，RDL跡線之厚度本質上會產生某些變化。例如，在使用習知加工技術形成之一RDL內，若製程(如沈積製程)本質上包括製造公差，即使製造商需要厚度相同，所有跡線之一厚度亦會變化5%。但是，在一實施例中，在一RDL內之傳導跡線包括明顯地互相不同之厚度(由於在此所述之實施例的刻意設計)。在此，該用語「明顯地」表示在用以形成該RDL之製程的一般公差範圍以外的一厚度差，因此表示該差係刻意造成而非目前技術之一不可避免的結果。例如，具有三或三以上傳導跡線之一RDL可包括在該RDL內具有與在該RDL中之其他跡線之一跡線厚度明顯地不同(較大或 較小)的二或二以上跡線。舉例而言，該等二或二以上傳導跡線之厚度可具有與其他傳導跡線之厚度至少15%不同的一厚度。例如，在第一組傳導跡線與第二組傳導跡線之厚度間的差可大於該組最薄RDL跡線之20%。
舉例而言，已實施之一模擬顯示當焊料墊220分散在具有一400微米間距之一規則柵圖案中，且該等焊料墊220各包括240微米之一直徑時，墊間隙222寬度係160微米。在此情形中，當該等第二傳導跡線214係具有30微米之間隔(在相鄰傳導跡線間之距離)的標準重分佈層線時，只有2第二傳導跡線214可布線通過墊間隙222。相反地，當第一傳導跡線212具有匹配較低電流信號之厚度時，可使用在第一傳導跡線212間之5微米的一間距，使15第一傳導跡線212可布線通過墊間隙222。
如以下進一步所述，傳導跡線之各厚度可使用在一相同實體層內增加一或多個子層之方法來形成。一流程可為，例如，使用一或多個光刻操作。例如，在一實施例中，一第一金屬子層可藉由一第一金屬沈積操作，例如，使用物理蒸氣沈積、鍍敷等形成。該等第一傳導跡線212可只包括具有最薄子層厚度之第一子層，例如重分佈層112之一金屬晶種子層。該金屬晶種子層可具有對應於較低電流信號之一厚度。可剝離用以形成該第一金屬晶種子層之一抗蝕劑，並可用另一保護層塗布該等第一傳導跡線212以防止在該等薄跡線上進一步金屬沈積。在施加該另一保護層後，可實施另一金屬沈積操作以便在某些區域 中之該第一金屬子層上施加另一，例如一第二子層。具有該等第一與第二金屬子層之一組合厚度的部份可對應於重分佈層112之第二傳導跡線214。因此，第二傳導跡線214可比第一傳導跡線212厚。剝離及施加另外之抗蝕劑可與另外之金屬沈積操作結合以便繼續形成另外之子層來實現具有不同厚度及間距之傳導跡線。以下說明形成具有可變厚度及/或間距之一重分佈層112的方法的多個實施例。
請參閱圖3，依據一實施例顯示製造具有不同厚度或間距之傳導跡線的一重分佈層的一方法。該方法可使用用於薄/細間距傳導跡線之一金屬晶種子層及用於較厚/標準間距傳導跡線之一金屬鍍敷子層來製造具有多個厚度及多個間距之一重分佈層112。以下將參照圖4A至4I說明圖3所示之方法的操作。
請參閱圖4A，顯示具有積體電路104之一人造晶圓的截表面圖。積體電路104包括分散在底表面402上之多個晶片墊404。晶片墊404可為矽。此外，晶片墊404可被一介電緩衝406分開。介電緩衝406可，例如，包括一氮化矽材料或另一習知介電材料。或者，圖4A之第二觀點可為晶圓層102之一第一重分佈層的一第二觀點。例如，圖4A所示之晶片墊404可另為一接觸層，該接觸層由銅或鋁形成且被包括氮化矽、聚醯亞胺或其他介電材料之介電緩衝406互相分開。因此，圖4A所示之圖可更廣義地說明為具有多個傳導部分之一基板，且半導體封裝體100 之介電層110及重分佈層112可形成在該基板上。
請參閱圖4B，介電層110可在晶片墊404上沈積及圖案化。例如，介電層110可如在一eWLB流程中地在一旋塗製程中形成。在介電層110中可形成多個孔。即，可移除如聚醯亞胺之介電層材料以便透過多個孔暴露晶片墊404。因此，一孔壁408可延伸環繞一通過介電層110之孔洞以形成由晶片墊404延伸至介電層110上方之一空間的一孔。
請參閱圖4C，一金屬晶種層410可沈積在介電層110上。例如，金屬晶種層410可藉由在介電層110上濺鍍銅及/或一或多個其他金屬來形成。在一實施例中，金屬晶種層410包括鈦、鎢、鎳或銅材料中之一或多個材料以便為金屬晶種層410提供黏著、障壁、導體、或保護特性。
金屬晶種層410可覆蓋介電層110之背表面114、孔壁408、及晶片墊404之一頂表面。因此，金屬晶種層410可提供由晶片墊404延伸至介電層110之背表面114的一傳導通孔116。更詳而言之，金屬晶種層410可提供重分佈層112之一第一子層。因此，通孔116可電性地連接晶片墊404及在介電層110上之重分佈層112。
請參閱圖3，在操作302中，可在形成在介電層110之背表面114上的金屬晶種層410上沈積一圖案化鍍敷抗蝕劑。如圖4D所示，可在形成在介電層110之背表面114上的金屬晶種層410上施加一圖案化鍍敷抗蝕劑 414。圖案化鍍敷抗蝕劑414可鍍敷成一圖案以便在一後續電化學鍍敷製程中選擇地沈積。例如，金屬晶種層410之一第一區域416可透過在圖案化鍍敷抗蝕劑414中之多個孔暴露。相反地，金屬晶種層410之一第二區域可定義為被圖案化鍍敷抗蝕劑414覆蓋的金屬晶種層410之一部份。因此，圖案化鍍敷抗蝕劑414可在該等非覆蓋區域上(在金屬晶種層410之第一區域416上)，而非在該等覆蓋區域上(非在金屬晶種層410之第二區域上)選擇地鍍敷。
請參閱圖3，在操作304中，可在金屬晶種層410之第一區域416上形成多個傳導跡線。如圖4E所示，可藉由電化學鍍敷填充圖案化鍍敷抗蝕劑414之開口窗以形成多個傳導跡線。例如，可藉由銅鍍敷填充在第一區域416上方之空間(圖4D)以形成多個第二傳導跡線214。如上所述，第二傳導跡線214可代表具有可變跡線厚度之重分佈層112的一較厚傳導跡線。例如，在金屬晶種層410之第一區域416上的第二傳導跡線214可具有代表在固定架構重分佈層中之傳導跡線的一厚度。
請再參閱圖3，在操作306中，可由金屬晶種層410之第二區域移除圖案化鍍敷抗蝕劑414。如圖4F所示，可剝離以暴露金屬晶種層410之第二區域。即，先前定義為在圖案化鍍敷抗蝕劑414下方之一區域的該第二區域此時可定義為未在重分佈層112中形成第二傳導跡線214之一第一子層412的金屬晶種層410之一區域。
請再參閱圖3，在操作308中，可在第二區 域之一第一子區域422上沈積一圖案化保護抗蝕劑。如圖4G所示，可以類似於圖案化鍍敷抗蝕劑414之一方式施加一圖案化保護抗蝕劑420，以保護金屬晶種層410之某些區域同時暴露金屬晶種層410之其他區域。即，圖案化保護抗蝕劑420可覆蓋金屬晶種層410之第二區域的一第一子區域422。相反地，圖案化保護抗蝕劑420可暴露金屬晶種層410之第二區域之一第二子區域424。更詳而言之，圖案化保護抗蝕劑420可圖案化以保護在一後續蝕刻操作後需要保持完整之金屬晶種層410的一區域(第一子區域422)，同時不保護需要被後續蝕刻操作移除之金屬晶種層410的一區域(第二子區域424)。
請再參閱圖3，在操作310中，由第二區域之第二子區域424移除金屬晶種層410以形成多個傳導跡線。如圖4H所示，可由金屬晶種層410之第二區域及第一區域下方414的暴露部分蝕刻去除金屬晶種層410。該等暴露部分包括第二區域之第二子區域424、及環繞第二傳導跡線214之金屬晶種層410之第一區域414中的金屬晶種層410之某些部分。因此，在蝕刻去除金屬晶種層410後，可形成第二傳導跡線214之第二規則圖案226。
請參閱圖4I，可由第一子區域422剝離圖案化保護抗蝕劑420以暴露下方之金屬晶種層410。藉此，該下方之金屬晶種層410可形成多個傳導跡線。例如，在移除圖案化保護抗蝕劑420時保持完整之金屬晶種層410可提供第一傳導跡線212之第一規則圖案224。如上所 述，第一傳導跡線212可包括與第二傳導跡線214之厚度不同的一厚度。更詳而言之，第一傳導跡線212可具有一第一厚度426，而該第一厚度426等於形成重分佈層112之一第一子層412的金屬晶種層410之厚度，且第二傳導跡線214可具有一第二厚度428，而該第二厚度428等於形成重分佈層112之一第一子層412的金屬晶種層410(第一厚度426)及在以上參照圖4E說明之鍍敷操作時形成之重分佈層112的一第二子層的組合厚度。
如上所述，第一傳導跡線212之第一規則圖案224可與第二傳導跡線214之第二規則圖案226不同。即，第一規則圖案224可具有比第二規則圖案226小之間距。由於可在形成第一傳導跡線212時使用之較薄圖案化保護抗蝕劑420，可部分地產生該較小間距。由於在背表面114上方的圖案化保護抗蝕劑420之一高度可小於用以形成第二傳導跡線214的圖案化鍍敷抗蝕劑414之一高度，在第一傳導跡線212間之一間隔亦可小於在第二傳導跡線214間之一間隔。
所屬技術領域中具有通常知識者可了解圖4A至4I所示之方法的其他修改例及延伸例。例如，在由金屬晶種層410之第二區域移除圖案化鍍敷抗蝕劑414後，可在欲成為第一傳導跡線212之區域中在金屬晶種層410上方形成另一子層。例如，可在第二傳導跡線214上沈積另一圖案化保護抗蝕劑以保護第二傳導跡線214，同時形成該另一子層。因此，第一傳導跡線212最後可具有 在第二傳導跡線214之厚度(第二厚度428)與金屬晶種層410(第一厚度426)間之一中間厚度。
在上述方法之另一修改例中，第二傳導跡線214可在該另一子層形成在第一傳導跡線212上時未受保護。即，該另一子層可在剝離圖案化鍍敷抗蝕劑414後，形成在第一傳導跡線212及第二傳導跡線214上。因此，該另一子層可增加第一傳導跡線212及第二傳導跡線214之厚度。因此，可了解的是上述製造具有不同厚度或間距之傳導跡線的一重分佈層112的方法可被視為是說明用而非限制。
請參閱圖5，依據一實施例顯示製造具有不同厚度或間距之傳導跡線的一重分佈層的一方法。該方法可使用一二操作鍍敷方法來製造具有多個厚度及多個間距的一重分佈層112，以形成用於薄/細間距傳導跡線之一第一子層及用於較厚/標準間距傳導跡線的在該第一子層上方之一第二子層。以下將參照圖6A至6G說明圖5所示之方法的操作。
請參閱圖5，在操作502中，可在形成在介電層110之背表面114上的金屬晶種層410上沈積一圖案化鍍敷抗蝕劑。如圖6A所示，可在類似於圖4A至4C所示之操作的順序加工後，提供一半導體結構。即，該半導體結構可包括在如積體電路104之一基底基板上方且在介電層110上的金屬晶種層410。可以類似於上述方式之一方式沈積圖案化鍍敷抗蝕劑414使得一金屬晶種層410之一 第一區域透過圖案化鍍敷抗蝕劑414暴露，且金屬晶種層410之一第二區域被圖案化鍍敷抗蝕劑414覆蓋。
請再參閱圖5，在操作504中，可在金屬晶種層410之第一區域上形成一傳導圖案602。如圖6B所示，如銅之金屬可鍍敷在圖案化鍍敷抗蝕劑414間之暴露區域內以形成傳導圖案602。在金屬晶種層410之第一區域上的傳導圖案602可鍍敷成具有一第一厚度604。第一厚度604可包括金屬晶種層410之一厚度及形成在圖案化鍍敷抗蝕劑414間之暴露區域內的鍍敷厚度。
請參閱圖6C，可由該半導體結構剝離圖案化鍍敷抗蝕劑414。因此，具有第一厚度604之傳導圖案602的某些部份可被比第一厚度604薄之金屬晶種層410的某些部份分開。
請再參閱圖5，在操作506中，可在傳導圖案602之一第一部份上沈積一圖案化保護抗蝕劑420。如圖6D所示，圖案化保護抗蝕劑420可覆蓋傳導圖案602之一表表面區域的一部分(一第一部份)且可未覆蓋傳導圖案602之表表面區域的另一部分(一第二部份)。因此，傳導圖案602之第二部份可透過圖案化保護抗蝕劑420暴露。類似地，在傳導圖案602間之金屬晶種層410的某些部份可被圖案化保護抗蝕劑420覆蓋，同時金屬晶種層410之其他部份可未被圖案化保護抗蝕劑420覆蓋。
請再參閱圖5，在操作508中，可在透過圖案化保護抗蝕劑420暴露之傳導圖案602的第二部份上形 成傳導圖案602之另一厚度606。如圖6E所示，可在該等暴露區域上實施一電化學鍍敷製程以便在重分佈層112之第一厚度604上方產生重分佈層112之另一厚度606。因此，該方法使一第二子層(圖6B之鍍敷操作)可形成在一第一子層(金屬晶種層410)上且使一第三子層(圖6E之鍍敷操作)可形成在該第二子層上，產生具有各種厚度之各種區域的傳導圖案602。
請參閱圖6F，可由該半導體結構剝離圖案化鍍敷抗蝕劑420，留下傳導圖案602之一或多個第一區段608及一或多個第二區段610。各第一區段608可具有第一厚度604，且該第一厚度604等於金屬晶種層410之厚度及在該第一鍍敷操作時附加在傳導圖案602上之鍍敷厚度。各第二區段610可具有一第二厚度612，且該第二厚度612包括第一厚度604及在該第二鍍敷操作時附加在傳導圖案602上之另一厚度606。因此，傳導圖案602可包括在具有第一厚度604之多個第一區段608，且該等第一區段608形成在具有第二厚度612之多個第二區段610形成前。
請參閱圖6G，可移除在第一區段608與第二區段610間之金屬晶種層410。更詳而言之，相較於對應於第二傳導跡線214之第二區段610，第一區段608可對應於具有一較小厚度及/或間距之第一傳導跡線212。因此，可製造具有包括不同厚度及/或間距之傳導跡線的一重分佈層112。
請參閱圖7，依據一實施例顯示一半導體封裝體之截表面圖，該半導體封裝體具有多個介電層及具有可變厚度之多個重分佈層的一堆疊體。如圖所示，具有可變傳導跡線厚度之多個重分佈層可堆疊在晶圓層102內。例如，可在具有上述可變架構之重分佈層112上沈積一第二介電層702。重分佈層112可如上所述地在介電層110上。此外，第二介電層702可包括類似於介電層110之孔的一或多個孔，以便讓通孔互連在第二介電層702之一第一側的重分佈層112及在第二介電層702之一第二側的一第二重分佈層704。即，重分佈層112之傳導跡線可由在介電層110中之各孔延伸至在第二介電層702中之各孔，且在第二介電層702中之孔可由重分佈層112之傳導跡線延伸至第二重分佈層704之傳導跡線。在一實施例中，各堆疊重分佈層112之傳導跡線可具有對應厚度。即，在重分佈層112中具有一較薄/較小間距架構之傳導跡線可電性地連接在第二重分佈層704中具有一較薄/較小間距架構之傳導跡線。類似地，在重分佈層112中具有一較厚/較大間距架構之傳導跡線可電性地連接在第二重分佈層704中具有一較厚/較大間距架構之傳導跡線。因此，在各堆疊重分佈層112中之傳導跡線可匹配一相同對應電流信號。
圖8係依據一實施例之一電腦系統的示意圖。如圖所示之電腦系統800(亦稱為電子系統800)可依據在這揭示中提出之多個揭露實施例及其等效物中之任 一實施例及其等效物，實施具有不同厚度或圖案之傳導跡線的一重分佈層。該電腦系統800可為如一筆記型電腦之一行動裝置。該電腦系統800可為如一無線智慧型手機之一行動裝置。該電腦系統800可為一桌上型電腦。該電腦系統800可為一手持式閱讀器。該電腦系統800可為一伺服器系統。該電腦系統800可為一超級電腦或高效能運算系統。
在一實施例中，電子系統800係一電腦系統，該電腦系統包括用以電性地耦合該電子系統800之各種組件的一系統匯流排802。依據各種實施例，該系統匯流排802係一單一匯流排或多個匯流排之任何組合。該電子系統800包括提供電力至該積體電路810之一電壓源830。在某些實施例中，該電壓源830透過該系統匯流排820供應電流至該積體電路810。
依據一實施例，該積體電路810電性地耦合該系統匯流排820且包括任何電路或多個電路之組合。在一實施例中，該積體電路810包括可為任一種處理器812。在此使用之處理器812可表示任一種電路，例如，但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器、或另一處理器。在一實施例中，該處理器812包括或耦合在此所述之具有不同厚度或間距之傳導跡線的一重分佈層。在一實施例中，可在該處理器之記憶體快取中找到SRAM實施例。在該積體電路810中可包括之其他種類的電路係一定製電路或一特殊應用積體電路 (ASIC)，例如用於如行動電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電及類似電子系統之無線裝置中的一通訊電路814，或用於伺服器之一通訊電路。在一實施例中，該積體電路810包括如靜態隨機存取記憶體(SRAM)之晶粒上記憶體816。在一實施例中，該積體電路810包括如嵌式動態隨機存取記憶體(eDRAM)之嵌式晶粒上記憶體816。
在一實施例中，該積體電路810係利用一後續積體電路811實施。可使用之實施例包括一雙處理器813及一雙通訊電路815以及如SRAM之晶粒上記憶體817。在一實施例中，該雙積體電路811包括如eDRAM之嵌式晶粒上記憶體817。
在一實施例中，該電子系統800亦可包括一外部記憶體840，而該外部記憶體840又可包括適合特定應用之一或多個記憶體元件，例如呈一RAM形式之一主記憶體842、一或多個硬碟844、及/或處理例如磁碟片、光碟(CD)、數位可變磁碟(DVD)、快閃記憶體驅動元件、及所屬技術領域中習知之其他可移除媒體的可移除媒體846的一或多個驅動器。依據一實施例，該外部記憶體840亦可為如在一晶粒堆疊體中之第一晶粒的嵌式記憶體848。
在一實施例中，該電子系統800亦包括一顯示裝置850及一音訊輸出860。在一實施例中，該電子系統800包括如一控制器之輸入裝置870，該輸入裝置870 可為一鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或將資訊輸入該電子系統800中的任何其他輸入裝置。在一實施例中，一輸入裝置870係一攝影機。在一實施例中，一輸入裝置870係一數位錄音機。在一實施例中，一輸入裝置870係一攝影機及一數位錄音機。
如在此所示，該積體電路810可以多個不同實施例來實施，包括依據在多個揭露實施例及其等效物中之任一實施例及其等效物的具有不同厚度或間距之傳導跡線的一重分佈層的一封裝體基板、一電子系統、一電腦系統、製造一積體電路之一或多個方法、及製造包括一封裝體基板之一電子總成的一或多個方法，且該封裝體基板具有依據在此於各種實施例中提出之多個揭露實施例及其技術公認等效物中之任一實施例及其等效物的具有不同厚度或間距之傳導跡線的一重分佈層。依據具有有不同厚度或間距之傳導跡線之一重分佈層的多個揭露封裝體基板實施例及其等效物，該等元件、材料、幾何形狀、尺寸、及操作之順序全部都可改變以配合特定I/O耦合要求，包括埋入一處理器安裝基板中之一微電子晶粒的陣列接點數、陣列接點組態。可包括一基礎基板，如圖8之虛線所示。亦可包括多個被動裝置，亦如圖8所示。
以上說明了具有可變的重分佈層厚度或間距之半導體封裝體的實施例。可了解的是所述結構及方法可被用來達成增加跡線布線效率以外之優點。例如，一可變的重分佈層厚度可讓一產品之某些部份均具有厚傳導 跡線且一產品之其他部份均具有薄傳導跡線。在一實施例中，該產品可包括均受益於匹配其個別電流要求之傳導跡線的一特定RF區域及一特定邏輯區域。在此情形中，上述方法可用以在該特定RF區域中形成各具有一第一厚度之傳導跡線同時保護該特定邏輯區域，及接著在該特定邏輯區域中形成各具有一第二厚度之傳導跡線同時保護該特定RF區域。因此，在重分佈層內具有不同厚度之傳導跡線可在相同實體層內互相相鄰或互相分開。因此，上述實施例可被視為是說明用而非限制。
在一實施例中，一種半導體封裝體包括一介電層，該介電層具有一前表面及與該前表面相對之一背表面。一或多個孔由該前表面延伸至該背表面。該半導體封裝體更包括在該背表面上之一重分佈層。該重分佈層包括具有一第一厚度之多個第一傳導跡線及具有一第二厚度之多個第二傳導跡線。該第一厚度與該第二厚度不同。
在一實施例中，該第一厚度小於該第二厚度。
在一實施例中，該等第一傳導跡線以具有一第一間距之一第一規則圖案延伸在該背表面上。該等第二傳導跡線以具有一第二間距之一第二規則圖案延伸在該背表面上。該第一間距小於該第二間距。
在一實施例中，該等第一傳導跡線包括具有該第一厚度之一第一子層。該等第二傳導跡線包括在該第一子層上之一第二子層。
在一實施例中，該等傳導跡線由在該介電層中之各孔的各第一端延伸至各第二端。在各第一端間之一第一距離小於在各第二端間之一第二距離。
在一實施例中，該半導體封裝體更包括在該重分佈層上之一第二介電層。該第二介電層包括一或多個孔。該等傳導跡線由在該介電層中之各孔延伸至在該第二介電層中之各孔。
在一實施例中，該半導體封裝體更包括在該第二介電層上之一第二重分佈層。在該第二介電層中之該等孔由該重分佈層延伸至該第二重分佈層。
在一實施例中，該半導體封裝體更包括在該介電層之背表面上的一對焊料墊。該墊間隙分開該對焊料墊。三或三以上第一傳導跡線延伸穿過在該對焊料墊間之墊間隙。
在一實施例中，在該第一厚度與該第二厚度間之差係該第一厚度之至少15%。
在一實施例中，該半導體封裝體更包括在該前表面上之一積體電路。該積體電路包括多個晶片墊。該半導體封裝體更包括多個通孔，該等通孔延伸穿過在該介電層中之該等孔且電性地連接該等晶片墊及該重分佈層。
在一實施例中，一種方法包括在一金屬晶種層上沈積一圖案化鍍敷抗蝕劑，且該金屬晶種層形成在一介電層之一背表面上。該金屬晶種層之第一區域係透過該圖案化鍍敷抗蝕劑暴露。該圖案化鍍敷抗蝕劑覆蓋該金屬 晶種層之一第二區域。該方法更包括在該第一區域上形成具有一第一厚度之多個第一傳導跡線。該方法更包括由該第二區域之一第一子區域移除該金屬晶種層以便在該第二區域上形成具有一第二厚度之多個第二傳導跡線，其中該第一厚度與該第二厚度不同。
在一實施例中，該方法更包括在由該第二區域之該第一子區域移除該金屬晶種層前，在該第二區域之一第二子區域上施加一圖案化保護抗蝕劑以形成該等多個第二傳導跡線。
在一實施例中，該方法更包括由該第二區域移除該圖案化鍍敷抗蝕劑。該方法更包括在該等第二傳導跡線上形成另一子層。
在一實施例中，該方法更包括在該等第二傳導跡線上形成該另一子層前，在該等第一傳導跡線上沈積一圖案化保護抗蝕劑。
在一實施例中，該方法更包括與在該等第二傳導跡線上形成該另一子層同時地在該等第一傳導跡線上形成該另一子層。
在一實施例中，該等第一傳導跡線係以具有一第一間距之一第一規則圖案形成。該等第二傳導跡線係以具有一第二間距之一第二規則圖案形成，且其中該第一間距小於該第二間距。
在一實施例中，一種製造具有不同厚度之傳導跡線的一重分佈層的方法包括在一金屬晶種層上沈積 一圖案化鍍敷抗蝕劑，且該金屬晶種層形成在一介電層之一背表面上。該金屬晶種層之一第一區域係透過該圖案化鍍敷抗蝕劑暴露。該圖案化鍍敷抗蝕劑覆蓋該金屬晶種層之一第二區域。該方法更包括在該第一區域上形成一第一厚度之一傳導圖案。該方法更包括在該傳導圖案之一第一部份上沈積一圖案化保護抗蝕劑。該傳導圖案之一第二部份係透過該圖案化保護抗蝕劑暴露。該方法更包括在該第二部份上形成該傳導圖案之另一厚度使得該傳導圖案包括在該第一部份中具有該第一厚度之多個第一區段及在該第二部份中具有一第二厚度之多個第二區段。該第二厚度包括該第一厚度及該另一厚度。
在一實施例中，該方法更包括移除在該傳導圖案之第一區段與第二區段間的金屬晶種層。
在一實施例中，該等第一區段係以具有一第一間距之一第一規則圖案形成。該等第二區段係以具有一第二間距之一第二規則圖案形成。該第一間距小於該第二間距。
在一實施例中，該傳導圖案之該等區段由在該介電層中之各孔的各第一端延伸至各第二端。在各第一端間之一第一距離小於在各第二端間之一第二距離。
100:半導體封裝體
102:晶圓層
104:積體電路
106:模製化合物
108:前表面
110:介電層
112:重分佈層
114:背表面
116:通孔
118:焊料球

Claims (20)

  1. 一種半導體封裝體，其包含：一積體電路晶粒，其封裝在一模製化合物中，該積體電路晶粒具有與該模製化合物之一表面共平面的一暴露表面；一介電層，其具有一前表面及與該前表面相對之一背表面，其中一或多個孔由該前表面延伸至該背表面，其中該介電層之該前表面係在該積體電路晶粒的共平面之該暴露表面上且在該模製化合物之該表面上；及一重分佈層，其在該背表面上，其中該重分佈層包括複數個第一傳導跡線，該等複數個第一傳導跡線與彼此緊鄰且具有一第一厚度及一第一間距，且其中該重分佈層包括複數個第二傳導跡線，該等複數個第二傳導跡線與彼此緊鄰且具有一第二厚度及一第二間距，且其中該第一厚度係與該第二厚度不同且兩種厚度均在垂直於該積體電路晶粒之該暴露表面的一相同方向上被測量，並且其中該第一間距係與該第二間距不同。
  2. 如請求項1之半導體封裝體，其中該第一厚度小於該第二厚度，且其中該第一間距係小於該第二間距。
  3. 如請求項2之半導體封裝體，其中該等第一傳導跡線以具有該第一間距之一第一規則圖案延伸在該背表面之上，其中該等第二傳導跡線以具有該第二間距之一第二規則圖案延伸在該背表面之上。
  4. 如請求項3之半導體封裝體，其中該等第一傳導跡線包括具有該第一厚度之一第一子層，且其中該等第二傳導跡線包括在該第一子層上之一第二子層。
  5. 如請求項2之半導體封裝體，其中該等複數個第一傳導跡線由在該介電層中之各孔的各第一端延伸至各第二端，且其中在該等各第一端間之一第一距離小於在該等各第二端間之一第二距離。
  6. 如請求項5之半導體封裝體，更包含在該重分佈層上之一第二介電層，其中該第二介電層包括一或多個孔，且其中該等複數個第一傳導跡線由在該介電層中之各孔延伸至在該第二介電層中之各孔。
  7. 如請求項6之半導體封裝體，更包含在該第二介電層上之一第二重分佈層，其中在該第二介電層中之該等孔由該重分佈層延伸至該第二重分佈層。
  8. 如請求項3之半導體封裝體，更包含在該介電層之該背表面上的一對焊料墊，其中一墊間隙分開該對焊料墊，且其中三或三個以上第一傳導跡線延伸穿過在該對焊料墊間之該墊間隙。
  9. 如請求項8之半導體封裝體，其中在該第一厚度與該第二厚度間之差係該第一厚度之至少15%。
  10. 如請求項1之半導體封裝體，其中該積體電路晶粒包括複數個晶片墊；且該半導體封裝體進一步包含複數個通孔，其延伸穿過在該介電層中之該等孔且電氣地連接該等晶片墊及該重 分佈層。
  11. 一種用於製造半導體封裝體之方法，其包含：在一金屬晶種層上沈積一圖案化鍍敷抗蝕劑，且該金屬晶種層被形成在一介電層之一背表面上，其中該金屬晶種層之第一區域通過該圖案化鍍敷抗蝕劑而被暴露，且其中該圖案化鍍敷抗蝕劑覆蓋該金屬晶種層之一第二區域；在該第一區域上形成複數個第一傳導跡線，該等複數個第一傳導跡線與彼此緊鄰且具有一第一厚度及一第一間距；及由該第二區域之一第一子區域移除該金屬晶種層以便在該第二區域上形成複數個第二傳導跡線，該等複數個第二傳導跡線與彼此緊鄰且具有一第二厚度及一第二間距，其中該第一厚度係與該第二厚度不同，並且其中該第一間距係與該第二間距不同。
  12. 如請求項11之方法，更包含：在由該第二區域之該第一子區域移除該金屬晶種層前，在該第二區域之一第二子區域上施加一圖案化保護抗蝕劑以形成該等複數個第二傳導跡線。
  13. 如請求項11之方法，更包含：由該第二區域移除該圖案化鍍敷抗蝕劑；及在該等第二傳導跡線上形成一額外的子層。
  14. 如請求項13之方法，更包含：在該等第二傳導跡線上形成該額外的子層前，在該等第一傳導跡線上 沈積一圖案化保護抗蝕劑。
  15. 如請求項13之方法，更包含：與在該等第二傳導跡線上形成該額外的子層同時地在該等第一傳導跡線上形成該額外的子層。
  16. 如請求項11之方法，其中該等第一傳導跡線係以具有一第一間距之一第一規則圖案形成，其中該等第二傳導跡線係以具有一第二間距之一第二規則圖案形成，且其中該第一間距小於該第二間距。
  17. 一種用於製造半導體封裝體之方法，其包含：在一金屬晶種層上沈積一圖案化鍍敷抗蝕劑，且該金屬晶種層形成在一介電層之一背表面上，其中該金屬晶種層之一第一區域通過該圖案化鍍敷抗蝕劑而被暴露，且其中該圖案化鍍敷抗蝕劑覆蓋該金屬晶種層之一第二區域；在該第一區域上形成一傳導圖案之一第一厚度；在該傳導圖案之一第一部份上沈積一圖案化保護抗蝕劑，其中該傳導圖案之一第二部份通過該圖案化保護抗蝕劑而被暴露；及在該第二部份上形成該傳導圖案之一額外的厚度使得該傳導圖案包括在該第一部份中具有該第一厚度之複數個第一區段及在該第二部份中具有一第二厚度之複數個第二區段，其中該第二厚度包括該第一厚度及該額外的厚度。
  18. 如請求項17之方法，更包含以下步驟：移 除在該傳導圖案之該等第一區段與該等第二區段間的該金屬晶種層。
  19. 如請求項18之方法，其中該等第一區段係以具有一第一間距之一第一規則圖案形成，其中該等第二區段係以具有一第二間距之一第二規則圖案形成，且其中該第一間距小於該第二間距。
  20. 如請求項19之方法，其中該傳導圖案之該等區段由在該介電層中之各孔的各第一端延伸至各第二端，且其中在該等各第一端間之一第一距離小於在該等各第二端間之一第二距離。
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