JPWO2015001662A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

半導体素子に近い下層配線によって第１接続配線２１０を形成し、半導体素子から遠い上層配線によって第２接続配線２２０を形成する。そして、シリコン基板１００を貫通して、第１接続配線２１０に達する第１開口部および第２接続配線２２０に達する第２開口部をシリコン基板１００の裏面から形成した後、第１開口部および第２開口部のそれぞれの内部に第１シリコン貫通電極２３０および第２シリコン貫通電極２４０を形成する。これにより、第１接続配線２１０に接続する信号伝搬用の第１シリコン貫通電極２３０と、第２接続配線２２０に接続するクロック供給用および電源供給用の第２シリコン貫通電極２４０を形成することができるので、低い寄生抵抗と大きな許容電流とを満たした半導体装置を実現することができる。

Description

本発明は、シリコン貫通電極（Through Silicon Via）を具備する半導体装置およびその製造方法に関する。
近年、半導体装置の実装技術において、シリコン貫通電極が使用されている。
例えば特開２００７−５２００５１号公報（特許文献１）には、基板に形成された穴の側壁にシード層が形成され、導電層でコーティングされ、内部の残りの空間に導電性材料または非導電性充てん材料が導入された導電性ビアが記載されている。
また、特開２００７−０１２８５４号公報（特許文献２）には、第１の配線パターン、および貫通ビアと外部接続端子とを電気的に接続する第２の配線パターンを設けた半導体チップが記載されている。
特開２００７−５２００５１号公報 特開２００７−０１２８５４号公報
半導体装置におけるシリコン貫通電極の主な役割は、信号伝搬、クロック供給、および電源供給である。信号は半導体素子間で直接やりとりを行うため、信号伝搬用のシリコン貫通電極の接続配線としては、半導体素子に近い層の配線（以下、下層配線と言う）を使うことが好ましい。一方、クロックおよび電源は比較的広い範囲に損失無く供給する必要があるため、クロック供給用および電源供給用のシリコン貫通電極の接続配線としては、配線抵抗を低くできる半導体素子から遠い層の配線（以下、上層配線と言う）を使うことが好ましい。
しかしながら、前記特許文献１、２に記載されたシリコン貫通電極の形成方法では、上層配線に接続するシリコン貫通電極と、下層配線に接続するシリコン貫通電極を形成することができない。
そこで、本発明は、上層配線に接続するシリコン貫通電極と、下層配線に接続するシリコン貫通電極を形成することにより、低い寄生抵抗と大きな許容電流とを満たした半導体装置を提供する。
上記課題を解決するために、本発明は、まず、基板の主面上に、下層配線からなる第１接続配線を形成し、上層配線からなる第２接続配線を形成する。そして、基板を貫通して、第１接続配線に達する第１開口部および第２接続配線に達する第２開口部を基板の裏面から形成した後、第１開口部および第２開口部のそれぞれの内部に、第１接続配線に接続する第１シリコン貫通電極および第２接続配線に接続する第２シリコン貫通電極を形成する。
本発明によれば、上層配線に接続するシリコン貫通電極と、下層配線に接続するシリコン貫通電極を形成することにより、低い寄生抵抗と大きな許容電流とを満たした半導体装置を提供することができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
実施例１による半導体装置の製造工程を説明する要部断面図である。 図１に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図２に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図３に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図４に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図５に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 図６に続く、半導体装置の製造工程中の図１と同じ箇所の要部断面図である。 実施例２による半導体装置の製造工程を説明する要部断面図である。 図８に続く、半導体装置の製造工程中の図８と同じ箇所の要部断面図である。 図９に続く、半導体装置の製造工程中の図８と同じ箇所の要部断面図である。 図１０に続く、半導体装置の製造工程中の図８と同じ箇所の要部断面図である。 図１１に続く、半導体装置の製造工程中の図８と同じ箇所の要部断面図である。 図１２に続く、半導体装置の製造工程中の図８と同じ箇所の要部断面図である。 図１３に続く、半導体装置の製造工程中の図８と同じ箇所の要部断面図である。 実施例２による下層配線（第１接続配線）および第１シリコン貫通電極の一部を拡大して示す要部断面図である。 実施例２による下層配線（第１接続配線）および第１シリコン貫通電極の一部を拡大して示す要部平面図である。 実施例２による第１シリコン貫通電極を含むケルビン抵抗の貫通確率分布を示すグラフ図である。 実施例２による第１シリコン貫通電極と第１接続配線との接続部分を示す走査型電子顕微鏡写真である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
＜従来技術によるシリコン貫通電極の説明＞
まず、実施例１によるシリコン貫通電極について説明する前に、従来技術によるシリコン貫通電極について説明する。
シリコン貫通電極は、信号の伝搬以外にも、半導体装置全体にクロックおよび電源を供給するという役割を持つ。そのため、半導体装置に形成された接続配線とシリコン貫通電極とを接続させて、シリコン貫通電極から供給された電力を半導体装置全体に分配させる必要がある。
例えば前記特許文献１では、シリコン基板に形成した開口部に金属膜を充填してシリコン貫通電極を形成した後、シリコン貫通電極に接続する接続配線を形成する製造工程が記載されている。また、前記特許文献２では、半導体基板の表面側に多層配線構造体により第１の配線パターンおよび第２の配線パターンを同時に形成した後、半導体基板の裏面側から、半導体基板のみを貫通する貫通孔を形成し、その後、貫通孔に金属膜を充填して、第２の配線パターンに接続する貫通ビアを形成する製造工程が記載されている。
ところで、前述したように、信号は半導体素子間で直接やりとりを行うため、信号伝搬用のシリコン貫通電極の接続配線としては下層配線を使うことが好ましい。一方、クロックおよび電源は比較的広い範囲に損失無く供給する必要があるため、クロック供給用および電源供給用のシリコン貫通電極の接続配線としては上層配線を使うことが好ましい。しかしながら、例えば前記特許文献１，２に記載された製造工程では、接続配線は同一の配線層に限定されてしまう。
下層配線のみを接続配線として使用した場合は、接続配線と上層配線とを複数の配線層および接続孔を介してつなぐ必要があるため、寄生抵抗が高くなり、消費電力が増大する。また、１つのシリコン貫通電極で許容できる電流密度は制限されるため、シリコン貫通電極の本数を増やす必要がある。
一方、上層配線のみを接続配線として使用した場合は、接続配線と半導体素子とを接続するためには、一旦、シリコン貫通電極を接続配線までつないだ後、多層配線を経由して半導体素子までつなぐ必要がある。このため、本来、他の用途で利用可能な多層配線の形成領域が、接続配線との接続に使用される多層配線で占有されて、他の用途で利用可能な配線資源が減少し、チップサイズの増大または配線層数の増大が生じる。原理的には、互いに長さの異なるシリコン貫通電極毎に、例えば前記実施特許文献２に記載された手法に基づいて、シリコン貫通電極を形成することは可能であるが、製造コストが大幅に増大して、実用には適しない。
＜半導体装置に備わるシリコン貫通電極の構造およびその製造方法＞
実施例１による半導体装置は、同一チップ内の上層配線および下層配線にそれぞれ直接接続されたシリコン貫通電極を通して、チップ外に電気的な接続を取り出し可能な半導体装置である。
実施例１による半導体装置の製造方法を図１〜図７を参照しながら工程順に説明する。図１〜図７は、半導体装置の製造方法を示す要部断面図である。
まず、図１に示すように、シリコン基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１００の主面上に、例えば酸化シリコンからなるデバイス保護絶縁膜３００を形成する。続いて、スパッタリング法、リソグラフィ法、エッチング法、およびＣＶＤ（Chemical Vapor Deposition）法等を用いて、金属配線２００，２０１，２０２，２０３と、第１接続配線２１０と、第２接続配線２２０と、配線層間絶縁膜３１０とを形成する。
ここで、金属配線２００と第１接続配線２１０は同一の配線層（単層）で形成され、金属配線２０２，２０３と第２接続配線２２０は同一の配線層（単層）で形成される。第２接続配線２２０は、平面視において、例えば一辺が１０μｍの四角形の領域に形成される。
また、金属配線２００，２０１，２０２，２０３、第１接続配線２１０、および第２接続配線２２０は、例えば銅（Ｃｕ）を主成分とし、配線層間絶縁膜３１０は、例えば酸化シリコンおよび有機基含有酸化シリコンを主たる構成材料としている。銅（Ｃｕ）はアルミニウム（Ａｌ）よりも抵抗率が低いことから配線遅延を低減する手段として有効である。また、シリコン基板１００は、いわゆる前工程が完了した基板であり、その主面の所定の領域には半導体素子およびそれらを接続する配線等からなる集積回路が形成されている。
なお、図１には、シリコン基板１００の主面上に形成された多層配線の一部のみを示し、半導体素子および説明に直接関係しない配線等の図示は省略している。また、実施例１では、第１接続配線２１０の底面と第２接続配線２２０の底面との間の距離Ｈを、例えば２．０μｍとした。
次に、図２に示すように、固定基板１３０上に接着剤３４０を形成した後、接着剤３４０を介して、固定基板１３０とシリコン基板１００の主面側に形成された配線層間絶縁膜３１０とを貼り付ける。その後、バックグラインド法またはドライポリッシュ法等を用いてシリコン基板１００の裏面（主面と反対側の面）を研削して、シリコン基板１００の厚さを５０μｍまで薄くする。ここでは、固定基板１３０として、例えば酸化シリコンを主成分とするものを用い、接着剤３４０として、例えば紫外線照射により剥離可能なものを用いた。
次に、図３に示すように、シリコン基板１００の裏面にリソグラフィ法を用いて、レジストマスクを形成した後、ドライエッチング法を用いて、シリコン基板１００の一部をエッチングして、デバイス保護絶縁膜３００が露出するように第１貫通孔４００および第２貫通孔４１０を形成する。その後、レジストマスクを除去する。ここで、第１貫通孔４００は第１接続配線２１０の上方に、第２貫通孔４１０は第２接続配線２２０の上方に位置するようにレイアウトしている。また、リソグラフィ法では、シリコン基板１００の主面側に形成したパターンとの位置合わせが可能である赤外線アライメントを行っている。
なお、ここでは、シリコン基板１００の裏面に直接レジストマスクを形成したが、シリコン基板１００の裏面に窒化シリコン膜または酸化シリコン膜等の絶縁材料を形成した後に、レジストマスクを形成してもよい。
次に、図４に示すように、第１貫通孔４００および第２貫通孔４１０の内壁を含むシリコン基板１００の裏面全面に、例えば酸化シリコンからなる裏面絶縁膜３２０を形成する。続いて、ドライエッチング法による全面エッチバックを行い、第１貫通孔４００および第２貫通孔４１０の底面に位置する裏面絶縁膜３２０を除去し、さらにデバイス保護絶縁膜３００を除去する。これにより、第１接続配線２１０の一部を露出する第１開口部４０１を形成する。ここで、裏面絶縁膜３２０およびデバイス保護絶縁膜３００の除去に、異方性の強いドライエッチング法を用いているので、第１貫通孔４００および第２貫通孔４１０の内壁に形成された裏面絶縁膜３２０はほぼそのままの膜厚で残すことが可能である。
次に、図５に示すように、ドライエッチング法による全面エッチバックを行い、第２貫通孔４１０の底面に位置する配線層間絶縁膜３１０を除去する。これにより、第２接続配線２２０の一部を露出する第２開口部４１１を形成する。
次に、図６に示すように、スパッタリング法を用いて、メッキシード膜を形成した後、電解メッキ法を用いて、第１開口部４０１および第２開口部４１１のそれぞれの内部を銅（Ｃｕ）膜で埋め込む。続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、余分な銅（Ｃｕ）膜およびメッキシード膜を除去することにより、第１接続配線２１０に電気的に接続された第１シリコン貫通電極２３０、および第２接続配線２２０に電気的に接続された第２シリコン貫通電極２４０を形成する。
次に、紫外線等を照射して、半導体素子および多層配線等が形成されたシリコン基板１００を固定基板１３０から剥離し、ダイシングテープに移設する。次に、ダイシング装置を用いて、半導体素子および多層配線等が形成されたシリコン基板１００を個片化することにより、半導体装置が完成する。
次に、図７に示すように、フリップチップボンダ等を用いて、ハンダバンプ２７０と第１シリコン貫通電極２３０および第２シリコン貫通電極２４０とがそれぞれ電気的に接続するように、金属配線２０４が形成されたチップ搭載部材１２０に半導体装置を搭載する。
このように、実施例１によれば、シリコン基板１００の主面上に、下層配線からなる第１接続配線２１０に接続する信号伝搬用の第１シリコン貫通電極２３０を形成し、上層配線からなる第２接続配線２２０に接続するクロック供給用および電源供給用の第２シリコン貫通電極２４０を形成することができる。これにより、低い寄生抵抗と大きな許容電流とを満たした半導体装置を実現することができる。
配線幅の制約により、第１接続配線は複数の金属配線から構成される。そのため、第１接続配線に達する第１開口部をシリコン基板に形成する際に、隣り合う金属配線と金属配線との間の配線層間絶縁膜がエッチングされて、配線の信頼度が低下するという問題がある。そこで、実施例２では、隣り合う金属配線と金属配線との間の配線層間絶縁膜がエッチングされても、配線の信頼度の低下を防止することのできる技術を提供する。
実施例２による半導体装置は、同一チップ内の上層配線および下層配線にそれぞれ直接接続されたシリコン貫通電極を通して、チップ外に電気的な接続を取り出し可能な半導体装置である。前述の実施例１と相違する点は、第１接続配線を２層の金属配線により構成していることである。
＜半導体装置に備わるシリコン貫通電極の構造およびその製造方法＞
実施例２による半導体装置の製造方法を図８〜図１４を参照しながら工程順に説明する。図８〜図１４は、半導体装置の製造方法を示す要部断面図である。
まず、図８に示すように、シリコン基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１００の主面上に、例えば酸化シリコンからなるデバイス保護絶縁膜３００を形成する。続いて、スパッタリング法、リソグラフィ法、エッチング法、およびＣＶＤ法等を用いて、金属配線２００，２０１，２０２，２０３と、第１接続配線（Ａ）２１０と、第１接続配線（Ｂ）２１１と、第２接続配線２２０と、配線層間絶縁膜３１０とを形成する。
ここで、金属配線２００と第１接続配線（Ａ）２１０は同一の配線層（単層）で形成され、金属配線２０１と第１接続配線（Ｂ）２１１は同一の配線層（単層）で形成され、金属配線２０２，２０３と第２接続配線２２０は同一の配線層（単層）で形成される。第１接続配線（Ａ）２１０および第１接続配線（Ｂ）２１１は、後述の図１５および図１６に示すように、互いに離間して形成される複数の配線により構成される。第２接続配線２２０は、平面視において、例えば一辺が１０μｍの四角形の領域に形成される。
また、金属配線２００，２０１，２０２，２０３、第１接続配線（Ａ）２１０、第１接続配線（Ｂ）２１１、および第２接続配線２２０は、例えば銅（Ｃｕ）を主成分とし、配線層間絶縁膜３１０は、例えば酸化シリコンおよび有機基含有酸化シリコンを主たる構成材料としている。銅（Ｃｕ）はアルミニウム（Ａｌ）よりも抵抗率が低いことから配線遅延を低減する手段として有効である。また、シリコン基板１００は、いわゆる前工程が完了した基板であり、その主面の所定の領域には半導体素子およびそれらを接続する配線等からなる集積回路が形成されている。
なお、図８には、シリコン基板１００の主面上に形成された多層配線の一部のみを示し、半導体素子および説明に直接関係しない配線等の図示は省略している。また、実施例２では、第１接続配線（Ａ）２１０の底面と第２接続配線２２０の底面との間の距離Ｈを、例えば２．０μｍとした。
次に、図９に示すように、固定基板１３０上に接着剤３４０を形成した後、接着剤３４０を介して、固定基板１３０とシリコン基板１００の主面側に形成された配線層間絶縁膜３１０とを貼り付ける。その後、バックグラインド法またはドライポリッシュ法等を用いてシリコン基板１００の裏面（主面と反対側の面）を研削して、シリコン基板１００の厚さを５０μｍまで薄化する。ここでは、固定基板１３０として、例えば酸化シリコンを主成分とするものを用い、接着剤３４０として、例えば紫外線照射により剥離可能なものを用いた。
次に、図１０に示すように、シリコン基板１００の裏面にリソグラフィ法を用いて、レジストマスクを形成した後、ドライエッチング法を用いて、シリコン基板１００の一部をエッチングして、デバイス保護絶縁膜３００が露出するように第１貫通孔４００および第２貫通孔４１０を形成する。その後、レジストマスクを除去する。ここで、第１貫通孔４００は第１接続配線（Ａ）２１０の上方に、第２貫通孔４１０は第２接続配線２２０の上方に位置するようにレイアウトしている。また、リソグラフィ法では、シリコン基板１００の主面側に形成したパターンとの位置合わせが可能である赤外線アライメントを行っている。
なお、ここでは、シリコン基板１００の裏面に直接レジストマスクを形成したが、シリコン基板１００の裏面に窒化シリコン膜または酸化シリコン膜等の絶縁材料を形成した後に、レジストマスクを形成してもよい。
次に、図１１に示すように、第１貫通孔４００および第２貫通孔４１０の内壁を含むシリコン基板１００の裏面全面に、例えば酸化シリコンからなる裏面絶縁膜３２０を形成する。続いて、ドライエッチング法による全面エッチバックを行い、第１貫通孔４００および第２貫通孔４１０の底面に位置する裏面絶縁膜３２０を除去し、さらにデバイス保護絶縁膜３００を除去する。これにより、第１接続配線（Ａ）２１０の一部および第２接続配線（Ｂ）２１１の一部を露出する第１開口部４０１を形成する。
ここで、第１接続配線（Ａ）２１０は互いに離間して配置された複数の金属配線から構成されている。このため、第１開口部４０１を形成する際のオーバエッチングにより、第１接続配線（Ａ）２１０を構成する隣り合う金属配線と金属配線との間の配線層間絶縁膜３１０がエッチングされる。しかし、後述の図１６に示すように、平面視において、第１接続配線（Ａ）２１０を構成する複数の金属配線と互い違いになるように、第２接続配線（Ｂ）２１１を構成する複数の金属配線が配置されている。従って、第１接続配線（Ａ）２１０を構成する隣り合う金属配線と金属配線との間の配線層間絶縁膜３１０がエッチングされても、第２接続配線（Ｂ）２１１を構成する複数の金属配線によりオーバーエッチングを止めることができる。
また、裏面絶縁膜３２０およびデバイス保護絶縁膜３００の除去に、異方性の強いドライエッチング法を用いているので、第１貫通孔４００および第２貫通孔４１０の内壁に形成された裏面絶縁膜３２０はほぼそのままの膜厚で残すことが可能である。
次に、図１２に示すように、ドライエッチング法による全面エッチバックを行い、第２貫通孔４１０の底面に位置する配線層間絶縁膜３１０を除去する。これにより、第２接続配線２２０の一部を露出する第２開口部４１１を形成する。
次に、図１３に示すように、スパッタリング法を用いて、メッキシード膜を形成した後、電解メッキ法を用いて、第１開口部４０１および第２開口部４１１のそれぞれの内部を銅（Ｃｕ）膜で埋め込む。続いて、ＣＭＰ法を用いて、余分な銅（Ｃｕ）膜およびメッキシード膜を除去することにより、第１接続配線（Ａ）２１０および第１接続配線（Ｂ）２１１に電気的に接続された第１シリコン貫通電極２３０、および第２接続配線２２０に電気的に接続された第２シリコン貫通電極２４０を形成する。
次に、紫外線等を照射して、半導体素子および多層配線等が形成されたシリコン基板１００を固定基板１３０から剥離し、ダイシングテープに移設する。次に、ダイシング装置を用いて、半導体素子および多層配線等が形成されたシリコン基板１００を個片化することにより、半導体装置が完成する。
次に、図１４に示すように、フリップチップボンダ等を用いて、ハンダバンプ２７０と第１シリコン貫通電極２３０および第２シリコン貫通電極２４０とがそれぞれ電気的に接続するように、金属配線２０４が形成されたチップ搭載部材１２０に半導体装置を搭載する。
＜半導体装置に備わるシリコン貫通電極の特徴＞
図１５は、第１接続配線（Ａ）、第１接続配線（Ｂ）、および第１シリコン貫通電極の一部を拡大して示す要部断面図である。
第１接続配線（Ａ）は、同一の配線層である金属配線２５０，２５１，２５２，２５３から構成される。金属配線２５０，２５１，２５２，２５３のそれぞれはＷ１で定義される配線幅を持ち、隣り合う金属配線２５０，２５１，２５２，２５３の間はＳ１で定義される間隔で離れている。同様に、第１接続配線（Ｂ）は、同一の配線層である金属配線２６０，２６１，２６２から構成される。金属配線２６０，２６１，２６２のそれぞれはＷ２で定義される配線幅を持ち、隣り合う金属配線２６０，２６１，２６２の間はＳ２で定義される間隔で離れている。
図１６は、第１接続配線（Ａ）、第１接続配線（Ｂ）、および第１シリコン貫通電極の一部を拡大して示す要部平面図である。前述の図１５は、図１６のＡ−Ａ線で示した断面に相当する。
第１接続配線（Ａ）を構成する金属配線２５０，２５１，２５２，２５３のそれぞれは、配線幅Ｗ１を有してＹ方向に延在するように形成されている。そして、金属配線２５０，２５１，２５２，２５３のそれぞれは、配線間隔Ｓ１を有してＹ方向と直交するＸ方向に互いに離間して並ぶように形成されている。
また、第１接続配線（Ｂ）を構成する金属配線２６０，２６１，２６２のそれぞれは、配線幅Ｗ２を有してＹ方向に延在するように形成されている。そして、金属配線２６０，２６１，２６２のそれぞれは、配線間隔Ｓ２を有してＸ方向に互いに離間して並ぶように形成されている。
実施例２では、金属配線２６０，２６１，２６２のそれぞれのＸ方向の幅の中心と、金属配線２５０，２５１，２５２，２５３のそれぞれのＸ方向の間隙の中心とを一致させ、金属配線２５０，２５１，２５２，２５３のそれぞれの配線間隔Ｓ１よりも金属配線２６０，２６１，２６２のそれぞれの配線幅Ｗ２を大きくしている。さらに、金属配線２５１，２５２のそれぞれのＸ方向の幅の中心と、金属配線２６０，２６１，２６２のそれぞれのＸ方向の間隙の中心とを一致させ、金属配線２６０，２６１，２６２のそれぞれの配線間隔Ｓ２よりも金属配線２５１，２５２のそれぞれの配線幅Ｗ１を大きくしている。
これにより、少なくとも第１シリコン貫通電極２３０の内側は、第１接続配線（Ａ）を構成する金属配線２５０，２５１，２５２，２５３、または第１接続配線（Ｂ）を構成する金属配線２６０，２６１，２６２のいずれかで覆われている。すなわち、平面視において、第１シリコン貫通電極２３０が形成された領域は、完全に第１接続配線（Ａ）および第１接続配線（Ｂ）によって被覆されている。
実施例２では、金属配線の形成プロセスのレイアウト制約に基づき、金属配線２５０，２５１，２５２，２５３のそれぞれの配線幅Ｗ１および金属配線２６０，２６１，２６２のそれぞれの配線幅Ｗ２は、例えば０．８μｍ、金属配線２５０，２５１，２５２，２５３のそれぞれの配線間隔Ｓ１および金属配線２６０，２６１，２６２のそれぞれの配線間隔Ｓ２は、例えば０．２μｍとした。
実施例２では、第１接続配線（Ａ）を構成する金属配線２５０，２５１，２５２，２５３と、第１接続配線（Ｂ）を構成する金属配線２６０，２６１，２６２とは、接続孔５２０，５２１，５２２，５２３，５２４，５２５を介して電気的に接続されている。接続孔５２０，５２１，５２２，５２３，５２４，５２５のそれぞれは、平面視において、第１接続配線（Ａ）を構成する金属配線２５０，２５１，２５２，２５３と第１接続配線（Ｂ）を構成する金属配線２６０，２６１，２６２とが重なり合う領域にレイアウトされている。
実施例２では、第１接続配線（Ａ）を構成する金属配線２５０，２５１，２５２，２５３と第１接続配線（Ｂ）を構成する金属配線２６０，２６１，２６２とを接続する接続孔５２０，５２１，５２２，５２３，５２４，５２５は、第１シリコン貫通電極２３０の外側に設けてある。
また、実施例２では、第１シリコン貫通電極２３０とシリコン基板上に形成された半導体素子とを接続するための回路配線２８０は、第１接続配線（Ａ）と同一の配線層により形成されており、例えば第１接続配線（Ａ）を構成する金属配線２５３と一体に形成されている。
上記のようにして製造された半導体装置において、第１シリコン貫通電極と第１接続配線（Ａ）と第１接続配線（Ｂ）の直列抵抗をケルビン法で評価した。
図１７は、ケルビン抵抗（Kelvin Resistance）の累積確率分布（Cumulative Probability）を示すグラフ図である。
図１７に示すように、約０．１１Ω程度の低抵抗で、かつ、ばらつきの小さい抵抗分布が得られた。また、第２シリコン貫通電極と第２接続配線の直列抵抗をケルビン法で評価したところ、同様に、低抵抗で、かつ、ばらつきの小さい抵抗分布が得られた。
次に、第１シリコン貫通電極、第１接続配線（Ａ）、および第１接続配線（Ｂ）の接続部分の断面構造を走査型電子顕微鏡を用いて評価した。
図１８は、第１シリコン貫通電極、第１接続配線（Ａ）、および第１接続配線（Ｂ）の接続部分を示す走査型電子顕微鏡写真である。
図１８に示すように、第１接続配線（Ａ）２１０の厚みは、ドライエッチングによって減少はしているが、依然として残っている。また、第１シリコン貫通電極２３０の形状から、第１接続配線（Ａ）２１０を構成する隣り合う金属配線間の間隙（前述の図１５および図１６に配線間隔Ｓ１で示した領域）に存在していた配線層間絶縁膜３１０は、ドライエッチングによって、第１接続配線（Ｂ）２１１に達するまで除去されていることがわかる。しかし、第１接続配線（Ｂ）２１１はほぼ完全な状態で残っており、第１接続配線（Ｂ）２１１の上層にある金属配線２０５，２０６までエッチングは到達していない。従って、第１接続配線（Ｂ）２１１の上層にある金属配線２０５，２０６は通常の回路配線として使用することができる。
このように、実施例２によれば、シリコン基板１００の主面上に、下層配線からなる第１接続配線（Ａ）２１０および第１接続配線（Ｂ）２１１に接続する信号伝搬用の第１シリコン貫通電極２３０を形成し、上層配線からなる第２接続配線２２０に接続するクロック供給用および電源供給用の第２シリコン貫通電極２４０を形成することができる。これにより、低い寄生抵抗と大きな許容電流とを満たした半導体装置を実現することができる。
さらに、第１接続配線（Ａ）２１０および第１接続配線（Ｂ）２１１の２層の配線層で第１シリコン貫通電極２３０との電気的接続を行い、第１接続配線（Ａ）２１０を構成する金属配線と第１接続配線（Ｂ）２１１を構成する金属配線とを、平面視において、第１シリコン貫通電極２３０が形成される領域を完全に被覆するように配置した。これにより、配線の信頼度の低下を抑制することができる。
以下に、実施例１，２の変形例１〜変形例１０ついて説明する。
＜変形例１＞
実施例２では、第１接続配線（Ａ）を構成する金属配線の配線幅Ｗ１および第１接続配線（Ｂ）を構成する金属配線の配線幅Ｗ２を０．８μｍとし、第１接続配線（Ａ）を構成する隣り合う金属配線の配線間隔Ｓ１および第１接続配線（Ｂ）を構成する隣り合う金属配線の配線間隔Ｓ２を０．２μｍとしたが、配線幅Ｗ１，Ｗ２および配線間隔Ｓ１，Ｓ２はこれに限定されるものではない。
基本的には、配線幅Ｗ１，Ｗ２および配線間隔Ｓ１，Ｓ２は、第１接続配線（Ａ）構成する金属配線および第１接続配線（Ｂ）を構成する金属配線が形成される配線層のレイアウトルールに準じて決めればよい。レイアウトルールが許容する範囲では、配線幅Ｗ１，Ｗ２はできるだけ広いことが望ましく、配線間隔Ｓ１，Ｓ２はできるだけ狭いことが望ましい。
また、第１接続配線（Ａ）を構成する金属配線および第１接続配線（Ｂ）を構成する金属配線の本数も、配線幅Ｗ１，Ｗ２および配線間隔Ｓ１，Ｓ２に基づき、平面視において、第１シリコン貫通電極を完全に被覆するのに必要な本数をレイアウトすればよい。
配線幅Ｗ１，Ｗ２および配線間隔Ｓ１，Ｓ２が一定であれば、第１接続配線（Ａ）を構成する金属配線および第１接続配線（Ｂ）を構成する金属配線の長さを長くして、本数を増やせば、第１接続配線（Ａ）および第１接続配線（Ｂ）のそれぞれの幅（または奥行き）は増えるため、第１シリコン貫通電極の位置合わせ精度が低くても確実な電気的接続が行える。一方、第１接続配線（Ａ）および第１接続配線（Ｂ）のそれぞれの幅（または奥行き）が増えると、回路接続に使える配線面積が減少し、また、第１シリコン貫通電極の寄生容量が増大する問題がある。そのため、第１接続配線（Ａ）および第１接続配線（Ｂ）のそれぞれの幅（または奥行き）は、第１シリコン貫通電極の幅（または奥行き）に位置合わせマージンを加えた程度の寸法にすることが望ましい。
＜変形例２＞
実施例２では、第１接続配線（Ａ）を構成する金属配線の配線幅Ｗ１の中心と、第１接続配線（Ｂ）を構成する隣り合う金属配線の配線間隔Ｓ２の中心とが一致するように、また、第１接続配線（Ｂ）を構成する金属配線の配線幅Ｗ２の中心と、第１接続配線（Ａ）を構成する隣り合う金属配線の配線間隔Ｓ１の中心とが一致するようにレイアウトしたが、必ずしも一致させる必要はない。
第１接続配線（Ａ）を構成する金属配線の配線幅Ｗ１と第１接続配線（Ｂ）を構成する金属配線の配線幅Ｗ２との論理和によって形成されたパターンが、平面視において、第１シリコン貫通電極を完全に被覆していればよい。ただし、第１接続配線（Ａ）を構成する金属配線と第１接続配線（Ｂ）を構成する金属配線とは、それぞれ接続孔によって電気的に接続される必要があるため、接続孔の形成に必要な位置合わせマージンを持って互いに重なり合うことが必要がある。
＜変形例３＞
実施例２では、第１接続配線（Ａ）を構成する金属配線と第１接続配線（Ｂ）を構成する金属配線とを接続する接続孔は、平面視において、第１シリコン貫通電極の外側にレイアウトしたが、平面視において、第１シリコン貫通電極の内側にレイアウトすることも可能である。その場合、接続孔の合計数を増やすことができるので、寄生抵抗の低減が可能である。しかし、第１シリコン貫通電極を埋め込む第１開口部を形成する際に、第１接続配線（Ａ）を構成する金属配線が完全にエッチングされてしまった場合には、配線層間絶縁膜に突起状の段差が形成されるので、第１開口部に導電性材料を埋め込むときに、配線の信頼度の低下を引き起こすおそれがある。
＜変形例４＞
実施例２では、第１接続配線（Ａ）と第１接続配線（Ｂ）の２層の配線層で第１シリコン貫通電極との電気的接続を行ったが、３層以上の配線層を使うことも可能である。また、下層配線からなる第１接続配線（Ａ）の底面と、上層配線からなる第２接続配線の底面との距離として、２．０μｍを例示したが（前述の図８に示す距離Ｈ）、必要に応じて異なる距離の配線を使用することも可能である。
配線層間絶縁膜を構成する絶縁材料に対する第１接続配線（Ａ）を構成する金属配線の金属材料のエッチング選択比（絶縁材料のエッチ速度／金属材料のエッチ速度）をαとした場合、エッチング方向に対する第１接続配線（Ａ）を構成する金属配線の厚みの合計がＨ／αより大きいという関係を満たしていれば、第１接続配線（Ａ）に用いる配線層の数、および第１接続配線（Ａ）の底面と第２接続配線の底面との距離は変更可能である。
また、実施例１における下層配線からなる第１接続配線の底面と、上層配線からなる第２接続配線の底面との距離（前述の図１に示す距離Ｈ）についても同様である。
＜変形例５＞
実施例２では、第１シリコン貫通電極を半導体素子に接続するために、回路配線を、第１接続配線（Ａ）の最も外側に位置する金属配線に接続したが、第１接続配線（Ａ）を構成する他の金属配線に接続してもよく、また、第１接続配線（Ｂ）を構成する金属配線に接続することも可能である。
この回路配線をシリコン基板に接続させる場合には、シリコン基板に近い第１接続配線（Ａ）に接続した方が、配線資源を有効に利用できる。
＜変形例６＞
実施例１，２では、第２接続配線として、一辺が１０μｍの四角形の単層の金属配線を用いたが、この形態に限定されるものではない。
基本的には、第２接続配線を設置する配線層のレイアウトルールに準じる必要があり、レイアウトルールで許容されるのであれば、１層の配線層で位置合わせマージンも含めて第２シリコン貫通電極を完全に被覆することが望ましい。２層以上の配線層で第２シリコン貫通電極を被覆する場合には、例えば実施例２における第１接続配線（Ａ）および第１接続配線（Ｂ）のレイアウトの仕方に準じて、第２接続配線を構成する各配線層のそれぞれの金属配線をレイアウトする。すなわち、２層以上の配線層を用い、第２シリコン貫通電極が形成される領域において、第２接続配線を構成する各配線層のそれぞれの金属配線の配線幅の論理和によって形成されたパターンが、平面視において、第２シリコン貫通電極を完全に被覆していればよい。
＜変形例７＞
実施例２では、第１シリコン貫通電極の平面視における形状として、正方形を用いたが、これ以外の形状でもよい。例えば長方形、六角形、八角形、または円形等を用いてもよい。また、第１シリコン貫通電極と第２シリコン貫通電極とは必ずしも同一の形状である必要はない。例えば第２接続配線に直接接続される第２シリコン貫通電極は、クロック供給および電源供給を行うため、低抵抗化のために、その幅（径）を大きくすることも可能である。
＜変形例８＞
金属配線の平坦性を向上させるために、隣り合う金属配線間の領域には電気的に浮遊状態のダミーメタルが形成される場合が多い。しかし、これらのダミーメタルは第１シリコン貫通電極および第２シリコン貫通電極のエッチング時にエッチング障害物となるため、第１シリコン貫通電極および第２シリコン貫通電極を形成する領域には、ダミーメタルを形成しないことが望ましい。
＜変形例９＞
実施例１，２では、半導体素子が形成されたシリコン基板を酸化シリコンからなる固定基板に接着剤を用いて仮固定しているが、これに限定されるものではない。例えば固定基板はシリコン基板でもよく、また、接着剤としてポリイミド等の永久固定用樹脂を用いることも可能である。
＜変形例１０＞
実施例１，２では、チップ搭載部材上に、半導体素子が形成された主面を上に向けた状態（Face-up状態）で半導体装置を１層積層したが、他の積層形態も利用可能である。積層数は２層以上でもよく、また、必要に応じて半導体素子が形成された主面を下に向けた状態（Face-down状態）で積層してもよい。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１００ シリコン基板
１２０ チップ搭載部材
１３０ 固定基板
２００，２０１，２０２，２０３，２０４，２０５，２０６ 金属配線
２１０ 第１接続配線、第１接続配線（Ａ）
２１１ 第１接続配線（Ｂ）
２２０ 第２接続配線
２３０ 第１シリコン貫通電極
２４０ 第２シリコン貫通電極
２５０，２５１，２５２，２５３ 金属配線
２６０，２６１，２６２ 金属配線
２７０ はんだバンプ
２８０ 回路配線
３００ デバイス保護絶縁膜
３１０ 配線層間絶縁膜
３２０ 裏面絶縁膜
３４０ 接着剤
４００，４０１ 第１開口部
４００Ａ 第１貫通孔
４１０Ａ 第２貫通孔
４１０，４１１ 第２開口部
５２０，５２１，５２２，５２３，５２４，５２５ 接続孔
Ｈ 距離
Ｓ１，Ｓ２ 配線間隔
Ｗ１，Ｗ２ 配線幅

Claims (15)

  1. 第１面、および前記第１面と反対側の第２面を有する基板と、
    前記基板の前記第１面に形成された半導体素子と、
    前記半導体素子を被覆する保護絶縁膜と、
    前記保護絶縁膜上に形成された複数の配線層からなる多層配線と、
    前記多層配線の一部の配線層により構成された第１接続配線と、
    前記多層配線の他の一部の配線層により構成された第２接続配線と、
    を備え、
    前記第２接続配線を構成する最下層の配線層は、前記第１接続配線を構成する最下層の配線層よりも上層の配線層により形成され、
    平面視における第１領域に前記基板を貫通して形成された第１貫通電極が、前記第１接続配線に接続され、
    平面視における前記第１領域とは異なる第２領域に前記基板を貫通して形成された第２貫通電極が、前記第２接続配線に接続され、
    平面視において、前記第１接続配線は前記第１貫通電極を内包し、
    平面視において、前記第２接続配線は前記第２貫通電極を内包する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記基板の前記第１面から前記第２接続配線を構成する最下層の配線層までの距離は、前記基板の前記第１面から前記第１接続配線を構成する最下層の配線層までの距離よりも長い、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１接続配線は、絶縁膜を介して配置された２層以上の配線層から構成され、
    前記第１接続配線を構成する前記２層以上の配線層のそれぞれは、互いに離間して配置された複数の金属配線から構成される、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１接続配線は、絶縁膜を介して配置された下層に位置する複数の第１金属配線と、上層に位置する複数の第２金属配線とから構成され、
    前記複数の第１金属配線は、第１方向に互いに離間して、前記第１方向と直交する第２方向に延在し、
    前記複数の第２金属配線は、前記第１方向に互いに離間して、前記第２方向に延在し、
    平面視において、前記第１金属配線は、前記第１方向に隣り合う前記第２金属配線の間隙を内包し、
    平面視において、前記第２金属配線は、前記第１方向に隣り合う前記第１金属配線の間隙を内包する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１接続配線を構成する最下層の配線層の下面と、前記第２接続配線を構成する最下層の配線層の下面との距離をＨとし、
    前記第１接続配線と前記第２接続配線との間に形成された絶縁膜に対する前記第１接続配線を構成する配線層のエッチング選択比をαとした場合、
    前記第１接続配線を構成する配線層の厚みの合計が、Ｈ／αよりも大きい、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記絶縁膜は酸化シリコンおよび有機含有酸化シリコンを主たる構成材料とし、
    前記第１接続配線を構成する配線層は銅を主成分とする、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１接続配線、前記第１貫通電極、および前記第２貫通電極は銅を含む、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１貫通電極は、信号の伝搬に用いられ、
    前記第２貫通電極は、クロックまたは電源の供給に用いられる、半導体装置。
  9. （ａ）第１面、および前記第１面と反対側の第２面を有する基板を準備する工程、
    （ｂ）前記基板の前記第１面に半導体素子を形成した後、前記半導体素子を被覆する保護絶縁膜を形成する工程、
    （ｃ）前記保護絶縁膜上に複数の配線層からなる多層配線を形成し、
    前記多層配線の一部の配線層を用いて第１接続配線を形成し、
    前記多層配線の他の一部の配線層を用いて、前記第１接続配線を構成する最下層の配線層よりも上層の配線層を最下層とする第２接続配線を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第２面から、前記基板の厚さを薄く加工する工程、
    （ｅ）前記（ｄ）工程の後、前記第１接続配線を前記基板に投影した領域に内包される第１領域に、前記基板の前記第２面側から前記基板を貫通する第１貫通孔を形成し、
    前記第２接続配線を前記基板に投影した領域に内包される第２領域に、前記基板の前記第２面側から前記基板を貫通する第２貫通孔を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記第１貫通孔および前記第２貫通孔の内壁を被覆するように、前記基板の前記第２面上の全面に裏面絶縁膜を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記第１貫通孔の底面および前記第２貫通孔の底面を同時にエッチングして、前記第１接続配線に達する第１開口部を形成する工程、
    （ｈ）前記（ｇ）工程の後、前記第２貫通孔の底面をエッチングして、前記第２接続配線に達する第２開口部を形成する工程、
    （ｉ）前記（ｈ）工程の後、前記第１開口部の内部に第１貫通電極を形成し、前記第２開口部の内部に第２貫通電極を形成する工程、
    を含む、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第１接続配線は、絶縁膜を介して配置された２層以上の配線層から構成され、
    前記第１接続配線を構成する前記２層以上の配線層のそれぞれは、互いに離間して配置された複数の金属配線から構成される、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記第１接続配線は、絶縁膜を介して配置された下層に位置する複数の第１金属配線と、上層に位置する複数の第２金属配線とから構成され、
    前記複数の第１金属配線は、第１方向に互いに離間して、前記第１方向と直交する第２方向に延在し、
    前記複数の第２金属配線は、前記第１方向に互いに離間して、前記第２方向に延在し、
    平面視において、前記第１金属配線は、前記第１方向に隣り合う前記第２金属配線の間隙を内包し、
    平面視において、前記第２金属配線は、前記第１方向に隣り合う前記第１金属配線の間隙を内包する、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    前記第１接続配線を構成する最下層の配線層の下面と、前記第２接続配線を構成する最下層の配線層の下面との距離をＨとし、
    前記第１接続配線と前記第２接続配線との間に形成された絶縁膜に対する前記第１接続配線を構成する配線層のエッチング選択比をαとした場合、
    前記第１接続配線を構成する配線層の厚みの合計が、Ｈ／αよりも大きい、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記絶縁膜は酸化シリコンおよび有機含有酸化シリコンを主たる構成材料とし、
    前記第１接続配線を構成する配線層は銅を主成分とする、半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、
    前記第１接続配線、前記第１貫通電極、および前記第２貫通電極は銅を含む、半導体装置の製造方法。
  15. 請求項９記載の半導体装置の製造方法において、
    前記第１貫通電極は、信号の伝搬に用いられ、
    前記第２貫通電極は、クロックまたは電源の供給に用いられる、半導体装置の製造方法。
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