JP3128996B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係わ
り、特に分離溝による素子間分離を行なっているバイポ
ーラトランジスタを有する半導体メモリ装置に関する。
り、特に分離溝による素子間分離を行なっているバイポ
ーラトランジスタを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】一般的に半導体メモリ装置の内部は、記
憶そのものを行なうメモリセル部と、このメモリセル部
の制御を行なう制御回路部の２つに大別される。
憶そのものを行なうメモリセル部と、このメモリセル部
の制御を行なう制御回路部の２つに大別される。
【０００３】このメモリセル部と制御回路部に使用され
るトランジスタの使用数とメモリの記憶容量との関係を
図４に示す。同図から明らかのように、メモリセル部に
使用されるトランジスタの使用数はメモリの記憶容量に
比例して増加するが、制御回路部ではほとんどトランジ
スタの使用数の増加はない。したがって半導体メモリ装
置全体の集積度は使用するトランジスタ数が多いいメモ
リセル部のトランジスタサイズすなわちその周囲の分離
構造も含めたトランジスタの寸法により大略決定され
る。また、トランジスタの一個一個の良不良による半導
体メモリ装置全体の歩留（総合歩留）も使用するトラン
ジスタ数が多いいメモリセル部によりほとんど決定され
る。
るトランジスタの使用数とメモリの記憶容量との関係を
図４に示す。同図から明らかのように、メモリセル部に
使用されるトランジスタの使用数はメモリの記憶容量に
比例して増加するが、制御回路部ではほとんどトランジ
スタの使用数の増加はない。したがって半導体メモリ装
置全体の集積度は使用するトランジスタ数が多いいメモ
リセル部のトランジスタサイズすなわちその周囲の分離
構造も含めたトランジスタの寸法により大略決定され
る。また、トランジスタの一個一個の良不良による半導
体メモリ装置全体の歩留（総合歩留）も使用するトラン
ジスタ数が多いいメモリセル部によりほとんど決定され
る。
【０００４】一方、半導体メモリ装置の性能を表わすア
クセスタイムについて図５に示す。同図はアクセスタイ
ムの内訳を示しているが、アクセスタイムについては主
に制御回路部の伝搬時間によって決定されることがわか
る。
クセスタイムについて図５に示す。同図はアクセスタイ
ムの内訳を示しているが、アクセスタイムについては主
に制御回路部の伝搬時間によって決定されることがわか
る。
【０００５】即ち半導体メモリ装置において、集積度や
個々のトランジスタの良不良に起因する総合歩留を向上
させるのはメモリセル部内の分離構造も含めたトランジ
スタであり、アクセスタイムを決定するのは制御回路部
に使用されるトランジスタの性能である。
個々のトランジスタの良不良に起因する総合歩留を向上
させるのはメモリセル部内の分離構造も含めたトランジ
スタであり、アクセスタイムを決定するのは制御回路部
に使用されるトランジスタの性能である。
【０００６】そして分離溝の幅を大きくすると集積度は
低下するが、隣接するトランジスタ間の寄生容量が小と
なりアクセスタイムは速くなる。一方、エミッタ領域と
分離溝との最短距離を大きくすると分離溝のストレスに
よる結晶欠陥がエミッタ領域におよぼす影響が少なくな
り個々のトランジスタの歩留は向上する。
低下するが、隣接するトランジスタ間の寄生容量が小と
なりアクセスタイムは速くなる。一方、エミッタ領域と
分離溝との最短距離を大きくすると分離溝のストレスに
よる結晶欠陥がエミッタ領域におよぼす影響が少なくな
り個々のトランジスタの歩留は向上する。
【０００７】以上のように半導体メモリ装置全体の集積
度やアクセスタイムにおよぼす影響はメモリセル部と制
御回路部によって異なるから、各部において分離溝を含
めたトランジスタの構造を最適化させる必要がある。
度やアクセスタイムにおよぼす影響はメモリセル部と制
御回路部によって異なるから、各部において分離溝を含
めたトランジスタの構造を最適化させる必要がある。
【０００８】
【発明が解決しようとする課題】しかしながら従来にお
いては、分離溝を含めたトランジスタの構造はメモリセ
ル部および制御回路部の両者において同じであり、分離
溝の幅およびエミッタ領域と分離溝との最短距離も同一
のものであった。したがって製造プロセス等の技術を最
大限に引き出すことができなかった。
いては、分離溝を含めたトランジスタの構造はメモリセ
ル部および制御回路部の両者において同じであり、分離
溝の幅およびエミッタ領域と分離溝との最短距離も同一
のものであった。したがって製造プロセス等の技術を最
大限に引き出すことができなかった。
【０００９】
【００１０】
【課題を解決するための手段】 本発明の特徴は複数のバ
イポーラトランジスタを形成したメモリセル部と、複数
のバイポーラトラジスタを形成し前記メモリセル部を制
御する制御回路部とを半導体基板に配置し、前記メモリ
セル部と前記制御回路部のそれぞれにおいて前記バイポ
ーラトランジスタ間の分離を分離溝で行っている半導体
メモリ装置において、前記制御回路部内の前記分離溝の
幅は前記メモリセル部内の前記分離溝の幅より大きく、
かつ、そのエミッタ領域と前記分離溝との最短距離は、
前記制御回路部内のバイポーラトランジスタより前記メ
モリセル部内のバイポーラトランジスタの方が大きい半
導体メモリ装置にある。
イポーラトランジスタを形成したメモリセル部と、複数
のバイポーラトラジスタを形成し前記メモリセル部を制
御する制御回路部とを半導体基板に配置し、前記メモリ
セル部と前記制御回路部のそれぞれにおいて前記バイポ
ーラトランジスタ間の分離を分離溝で行っている半導体
メモリ装置において、前記制御回路部内の前記分離溝の
幅は前記メモリセル部内の前記分離溝の幅より大きく、
かつ、そのエミッタ領域と前記分離溝との最短距離は、
前記制御回路部内のバイポーラトランジスタより前記メ
モリセル部内のバイポーラトランジスタの方が大きい半
導体メモリ装置にある。
【００１１】
【実施例】次に図面を参照して本発明を説明する。
【００１２】図１は本発明の実施例の半導体装置を示す
平面図であり、半導体基板１０の中央に複数のバイポー
ラトランジスタを多く形成したメモリセル部１２が配置
され、その周辺の４箇所に複数のバイポーラトラジスタ
を形成しメモリセル部１２を制御する制御回路部１１が
配置されている。
平面図であり、半導体基板１０の中央に複数のバイポー
ラトランジスタを多く形成したメモリセル部１２が配置
され、その周辺の４箇所に複数のバイポーラトラジスタ
を形成しメモリセル部１２を制御する制御回路部１１が
配置されている。
【００１３】図２に本発明に関連する技術を示す断面図
である。（Ａ）のメモリセル部１２に複数の多くのバイ
ポーラトランジスタ１００がたがいに分離溝３０により
絶縁分離されて形成され、（Ｂ）の制御回路部１１に複
数のバイポーラトランジスタ２００がたがいに分離溝４
０により絶縁分離されて形成されている。バイポーラト
ランジスタ１００，２００のそれぞれは、Ｐ型シリコン
基体２６上のＮ+ 型埋込み層２５の上にコレクタ領域と
なるＮ型エピタキシャル層２３が形成され、その内にＰ
型ベース領域２２が形成され、その内にＮ+ 型エミッタ
領域２１が形成され、さらにＮ+ 型埋込み層２５に達す
るＮ+ 型のコレクタ引出し領域２４が形成されている。
また、それぞれのバイポーラトランジスタ１００，２０
０を取り囲こむ（図では一方向のみを示す）分離溝３
０，４０はエピタキシャル層２３の表面であるシリコン
基板の主面からＮ型エピタキシャル層２３およびＮ+ 埋
込み層２５を貫通してＰ型シリコン基体２６に達したト
レンチ内に二酸化シリコン等の絶縁物を充填し、または
トレンチ表面に二酸化シリコン膜を形成しその上に多結
晶シリコンを堆積してトレンチを充填して形成する。
である。（Ａ）のメモリセル部１２に複数の多くのバイ
ポーラトランジスタ１００がたがいに分離溝３０により
絶縁分離されて形成され、（Ｂ）の制御回路部１１に複
数のバイポーラトランジスタ２００がたがいに分離溝４
０により絶縁分離されて形成されている。バイポーラト
ランジスタ１００，２００のそれぞれは、Ｐ型シリコン
基体２６上のＮ+ 型埋込み層２５の上にコレクタ領域と
なるＮ型エピタキシャル層２３が形成され、その内にＰ
型ベース領域２２が形成され、その内にＮ+ 型エミッタ
領域２１が形成され、さらにＮ+ 型埋込み層２５に達す
るＮ+ 型のコレクタ引出し領域２４が形成されている。
また、それぞれのバイポーラトランジスタ１００，２０
０を取り囲こむ（図では一方向のみを示す）分離溝３
０，４０はエピタキシャル層２３の表面であるシリコン
基板の主面からＮ型エピタキシャル層２３およびＮ+ 埋
込み層２５を貫通してＰ型シリコン基体２６に達したト
レンチ内に二酸化シリコン等の絶縁物を充填し、または
トレンチ表面に二酸化シリコン膜を形成しその上に多結
晶シリコンを堆積してトレンチを充填して形成する。
【００１４】メモリセル部１２のバイポーラトランジス
タ１００も制御回路部１１のバイポーラトランジスタ２
００も分離溝３０，４０の対向する内壁間は同じ大きさ
の寸法Ｍであり、エミッタ領域２１と分離溝３０，４０
との最短距離Ｌも両者は等しい値である。
タ１００も制御回路部１１のバイポーラトランジスタ２
００も分離溝３０，４０の対向する内壁間は同じ大きさ
の寸法Ｍであり、エミッタ領域２１と分離溝３０，４０
との最短距離Ｌも両者は等しい値である。
【００１５】しかしながら、メモリセル部１２のバイポ
ーラトランジスタ１００間を絶縁分離する分離溝３０の
幅Ｗ１より、制御回路部１１のバイポーラトランジスタ
２００間を絶縁分離する分離溝４０の幅Ｗ２の方が大き
くなっている。したがって、メモリセル部１２の一つの
バイポーラトランジスタ１００が必要とする長さ（面
積）Ｓ１より制御回路部１１の一つのバイポーラトラン
ジスタ２００が必要とする長さ（面積）Ｓ２が大とな
り、制御回路部１１はメモリセル部１２より集積度が低
下する（尚、分離溝は隣接するトランジスタとの共有領
域であるからその中心間の寸法が一つのバイポーラトラ
ンジスタが必要とする長さＳ（Ｓ１，Ｓ２）となる）。
一方、分離溝４０の幅Ｗ２の方が分離溝３０の幅Ｗ１の
大きくなっているから隣接するトランジスタ間の寄生容
量が小となりメモリセル部１２より制御回路部１１の方
がアクセスタイムは速くなる。
ーラトランジスタ１００間を絶縁分離する分離溝３０の
幅Ｗ１より、制御回路部１１のバイポーラトランジスタ
２００間を絶縁分離する分離溝４０の幅Ｗ２の方が大き
くなっている。したがって、メモリセル部１２の一つの
バイポーラトランジスタ１００が必要とする長さ（面
積）Ｓ１より制御回路部１１の一つのバイポーラトラン
ジスタ２００が必要とする長さ（面積）Ｓ２が大とな
り、制御回路部１１はメモリセル部１２より集積度が低
下する（尚、分離溝は隣接するトランジスタとの共有領
域であるからその中心間の寸法が一つのバイポーラトラ
ンジスタが必要とする長さＳ（Ｓ１，Ｓ２）となる）。
一方、分離溝４０の幅Ｗ２の方が分離溝３０の幅Ｗ１の
大きくなっているから隣接するトランジスタ間の寄生容
量が小となりメモリセル部１２より制御回路部１１の方
がアクセスタイムは速くなる。
【００１６】先に述べた様に半導体メモリ装置におい
て、全体の集積度はメモリセル部で優先的に決定され全
体のアクセスタイムは制御回路部で優先的に決定される
から、メモリセル部を基準に考えると、制御回路部の分
離溝の幅を大きくしたことにより全体の集積度をそれほ
ど犠牲にしないで全体のアクセスタイムが大幅に改善さ
れる。一方、制御回路部を基準に考えると、メモリセル
部の分離溝の幅を小さくしたことにより全体のアクセス
タイムをそれほど犠牲にしないで全体の集積度が大幅に
改善される。
て、全体の集積度はメモリセル部で優先的に決定され全
体のアクセスタイムは制御回路部で優先的に決定される
から、メモリセル部を基準に考えると、制御回路部の分
離溝の幅を大きくしたことにより全体の集積度をそれほ
ど犠牲にしないで全体のアクセスタイムが大幅に改善さ
れる。一方、制御回路部を基準に考えると、メモリセル
部の分離溝の幅を小さくしたことにより全体のアクセス
タイムをそれほど犠牲にしないで全体の集積度が大幅に
改善される。
【００１７】例えば、メモリセル部を基準に考えると、
メモリセル部１２における分離溝３０の幅Ｗ１が１μｍ
に対して制御回路部１１における分離溝４０の幅Ｗ２を
１μｍから１．５μｍに変更すると、制御回路部１１に
おけるトランジスタ２００間の寄生容量は１／１．５倍
と小さくなりこれにより半導体メモリ装置全体のアクセ
スタイムは約１０％と大幅に改善される。一方、制御回
路部１１における集積度の低下による半導体チップ（半
導体基板）は約１％増加するだけである。
メモリセル部１２における分離溝３０の幅Ｗ１が１μｍ
に対して制御回路部１１における分離溝４０の幅Ｗ２を
１μｍから１．５μｍに変更すると、制御回路部１１に
おけるトランジスタ２００間の寄生容量は１／１．５倍
と小さくなりこれにより半導体メモリ装置全体のアクセ
スタイムは約１０％と大幅に改善される。一方、制御回
路部１１における集積度の低下による半導体チップ（半
導体基板）は約１％増加するだけである。
【００１８】図３に本発明の実施例を示す。図３におい
て図２と同一もしくは類似の箇所は同じ符号で示してあ
るから、重複する説明は省略する。
て図２と同一もしくは類似の箇所は同じ符号で示してあ
るから、重複する説明は省略する。
【００１９】この実施例では、メモリセル部１２の一つ
のバイポーラトランジスタ１００が必要とする長さ（面
積）Ｓと制御回路部１１の一つのバイポーラトランジス
タ２００が必要とする長さ（面積）Ｓとは同じ値Ｓであ
るから集積度は両者において同じである。しかし第１の
実施例と同様に、メモリセル部１２における分離溝３０
の幅Ｗ１より制御回路部１１における分離溝４０の幅Ｗ
２の方が大きくなっている。したがって、メモリセル部
１２のバイポーラトランジスタ１００の分離溝３０の対
向する内壁間の寸法Ｍ１は制御回路部１１のバイポーラ
トランジスタ２００の分離溝４０間の同じ寸法Ｍ２より
大きくなり、これにより、メモリセル部１２におけるエ
ミッタ領域２１と分離溝３０との最短距離Ｌ１は制御回
路部１１におけるエミッタ領域２１と分離溝４０との最
短距離Ｌ２よりも大きくすることができる。
のバイポーラトランジスタ１００が必要とする長さ（面
積）Ｓと制御回路部１１の一つのバイポーラトランジス
タ２００が必要とする長さ（面積）Ｓとは同じ値Ｓであ
るから集積度は両者において同じである。しかし第１の
実施例と同様に、メモリセル部１２における分離溝３０
の幅Ｗ１より制御回路部１１における分離溝４０の幅Ｗ
２の方が大きくなっている。したがって、メモリセル部
１２のバイポーラトランジスタ１００の分離溝３０の対
向する内壁間の寸法Ｍ１は制御回路部１１のバイポーラ
トランジスタ２００の分離溝４０間の同じ寸法Ｍ２より
大きくなり、これにより、メモリセル部１２におけるエ
ミッタ領域２１と分離溝３０との最短距離Ｌ１は制御回
路部１１におけるエミッタ領域２１と分離溝４０との最
短距離Ｌ２よりも大きくすることができる。
【００２０】先に述べた様に半導体メモリ装置におい
て、エミッタ領域と分離溝との最短距離を大きくすると
分離溝のストレスによる結晶欠陥がエミッタ領域におよ
ぼす影響が少なくなり個々のトランジスタの歩留は向上
する。一方、メモリセル部１２の方が制御回路部１１よ
りはるかに多くのトランジスタを有しているから、メモ
リセル部１２における個々のトラジスタの歩留の向上が
優先的に半導体メモリ装置の総合歩留の向上につなが
る。例えば、分離溝３０の幅Ｗ１を小にすることにより
メモリセル部１２におけるエミッタ領域２１と分離溝３
０との最短距離Ｌ１を０．５μｍだけ長くすることによ
り、半導体メモリ装置の総合歩留は約５％向上する。
て、エミッタ領域と分離溝との最短距離を大きくすると
分離溝のストレスによる結晶欠陥がエミッタ領域におよ
ぼす影響が少なくなり個々のトランジスタの歩留は向上
する。一方、メモリセル部１２の方が制御回路部１１よ
りはるかに多くのトランジスタを有しているから、メモ
リセル部１２における個々のトラジスタの歩留の向上が
優先的に半導体メモリ装置の総合歩留の向上につなが
る。例えば、分離溝３０の幅Ｗ１を小にすることにより
メモリセル部１２におけるエミッタ領域２１と分離溝３
０との最短距離Ｌ１を０．５μｍだけ長くすることによ
り、半導体メモリ装置の総合歩留は約５％向上する。
【００２１】また、制御回路部１１の分離溝の幅Ｗ２が
大きいことにより全体のアクセスタイムが速くなること
は図２に示した第１の実施例と同様である。
大きいことにより全体のアクセスタイムが速くなること
は図２に示した第１の実施例と同様である。
【００２２】
【発明の効果】以上説明したように本発明では、メモリ
セル部におけるトランジスタ間を分離する分離溝の幅よ
り制御回路部におけるトランジスタ間を分離する分離溝
の幅を相対的に大きくすることにより、半導体メモリ装
置全体の集積度にあまり影響を与えないで半導体メモリ
装置全体のアクセスタイムを速くすることができる。あ
るいは半導体メモリ装置全体のアクセスタイムを速く
し、半導体メモリ装置全体の総合歩留を向上させること
ができる。
セル部におけるトランジスタ間を分離する分離溝の幅よ
り制御回路部におけるトランジスタ間を分離する分離溝
の幅を相対的に大きくすることにより、半導体メモリ装
置全体の集積度にあまり影響を与えないで半導体メモリ
装置全体のアクセスタイムを速くすることができる。あ
るいは半導体メモリ装置全体のアクセスタイムを速く
し、半導体メモリ装置全体の総合歩留を向上させること
ができる。
【図１】本発明の実施例の半導体メモリ装置の半導体チ
ップ（半導体基板）の概略を示す平面図である。
ップ（半導体基板）の概略を示す平面図である。
【図２】本発明に関連する技術を示す図であり、（Ａ）
はメモリセル部におけるバイポーラトラジスタと分離溝
を示す断面図、（Ｂ）は制御回路部におけるバイポーラ
トラジスタと分離溝を示す断面図である。
はメモリセル部におけるバイポーラトラジスタと分離溝
を示す断面図、（Ｂ）は制御回路部におけるバイポーラ
トラジスタと分離溝を示す断面図である。
【図３】本発明の実施例を示す図であり、（Ａ）はメモ
リセル部におけるバイポーラトラジスタと分離溝を示す
断面図、（Ｂ）は制御回路部におけるバイポーラトラジ
スタと分離溝を示す断面図である。
リセル部におけるバイポーラトラジスタと分離溝を示す
断面図、（Ｂ）は制御回路部におけるバイポーラトラジ
スタと分離溝を示す断面図である。
【図４】半導体メモリ装置の機能別トランジスタ使用数
を示す図である。
を示す図である。
【図５】半導体メモリ装置のアクセスタイムの内訳を示
す図である。
す図である。
１０ 半導体基板 １１ 制御回路部 １２ メモリセル部 ２１ Ｎ+ 型エミッタ領域 ２２ Ｐ型ベース領域 ２３ コレクタ領域となるＮ型エピタキシャル層 ２４ Ｎ+ 型のコレクタ引出し領域 ２５ Ｎ+ 型埋込み層 ２６ Ｐ型シリコン基体 ３０，４０ 分離溝 １００，２００ バイポーラトランジスタ
Claims (2)
- 【請求項１】 複数のバイポーラトランジスタを形成し
たメモリセル部と、複数のバイポーラトラジスタを形成
し前記メモリセル部を制御する制御回路部とを半導体基
板に配置し、前記メモリセル部と前記制御回路部のそれ
ぞれにおいて前記バイポーラトランジスタ間の分離を分
離溝で行っている半導体メモリ装置において、前記制御
回路部内の前記分離溝の幅は前記メモリセル部内の前記
分離溝の幅より大きく、かつ、エミッタ領域と前記分離
溝との最短距離は、前記制御回路部内のバイポーラトラ
ンジスタより前記メモリセル部内のバイポーラトランジ
スタの方が大きいことを特徴とする半導体メモリ装置。 - 【請求項２】 前記メモリセル部における前記バイポー
ラトランジスタの集積度と前記制御回路部における前記
バイポーラトランジスタの集積度が等しいことを特徴と
する請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04287216A JP3128996B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04287216A JP3128996B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140593A JPH06140593A (ja) | 1994-05-20 |
| JP3128996B2 true JP3128996B2 (ja) | 2001-01-29 |
Family
ID=17714556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04287216A Expired - Fee Related JP3128996B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128996B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595082U (ja) * | 1992-05-28 | 1993-12-24 | ダイヤモンド電機株式会社 | ケース |
| JPH05343864A (ja) * | 1992-06-12 | 1993-12-24 | Nec Niigata Ltd | 電子装置の筺体 |
-
1992
- 1992-10-26 JP JP04287216A patent/JP3128996B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595082U (ja) * | 1992-05-28 | 1993-12-24 | ダイヤモンド電機株式会社 | ケース |
| JPH05343864A (ja) * | 1992-06-12 | 1993-12-24 | Nec Niigata Ltd | 電子装置の筺体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140593A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001017 |
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