TWI747292B - 半導體裝置 - Google Patents

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TWI747292B TW109116770A TW109116770A TWI747292B TW I747292 B TWI747292 B TW I747292B TW 109116770 A TW109116770 A TW 109116770A TW 109116770 A TW109116770 A TW 109116770A TW I747292 B TWI747292 B TW I747292B
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Abstract

本案公開了一種半導體裝置。所述半導體裝置包括基板、金屬氧化物半導體裝置、和部件。金屬氧化物半導體裝置設置在基板中。所述部件設置成鄰近金屬氧化物半導體裝置。所述部件以第一深度延伸至基板中，金屬氧化物半導體裝置以小於第一深度的第二深度延伸至基板中。

Description

半導體裝置
本案是關於一種半導體裝置，特別是關於一種降低插入損耗的半導體裝置。
在諸如手機和無線系統的無線電傳輸裝置中，其天線開關是用於通過傳輸路徑路由高頻信號的重要部件。天線開關通常與功率放大器結合，並且兩個功能都集成在同一積體電路中。在一些方式中，所傳輸的信號通過基板從一個節點連接至另一個節點。可以將易受基板雜訊耦合影響的基板描述為具有低插入損耗，其中插入損耗是傳輸信號的減小。在用於混合信號和片上系統(system-on-chip，SOC)設計的低雜訊電路中，跡線插入損耗對於半導體裝置的設計和製造變得更具挑戰性。
本案的一實施例揭露一種半導體裝置。半導體裝置包括基板、金屬氧化物半導體裝置、和部件。金屬氧化物半導體裝置設置在基板中。部件設置成鄰近金屬氧化物半 導體裝置。部件以第一深度延伸至基板中，金屬氧化物半導體裝置以小於第一深度的第二深度延伸至基板中。
本案的另一實施例揭露一種半導體裝置。半導體裝置包括基板、第一阱至第三阱、第一摻雜區和第二摻雜區以及第三摻雜區。第一阱至第三阱設置在基板中。第一摻雜區和第二摻雜區設置在位於第一阱之上的第四阱中，其中，第二阱插入第三阱和第四阱之間。第三摻雜區設置在該第三阱中，第三摻雜區用以作浮接。
本案的另一實施例揭露一種半導體裝置。半導體裝置包括包括非摻雜區的基板、金屬氧化物半導體裝置以及至少一個電阻器。金屬氧化物半導體裝置延伸至基板中，其中金屬氧化物半導體裝置鄰近非摻雜區。至少一個電阻器設置在非摻雜區的正上方，並且佈置在沿著方向與金屬氧化物半導體裝置對齊的一列。
100,200,300,400,700,800,900,1000,1100,1200:半導體裝置
110,410,910,1210:基板
120,920:金屬氧化物半導體裝置(MOS)
130,931-932:部件
230:偽結構
X,Y:方向
S1-S6:距離
330a,330b:部分
420,421-425:阱
STI:淺溝槽隔離件
431-437,1220:摻雜區
T1:汲極端子、端子
T2:閘極端子、端子
T3:源極端子、端子
T4:體端子、端子
T5,T6:端子
R1-R2,R:電阻器
VDD:電壓
440:閘極氧化物層
450:閘極結構、閘極
Tr1-Tr4:電晶體
W1,W2:寬度
470:非摻雜區
AA’:線
480:隔離件
M1-M4,Mtop,M(top-1):厚金屬層
D1-D2:深度
H1:高度
1230:閘極
1240:導電段
P:間距
1300:方法
1301-1307:步驟
1400:電子設計自動化(EDA)系統
1402:硬體處理器、處理器
1404:存儲介質、非暫時性電腦可讀存儲介質
1406:電腦程式代碼(指令)
1408:匯流排
1410:I/O介面
1412:網路介面
1414:網路
1416:製造工具
1420:IC佈局圖
1422:設計規範
1500:IC製造系統
1520:設計室
1522:IC設計佈局圖
1530:遮罩室
1532:遮罩資料準備、資料準備
1544:遮罩製造
1545:遮罩
1550:IC晶圓廠、IC製造商/製造者(fab)
1552:晶圓製造
1553:半導體晶圓
1560:IC裝置
當結合附圖進行閱讀時，從以下詳細描述可最佳理解本案的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪製。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
第1圖是根據一些實施例的半導體裝置的一部分的俯視圖；第2圖是根據一些實施例的半導體裝置的一部分的俯視圖； 第3圖是根據一些實施例的半導體裝置的一部分的俯視圖；第4圖是根據一些實施例的半導體裝置的一部分的截面圖；第5圖是根據一些實施例的第4圖中的半導體裝置的一部分的俯視圖；第6圖是根據一些實施例的第5圖中的半導體裝置的一部分的截面圖；第7圖是根據一些實施例的與第5圖中的半導體裝置相對應的半導體裝置的一部分的截面圖；第8圖是根據一些實施例的與第5圖中的半導體裝置相對應的半導體裝置的一部分的截面圖；第9圖是根據一些實施例的半導體裝置的一部分的截面圖；第10圖是根據一些實施例的半導體裝置的一部分的截面圖；第11圖是根據一些實施例的半導體裝置的一部分的俯視圖；第12圖是根據一些實施例的半導體裝置的一部分的俯視圖；第13圖是根據本案的一些實施例的製造半導體裝置的方法的流程圖；第14圖是根據本案的一些實施例的用於設計積體電路佈局設計的系統的框圖；以及 第15圖是根據一些實施例的積體電路製造系統以及與其相關的積體電路製造流程的框圖。
以下公開內容提供了許多用於實現本案的不同特徵的不同實施例或實例。下面描述了元件和佈置的具體實例以簡化本案。當然，這些僅僅是實例，而不旨在限制本案。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，並且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。另外，本案可以在各種實例中重複參考數位和/或字母。該重複是出於簡化和清楚的目的，其本身並不指示所討論的各種實施例和/或結構之間的關係。
在本說明書中使用的術語通常具有本領域和在使用每個術語的特定上下文中的普通含義。在本說明書中示例的使用，包括在此討論的任何術語的示例，僅是說明性的，絕不限制本案的一實施例或者任何示例性術語的範圍和含義。同樣，本案的一實施例不限於本說明書中給出的各種實施例。
如本文所使用的術語「包括」、「具有」、「包含」、「涉及」等應理解為開放式的，即意指包括但不限於。
在整個說明書中對「一個實施例」、「實施例」或者「一些實施例」的引用意指結合(一些)實施例描述的 特定特徵、結構、實施、或者特性包括在本案的至少一個實施例中。因此，在整個說明書中的各個地方使用短語「在一個實施例中」或者「在實施例中」或者「在一些實施例中」不一定全部指的是同一實施例。另外，可以以任何合適的方式在一個或者多個實施例中對特定的特徵、結構、實施、或者特性進行組合。
而且，為便於描述，在此可以使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等空間相對術語，以容易地描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關係。除了圖中所示的方位外，空間相對術語旨在包括裝置在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。如本文所使用的術語「和/或」包括一個或者多個相關的所列條目的任何和所有組合。
如本文所使用的「大約」、「約」、「近似」或者「基本上」通常是指給定的值或者範圍的任何近似值，其中該給定的值或者範圍的近似值根據其所屬領域的不同而變化，並且其範圍應與本領域技術人員所理解的最廣泛的解釋相一致，因而包括所有如此的修改和類似的結構。在一些實施例中，其通常意指給定的值或者範圍的百分之二十以內，優選為百分之十以內，更優選為百分之五以內。這裡給出的數值量是近似的，意味著如果沒有明確說明或者意味著其他近似值，則可以對術語「大約」、「約」、 「近似」或者「基本上」進行推斷。
在一些實施例中，本案提供了一些實施，用以在不改變天線開關的電路設計的情況下減小天線開關的插入損耗(insertion loss，IL)。在一些實施例中，隔離件設置成在基板上鄰近金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置。換句話說，將較少的類金屬元件設置成鄰近接收和發送信號的裝置，可以進一步改善IL性能。在一個實施例中，未植入的半導體結構佈置成鄰近MOS。在另一個實施例中，諸如偽閘極或者偽有源區的半導體結構佈置成鄰近MOS。在矽化物形成工藝之前，在半導體結構之上形成抗蝕劑保護氧化物(resist protect oxide，RPO)層，以防止RPO層下面的結構發生矽化(silicided)。在又一個實施例中，與基板相對應的MOS的一個端子設置成浮接或者連接至電阻器。在又一個實施例中，多個MOS以預定間隔彼此間隔開。連接至MOS的電阻器具有預定的寬度，並且電阻器以另一預定的間隔彼此間隔開。在又一個實施例中，基板包括非摻雜區。(一些)電阻器設置在非摻雜區之上的金屬層中。在又一個實施例中，淺溝槽隔離件和MOS延伸至基板中，而淺溝槽隔離件(shallow trench isolation，STI)的深度大於MOS的深度。在又一個實施例中，基板具有高電阻率。在另一個實施例中，MOS在其閘極結構之間具有增大的間距，並且用以MOS的汲極/源極端子的導電段具有增大的寬度。
每個上述的實施例可以在不改變天線開關的電路設計的情況下，基於工藝技術來改善天線開關的IL性能。可以獨立地或者以任何組合來應用上述實施例。其提高了IL性能，卻不會產生任何額外的成本或者任何額外的工藝複雜性或者晶片面積損失。本案的實施例適用於用於天線開關的任何半導體工藝技術，包括但不限於鰭式場效應電晶體(fin field-effect transistor，FinFET)，該鰭式場效應電晶體是用於28GHz5G蜂窩(cellular)網路的下一個技術。
現在參考第1圖。第1圖是根據一些實施例的半導體裝置100的一部分的俯視圖。在一些實施例中，半導體裝置100形成為用作天線開關。為了進行說明，半導體裝置100包括基板110、金屬氧化物半導體裝置(MOS)120、和鄰近MOS120設置的部件130。在一些實施例中，部件130的電導率小於基板110的電導率。在各種實施例中，部件130以第一深度延伸至基板110中，並且金屬氧化物半導體裝置120以小於第一深度的第二深度延伸至基板110中。
在一些實施例中，基板110是純矽結構。在各種實施例中，基板110包括其他元素半導體，例如鍺。基板110包括化合物半導體，例如碳化矽、砷化鎵、砷化銦、和磷化銦。基板110的各種實施包括在本案的預期範圍內。例如，在一些實施例中，基板110包括合金半導體，例如矽鍺、碳化矽鍺、磷化砷化鎵、和磷化銦鎵。
現在參考第2圖。第2圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置200的一部分的俯視圖。為了便於理解，對應於第1圖的實施例，用相同的附圖標記標注第2圖中相同的元件。
如第2圖所示。為了進行說明，半導體裝置200在基板110上包括多個偽結構230。在一些實施例中，偽結構230用以對應於例如第1圖的部件130。偽結構230佈置成與MOS間隔開距離S1。在一些實施例中，距離S1在約1微米至約100微米的範圍內。
在一些實施例中，偽結構230包括例如純矽結構。偽結構230沿著y方向以陣列的形式佈置。在一些實施例中，偽結構230成對地放置，如第2圖所示。例如，與另一對中的另外兩個偽結構230相比，一對中的兩個偽結構230彼此更靠近。
在一些方式中，一些偽結構設置成鄰近MOS，用以在MOS上進行進一步的化學機械拋光(chemical mechanical polish，CMP)工藝。然而，那些偽結構是P型摻雜的或/和N型摻雜的，並且通過自動放置實用程式來佈置。在這樣的佈置中，基於一些實驗結果，具有摻雜的偽結構的天線開關引起約1.00dB的插入損耗(IL)。利用第2圖所示的本案一實施例的，半導體裝置200將IL減小至約0.97dB。因此，與某些方式中的天線開關相比，IL性能提高了約0.03ddB。
出於說明目的給出了第2圖的構造。各種實施都 在本案的預期範圍內。例如，在一些實施例中，偽結構230佈置成沿著x方向鄰近MOS120，並且與MOS120間隔開距離S1。在各種實施例中，所有偽結構230沿著x方向和y方向都通過均勻的間隔彼此間隔開。
現在參考第3圖。第3圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置300的一部分的俯視圖。為了便於理解，對應於第1圖至第2圖的實施例，用相同的附圖標記標注第3圖中相同的元件。
如第3圖示意性地所示，包括兩個部分330a-330b的抗蝕劑保護氧化物(RPO)層形成在偽結構230上方。在一些實施例中，在第3圖的實施例中的偽結構230和抗蝕劑保護氧化物(RPO)層的部分330a-330b用以對應於例如第1圖的部件130。部分330a沿著y方向與MOS120間隔開距離S2。部分330b沿著x方向與MOS120間隔開距離S3。在一些實施例中，距離S2-S3相同。在一些可替代的實施例中，距離S2-S3不同。在又一可替代的實施例中，距離S2-S3在約1微米至約100微米的範圍內。
在一些實施例中，由RPO層的部分330a-330b覆蓋的區域和結構在該工藝中未矽化。換句話說，半導體裝置300的區域劃分為用於電接觸的需要矽化的區域和不需要矽化的其他區域。因此，在RPO層的部分330a下面的偽結構230未矽化。在一些實施例中，RPO層的部分330a-330b使用二氧化矽形成。
在一些方式中，一些偽結構設置成鄰近矽化的MOS，並且還具有在其上設置的導電特徵。在這樣的佈置中，基於一些實驗結果，具有矽化的偽結構的天線開關引起大約1.1dB的插入損耗(IL)。相比之下，利用第3圖所示的本案一實施例的，半導體裝置300將IL減小至約1.0dB。因此，與某種方式的天線開關相比，IL性能提高了約0.1dB。
出於說明目的給出了第3圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，在RPO層的部分330b下面佈置有偽結構230。
現在參考第4圖。第4圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置400的一部分的截面圖。
為了進行說明，半導體裝置400包括基板410、阱421-425、淺溝槽隔離件STI、摻雜區431-437、閘極氧化物層440、閘極450、和電阻器R1-R2。在一些實施例中，基板410用以對應於例如第1圖的基板110。電阻器R1-R2用以對應於例如第1圖的部件130。
如第4圖所示，阱421佈置在基板410之上並且延伸至基板410中。阱422和424-425佈置在基板410之上。阱423佈置在阱421之上。阱424還插入在阱423和425之間。在一些實施例中，阱421是深N摻雜阱(N阱)，其中深N阱表示位於表面阱423下方的導電的亞表面阱層。阱422和424是N摻雜阱。阱423和425是P 摻雜阱(P阱)。
摻雜區431設置在阱422中。摻雜區432-435設置在阱423中。摻雜區436設置在阱424中。摻雜區437設置在阱425中。摻雜區431-437通過淺溝槽隔離件STI間隔開。在一些實施例中，摻雜區431、433-434、和436為N摻雜。摻雜區432、435、和437為P摻雜。
如第4圖所示，閘極450設置在閘極氧化物層440之上。在一些實施例中，閘極450形成為多晶矽(polysilicon或者多晶矽)層。在一些實施例中，閘極450還包括閘極介電層(未示出)和金屬閘極層(未示出)。在一些實施例中，閘極450包括一個或者多個金屬層代替多晶矽層。在各種實施例中，閘極氧化物層440包括介電材料，該介電材料包括例如氧化矽(SiO2)或者氧氮化矽(SiON)，並且能夠通過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、和/或其他合適的方法形成。在一些實施例中，多晶矽層通過適當的沉積工藝形成，沉積工藝包括例如低壓化學氣相沉積(LPCVD)和等離子體增強CVD(PECVD)。在一些實施例中，閘極介電層使用高k介電材料，包括例如鉿氧化物(HfO2)、Al2O3、鑭系元素氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其組合、或者其他合適的材料，並且閘極介電層通過ALD和/或其他合適的方法形成。金屬閘極層包括p型功函金屬或者n型功函金屬，並且通過CVD、PVD、和/或其他合適的工藝沉積。示例性的p型功函金屬 包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函材料、或其組合。示例性的n型功函金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函材料、或其組合。一個或者多個金屬層使用鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)、和/或其他合適的材料；並且通過CVD、PVD、鍍敷、和/或其他合適的工藝形成。出於說明性目的給出了與閘極450和閘極氧化物層440相關的形成和/或材料。與閘極450和閘極氧化物層440相關的各種形成和/或材料在本案的預期範圍內。
在一些實施例中，摻雜區433-435、閘極氧化物層440、和閘極450包括在電晶體Tr1中。在一些實施例中，電晶體Tr1用以對應於例如第1圖的MOS120。摻雜區433-435分別用以電晶體Tr1的汲極端子T1、源極端子T3、和體端子T4的形式。閘極450與電晶體Tr1的閘極端子T2相對應。在一些實施例中，摻雜區436用以與阱421和424相對應的端子T5的形式，摻雜區437用以與基板410相對應的端子T6的形式。換句話說，MOS裝置包括工作中的六個端子T1-T6。
在一些實施例中，閘極端子T2、端子T4-T6、或其組合用以電連接至(一些)電阻器或者浮接。例如，在第4圖的實施例中，汲極端子T1和源極端子T3連接至地。閘極端子T2連接至信號，即電壓VDD。體端子T4連接至電阻器R1，並且進一步連接至地。端子T5連接至電阻 器R2並且進一步連接至電壓VDD。在一些實施例中，端子T6浮接。在各種實施例中，端子T6連接至用以對應於例如電阻器R1-R2的電阻器。在一些實施例中，電阻器R1-R2具有約500ohms至約1,000,000ohms的電阻。換句話說，電阻器R1-R2是具有足夠高的值以有效地使基板浮接的電阻器。
在一些方式中，由於與端子T4-T6相對應的端子中的至少一個連接至地，因此基板雜訊耦合降低了半導體裝置的性能。例如，當端子T6接地時，應該從汲極至源極傳輸的信號的一部分從阱423-425流至摻雜區437，信號的另一部分從阱423、421、阱424-425流至摻雜區437，信號的另外部分從阱423、421、基板410、和阱425流至摻雜區437。相比之下，利用第4圖的構造，基於一些實驗結果，與某些方式中的天線開關相比，具有端子T6浮接或者連接至電阻器的天線開關將IL降低了約1.0dB。另外，當端子T5-T6都浮接或者連接至電阻器時，相對於僅端子T6浮接，可以將IL進一步減小約1.0dB。另外，當端子T4-T6全部浮接或者連接至電阻器時，相對於端子T5-T6浮接，可以將IL進一步減小約1.0dB。因此，與某些方式中的天線開關相比，IL性能大大提高。
出於說明目的給出了第4圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，阱421-422和424是P摻雜阱。阱423和425是N摻雜阱。摻雜區431、433-434、和436為P摻雜。摻雜區432、435、 和437為N摻雜。
現在參考第5圖。第5圖是根據一些實施例的第4圖的半導體裝置400的一部分的俯視圖。為了便於理解，對應於第4圖的實施例，用相同的附圖標記標注第5圖中相同的元件。
如第5圖所示，為了進行說明，半導體裝置400還包括阱420、非摻雜區470、電阻器R、和電晶體Tr2。在一些實施例中，阱420用以對應於例如第4圖的阱421-425。非摻雜區470與第4圖的基板410的區域相對應。電阻器R用以對應於例如第4圖的電阻器R1-R2。電晶體Tr2用以對應於例如具有第4圖的六個端子的電晶體Tr1。在各種實施例中，通過並聯連接多個電晶體Tr1來實施一個電晶體Tr2。
為了進行說明，電晶體Tr2設置在沿著x方向延伸的阱420中。在佈局圖中，電晶體Tr2彼此間隔開距離S4。在一些實施例中，距離S4在約0.001微米至約5微米的範圍內。在一些實施例中，每個電晶體Tr2沿著y方向具有約1.5微米的MOS高度。
如第5圖所示，在佈局圖中，用非摻雜區470圍繞阱420。電晶體Tr2與非摻雜區470間隔開距離S5。在一些實施例中，距離S5為約1微米，但是本案不限於此。在一些實施例中，非摻雜區470稱為基板410中的非摻雜Si(NTN)區。非摻雜區470的細節將在第6圖中以截面圖進行討論。
電阻器R佈置在非摻雜區470之上。如上所述，非摻雜區470與基板410中的非摻雜區相對應。換句話說，在電阻器R下面沒有佈置P阱或者N阱。因此，在上述實施例中，由於基板410的摻雜區與電阻器R之間由非摻雜區提供的距離，使得基板雜訊耦合對電阻器R的影響減小。IL相應地得到改善。
為了進行說明，一排中的電阻器R沿著x方向與電晶體Tr2對準。如第5圖所示，電阻器R在沿著x方向彼此間隔開距離S6，並且每個電阻器R具有寬度W1。在一些實施例中，距離S6在約0.001微米至約10微米的範圍內。寬度W1在約0.001微米至約10微米的範圍內。
在一些方式中，與本案中的電阻器相比，具有更寬寬度的電阻器要承受基板雜訊耦合。相比之下，利用第5圖的本案一實施例的，電阻器具有減小的寬度和彼此之間更靠近的間隔。因此，減小了由於基板和電阻器之間的寄生電容引起的插入損耗。IL相應地得到改善。例如，基於一些實驗結果，當天線開關中的電阻器的寬度從約0.36微米變為約0.06微米時，引起IL下降約0.2dB。
出於說明目的給出了第5圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，電阻器R佈置在電晶體Tr2的兩個相對側上。
現在參考第6圖。第6圖是根據一些實施例的沿著第5圖中的線AA'的半導體裝置400的一部分的截面圖。為了便於理解，對應於第4圖-第5圖的實施例，用相同的 附圖標記標注第6圖中相同的元件。
為了進行說明，半導體裝置400還包括多個厚金屬層M1-M4、M(top-1)、和Mtop、以及隔離件480。在一些實施例中，在金屬層M4和M(top-1)之間存在更多的金屬層。金屬層M1-M4、M(top-1)、和Mtop用以用於在半導體裝置400中包括的裝置之間進行金屬佈線。在可替代的實施例中，隔離件480例如通過淺溝槽隔離件或者偽有源區來實施，並且用以對應於例如第1圖的部件130。
如第6圖所示，金屬層M1-M4、M(top-1)、和Mtop沿著z方向佈置在電晶體Tr2和隔離件480之上。電阻器R佈置在金屬層的位置中。在一些實施例中，電阻器R佈置在金屬層的至少一層之上。換句話說，如第6圖所示，電阻器R佈置在線路的後端(BEOL)部分中，其中BEOL是IC製造工藝的最後部分，其中單個裝置(電晶體、電容器、電阻器等)與通孔和例如金屬層M1-M4、M(top-1)、和Mtop的導電跡線互連。
為了進行說明，非摻雜區470佈置在隔離件480下方。如上所述，在一些實施例中，非摻雜區470是基板410的非摻雜矽區，包括半導體材料，例如矽，其的阻抗要高於非本征半導體(例如在基板410的其他區域中的p型半導體或者n型半導體)的阻抗。因此，與在隔離件480、電阻器R和圍繞電晶體Tr2下面具有p型阱或者n型阱的天線開關相比，第6圖中的半導體裝置400具有較高的基 板阻抗，這使得減小了電晶體Tr2的寄生損耗。這減少了穿過基板410的RF洩漏的量，繼而提高了半導體裝置400的IL性能。
出於說明目的給出了第6圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，另一對隔離件480和非摻雜區470佈置在第6圖中的電晶體Tr2的兩個相對側上。
現在參考第7圖。第7圖是根據一些實施例的與第5圖的半導體裝置相對應的半導體裝置700的一部分的截面圖。為了便於理解，對應於第4圖-第6圖的實施例，用相同的附圖標記標注第7圖中相同的元件。
與第6圖相比，第7圖中的隔離件480和非摻雜區470佈置在電晶體Tr2的兩個相對側上並且鄰近電晶體Tr2。電阻器R進一步設置在電晶體Tr2的兩個相對側上的非摻雜區470之上。
出於說明目的給出了第7圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，電阻器R佈置在金屬層M2的位置中。
第8圖是根據各種實施例的與第5圖的半導體裝置相對應的半導體裝置800的一部分的截面圖。為了便於理解，對應於第4圖-第7圖的實施例，用相同的附圖標記標注第8圖中相同的元件。
與第7圖相比，半導體裝置800中的電阻器R佈置在隔離件480和金屬層M1之間。在一些實施例中，電 阻器R設置在線路的中間端(MEOL)部分中，其中MEOL在裝置的閘極和源極/汲極區之間提供接觸(包括共用接觸)。
現在參考第9圖。第9圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置900的一部分的截面圖。為了進行說明，半導體裝置900包括基板910、MOS920、和部件931-932。在一些實施例中，基板910用以對應於例如第1圖的基板110。MOS920用以對應於例如第1圖的MOS120。部件931-932用以對應於例如第1圖的部件130。
為了進行說明，MOS920和部件931-932沿著z方向延伸至基板910中，並且部件931-932設置在MOS920的相對側。在一些實施例中，部件931-932包括淺溝槽隔離件。如第9圖所示，部件931-932以深度D1延伸至基板910中，並且MOS920以深度D2延伸至基板910中。在一些實施例中，深度D1大於深度D2。在各種實施例中，深度D1-D2在約0.5微米至約10微米的範圍內。
出於說明目的給出了第9圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，部件931-932的深度由於實際設計而不同。
現在參考第10圖。第10圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置1000的一部分的截面圖。為了便於理解，對應於第9圖的實施例， 用相同的附圖標記標注第10圖中相同的元件。
與第9圖相比，深度D1小於深度D2。在一些實施例中，基板910進一步具有範圍從約100ohm-cm至約1,000,000ohm-cm的高電阻率。在一些實施例中，基板910包括具有低摻雜濃度(例如，摻雜濃度小於1010個原子/cm-3)的矽晶圓。
在一些實施例中，由源極、汲極和溝道至基板的電容引起的IL根據基板電阻的有效值而變化，其中IL隨著基板電阻的增加而減小。基板電阻取決於基板的電阻率和佈局。因此，與包括具有低電阻率基板的天線開關的一些方式相比，具有第10圖的構造的天線開關將IL降低約0.5dB。
出於說明目的給出了第10圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，基板910還包括如第8圖所示的非摻雜區470，以進一步改善半導體裝置1000的IL性能。
現在參考第11圖。第11圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置1100的一部分的俯視圖。為了便於理解，對應於第4圖的實施例，用相同的附圖標記標注第11圖中相同的元件。
與第5圖相比，可以替代具有電阻器R和電晶體Tr2的是，半導體裝置1100包括電晶體Tr3。在一些實施例中，電晶體Tr2-Tr3的構造不同。在各種實施例中，電晶體Tr2-Tr3的構造相同。在各種實施例中，一個電晶 體Tr3是並聯連接在一起的30多個重複的MOS Tr3的結合。
為了進行說明，電晶體Tr3具有例如約1.5微米的MOS高度。如上所述，距離S4在約0.001微米至約5微米的範圍內。
在一些方式中，由於深n阱規則，使得MOS之間的距離為約5微米。利用本案一實施例的，可以在不改變天線開關的電路設計的情況下，基於處理技術縮短MOS之間的距離來改善天線開關的IL性能。
出於說明目的給出了第11圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，MOS的數量用以相對於電晶體Tr3為多於三個。
現在參考第12圖。第12圖是根據一些實施例的與第1圖的半導體裝置100相對應的半導體裝置1200的一部分的俯視圖。為了進行說明，半導體裝置1200包括電晶體Tr4中的基板1210、摻雜區1220、閘極1230、和導電段(金屬-裝置，MD)1240。在一些實施例中，基板1210用以對應於例如第1圖的基板110。電晶體Tr4用以對應於例如第1圖的MOS120。
如第12圖所示，摻雜區1220在基板1210上沿著x方向延伸。閘極1230沿著y方向延伸，並且沿著x方向彼此間隔開閘極間距P。具有寬度W2的導電段1240沿著y方向延伸，並且插入閘極1230之間。在一些實施例中，閘極間距P在約100納米至約220納米的範圍內。 寬度W2約為40納米。
利用第12圖的構造，由於增大的閘極間距，使得MOS的遷移率得到提高，並且減小了閘極之間產生的寄生電容。因此，包括在半導體裝置1200中的天線開關的IL和隔離件均得到改善。例如，基於實驗結果，天線開關的IL隨著其閘極間距從約90納米增大到130納米而減小約1.0dB。另外，具有增大的導電段寬度也有助於IL的改善。例如，基於實驗結果，天線開關的IL隨著其導電段的寬度從約24納米增大到約40納米而減小約0.03dB。在本案的一些實施例中，隨著閘極間距增大約原始設計的30%，而使得天線開關的IL表現出顯著的改善。
出於說明目的給出了第12圖的構造。各種實施都在本案的預期範圍內。例如，在一些實施例中，摻雜區1220實施為間隔開的摻雜區。
現在參考第13圖。第13圖是根據本案的一些實施例的製造半導體裝置100、200、300、400、700、800、900、1000、1100或者1200的方法1300的流程圖。應該理解，可以在第13圖所示的工藝之前、之中、和之後提供附加的操作，並且對於方法1300的另外的實施例，可以對下面描述的一些操作進行替換或者刪除。方法1300包括步驟1301-1307。第13圖所示的步驟順序可以根據本案的不同實施例進行變化。
在步驟1301中，形成延伸至基板中的至少一個MOS，如例如第6圖至第10圖的實施例所示。在一些實 施例中，至少一個MOS的閘極具有增大的間距，並且至少一個MOS的導電段具有預定的寬度，如例如第12圖的實施例所示。
在步驟1302中，形成延伸至基板中的至少一個淺溝槽隔離件，如例如第6圖至第10圖的實施例所示。
在步驟1303中，形成鄰近基板上的至少一個MOS裝置的多個半導體結構，如例如第2圖至第3圖的實施例所示。
在步驟1304中，形成半導體結構上方的抗蝕劑保護氧化物層，如例如第3圖的實施例所示。
在步驟1305中，形成至少一個MOS裝置的彼此間隔開預定間隔的多個MOS，如例如第5圖和第11圖的實施例所示。
在步驟1306中，形成連接至至少一個MOS的至少一個端子的至少一個電阻器，如例如第4圖的實施例所示。
在步驟1307中，形成至少一個鄰近MOS的電阻器的多個電阻器，如例如第5圖的實施例所示。在一些實施例中，電阻器通過預定間隔彼此隔開，如例如第5圖和第11圖的實施例所示。在各種實施例中，每個電阻器具有如例如第5圖的實施例所示的寬度。在各種實施例中，電阻器佈置在基板的非摻雜區之上，如例如第6圖至第8圖的實施例所示。
現在參考第14圖。第14圖是根據本案的一些實 施例的用於設計積體電路佈局設計的電子設計自動化(EDA)系統1400的框圖。EDA系統1400用以實施第13圖中公開的方法1300的一個或者多個操作，並且結合第1圖至第12圖進一步解釋。在一些實施例中，EDA系統1400包括自動佈局繞線(Auto Place and Route，APR)系統。
在一些實施例中，EDA系統1400是通用計算設備，包括硬體處理器1402和非暫時性電腦可讀存儲介質1404。除其他外，存儲介質1404用電腦程式代碼(指令)1406(即一組可執行指令)進行編碼，即存儲。由硬體處理器1402執行指令1406表示實施一部分或者全部的例如方法1300的(至少一部分)EDA工具。
處理器1402經由匯流排1408電連接至電腦可讀存儲介質1404。處理器1402也通過匯流排1408電連接至I/O介面1410和製造工具1416。網路介面1412也是經由匯流排1408電連接至處理器1402。網路介面1412連接至網路1414，使得處理器1402和非暫時性電腦可讀存儲介質1404能夠經由網路1414連接至外部元件。處理器1402用以執行在非暫時性電腦可讀存儲介質1404中編碼的電腦程式代碼1406，以使得EDA系統1400可以用於實施所提到的工藝和/或方法的一部分或者全部。在一個或者多個實施例中，處理器1402是中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)、和/或合適的處理單元。
在一個或者多個實施例中，電腦可讀存儲介質 1404是電、磁、光、電磁、紅外、和/或半導體系統(或者裝置或者設備)。例如，非暫時性電腦可讀存儲介質1404包括半導體或者固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁片、和/或光碟。在一個或者多個使用光碟的實施例中，電腦可讀存儲介質1404包括光碟唯讀記憶體(CD-ROM)、讀/寫光碟(CD-R/W)、和/或數位視訊光碟(DVD)。
在一個或者多個實施例中，存儲介質1404存儲電腦程式代碼1406，該電腦程式代碼1406用以使得EDA系統1400(其中這種執行(至少部分地)代表EDA工具)可以用於實施所提到的工藝和/或方法的一部分或者全部。在一個或者多個實施例中，存儲介質1404還存儲資訊，該資訊有助於實施所提到的工藝和/或方法的一部分或者全部。在一個或者多個實施例中，存儲介質1404存儲包括本文所公開的這種標準單元的IC佈局圖1420，本文所公開的這種標準單元例如是包括在上述對應於第1圖至第12圖的半導體裝置100、200、300、400、700、800、900、1000、1100、1200中的單元。
EDA系統1400包括I/O介面1410。I/O介面1410連接至外部電路。在一個或者多個實施例中，I/O介面1410包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕、和/或游標方向鍵，用於將資訊和命令傳達至處理器1402。
EDA系統1400還包括連接至處理器1402的網 路介面1412。網路介面1412允許EDA系統1400與網路1414通信，一個或者多個其他電腦系統連接至該網路1414。網路介面1412包括：無線網路介面，例如藍牙、無線網路(WIFI)、全球互通微波存取(Worldwide Interoperability for Microwave Access，WIMAX)、通用封包無線服務(General Packet Radio Service，GPRS)、或者寬頻碼分多址(Wideband Code Division Multiple Access，WCDMA)；或者有線網路介面，例如乙太網路(ETHERNET)、通用序列匯流排(USB)、或者IEEE-1464。在一個或者多個實施例中，在兩個或者多個系統1400中實施所提到的工藝和/或方法的一部分或者全部。
EDA系統1400還包括連接至處理器1402的製造工具1416。製造工具1416用以製造積體電路，例如上述對應於第1圖至第12圖的半導體裝置100、200、300、400、700、800、900、1000、1100、1200，根據設計檔由處理器1402處理。
EDA系統1400用以通過I/O介面1410接收資訊。通過I/O介面1410接收的資訊包括指令、資料、設計規則、標準單元的庫、和/或其他參數中的一個或者多個，以供處理器1402處理。經由匯流排1408將資訊傳送至處理器1402。EDA系統1400用以通過I/O介面1410接收與UI有關的資訊。該資訊作為設計規範1422存儲在非暫時性電腦可讀存儲介質1404中。
在一些實施例中，所提到的工藝和/或方法的一部分或者全部實施為用於由處理器執行的獨立軟體應用。在一些實施例中，所提到的工藝和/或方法的一部分或者全部實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所提到的工藝和/或方法的一部分或者全部實施為 軟體應用的外掛程式。在一些實施例中，所提到的工藝和/或方法中的至少一個實施為作為EDA工具的一部分的軟體應用。在一些實施例中，所提到的工藝和/或方法的一部分或者全部實施為由EDA系統1400使用的軟體應用。在一些實施例中，使用合適的佈局生成工具來生成包括標準單元的佈局圖。
在一些實施例中，這些工藝實現為存儲在非暫時性電腦可讀記錄介質中的程式的功能。非暫時性電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置存儲或者記憶體單元，例如一個或者多個諸如DVD的光碟、諸如硬碟的磁片、諸如ROM、RAM、存儲卡等的半導體記憶體。
第15圖是根據一些實施例的IC製造系統1500以及與其相關的IC製造流程的框圖。在一些實施例中，基於佈局圖，使用IC製造系統1500製造這兩者中的至少一個：(A)一個或者多個半導體遮罩，(B)半導體積體電路層中的至少一個元件。
在第15圖中，IC製造系統1500包括在與製造IC裝置1560相關的設計、開發、和製造週期和/或服務中彼此相互作用的實體，例如設計室1520、遮罩室1530、和IC製造商/製造者(fab)1550。IC製造系統1500中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如企業內部網和網際網路。通信網路包括有線和/或 無線通訊通道。每個實體與一個或者多個其他實體進行交互，並且向一個或者多個其他實體提供服務和/或從一個或者多個其他實體接收服務。在一些實施例中，兩個或者更多個設計室1520、遮罩室1530和ICfab1550由單個實體擁有。在一些實施例中，兩個或者更多個設計室1520、遮罩室1530、和ICfab1550在公共設施中共存並且使用公共資源。
設計室(或者設計團隊)1520生成IC設計佈局圖1522。IC設計佈局圖1522包括各種幾何圖案，例如用於IC裝置1560的IC佈局設計，例如上述對應於第1圖至第12圖的半導體裝置100、200、300、400、700、800、900、1000、1100、1200。幾何圖案與構成要製造的IC裝置1560的各種元件的金屬、氧化物、或者半導體層的圖案相對應。各種層結合形成各種IC部件。例如，IC設計佈局圖1522的一部分包括形成在半導體基板(例如矽晶圓)和設置在半導體基板上的各種材料層中的各種IC部件，例如有源區、柵電極、源極和汲極、導電段、或者層間互連的通孔。設計室1520實施適當的設計過程以形成IC設計佈局圖1522。設計過程包括一個或者多個邏輯設計、物理設計、或者佈局和佈線。IC設計佈局圖1522呈現在具有幾何圖案資訊的一個或者多個資料檔案中。例如，IC設計佈局圖1522可以以GDSII檔案格式或者DFII檔案格式來表達。
遮罩室1530包括資料準備1532和遮罩製造 1544。遮罩室1530使用IC設計佈局圖1522來製造一個或者多個遮罩1545，以用作根據IC設計佈局圖1522來製造IC裝置1560的各個層。遮罩室1530實施遮罩資料準備1532，其中IC設計佈局圖1522轉換成代表性資料檔案(RDF)。遮罩資料準備1532提供RDF至遮罩製造1544。遮罩製造1544包括遮罩寫入器。遮罩寫入器將RDF轉換為諸如遮罩(中間遮罩)1545或者半導體晶圓1553的基板上的圖像。IC設計佈局圖1522由遮罩資料準備1532操縱以符合遮罩寫入器和/或ICfab1550的特定特性。在第15圖中，資料準備1532和遮罩製造1544示出為單獨的元件。在一些實施例中，資料準備1532和遮罩製造1544可以統稱為遮罩資料準備。
在一些實施例中，資料準備1532包括光學接近度校正(OPC)，其使用光刻增強技術來補償圖像誤差，例如可能由於衍射、干涉、其他處理效果等引起的圖像誤差。OPC調整IC設計佈局圖1522。在一些實施例中，資料準備1532包括其他解析度增強技術(RET)，例如離軸照明、子解析度協助工具、相移遮罩、其他合適的技術等、或其組合。在一些實施例中，還使用反光刻技術(ILT)，其將OPC視為反成像問題。
在一些實施例中，資料準備1532包括遮罩規則檢查器(MRC)，該遮罩規則檢查器使用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局圖1522，該遮罩創建規則包含某些幾何和/或連線性限制，以確保足 夠的餘量，以解決半導體製造工藝中的可變性等。在一些實施例中，MRC修改IC設計佈局圖1522以補償遮罩製造1544期間的限制，其可以撤銷由OPC實施的修改的一部分，以滿足遮罩創建規則。
在一些實施例中，資料準備1532包括光刻工藝檢查(LPC)，其模擬將由ICfab1550實施以製造IC裝置1560的工藝。LPC基於IC設計佈局圖1522來模擬該工藝，以創建模擬的製造裝置，例如IC裝置1560。LPC模擬中的工藝參數可以包括與IC製造週期的各種工藝相關的參數、與用於製造IC的工具相關的參數、和/或製造工藝的其他方面。LPC考慮了各種因素，例如航空圖像對比度、焦深(DOF)、遮罩誤差增強因素(MEEF)、其他適當的因素等、或其組合。在一些實施例中，在已經通過LPC創建了模擬的製造設備之後，如果模擬的設備在形狀上不足以滿足設計規則，則重複OPC和/或MRC以進一步細化IC設計佈局圖1522。
應當理解，為了清楚起見，已經簡化了資料準備1532的以上描述。在一些實施例中，資料準備1532包括諸如邏輯操作(LOP)的附加特徵，以根據製造規則來修改IC設計佈局圖1522。另外，可以以各種不同的順序來執行在資料準備1532期間應用於IC設計佈局圖1522的工藝。
在資料準備1532之後以及在遮罩製造1544期間，基於修改的IC設計佈局圖1522來製造遮罩1545或者一 組遮罩1545。在一些實施例中，遮罩製造1544包括基於IC設計佈局圖1522來實施一個或者多個光刻曝光。在一些實施例中，基於修改的IC設計佈局圖1522，使用電子束(e-beam)或者多個電子束的機構來在遮罩(光遮罩或者中間遮罩)1545上形成圖案。遮罩1545可以以各種技術形成。在一些實施例中，使用二進位技術形成遮罩1545。在一些實施例中，遮罩圖案包括不透明區和透明區。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如光刻膠)的輻射束，例如紫外線(UV)束，由不透明區阻擋，並且透射穿過透明區。在一個實例中，遮罩1545的二元遮罩版本包括透明基板(例如熔融石英)和塗覆在二元遮罩的不透明區中的不透明材料(例如鉻)。在另一個示例中，使用相移技術形成遮罩1545。在遮罩1545的相移遮罩(PSM)版本中，形成在相移遮罩上的圖案中的各種特徵用以具有適當的相差，以增強解析度和成像品質。在各種示例中，相移遮罩可以是衰減的PSM或者交替的PSM。由遮罩製造1544產生的(一些)遮罩用於多種工藝中。例如，在離子注入工藝中使用這樣的(一些)遮罩，以在半導體晶圓1553中形成各種摻雜區；在蝕刻工藝中使用這樣的(一些)遮罩，以在半導體晶圓1553中形成各種蝕刻區；和/或在其他合適的工藝中使用這樣的(一些)遮罩。
ICfab1550包括晶圓製造1552。ICfab1550是IC製造企業，其包括一個或者多個製造設施，用於製造 各種不同的IC產品。在一些實施例中，ICFab1550是半導體製造工廠。例如，可能有一個製造工廠用於多個IC產品的前端製造(線路的前端(FEOL)製造)，而第二個製造工廠可以為IC產品的互連和封裝提供後端製造(線路的後端(BEOL)製造)，第三個製造工廠可能會為製造工廠業務提供其他服務。
ICfab1550使用由遮罩室1530製造的(一些)遮罩1545來製造IC裝置1560。因此，ICfab1550至少間接地使用IC設計佈局圖1522來製造IC裝置1560。在一些實施例中，半導體晶圓1553通過ICfab1550使用(一些)遮罩1545來製造，以形成IC裝置1560。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖1522實施一次或者多次光刻曝光。半導體晶圓1553包括矽基板或者在其上形成有材料層的其他合適的基板。半導體晶圓1553進一步包含各種摻雜區、電介質部件、多層互連等的一個或者多個(在隨後的製造步驟中形成)。
如上所述，通過在不改變天線開關的電路設計的情況下實施上述實施例中呈現的特徵，包括在本案提供的半導體裝置中的天線開關具有改善的插入損耗和隔離件。
在一些實施例中，公開了一種半導體裝置，包括：基板；金屬氧化物半導體裝置，設置在基板中；以及部件，設置成鄰近金屬氧化物半導體裝置。部件以第一深度延伸至基板中，金屬氧化物半導體裝置以小於第一深度的第二深度延伸至基板中。在一些實施例中，部件包括：多個深 淺溝槽隔離件。淺溝槽隔離件具有在約0.5微米至約10微米的範圍內的第一深度。在一些實施例中，部件包括：兩個深淺溝槽隔離件，設置在金屬氧化物半導體裝置的相對側，並且具有大於約0.5微米的第一深度。在一些實施例中，半導體裝置還包括：第一類型的第一阱和第二阱、以及不同於第一類型的第二類型的第三阱，位於基板上；第二類型的第四阱，設置在第一阱之上，其中第二阱插入第三阱和第四阱之間；第二類型的第一摻雜區，設置在第二阱中；以及第一類型的第二摻雜區，設置在第三阱中；閘極結構，設置在第四阱之上；以及第三摻雜區至第五摻雜區，設置在第四阱中，其中第三摻雜區至第五摻雜區和閘極結構包括在用以用作金屬氧化物半導體裝置的結構中。閘極結構、第一摻雜區、第二摻雜區、第五摻雜區、或其組合用以電連接至部件，或者浮接。在一些實施例中，部件包括至少一個電阻器，至少一電阻器具有約500ohms至約1,000,000ohms的電阻。在一些實施例中，部件與金屬氧化物半導體裝置間隔開一定的距離。部件包括：多個半導體結構；以及抗蝕劑保護氧化物(RPO)層，設置在半導體結構上方。距離在約1微米至約100微米的範圍內。在一些實施例中，半導體裝置還包括：多個電阻器，佈置在部件之上，其中，電阻器沿著一定的方向彼此間隔開，並且每個電阻器沿著方向具有在約0.001微米至約10微米的範圍內的寬度。在一些實施例中，電阻器彼此間隔開的距離在約0.001微米至約10微米的範圍內。在一些 實施例中，基板包括：非本征基板；以及本征基板，佈置在部件和非本征基板之間。本征基板包括具有比非本征基板的阻抗更高的阻抗的材料。半導體裝置還包括：電阻器，佈置在部件和本征基板之上。在一些實施例中，半導體裝置還包括：多個金屬層，佈置在部件之上。電阻器佈置在金屬層中的一個金屬層中。在一些實施例中，金屬氧化物半導體裝置包括：多個金屬氧化物半導體裝置，在佈局圖中以一定的距離彼此間隔開。距離在約0.001微米至約5微米的範圍內。在一些實施例中，基板具有在約100ohm-cm至約1,000,000ohm-cm的範圍內的電阻率。
還公開了一種半導體裝置，包括：基板；第一阱至第三阱，設置在基板中；第一摻雜區和第二摻雜區，設置在位於第一阱之上的第四阱中，其中第二阱插入第三阱和第四阱之間；以及第三摻雜區，設置在第三阱中。第三摻雜區用以浮接。在一些實施例中，半導體裝置包括：多個電阻器；以及第四摻雜區，設置在第一阱中；和第五摻雜區，設置在第二阱中。第四摻雜區、第五摻雜區、或其組合用以連接至至少一個電阻器。在一些實施例中，電阻器以預定的間隔彼此間隔開。在一些實施例中，半導體裝置還包括：多個金屬層，位於基板之上；以及至少一個電阻器，設置在至少一個金屬層之上。基板包括：非本征基板；以及本征基板，佈置在非本征基板和金屬層之間，其中本征基板包括具有比非本征基板的阻抗更高的阻抗的材料。 至少一個電阻器進一步設置在本征基板之上。在一些實施例中，第一摻雜區和第二摻雜區包括在多個金屬氧化物半導體裝置中的每個金屬氧化物半導體裝置中。多個金屬氧化物半導體裝置彼此間隔開的距離在約0.001微米至5微米的範圍內。
還公開了一種半導體裝置，包括：基板，包括非摻雜區；金屬氧化物半導體裝置，延伸至基板中，其中金屬氧化物半導體裝置鄰近非摻雜區；以及至少一個電阻器，設置在非摻雜區的正上方，並且佈置成沿著一定的方向與金屬氧化物半導體裝置排列成一排。在一些實施例中，至少一個電阻器包括：多個電阻器，其中每個電阻器具有在約0.001微米至約10微米的範圍內的寬度，並且具有約500ohms的最小電阻。在一些實施例中，金屬氧化物半導體裝置包括：多個閘極結構，具有在約100納米至約220納米的範圍內的間距；以及多個導電段，具有約40納米的寬度。
前面概述了若干實施例的特徵，使得本領域的技術人員可以更好地理解本案的一實施例的各個方面。本領域的技術人員應該理解，他們可以容易地使用本案的一實施例作為用於設計或修改用於執行與本案的一實施例相同或類似的目的和/或實現相同或類似優點的其他工藝和結構的基礎。本領域的技術人員還應該意識到，這種等效結構不背離本案的一實施例的精神和範圍，並且可以進行各種改變、替換和變更而不背離本案的一實施例的精神和範 圍。
100:半導體裝置
110:基板
120:金屬氧化物半導體裝置(MOS)
130:部件

Claims (10)

  1. 一種半導體裝置，包括：一基板，包含一非摻雜區；一金屬氧化物半導體裝置，設置在該基板中並被該非摻雜區圍繞；以及一部件，設置成鄰近該金屬氧化物半導體裝置，其中該部件不同於該非摻雜區；其中，該部件以一第一深度延伸至該基板中，該金屬氧化物半導體裝置以小於該第一深度的一第二深度延伸至該基板中。
  2. 如請求項1所述之半導體裝置，其中該部件包括：複數個深淺溝槽隔離件，該些淺溝槽隔離件中的每一者具有在0.5微米至10微米的範圍內的該第一深度。
  3. 如請求項1所述之半導體裝置，其中該部件包括：兩個深淺溝槽隔離件，設置在該金屬氧化物半導體裝置的相對側，並且具有大於0.5微米的該第一深度。
  4. 如請求項1所述之半導體裝置，進一步包括：屬一第一類型的一第一阱和一第二阱、以及屬不同於該第一類型的一第二類型的一第三阱，位於該基板上； 屬該第二類型的一第四阱，設置在該第一阱之上，其中該第二阱插入該第三阱和該第四阱之間；屬該第一類型的一第一摻雜區，設置在該第二阱中，以及屬該第二類型的一第二摻雜區，設置在該第三阱中；一閘極結構，設置在該第四阱之上；以及一第三摻雜區至一第五摻雜區，設置在該第四阱中，其中該第三摻雜區至該第五摻雜區和該閘極結構包括在用以作該金屬氧化物半導體裝置的一結構中；其中該閘極結構、該第一摻雜區、該第二摻雜區、該第五摻雜區、或其組合用以電耦接至該部件，或者浮接(floated)。
  5. 如請求項4所述之半導體裝置，該部件包括包括至少一電阻器，該至少一電阻器具有500至1,000,000ohms的電阻。
  6. 如請求項1所述之半導體裝置，該部件與該金屬氧化物半導體裝置間以一距離隔開；其中該部件包括：複數個半導體結構；以及一抗蝕劑保護氧化物(RPO)層，設置在半導體結構上方；其中該距離在1微米至100微米的範圍內。
  7. 如請求項1所述之半導體裝置，進一步包括：複數個電阻器，佈置在該部件之上，其中，該些電阻器沿著一方向彼此隔開，並且該些電阻器中的每一者沿著該方向具有在0.001微米至10微米的範圍內的一寬度。
  8. 一種半導體裝置，包括：一基板；一第一阱至一第三阱，設置在該基板中；一第一摻雜區和一第二摻雜區，設置在位於該第一阱之上的一第四阱中，其中，該第二阱插入該第三阱和該第四阱之間；以及一第三摻雜區，設置在該第三阱中；其中，該第三摻雜區用以作浮接。
  9. 一種半導體裝置，包括：一基板，包括一非摻雜區；一金屬氧化物半導體裝置，延伸至該基板中，其中該金屬氧化物半導體裝置鄰近該非摻雜區；以及至少一個電阻器，設置在該非摻雜區的正上方，並且佈置在沿著一方向與該金屬氧化物半導體裝置對齊的一列。
  10. 如請求項9所述之半導體裝置，其中至少一個電阻器包括：複數個電阻器，其中該些電阻器中的每一者具有在0.001 微米至10微米的範圍內的一寬度，並且具有500ohms的最小電阻。
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