KR20090031354A - 감소된 콜렉터-기판 커패시턴스를 갖는 바이폴라 접합 트랜지스터 - Google Patents
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- KR20090031354A KR20090031354A KR1020087030024A KR20087030024A KR20090031354A KR 20090031354 A KR20090031354 A KR 20090031354A KR 1020087030024 A KR1020087030024 A KR 1020087030024A KR 20087030024 A KR20087030024 A KR 20087030024A KR 20090031354 A KR20090031354 A KR 20090031354A
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- 239000000758 substrate Substances 0.000 title claims abstract description 57
- 238000002955 isolation Methods 0.000 claims abstract description 88
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- 239000002019 doping agent Substances 0.000 claims description 26
- 238000002513 implantation Methods 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims 2
- 230000008569 process Effects 0.000 abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000007943 implant Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Manufacturing & Machinery (AREA)
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Abstract
반도체 기판 내에 바이폴라 접합 트랜지스터(BJT)를 형성하는 공정 및 상기 공정에 따라 형성된 BJT가 개시되어 있다. BJT 구조들을 p-형 반도체 기판으로부터 격리시키기 위하여 BJT 구조들 아래에 매립된 격리 영역이 형성된다. BJT 서브콜렉터와 매립된 격리 영역 사이의 커패시턴스를 감소시키기 위하여, 서브콜렉터를 주입하기 전에, 일정한 간격을 두고 떨어진 구조들이 기판의 표면 상에 형성된다. 서브콜렉터는 일정한 간격을 두고 떨어진 구조들 및 상기 일정한 간격을 두고 떨어진 구조들 중간의 영역을 통해 이온들을 주입함으로써 형성된다. 그러므로, 형성된 BJT 서브콜렉터는 몸체부 및 상기 몸체부로부터 신장하는 단부들을 포함하며, 상기 단부들은 상기 단부들에 주입되는 이온들이 일정한 간격을 두고 떨어진 구조들을 통과해야 하기 때문에 몸체부보다 얕은 깊이에 배치된다. 상기 단부의 얕은 깊이는 커패시턴스를 감소시킨다.
바이폴라 접합 트랜지스터, 반도체 기판, 격리 영역, 서브콜렉터, 커패시턴스.
Description
본 발명은 일반적으로 집적 회로 제조 공정들 및 상기 공정들에 따라 형성된 구조들에 관한 것이며, 보다 구체적으로는, 감소된 콜렉터-기판 커패시턴스(collector-substrate capacitance)를 갖는 수직 PNP 트랜지스터를 형성하는 제조 공정들 및 상기 공정에 따라 형성된 수직 PNP 트랜지스터들에 관한 것이다.
복수의 집적 회로들은 웨이퍼 제조 공정이라고 통칭되는 공정 단계들의 시퀀스에 따라 반도체 웨이퍼 상에 형성된다. 각각의 집적 회로는 반도체 기판 및 상기 기판 내의 도핑(doping)된 영역들로부터 형성된 트랜지스터들(예를 들어, 바이폴라 접합 트랜지스터들(BJT들) 및 금속-산화물 반도체 전계 효과 트랜지스터들(MOSFET들)과 같은 반도체 디바이스들을 포함한다. 희망하는 전기적 기능들을 구현하는 전기 디바이스들 및 회로들을 형성하기 위하여 도핑된 영역들을 전기적으로 접속시키는 상호접속 구조들이 반도체 기판 위에 놓인다. 종래의 상호접속 구조들은 도전성 트레이스(trace)들 및 러너(runner)들을 포함하는 위에 놓이고 아래에 놓인 실질적으로 수평의 도전성 구조들을 분리시키는 실질적으로 수평의 유전체 층들을 포함한다. 유전체 층들 내의 수직 도전성 비아(via)들 또는 플러그(plug)들은 위에 놓이 고 아래에 놓인 도전성 층들 내의 수평 도전성 구조들을 접속시킨다. 산화, 주입, 증착, 에피택셜 성장(epitaxial growth), 리소그래피(lithography), 현상, 에칭(etching), 및 평탄화와 같은 종래의 제조 기술들을 이용하여 다양한 층들 및 영역들이 형성 및 패터닝된다.
공정 단계들의 시퀀스는 디바이스들이 적절하게 형성되는 것을 보장하고, 이와 같은 악영향들이 디바이스 동작을 손상시키고 제조 수율들을 낮추며 비용들을 증가시킬 수 있기 때문에, 이후의 단계들과 관련된 공정들이 이전에-형성된 구조들에 악영향을 주지 않는 것을 보장하기 위하여 신중하게 설계 및 실행되어야 한다. 제조 비용들을 낮추기 위하여 마스크 단계(mask step)들의 수를 제한하는 것이 바람직하다. 따라서, 반도체 제조자는 높은 제조 수율을 갖는 적절하게 동작할 수 있는 트랜지스터들(예를 들어, PNP 및 NPN BJT들 및 MOSFET들) 및 다른 디바이스들을 제조하는 제조 공정 흐름을 구현하기를 희망한다.
BJT는 NPN 또는 PNP 도핑 구성을 갖는 3개의 인접한 도핑된 반도체 영역들 또는 층들을 포함한다. 중간 영역은 베이스(base) 및 이미터(emitter)와 콜렉터(collector)를 형성하는 2개의 단부 영역들을 형성한다. 전형적으로, 이미터는 베이스 및 콜렉터보다 더 높은 도펀트 농도(dopant concentration)를 가지며, 베이스는 콜렉터보다 더 높은 도펀트 농도를 갖는다. 일반적으로, BJT는 (예를 들어, 이미터/콜렉터 양단에 나타나는 출력 신호와 함께, 베이스와 이미터 사이에서 공급되는 입력 신호를 증폭하는) 증폭기 또는 스위치(예를 들어, 베이스/이미터 양단에 인가된 입력 신호가 이미터/콜렉터 회로를 개방 또는 폐쇄 상태로 스위칭함)로서 동작될 수 있다.
BJT와 구조 및 동작이 상이한 MOSFET은 제 2 도펀트 유형의 터브(tub) 또는 웰(well) 내에 형성된 제 1 도펀트 유형의 소스 및 드레인 영역들을 포함한다. 소스 및 드레인 사이의 웰 위에 배치된 게이트에 인가되는 전압은 소스와 드레인 사이의 채널 영역의 도전성을 변화시켜, 채널을 통한 전류 흐름을 허용한다.
BiCMOS 집적 회로들은 하나의 제조 시퀀스 내로 통합된 디바이스 둘 모두에 대한 제조 공정 단계들로 동일한 기판 상에 형성된 BJT들 및 CMOS(상보성 MOSFET들, 즉 p-형 MOSFET(PMOSFET) 및 n-형 MOSFET(NMOSFET)) 둘 모두를 포함한다. BiCMOS 회로들은 바이폴라 디바이스들의 높은 전력 및 빠른 스위칭 속도들을 MOSFET들의 높은 밀도 및 낮은 전력 소모와 결합하는 전자 산업에서 많은 용도들을 갖는다. BiCMOS 디바이스들에 대한 다수의 애플리케이션들이 더 높은 전류 용량을 갖는 더 빠르고 더 조밀한 BiCMOS 집적 회로들을 개발하도록 촉진하였다.
BJT의 3개의 도핑된 층들을 형성하기 위한 여러 공지된 반도체 제조 공정들이 존재하며, 여러 트랜지스터 아키텍처(architecture)들이 이와 같은 공정들에 따라 형성될 수 있다. NPN BJT들의 제조는 전형적으로 소정의 공정에 대해 최적화되고, PNP BJT들은 "자유로울" 수 있는데, 즉, 일부 마스크들이 PNP BJT 구조들을 형성하기 위하여 변경되지만, 부가적인 공정 단계들은 요구되지 않는다. 전류가 이미터로부터 콜렉터로 측방향으로 흐르는 측방향 BJT 구조는 "자유로운" PNP BJT의 한 유형이다.
공통 수직 BJT 평면 구조(여기서 전류는 기판의 평면에 수직으로 흐름)는 기 판 내로의 연속적인 도펀트 주입들에 의해 형성되는 적층된 NPN 또는 PNP 영역들을 포함한다. 폴리실리콘 층(polysilicon layer)으로부터 이미터를 형성함으로써 상당한 성능 강화들이 성취된다. 예를 들어, 폴리실리콘 이미터를 이용하는 것은 이미터-베이스 도핑 프로파일(doping profile)을 통한 보다 큰 제어를 허용한다. 2개의 층들의 폴리실리콘(이중-폴리실리콘 BJT라고 칭해짐), 즉 이미터에 대한 폴리실리콘 층 및 외인성 베이스(extrinsic base)에 대한 다른 폴리실리콘을 이용함으로써 부가적인 성능 강화들이 성취된다. 이 아키텍처는 다른 장점들 중에서, 베이스 레지스턴스(resistance) 및 콜렉터-베이스 커패시턴스를 감소시킨다.
일 실시예에서, p-형 기판을 BJT p-형 콜렉터로부터 격리시키기 위하여 기판에서 n-형 층의 이용을 필요로 하는 PNP BJT가 p-형 기판 상에서 제조된다. 콜렉터와 격리 구조 사이의 역방향-바이어스된 접합(reverse-biased junction) 양단에 콜렉터-기판 커패시턴스 또는 콜렉터-n-격리 영역 커패시턴스(Ccs)라 칭해지는 기생 커패시턴스가 형성된다. 공지된 바와 같이, 이 커패시턴스는 아날로그 애플리케이션들에서 고-주파수 BJT 성능을 저하시키고, 디지털 애플리케이션들에서 BJT 스위칭 속도를 낮춘다.
이와 같은 종래 기술의 수직 PNP BJT(600)의 단면도가 도 10에 도시되어 있다. 수직 PNP BJT(600)는 예를 들어, 프리앰프 애플리케이션(preamplifier application)에서 이용될 수 있다. 도 10은 대칭선(606)을 중심으로 대칭인 PNP BJT를 포함하는 영역들의 절반을 도시한다.
PNP BJT(600)의 도핑된 영역들은 기판(608) 내에 형성되고 격리 영역들(610) 에 의해 격리된다. n-형 격리 싱커 영역(isolation sinker region)(611)은 3중 웰 격리 구조를 형성하기 위하여 n-형 격리 3중 웰 영역(isolation triple well region)(612)과 협동한다.
콜렉터 영역은 일반적으로 참조 번호(615)로 표시되고, p-형 싱커(618) 내에 강하게 도핑된 콜렉터 접촉면 영역(collector contact surface region)(614)을 포함한다. 서브콜렉터 영역(620)이 기판(608) 내에서 깊기 때문에(높은 항복 전압(breakdown voltage)을 갖는 실시예에서, 서브콜렉터 영역은 기판의 상부면 아래에서 1 미크론 이상일 수 있음), 콜렉터 접촉면 영역(614)은 서브콜렉터 영역(620)과 만족스러운 접촉을 행할 수 없어서, p-형 싱커(618)의 이용을 필요로 한다. 콜렉터(615)는 또한 선택적인 p-형 SIC(선택적으로 주입된 콜렉터) 영역(622)을 포함할 수 있다.
폴리실리콘 이미터(624)가 n-형 진성 베이스(intrinsic base;626) 위에 놓이고 유전체 재료 층(627)에 의해 n-형 진성 베이스(626)로부터 분리된다. 트랜지스터 동작은 진성 베이스 및 이미터 사이의 접합부에서 발생한다. 진성 베이스(626)는 상기 진성 베이스(626)를 외인성 베이스(628)와 전기적으로 통신하는 나중에 형성되는 도전성 플러그(plug)들(베이스 접촉들)에 링크(link)하는 강하게 도핑된 영역인 n-형 외인성 베이스(628)와 접촉한다.
n-형 싱커 영역(611) 내의 n-형 격리 접촉면 영역(634)은 PNP 콜렉터 영역을 p-형 기판(608)으로부터 격리시키도록 바이어스된다.
이미터(604)로의 접촉은 이미터 폴리실리콘(604)의 상부면 상에서 행해지고, 콜렉터로의 접촉은 콜렉터 접촉면 영역(614)을 통해 행해진다.
PNP BJT(600)의 도핑된 영역들 및 접촉부들은 공지된 제조 공정들에 따라 제조된다.
서브콜렉터 영역(620)과 격리 영역(612) 사이의 콜렉터-n-격리 영역 기생 커패시턴스(Ccs)가 도 10에서 점선으로 도시되어 있다. p-형 싱커(618)와 n-형 싱커 영역(611) 사이에 형성된 주변 또는 측벽 기생 커패시턴스(Cs)가 또한 도시되어 있다. 공지된 바와 같이, 기생 커패시턴스들 둘 모두는 역방향 바이어스된 접합의 면적 및 재료의 유전 상수와 직접적으로 관련되고, 커패시턴스가 형성되는 역방향-바이어스된 접합들의 폭과 역으로(inversely) 관련된다. 기생 커패시턴스 둘 모두는 BJT의 고속 성능을 저하시킨다.
측벽 커패시턴스는 싱커 영역들(611 및 618) 사이에 깊은 트렌치(trench)(도 10에 도시되지 않음)가 형성되는 깊은 트렌치 격리(deep trench isolation)를 채용함으로써 감소될 수 있다. 트렌치는 이산화 실리콘으로 채워진다. 측벽 커패시턴스는 깊은 트렌치가 존재하지 않을 때 이산화 실리콘의 유전 상수가 싱커 영역(618)과 기판(608) 사이의 실리콘의 유전 상수의 약 1/4이기 때문에 감소된다. 이 기술은 콜렉터-n-격리 영역 커패시턴스에 영향을 주지 않는다.
또 다른 종래 기술 PNP BJT에서, 격리 3중 웰 영역이 주입되고, 에피택셜 층이 상기 격리 영역에 걸쳐 성장되고, 콜렉터가 상기 에피택셜 층 내에서 주입된다. 이 공정은 콜렉터와 아래에 놓인 격리 영역 사이의 거리를 감소시키도록 이러한 2개의 구조들 사이의 커패시턴스를 감소시키는 콜렉터 깊이를 제어한다. 불행히도, 이 공정은 2개의 주입 단계들을 필요로 하고, 에피택셜 성장 단계가 성장된 실리콘 내로 결함들을 도입하는 경향이 있다.
또 다른 PNP BJT 실시예(도시되지 않음)에서, 콜렉터가 콜렉터-n-격리 영역 기생 커패시턴스를 감소시키기 위하여 매립된 이산화 실리콘 층(예를 들어, 실리콘-온-인슐레이터 층(silicon-on-insulator layer))에 인접하여 형성된다. 매립된 산화물 층 및 깊은 산화물 트렌치들 둘 모두를 이용하면 Ccs 및 Cs에 대한 최저의 커패시턴스 값들이 제공된다.
또 다른 대안에서, n-형 기판은 p-형 기판으로 교체되는데, 즉, PNP BJT가 n-형 기판 내에 형성된다. 이 방법이 n-격리 영역을 제거함으로써 PNP BJT 콜렉터-격리 영역 기생 커패시턴스를 감소시킬지라도, p-형 콜렉터와 n-형 기판 사이의 역방향 바이어스된 pn 접합이 적절한 격리를 제공한다. NPN BJT가 또한 기판 상에서 제조되는 애플리케이션(전형적인 구성)에서, 기생 커패시턴스와 연관된 문제점들은 단지 PNP BJT로부터 NPN BJT로 이동된다. 또한, p-형 기판은 일반적으로 MOSFET들 및 BJT들이 형성되는 BiCMOS 회로들에 대해 바람직하다.
그러므로, 콜렉터-n-격리 영역 커패시턴스(Ccs)를 더 감소시키는 공정 기술들 및 구조들을 식별하는 것이 바람직하다.
일 실시예에 따르면, 본 발명은 바이폴라 접합 트랜지스터를 형성하는 방법을 포함한다. 상기 방법은 표면을 갖는 반도체 층을 제공하는 단계; 상기 반도체 층 내에 일정한 간격을 두고 떨어진 제 1 및 제 2 콜렉터 영역들을 형성하는 단계; 상기 제 1 및 제 2 콜렉터 영역들의 하부면 아래에 매립된 격리 영역(isolation region)을 형성하는 단계; 및 몸체부로부터 신장되는 제 1 및 제 2 단부들을 포함하는 서브콜렉터를 주입하는 단계로서, 상기 제 1 및 제 2 단부들은 상기 각각의 제 1 및 제 2 콜렉터 영역들과 중첩하고, 상기 제 1 및 제 2 단부들은 상기 표면에 대하여, 상기 몸체부보다 더 얕은, 상기 서브콜렉터 주입 단계를 포함한다.
본 발명의 또 다른 실시예에 따르면, 바이폴라 접합 트랜지스터는 표면을 갖는 반도체 기판; 상기 기판 내의 일정한 간격을 두고 떨어진 제 1 및 제 2 콜렉터 영역들; 및 몸체부와 상기 몸체부로부터 신장하는 제 1 및 제 2 단부들을 갖는 제 3 콜렉터 영역으로서, 상기 제 1 및 제 2 단부들은 상기 각각의 제 1 및 제 2 콜렉터 영역들과 중첩하고, 상기 제 1 및 제 2 단부들은 상기 표면에 대하여, 상기 몸체부보다 더 얕은, 상기 제 3 콜렉터 영역을 포함한다.
본 발명의 다음의 상세한 설명이 도면들과 함께 연구될 때 본 발명이 더 양호하게 이해될 수 있고, 본 발명의 장점들 및 용도들이 더 쉽게 명백해질 수 있다.
도 1 내지 도 4는 제 1 PNP BJT를 형성하기 위한 본 발명의 순차적인 프로세싱 단계들에 따라 공통 평면에 걸쳐 형성된 구조들의 단면도.
도 5a 및 5b는 각각 종래 기술에 따른, 그리고 본 발명의 내용들에 따른 PNP BJT 도핑 프로파일들을 도시한 도면.
도 6은 본 발명의 내용들에 따라 결정된 바와 같은 도 1의 PNP BJT의 일부 구조들의 일 실시예의 치수들을 도시한 도면.
도 7은 본 발명의 내용들에 따라 구성된 제 2 PNP BJT의 단면도.
도 8은 본 발명의 내용들에 따라 구성된 NPN BJT의 단면도.
도 9는 본 발명의 내용들에 따라 구성된 PNP BJT를 포함하는 BiCMOS 집적 회로의 단면도.
도 10은 종래 기술의 PNP BJT의 단면도.
통상적인 관행에 따르면, 다양한 설명된 특징들은 크기대로 도시되어 있는 것이 아니라, 본 발명과 관련된 특정 특징들을 강조하도록 도시되어 있다. 도면 및 명세서 전체에 걸쳐 동일한 요소들에는 동일한 참조 번호들이 병기되어 있다.
기생 콜렉터-n-격리 영역 커패시턴스를 감소시키기 위한 공정에 따라 형성되는 구조들 또는 BiCMOS 공정에서의 수직 PNP BJT의 제조와 관련된 예시적인 방법들 및 장치들을 상세히 설명하기 전에, 본 발명이 주로 요소들 및 공정 단계들의 신규하고 명백하지 않은 조합으로 존재한다는 점이 관찰되어야 한다. 그래서, 당업자들에게는 매우 명백한 세부사항들로 명세서를 모호하게 하지 않기 위하여, 일부의 종래의 요소들 및 단계들은 덜 상세히 제공되었지만, 도면들 및 명세서는 본 발명을 이해하는 것과 관련된 다른 요소들 및 단계들을 더 상세히 설명한다. 당업자들이 이하에 설명된 일부 독립적인 단계들이 결합될 수 있고 일부 단계들이 개별적인 공정 변화들을 수용하기 위하여 개별적인 서브-단계들로 분리될 수 있다는 점을 인식하기 때문에, 도시된 공정 단계들은 예시적이다.
본 발명의 내용들은 실리콘 PNP 및 NPN BJT들과 헤테로접합 바이폴라 접합 트랜지스터들(HBT들)에 적용 가능하며, 상기 BJT들 및 HBT들의 3개의 재료 영역들은 실리콘, 실리콘-게르마늄, 갈륨비소(gallium arsenide) 또는 다른 적절한 재료들을 포함한다. 이하의 설명은 본 발명을 설명하기 위한 예시적인 실리콘 PNP BJT와 관련된다.
수직 PNP는 예시적인 제조 단계들의 시퀀스에 따라 형성된 구조들의 단면도들을 도시한 도 1 내지 4에 도시된 공정 시퀀스를 참조하여 다음과 같이 제조될 수 있다. 본원에 언급된 개별적인 프로세싱 단계들의 세부사항들은 종래 기술에 공지되어 있고, 상세히 설명될 필요가 없다. 공정 시퀀스는 (CMOS 쌍으로 기능을 하는) NMOSFET과 PMOSFET 및 PNP BJT를 형성하는 BiCMOS에 적용 가능하다. 상기 내용들은 또한 반도체 기판 상에 CMOS 쌍, NPN BJT 및 PNP BJT를 형성하는 공정 시퀀스에 적용 가능하다.
도 1에 도시된 바와 같은 구조적인 요소들은 산화, 주입, 증착, 확산, 에피택셜 성장, 리소그래피, 현상, 에칭, 및 평탄화와 같은 공지된 제조 기술들에 따라 반도체 기판(12)에 형성된다. 이하의 부가적인 설명으로부터 인식되는 바와 같이, 격리 구조들(16)은 PNP BJT의 이미터, 베이스 및 콜렉터를 격리시킨다. 이산화 실리콘 영역들(17)이 인접한 격리 구조들(16) 사이의 영역에 놓여있다.
적절하게 패터닝된 포토레지스트 구조(patterned photoresist structure)를 통해 주입된 p-형 도펀트들은 p-형 싱커 영역들(19)을 형성한다. 적절하게 패터닝된 포토레지스트 구조를 통해 주입된 n-형 도펀트들은 n-형 싱커 격리 영역들(32)을 형성한다. n-형 3중 웰 격리 영역(36)은 적절하게 패터닝된 포토레지스트 구조 를 통해 n-형 도펀트들을 주입함으로써 형성된다. 3중 웰 격리 영역(36)을 형성하기 위한 예시적인 주입 조건들은 4E12/cm3의 밀도로 1200keV에서 주입된 인을 포함한다. n-형 3중 웰 격리 영역(36)의 일정한 간격을 두고 떨어진 측방향 단부들(36A)은 p-형 싱커 영역들(19) 및 다른 나중에-형성되는 PNP BJT 구조들을 둘러싸는 n-형 3중 웰 격리 터브를 형성하기 위해 n-형 싱커 격리 영역들(32)의 하단부들과 중첩한다.
격리 구조들(16A 및 16B) 위에 놓이는 구조(45)는 하나 이상의 재료 층들을 증착하고 패터닝함으로써 형성된다. 기판(12)에 MOSFET들이 형성되는 실시예에서, 구조들(45)은 각각 MOSFET 게이트 스택(gate stack)을 포함할 수 있다. (유전체 재료들을 포함한) 다른 적절한 재료들이 구조들(45)을 형성하는데 이용될 수 있다. 게이트 스택들은 게이트 산화물 층, (인 시추(in situ) 도핑되거나 주입 도핑에 의한) 폴리실리콘 층 및 텅스텐 층을 블랭킷 증착(blanket depositing)함으로써 형성된다. 폴리실리콘 및 텅스텐 층들은 위에 놓인 패터닝된 포토레지스트 층 또는 더 통상적으로는, 위에 놓인 하드 마스크 층(hard mask layer)의 패턴에 따라 에칭된다. 후자의 경우에, 각각의 게이트 스택은 폴리실리콘 층, (폴리실리콘 및 텅스텐으로부터 형성된) 규화 텅스텐 층 및 하드 마스크 층을 포함한다. 일 실시예에서, 게이트 스택들, 및 이에 따른 구조들(45)은 두께가 약 300nm이다.
패터닝된 포토레지스트 구조(70)(도 2 참조)를 통해, 고-에너지 p-형 주입은 PNP BJT 서브콜렉터(72)(p-형 싱커 영역들(19)와 중첩함) 및 콜렉터(73)가 형성된 다. 하나의 예시적인 서브콜렉터 주입 조건은 약 1200keV 및 약 6E13/cm3의 선량(dose)으로 붕소를 이용한다.
격리 구조들(16A 및 16B) 위에 놓이는 구조(45)는 상기 구조(45) 아래에 놓인 서브콜렉터(72)의 부분들을 통해 주입된 서브콜렉터(72)의 주입 범위를 감소시키고, p-형 싱커 영역들(19)과 중첩하고 n-형 3중 웰 격리 영역(36)으로부터 수직적으로 일정한 간격을 두고 떨어진 단부 영역들(72A)을 형성한다. 주입 범위는 구조들(45)의 두께와 거의 동일한 거리만큼 감소된다.
서브콜렉터(72)에서의 이 일정한 간격을 두고 떨어진 단부들(72A)은 콜렉터-n-격리 영역 커패시턴스를 감소시키는데, 상기 커패시턴스가 p-형 콜렉터와 n-형 격리 영역 사이에 형성된 역방향 바이어스된 접합의 하전된 영역들 사이의 거리에 반비례하기 때문이다. 이 특징은 또한 서브콜렉터 단부 영역들(72A)이 각각 싱커 영역들(19)의 표면에 나중에 형성되는 각각의 콜렉터 접촉면에 더 가깝기 때문에 콜렉터 저항을 감소시킨다.
도 2를 계속 참조하면, 저 에너지 n-형 주입은 PNP BJT 베이스(74)를 형성한다.
본 발명의 내용들은 또한 BJT들 및 MOSFET들 둘 모두를 포함하는 BiCMOS 집적 회로를 포함한 다양한 유형들의 집적 회로들에서의 PNP BJT의 형성에 적용될 수 있다. 이 애플리케이션에서, MOSFET 게이트 스택들에 인접한 스페이서를 형성하기 위해 스페이서 산화물 층(spacer oxide layer)이 기판 표면 위에 형성된다. 이와 같은 스페이서 산화물 층(82)이 도 3에 도시되어 있다. PNP 이미터 윈도우(emitter window)가 패터닝된 포토레지스트 구조 내의 개구를 통한 에칭에 의하여 스페이서 산화물 층(82) 및 아래에 놓인 스크린 산화물 층(screen oxide layer)(54) 내에 형성된다. 선택적으로 주입된 콜렉터 영역(도시되지 않음)을 형성하기 위하여 윈도우를 통해 선택적인 SIC 주입이 행해질 수 있다. 기판을 클리닝(cleaning)한 후에, 폴리실리콘 층(150)이 도 3에 도시된 바와 같이 기판(12)의 상부면 위에, 그리고 이미터 윈도우 내에 증착된다. 붕소 또는 또 다른 p-형 도펀트가 폴리실리콘 층(150) 내로 주입되거나 상기 층이 인 시추 도핑된다.
PNP 이미터(150A)를 형성하기 위해 적절하게 패터닝된 마스크를 따라서 폴리실리콘 층(150)이 에칭된다. 도 4를 참조하라. 구조들(45)에 측방향으로 인접한 스페이서 영역들(212) 및 MOSFET들(도시되지 않음)에 대한 게이트 스택 스페이서들을 형성하기 위해 스페이서 산화물 층(82)이 에칭된다.
N+ 외인성 베이스 영역들(236)이 패터닝된 마스크를 통한 주입 도핑에 의하여 베이스(74)의 일정한 간격을 두고 떨어진 단부 영역들 내에 형성된다. N+ 고-도펀트 밀도 접촉면 영역들(238)이 싱커 격리 영역들(32)에서 형성된다.
패터닝된 주입 마스크를 이용하여, 고-도펀트 밀도 콜렉터 표면 영역들(264)이 도 4에 도시된 바와 같이, PNP 콜렉터 영역들(19)의 표면에 형성된다.
구조들(45) 각각의 에지(270)는 바람직하게는 (임의의 중첩이 외인성 베이스 영역들(236)을 형성하는 주입 도핑에 악영향을 미칠 수 있기 때문에) 외인성 베이스 영역들(236)과 중첩을 피하고 또한 적절한 베이스-콜렉터 항복 전압을 유지하도 록, 즉, 베이스-콜렉터 항복 전압을 낮추는 서브콜렉터(72)와 베이스(74) 사이의 거리 감소를 피하도록 위치된다. 구조들(45)의 폭은 또한 아래에 놓인 격리 구조들(16A 및 16B)의 폭을 고려해야 한다.
구조들(45) 각각의 에지(280)는 바람직하게는 서브콜렉터(72)가 형성되는 서브콜렉터 마스크의 개구 내에 위치되어, 서브콜렉터(72)와 n-격리 영역(36) 사이의 거리가 서브콜렉터(72)의 다른 영역들에서보다 단부들(72A)에서 더 큰 것을 보장한다.
기판(12) 및 상기 기판에 형성된 구조들을 캡슐화하여 도펀트 원자들이 후속 어닐링 공정(anneal process) 동안 반도체 재료로부터 증발되지 않도록 하기 위하여 이산화 실리콘 층(도시되지 않음)이 (전형적으로 고-밀도 플라즈마 증착 공정에 따라) 형성된다. 기판(12)은 주입된 n-형 및 p-형 도펀트들과 격자 원자들 사이의 충돌들로 인한 결정 격자 손상을 교정하고 주입된 도펀트들을 전기적으로 활성화시키기 위하여 어닐링된다.
기판(12)의 상부면을 패시베이팅(passivating)시키고, 상호접속 구조들을 제조하며 디바이스를 패키징하기 위해 (백엔드 공정 단계(backend process step)들이라 칭해지는) 종래의 프로세싱 단계들이 수행된다. 제 1 층 상호접속부(도면들에 도시되지 않음)를 형성하기 위해 제 1 유전체 층 및 제 1 도전성 층이 기판(12) 위에 증착된다. 제 1 레벨 상호접속 구조들은 PNP 이미터(150B), PNP 외인성 베이스들(236), 싱커 격리 영역들(32) 내의 고-도펀트 밀도 접촉면 영역들(238), 및 PNP 고-도펀트 밀도 콜렉터 접촉면 영역들(264)을 접촉시키기 위해 유전체 층에 형성된 도전성 플러그들을 포함한다.
도 5a 및 5b는 종래 기술의 PNP BJT(도 5a) 및 본 발명에 따라 제조된 PNP BJT(도 5b)에 대한 영역 도핑 프로파일들을 도시한다. 인식될 수 있는 바와 같이, 서브콜렉터 도핑 프로파일은 구조들(45)의 대략적인 두께인 약 0.3㎛만큼 반도체 층의 표면 쪽으로 시프트(shift)된다. n-형 격리 영역(즉, 3중 웰(36))의 도핑 프로파일은 상기 n-형 격리 영역이 본 발명의 구조들(45)의 형성 이전에 형성되기 때문에 2개의 도면들 사이에서 변화되지 않은 채로 유지된다. 서브콜렉터의 강하게 도핑된 영역들 및 n-형 격리 영역의 증가된 분리는 콜렉터-n-격리 영역 접합 커패시턴스를 감소시킨다.
도 6은 본 발명의 일 실시예에 따라 형성된 일부 구조들에 대한 대략적인 치수들을 도시한다. 서브콜렉터(72)를 형성하기 위하여 주입되는 도펀트들에 대한 주입 범위는 기판(12)의 상부면(12A) 상의 구조들(45)의 높이에 의해 (약 1-대-1) 영향을 받는다. 인식될 수 있는 바와 같이, 구조(45)는 두께가 약 0.3㎛이고, 단부 영역들(72A)의 증착 깊이를 서브콜렉터(72)의 약 0.4㎛ 위로 높인다. 부가적인 0.1㎛는 상부면(12A)의 약 0.1㎛ 위에 있는 격리 구조(16)의 상부 영역에 의해 기여된다. 이 숫자는 상술된 바와 같이 도 5b에서 설명된 도핑 프로파일에 대응한다.
구조들(45)의 이용은 또한 베이스 주입(즉, 도 2와 관련하여 상술된 바와 같이 주입된 베이스(74))이 격리 구조들(16A 및 16B) 아래의 영역으로 신장되지 않는 것을 보장한다. 바람직하게는, 베이스는 격리 구조들(16A 및 16B) 사이에서 기판(12)의 표면에, 즉, 이미터 영역(150B) 및 외인성 베이스 영역들(236)과 접촉하 도록(도 4 참조) 주입되어야 한다. 베이스 주입이 격리 구조들(16A 및 16B) 아래로, 즉, 도 4의 콜렉터 접촉부들(264)를 향하여 신장되는 경우, 베이스-콜렉터 커패시턴스는 베이스와 콜렉터 영역들(19) 사이의 감소된 거리에 응답하여 증가한다. 격리 구조들(16A 및 16B) 위에 놓이는 구조들(45)은 주입 도펀트들이 이러한 구조들을 통해 이동할 때 상기 주입 도펀트들이 에너지를 손실하도록 한다. 감소된 도펀트 에너지는 주입된 베이스를 상부로 시프트시켜, 베이스 주입이 격리 구조들(16A 및 16B) 아래의 영역들을 도핑하지 않고 베이스-콜렉터 커패시턴스를 증가시키지 않도록 보장한다. 스페이서들(212)은 베이스(74)에 대한 설계 공간을 더 확장시켜, 더 강한 주입 이온들을 갖는 베이스 주입을 허용하는데, 상기 스페이서들(212)이 또한 이러한 이온들이 격리 구조들(16A 및 16B) 아래의 기판(12)에 도달하지 않도록 하기 때문이다.
구조들(45)이 MOSFET 게이트 스택들을 포함하는 실시예에서, 상기 게이트 스택 내의 폴리실리콘 재료 층은 접지되어, 디바이스들 간의 크로스 토크(cross talk) 또는 전기적 간섭을 제한하는 실드(shield) 또는 필드 플레이트(field plate)를 형성할 수 있다.
PNP 콜렉터와 n-격리 영역 사이의 커패시턴스를 감소시키기 위한 본 발명에 따른 공정은 부가적인 프로세싱 단계들이 필요하지 않기 때문에, 현재의 제조 공정 흐름들에 용이하게 적용될 수 있다. 단지 상이한 마스크 구성들만이 필요하다. 예를 들어, 폴리실리콘 층으로부터 형성된 PNP BJT 이미터 및 주입된 베이스를 참조하여 설명되었을지라도, 본 발명의 내용들은 또한 별도의 폴리실리콘 층들로부터 각각 형성된 이미터 및 외인성 베이스를 포함하는 PNP BJT에 적용될 수 있고, 주입된 이미터 및 주입된 베이스를 포함하는 PNP BJT에 적용될 수 있다.
본 발명의 공정이 외인성 베이스 영역들(236) 중간의 단일 폴리실리콘 이미터 영역(150B)을 갖는 PNP BJT를 참조하여 설명되었지만, 본 발명의 내용들은 또한 그 내용들이 본원에 참조되어 있는 ___일자로 출원되고 출원 번호___를 할당받고 명칭이 Processes for Forming Bipolar Junction Transistors and Bipolar Junction Transistors Formed According to the Processes(대리인 문서 번호 Chen 21-1-15-7-9/075903-464)인 공동 소유된 특허 출원에서 더 설명되고 청구된 바와 같이, 이들의 중간에 베이스 영역을 갖는 2개의 일정한 간격을 두고 떨어진 이미터 영역들을 갖는 BJT에 적용될 수 있다. 도 7은 이미터 영역들 중간에 외인성 베이스 영역(302)을 갖는 이미터 영역들(300A 및 300B)을 포함하는 PNP BJT를 도시한다.
본 발명의 공정은 또한 NPN BJT 콜렉터와 아래에 놓인 p-형 격리 영역 사이의 커패시턴스를 감소시키기 위한 n-형 기판 내의 NPN BJT의 제조 및 p-형 기판에 형성된 n-형 웰 내의 NPN BJT의 제조에 적용될 수 있다. p-형 기판(364)에 형성되는 n-형 웰(362) 내에 형성되는 도 8의 NPN BJT(360)는 NPN BJT(360)의 구조들을 둘러싸는 3중 웰 격리 터브를 형성하기 위하여 p-형 3중 웰 격리 영역(372)과 협동하는 p-형 격리 싱커 영역들(368)을 포함한다. 콜렉터 싱커 영역들(380)은 서브콜렉터(384)의 단부들(384A)과 중첩한다. 상기 단부들(384A)은 격리 영역들(16A 및 16B) 위에 놓이는 구조들(388)의 주입 범위-감소 효과들로 인하여 서브콜렉터(384)의 다른 영역들보다 더 얕다. NPN BJT는 베이스(390) 및 이미터(392)를 더 포함한 다. 고-도펀트 밀도 접촉면 영역(396)이 각각의 콜렉터 싱커 영역(380) 내에 증착되고, 고-도펀트 밀도 접촉면 영역(400)이 각각의 격리 싱커 영역(368)에 증착되어, 이러한 영역들을 고-도펀트 밀도 접촉면 영역들과 접촉하는 도전성 비아들을 통하여 기판(364)에 형성된 다른 디바이스들에 접속시킨다.
본 발명의 PNP 트랜지스터를 형성하는 공정은 또한 상보성 BiCMOS 공정 및 상기 공정에 따라 형성된 구조들에 적용될 수 있다. 일반적으로, 임의의 특정 공정으로의 신규 디바이스의 적용에 관계없이, 또는 기판 내의 다른 디바이스들의 제조와 함께 신규 디바이스를 제조할 수 있다는 것이 인식될 것이다. 도 9는 p-터브(422) 내에 형성된 NMOSFET(420), n-터브(430) 내에 형성된 PMOSFET(426), NPN BJT(434) 및 PNP BJT(438)을 도시하며, 상기 PNP BJT(438)는 도 1 내지 4를 참조하여 설명된 바와 같은 본 발명의 내용들에 따라 구성된다. NMOSFET(420)은 약하게-도핑된 영역들(450), 소스/드레인 영역들(454), 게이트 스택(458) 및 측벽 스페이서들(462)을 더 포함한다. PMOSFET(426)은 약하게 도핑된 영역들(470), 소스/드레인 영역들(474), 게이트 스택(458) 및 측벽 스페이스들(462)을 더 포함한다. NPN BJT는 둘 모두가 n-터브(482) 내에 있는 콜렉터 싱커 영역(480)과 중첩하는 서브콜렉터(481), 외인성 베이스 폴리실리콘 구조(483), 진성 베이스(484), 이미터 폴리실리콘 구조(486), 중간 유전체 재료 층들(488 및 490) 및 고 도펀트-밀도 콜렉터 접촉면 영역(492)을 포함한다. 이 실시예에서, 구조들(45)은 NMOSFET 및 PMOSFET 게이트 스택들(458)과 동시에 형성된 MOSFET 게이트 스택들을 포함한다.
설명된 실시예가 현재의 기술에서 도펀트들, 격리 층들, 등으로서 통상적으 로 채용되는 화합물들 또는 원소들을 이용하지만, 현재의 기술의 바람직한 재료들 대신에, 동일한 방식으로 기능을 하는 다른 재료들을 이용할 수 있다는 점이 또한 인식되어야 한다.
본 발명이 바람직한 실시예들을 참조하여 설명되었을지라도, 본 발명의 범위를 벗어남이 없이 다양한 변화들이 행해질 수 있고 본 발명의 요소 대신 등가의 요소가 이용될 수 있다는 점이 당업자들에 의해 인식될 것이다. 본 발명의 범위는 또한 본원에 설명된 다양한 실시예들로부터의 요소들의 임의의 조합을 포함한다. 게다가, 본 발명의 본질적인 범위를 벗어남이 없이 특정 상황을 본 발명의 내용에 적응시키기 위하여 변경들이 행해질 수 있다. 그러므로, 본 발명은 개시된 특정 실시예들에 국한되는 것이 아니라, 첨부된 청구항들의 범위 내에 존재하는 모든 실시예들을 포함하게 될 것이다.
Claims (20)
- 바이폴라 접합 트랜지스터를 형성하는 방법에 있어서:표면을 갖는 반도체 층을 제공하는 단계;상기 반도체 층 내에 일정한 간격을 두고 떨어진 제 1 및 제 2 콜렉터 영역들을 형성하는 단계;상기 제 1 및 제 2 콜렉터 영역들의 하부면 아래에 매립된 격리 영역(isolation region)을 형성하는 단계; 및몸체부로부터 신장되는 제 1 및 제 2 단부들을 포함하는 서브콜렉터를 주입하는 단계로서, 상기 제 1 및 제 2 단부들은 상기 각각의 제 1 및 제 2 콜렉터 영역들과 중첩하고, 상기 제 1 및 제 2 단부들은 상기 표면에 대하여, 상기 몸체부보다 더 얕은, 상기 서브콜렉터 주입 단계를 포함하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 단부들을 형성하는 이온들을 주입하는 것을 저속화하기 위해 상기 주입 단계 이전에 제 1 및 제 2 구조들을 형성하는 단계를 더 포함하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 구조들을 형성하는 단계는 상기 제 1 및 제 2 단부들이 형성될 상기 반도체 층의 영역 위에 놓이는 상기 제 1 및 제 2 구조들을 형성하는 단계를 포함하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 서브콜렉터의 최대 도펀트 밀도의 영역은 상기 표면 위의 상기 제 1 및 제 2 구조들의 높이와 거의 동일한 거리만큼 상기 표면 쪽으로 시프트되는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 반도체 층의 상부 영역에 일정한 간격을 두고 떨어진 제 1 및 제 2 격리 구조들을 형성하는 단계, 상기 각각의 제 1 및 제 2 격리 구조들 위에 놓이는 제 3 및 제 4 구조들을 형성하는 단계를 더 포함하며, 상기 제 3 및 제 4 구조들은 상기 제 1 및 제 2 단부들을 형성하는 이온들을 주입하는 것을 저속화하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 서브콜렉터 위에 놓이는 제 3 콜렉터 영역을 형성하는 단계;상기 제 3 콜렉터 영역과 접촉하는 베이스를 형성하는 단계;상기 베이스와 접촉하는 이미터를 형성하는 단계; 및상기 매립된 격리 영역의 단부 영역과 각각 중첩하는 일정한 간격을 두고 떨어진 제 1 및 제 2 격리 싱커들(isolation sinkers)을 형성하는 단계를 더 포함하며, 상기 제 1 및 제 2 격리 싱커들 및 상기 매립된 격리 영역은 상기 바이폴라 접합 트랜지스터에 대한 격리 터브(tub)를 형성하도록 협동하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 서브콜렉터와 아래의 상기 반도체 층의 영역 사이의 커패시턴스는 상기 매립된 격리 영역의 상부면과 상기 제 1 및 제 2 단부들의 하부면 사이의 거리가 증가함에 따라 감소하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 바이폴라 접합 트랜지스터는 PNP 바이폴라 접합 트랜지스터를 포함하고 상기 반도체 층은 p-형 반도체 층을 포함하고, 또는 상기 바이폴라 접합 트랜지스터는 NPN 바이폴라 접합 트랜지스터를 포함하고 상기 반도체 층은 n-형 반도체 층을 포함하는, 바이폴라 접합 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 단부들을 형성하기 위하여 상기 서브콜렉터를 주입하는 단계 이전에 제 1 및 제 2 구조를 형성하는 단계를 더 포함하며, 상기 베이스를 형 성하는 단계는 상기 베이스를 주입하는 단계를 더 포함하며, 상기 베이스를 주입하는 단계 동안, 상기 제 1 및 제 2 구조들은 상기 베이스를 형성하는 이온들을 주입하는 것을 저속화함으로써 상기 베이스의 측방향 신장을 제한하는, 바이폴라 접합 트랜지스터 형성 방법.
- 반도체 층 내에 바이폴라 접합 트랜지스터 및 금속 산화물 반도체 전계 효과 트랜지스터를 형성하는 방법에 있어서:표면을 갖는 상기 반도체 층을 제공하는 단계;상기 반도체 층의 MOSFET 영역 내에 MOSFET 구조들을 형성하는 단계;상기 MOSFET 영역 내에 제 1 게이트 스택을 형성하고 바이폴라 접합 트랜지스터 영역 내에 제 2 및 제 3 게이트 스택들을 형성하는 단계;상기 바이폴라 접합 트랜지스터 영역 내에 일정한 간격을 두고 떨어진 제 1 및 제 2 콜렉터 영역들을 형성하는 단계;상기 제 1 및 제 2 콜렉터 영역들 각각의 하부면 아래에 매립된 격리 영역을 형성하고 상기 제 1 및 제 2 콜렉터 영역들 사이에서 신장시키는 단계; 및상기 제 2 및 제 3 게이트 스택들 및 이들 사이의 상기 반도체 층의 영역을 통해 서브콜렉터를 주입하는 단계로서, 상기 서브콜렉터는 몸체부 및 상기 몸체부로부터 신장하는 제 1 및 제 2 단부들을 포함하고, 상기 제 1 및 제 2 단부들은 상기 각각의 제 1 및 제 2 콜렉터 영역들과 중첩하며, 상기 제 1 및 제 2 단부들은 상기 표면에 대하여, 상기 몸체부보다 더 얕은, 상기 서브콜렉터 주입 단계를 포함 하는, 바이폴라 접합 트랜지스터 및 금속 산화물 반도체 전계 효과 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 반도체 층의 상부 영역 내에 일정한 간격을 두고 떨어진 제 1 및 제 2 격리 구조들을 형성하는 단계를 더 포함하며, 상기 제 1, 제 2 및 제 3 게이트 스택들을 형성하는 단계는 상기 각각의 제 1 및 제 2 격리 구조들 위에 놓이는 상기 제 2 및 제 3 게이트 스택들을 형성하는 단계를 더 포함하고, 상기 제 2 및 제 3 게이트 스택들은 상기 제 1 및 제 2 단부들을 형성하는 이온들을 주입하는 것을 저속화하는, 바이폴라 접합 트랜지스터 및 금속 산화물 반도체 전계 효과 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 서브콜렉터 위에 놓이는 제 3 콜렉터 영역을 형성하는 단계;상기 제 3 콜렉터 영역과 접촉하는 베이스를 형성하는 단계;상기 베이스와 접촉하는 이미터를 형성하는 단계; 및상기 매립된 격리 영역의 단부 영역과 각각 중첩하는 일정한 간격을 두고 떨어진 제 1 및 제 2 격리 싱커들을 형성하는 단계로서, 상기 제 1 및 제 2 격리 싱커들 및 상기 매립된 격리 영역은 상기 바이폴라 접합 트랜지스터에 대한 격리 터브를 형성하도록 협동하는, 상기 격리 싱커 형성 단계를 더 포함하는, 바이폴라 접 합 트랜지스터 및 금속 산화물 반도체 전계 효과 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 서브콜렉터와 상기 반도체 층의 영역 및 상기 매립된 격리 영역 사이의 커패시턴스는 상기 매립된 격리 영역의 상부면 및 상기 제 1 및 제 2 단부들의 하부면 사이의 거리가 증가함에 따라 감소하는, 바이폴라 접합 트랜지스터 및 금속 산화물 반도체 전계 효과 트랜지스터 형성 방법.
- 바이폴라 접합 트랜지스터에 있어서:표면을 갖는 반도체 기판;상기 기판 내의 일정한 간격을 두고 떨어진 제 1 및 제 2 콜렉터 영역들; 및몸체부와 상기 몸체부로부터 신장하는 제 1 및 제 2 단부들을 갖는 제 3 콜렉터 영역으로서, 상기 제 1 및 제 2 단부들은 상기 각각의 제 1 및 제 2 콜렉터 영역들과 중첩하고, 상기 제 1 및 제 2 단부들은 상기 표면에 대하여, 상기 몸체부보다 더 얕은, 상기 제 3 콜렉터 영역을 포함하는, 바이폴라 접합 트랜지스터.
- 제 14 항에 있어서,상기 표면 위에 놓이고 상기 제 3 콜렉터 영역의 상기 제 1 및 제 2 단부들과 실질적으로 수직으로 정렬되는 제 1 및 제 2 구조들을 더 포함하는, 바이폴라 접합 트랜지스터.
- 제 14 항에 있어서,상기 기판 내에 형성된 제 3 격리 구조의 단부 영역들과 중첩하는 제 1 및 제 2 격리 구조들을 더 포함하며, 상기 제 1, 제 2 및 제 3 격리 구조들은 상기 바이폴라 접합 트랜지스터에 대한 격리 터브를 포함하는, 바이폴라 접합 트랜지스터.
- 제 14 항에 있어서,p-형 기판 내에 형성된 PNP 바이폴라 접합 트랜지스터 또는 n-형 기판 내에 형성된 NPN 바이폴라 접합 트랜지스터를 포함하는, 바이폴라 접합 트랜지스터.
- 제 14 항에 있어서,상기 제 3 콜렉터 영역과 전도성 통신하는 베이스 및 상기 베이스와 접촉하는 이미터를 더 포함하는, 바이폴라 접합 트랜지스터.
- BiCMOS 회로에 있어서:표면을 갖는 반도체 기판을 포함하며,상기 기판의 MOSFET 영역 내에는:도핑된 터브;상기 도핑된 터브 내의 소스 및 드레인;상기 소스 및 상기 드레인 중간의 상기 도핑된 터브 위에 놓이는 제 1 게이트 스택이 있고;상기 기판의 BJT 영역 내에는:상기 표면 내의 일정한 간격을 두고 떨어진 제 1 및 제 2 격리 구조들;상기 각각의 제 1 및 제 2 격리 구조들 위에 놓이는 제 2 및 제 3 게이트 스택들;일정한 간격을 두고 떨어진 제 1 및 제 2 콜렉터 구조들;몸체부 및 상기 몸체부로부터 신장되고 상기 각각의 제 1 및 제 2 콜렉터 구조들과 중첩하는 제 1 및 제 2 단부들을 갖는 서브콜렉터;상기 서브콜렉터 위에 놓이는 제 3 콜렉터 구조;상기 제 3 콜렉터 구조와 접촉하는 베이스;상기 베이스와 접촉하는 이미터; 및상기 제 1, 제 2 및 제 3 콜렉터 구조들 및 상기 서브콜렉터들의 경계를 결정하는 격리 구조로서, 상기 격리 구조는 상기 제 1 및 제 2 콜렉터 구조들의 하부면 및 상기 서브콜렉터의 하부면 아래에 매립된 격리 구조를 포함하고, 상기 단부들은 상기 표면들에 대하여, 상기 몸체부보다 더 얕은, 상기 격리 구조를 포함하는, BiCMOS 회로.
- 제 19 항에 있어서,p-형 기판 내에 형성된 PNP 바이폴라 접합 트랜지스터 또는 p-형 기판 내에 형성되는 n-형 터브 내에 형성된 NPN 바이폴라 접합 트랜지스터를 포함하는, BiCMOS 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020087030024A KR20090031354A (ko) | 2008-12-09 | 2006-06-02 | 감소된 콜렉터-기판 커패시턴스를 갖는 바이폴라 접합 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020087030024A KR20090031354A (ko) | 2008-12-09 | 2006-06-02 | 감소된 콜렉터-기판 커패시턴스를 갖는 바이폴라 접합 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090031354A true KR20090031354A (ko) | 2009-03-25 |
Family
ID=40697377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087030024A KR20090031354A (ko) | 2008-12-09 | 2006-06-02 | 감소된 콜렉터-기판 커패시턴스를 갖는 바이폴라 접합 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090031354A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210008321A (ko) * | 2019-07-12 | 2021-01-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 저손실 안테나 스위치용 반도체 소자 |
| US12021078B2 (en) | 2019-07-12 | 2024-06-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device for a low-loss antenna switch |
-
2006
- 2006-06-02 KR KR1020087030024A patent/KR20090031354A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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