KR19980042771A - 반도체 장치 및 그 제조방법 - Google Patents

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KR19980042771A
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Abstract

본 발명은 트렌치 분리 구조를 갖는 반도체 장치 및 그 제조방법에 관한 것으로, 소자 분리영역 내의 배선과 기판간 용량을 저감하고, 또는 용량 내의 축적 전하량을 저감함으로써, 동작 속도가 빠른 반도체 장치를 제공한다.
P형 실리콘 기판(1)의 위에 소자가 배치되는 활성영역(6)과, 이것을 둘러싸는 소자 분리영역(7)이 설치되고, 소자 분리영역(7)은 홈부(8)와 더미의 반도체부(9)에 의해 구성된다. 기판 상에는 층간 절연막(12)이 퇴적되고, 그 위에는 배선(13)이 설치된다. 반도체부(9) 내에는 소자로의 이온 주입과 동시에 형성된 불순물 확산층(21)이 형성되고, 불순물 확산층(21)과 실리콘 기판(1) 사이에 PN 접합부(22)가 형성된다. 배선과 기판간 용량 중 반도체부(9)를 통과하는 영역의 용량 성분은 층간 절연막(12)의 용량에 불순물 확산층(21)의 용량이 직렬로 부가되어 층간 절연막만에 의한 용량보다도 작아지므로, 전체 배선과 기판간 용량이 저감되어 반도체 장치의 동작 속도가 빨라진다.

Description

반도체 장치 및 그 제조방법
본 발명은 트렌치 분리구조를 갖는 반도체 장치에 관한 것으로, 특히 배선과 기판간 용량의 저감 대책에 관한 것이다.
최근, 반도체 장치의 고밀도화, 미세화에 따른 반도체 장치 내의 각 소자 사이를 분리 절연하기 위한 소자분리를 형성하는 기술로서, 현재 가장 일반적으로 이용되는 LOCOS의 대신에, 반도체 기판에 홈을 형성하고 이 홈에 절연성 재료를 매립하여 소자분리하는 트렌치 분리기술의 도입이 시도되고 있다.
상기 트렌치 분리기술에 있어서는, 반도체 기판 및 절연재료가 매립된 홈부의 표면을 균일하게 평탄화하는 것이 중요하므로, 최근, 면 내 균일성에 우수하고 패턴 의존성이 없는 평탄화 기술로서 화학기계 연마법(CMP법)의 도입이 시도되고 있다. 또, CMP법에 의한 평탄화를 행하는 공정에서는, 평탄화되는 영역의 면적 등에 의존하여 연마 특성이 변화되는 소위 패턴 의존성에 의한 불량을 회피하기 위하여, 홈부의 면적이 넓어지는 경우에는 소자 분리영역에 미리 더미의 섬 형상의 반도체부를 설치하는 것이 제안되고 있다. 즉, 홈부를 복수의 좁은 홈으로 분할하여 각 홈 사이에 반도체 기판 표면을 노출시켜 활성영역으로서는 기능하지 않는 더미의 반도체부를 설치하는 것이다.
도 19는 종래 제안되어 있는 섬 형상의 더미의 반도체부를 갖는 트렌치 분리형 반도체 장치의 일례를 나타낸 것이다.
도 19에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 불순물이 도입된 소스 드레인(5)이 형성되어 있다. 또, 활성영역(6)을 둘러싸는 소자 분리영역(7)에는 산화 규소막이 매립된 복수의 홈부(8)가 형성되고, 각 홈부(8)의 사이에는 홈부(8)의 표면과 같은 상면 위치를 갖는 반도체부(9)가 설치되어 있다. 또, 소자 분리영역(7) 내의 홈부(8)에도 소자의 게이트 산화막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 설치되어 있다. 또, 기판의 전면 상에는 층간 절연막(12)이 퇴적되고, 상기 층간 절연막(12)의 위에 금속 배선(13)이 설치되어 있다.
즉, 예를 들면, 도 21의 (b)에 도시된 바와 같은 넓은 홈부를 형성하면, 홈부에 산화 규소막을 매립한 후, CMP법에 의해 기판 전체를 평탄화 할 때 패턴 의존성 때문에 홈부에 매립된 산화 규소막이 오목한 형상으로 연마되어 평탄도가 악화되는 등의 문제점이 생긴다. 도 19에 도시된 바와 같은 소자 분리 구조는 이러한 패턴 의존성에 기인하는 불량을 방지하도록 제안된 것이다.
도 20의 (a)∼(g)는 종래의 트렌치 분리를 이용한 NMOS 트랜지스터를 갖는 반도체 장치의 제조방법의 일례를 도시한 단면도이다.
도 20의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 20의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정 폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b) 및 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸여 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다.
도 20의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 20의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하고, 표면이 평탄하고 산화 규소막으로 매립된 복수의 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)가 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 20의 (e)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동시에 형성된다.
도 20의 (f)에 도시된 공정에서는 PMOSFET 영역 및 소자 분리영역을 덮는 레지스트 마스크(Rem)를 이용하여 NMOSFET 영역의 활성영역(6)에 비소이온(25)을 주입하고, 소스 드레인(5)을 형성한다. 지금까지의 공정에 의하여 NMOSFET가 형성된다.
그 후, 도 20의 (g)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 또 그 위에 금속 배선(13)을 형성한다.
그런데, 도 20의 (f)에 도시된 공정에 있어서, 활성영역(6) 내의 게이트 전극(4)이나 소스 드레인(5) 등에는 인, 붕소 등의 불순물 이온이 주입된다. 그러나, 활성영역(6) 이외의 영역에서는 마스크의 맞춤이 어긋나는 것을 고려하여 소자 분리영역까지 약간 확대하여 도입되는 것은 있더라도, 원칙적으로 불순물 이온의 주입은 행해지지 않는다. 따라서, 각 홈부(8) 사이의 더미의 반도체부(9)에는 불순물 이온이 주입되지 않는다.
여기에서, 도 19에 도시된 바와 같은 세밀하게 분할된 홈부(8) 및 더미의 반도체부(9)를 갖는 트렌치 분리형 반도체 장치와, 넓은 분리 절연막, 예를 들면 LOCOS 막을 갖는 반도체 장치에 있어서의 배선과 기판간 용량에 대하여 설명하기로 한다. 도 21의 (a)는 그 일례로서, 더미의 반도체부(9)를 갖는 소자 분리영역(7)의 배선과 기판간 용량을 설명하기 위한 단면도이다. 또, 도 21의 (b)는 더미의 반도체부를 설치하지 않는 LOCOS 분리막(100)을 갖는 반도체 장치의 배선과 기판간 용량을 설명하기 위한 단면도이다. 다만, 도 21의 (a), (b)와도 소스 드레인 주입시에 소자 분리영역(7)에는 불순물 이온이 주입되어 있지 않고, 또한 소자 분리영역(7) 전체의 면적은 같다고 가정한다.
도 21의 (a)에 도시된 반도체 장치에 있어서는, 모든 배선과 기판간 용량(Cat)은 Ca1과 Ca2의 총합으로서 나타낸다. 즉, 다음의 수학식 1로 나타낸다.
그런데, 배선과 기판간의 단위 면적당의 용량은 양자 사이에 존재하는 부재가 균질한 재료로 구성되어 있는 경우에는, 배선과 기판간의 거리에 반비례하고, 거리가 짧을수록 용량은 커진다. 따라서, 도 21의 (a)에 도시된 치수(Da2)와 도 21의 (b)에 도시된 치수(Dbt)가 같은 경우, 도 21의 (b)에 도시된 반도체 장치에 있어서의 배선과 기판간의 모든 용량을 Cbt로 하면, 다음의 수학식 2와 같은 관계가 성립한다.
Cat ＞ Cbt
즉, 도 21의 (a)에 도시된 구조에 있어서의 배선과 기판간의 용량(Cat)은 도 21의 (b)에 도시된 구조에 있어서의 배선 기판간의 용량(Cbt)보다도 커진다.
이와 같이, 소자 분리영역에 더미의 반도체부로 이루어진 섬 형상 패턴을 형성하면, 면 내 균일성이 좋은 평탄화를 행할 수 있다는 이점은 있으나, 반면, 배선과 기판간 용량이 증대하고, 그 결과, 반도체 장치의 동작 속도가 저하될 우려가 있었다.
본 발명은 이러한 점에 착안하여 이루어진 것으로서, 일반적으로, 평행 평판 커패시터에 있어서, 전극 면적이 같으면 전극간 거리가 길수록 커패시터의 용량은 작아진다는 원리, 혹은 같은 커패시터 용량이라도 전극간 전압이 낮으면 축적 전하량은 적다는 물리 현상에 착안하여 창안한 것이다.
본 발명의 목적은 홈부와 더미의 반도체부로 이루어진 소자 분리영역을 구비한 트렌치 분리형 반도체 장치에 있어서, 소자 분리영역 내에서의 배선과 기판간 용량을 저감할 수 있는 수단을 강구함으로써, 혹은 소자 분리영역 내에서의 배선과 기판 사이에 존재하는 용량에 축적되는 전하량을 저감할 수 있는 수단을 강구함으로써 동작 속도의 향상을 도모하기 위한 것이다.
도 1은 반도체부에 얕은 PN 접합부를 형성한 본 발명의 제 1 실시예에 의한 반도체 장치의 단면도 및 반도체 장치의 배선과 기판간 용량을 설명하기 위하여 소자 분리영역을 확대하여 도시한 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 3은 반도체부에 깊은 PN 접합부를 형성한 본 발명의 제 2 실시예에 의한 반도체 장치의 단면도.
도 4는 반도체부에 2개의 PN 접합부를 형성한 본 발명의 제 3 실시예에 의한 반도체 장치의 단면도.
도 5는 반도체부의 위에 고저항체막을 설치한 본 발명의 제 4 실시예에 의한 반도체 장치의 단면도.
도 6은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 7은 적층 게이트를 설치한 본 발명의 제 5 실시예에 의한 반도체 장치의 단면도.
도 8은 반도체부의 위에 홈간 절연막을 설치한 본 발명의 제 6 실시예에 의한 반도체 장치의 단면도.
도 9는 본 발명의 제 6 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 10은 반도체부의 상부를 고저항체부로 한 본 발명의 제 7 실시예에 의한 반도체 장치의 단면도.
도 11은 본 발명의 제 7 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 12는 층간 절연막의 아래쪽에 하부 절연막을 설치한 본 발명의 제 8 실시예에 의한 반도체 장치의 단면도.
도 13은 본 발명의 제 8 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 14는 소자 분리영역의 전체에 걸치는 매립 절연막을 설치한 본 발명의 제 9 실시예에 의한 반도체 장치의 단면도 및 반도체 장치의 배선과 기판간 용량을 설명하기 위하여 소자 분리영역을 확대하여 도시한 단면도.
도 15는 본 발명의 제 9 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 16은 본 발명의 제 10 실시예에 의한 반도체 장치의 제조공정을 도시한 단면도.
도 17은 본 발명의 제 11 실시예에 의한 반도체 장치의 제조공정 중 전반 부분을 도시한 단면도.
도 18은 본 발명의 제 11 실시예에 의한 반도체 장치의 제조공정 중 후반 부분을 도시한 단면도.
도 19는 종래의 반도체 장치의 단면도.
도 20은 종래의 반도체 장치의 제조공정을 도시한 단면도.
도 21은 종래의 트렌치 분리형 반도체 장치와 LOCOS 분리형 반도체 장치에 있어서의 배선과 기판간 용량을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 게이트 산화막
3 : 측벽 4 : 게이트 전극
5 : 소스 드레인 6 : 활성영역
7 : 소자 분리영역 8 : 홈부
9 : 반도체부 13 : 금속 배선
14 : 홈 21, 31 : 불순물 확산층
22, 32 : PN 접합부 41 : P형 불순물 확산층
42 : N형 불순물 확산층 43 : 제 1의 PN 접합부
44 : 제 2의 PN 접합부 51 : 더미 게이트
52 : 산화 규소막 53 : 고저항막
61 : 매립 절연막 71 : 고저항체부
81 : 하부 절연막 91 : 매립 절연막
상기 목적 달성을 위하여 본 발명의 제 1 반도체 장치는, 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과, 상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와, 상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와, 상기 활성영역 및 소자 분리영역에 걸치는 영역 상에 형성된 층간 절연막과, 상기 층간 절연막의 위에 형성된 배선과, 상기 배선 아래 쪽의 상기 반도체부에 형성된 적어도 하나의 PN 접합부를 구비하고 있다.
이로써, 배선과 기판간 용량 중 소자 분리영역의 반도체부를 통과하는 영역에서의 용량 성분은 층간 절연막에 의한 용량에 대하여 반도체부 중 PN 접합부의 위쪽 부분의 용량을 직렬로 부가한 것이 되고, 층간 절연막만에 의한 용량보다도 작아진다. 따라서, 반도체 장치 전체의 배선과 기판간 용량도 저감되고, 반도체 장치의 동작 속도가 향상된다.
또한, 상기 반도체 장치에 있어서, 상기 PN 접합부를 상기 반도체부에 복수개 설정할 수 있다.
이로써, 배선과 기판간 용량의 더욱 더 저감할 수 있으므로, 동작 속도는 더욱 빨라진다.
또한, 상기 반도체 장치에 있어서, 상기 활성영역에는 불순물 확산영역이 형성되고, 상기 불순물 확산영역의 하단에는 PN 접합부가 형성되어 있는 동시에, 상기 소자 분리영역의 PN 접합부의 높이 위치가 상기 활성영역의 PN 접합부보다도 아래쪽에 있도록 구성할 수도 있다.
이로써, 배선과 기판간 용량이 더욱 저감된다.
본 발명의 제 2 반도체 장치는, 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과, 상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와, 상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와, 상기 활성영역 및 소자 분리영역에 걸친 영역 상에 형성된 층간 절연막과, 상기 층간 절연막의 위에 형성된 배선과, 상기 소자 분리영역 중 적어도 상기 반도체부와 상기 층간 절연막의 사이에 개설된 유전체막을 구비하고 있다.
이로써, 배선과 기판간 용량 중 소자 분리영역의 반도체부를 통과하는 영역에서의 용량 성분은 층간 절연막의 용량에 대하여 유전체막의 용량이 직렬로 부가된 용량으로 되므로, 전체로서의 배선과 기판간 용량을 저감할 수 있다. 따라서, 반도체 장치의 동작 속도가 향상된다.
상기 반도체 장치에 있어서, 상기 유전체막으로서 상기 반도체부 및 홈부와 상기 층간 절연막 사이에 개재하는 하부 절연막을 설치할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 활성영역 내의 반도체 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양 측면 상에 형성된 절연성 재료로 이루어진 측벽을 설치하고, 상기 하부 절연막을 상기 측벽과 공통의 막으로 형성할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 하부 절연막은 적층막으로 구성할 수 있다.
이들의 구성에 의해, 소위 LDD 구조의 MOSFET를 형성하기 위하여 필요한 측벽을 이용하여 배선과 기판간 용량을 저감하기 위한 하부 절연막을 구성할 수가 있으므로 제조 비용의 증대를 회피하면서 배선과 기판간 용량을 저감시킬 수 있다.
또, 상기 반도체 장치에 있어서, 상기 유전체막을 상기 홈부와 거의 같은 표면위치를 갖도록 상기 반도체부의 위쪽에 있어서의 반도체 기판 내에 형성할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 유전체막을 산화 규소막 및 질화 규소막 중 적어도 어느 하나로 구성하는 것이 바람직하다.
본 발명의 제 3 반도체 장치는, 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과, 상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와, 상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와, 상기 활성영역 및 소자 분리영역에 걸친 영역 상에 형성된 층간 절연막과, 상기 층간 절연막의 위에 형성된 배선과, 상기 소자 분리영역 중 적어도 하나의 상기 반도체부의 안쪽에 형성된 매립 절연막을 구비하고 있다.
이로써, 소자 분리영역 전체의 배선과 기판간 용량을 저감할 수 있게 되어 동작 속도를 대폭 향상시키는 것이 가능해진다.
본 발명의 제 4 반도체 장치는, 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과, 상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와, 상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와, 상기 활성영역 및 소자 분리영역에 걸치는 영역 상에 형성된 층간 절연막과, 상기 층간 절연막의 위에 형성된 배선과, 적어도 상기 반도체부와 상기 층간 절연막의 사이에 개재하는 저항체막을 구비한다.
이로써, 반도체 장치의 저항체막을 통과하는 부분에 있어서, 배선과 기판간 용량은 작아지지 않더라도 저항체막에 있어서의 전압 강하에 의해 배선과 기판간 용량에 축적되는 전하량이 저감된다. 따라서, 전하의 충방전에 필요한 시간이 짧아져 반도체 장치의 동작 속도가 빨라진다.
또, 상기 반도체 장치에 있어서, 상기 저항체막으로서 상기 반도체부와 홈부에 걸친 영역의 위에 형성된 하부 저항체막을 설치할 수 있다.
이로써, 반도체 기판 상에 형성되는 저항성을 갖는 각종의 막을 이용하여 배선과 기판간 용량을 저감할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 반도체 기판 상에 형성되어 고저항막을 갖는 저항소자를 추가로 구비하고, 상기 하부 저항체막을 상기 저항소자의 고저항막과 같은 막으로 형성할 수 있다.
이로써, 저항소자에 이용되는 고저항막과 같은 저항을 갖는 하부 저항체막에 의하여 전압강하 작용이 현저하게 얻어진다.
또, 상기 반도체 장치에 있어서, 상기 활성영역의 반도체 기판 상에 형성된 도체막으로 이루어진 전극 부재를 갖는 소자를 추가로 설치하여 상기 저항체막을 상기 전극부재와 공통의 재료로 구성할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 활성영역의 반도체 기판 상에 형성된 제 1 도체막과 상기 제 1 도체막의 위에 퇴적된 제 2 도체막에 의해 구성되는 게이트 전극을 갖는 FET를 추가로 설치하고, 상기 게이트 전극의 제 1 도체막의 상면과 상기 홈부의 상면을 거의 같은 높이 위치가 되도록 하고, 상기 저항체막 중 상기 반도체부의 위쪽에 있는 영역을 상기 게이트 전극의 상기 제 1 및 제 2 도체막과 공통인 2개의 막으로 형성하며, 상기 저항체막 중 상기 홈부의 위쪽에 있는 영역을 상기 게이트 전극의 상기 제 1 도체막과 공통의 막으로 형성할 수 있다.
상기 구성에 의해 별도 저항체막을 형성하기 위한 공정이 불필요해지므로, 제조비용의 증대를 회피하면서 배선과 기판간 용량을 저감시킬 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 저항체막을 상기 홈부와 거의 같은 상면 위치를 갖도록 상기 반도체부의 위쪽에 있어서의 반도체 기판내에 형성할 수 있다.
또, 상기 반도체 장치에 있어서, 상기 저항체막을 산소원자 및 질소원자 중 어느 한쪽을 포함한 실리콘막으로 구성할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 저항체막을 다결정 실리콘막 및 비정질 실리콘막 중 적어도 어느 하나로 구성할 수도 있다.
이로써, 게이트 전극이나 저항소자를 구성하기 위하여 사용되는 다결정 실리콘막이나 비정질 실리콘막을 이용하여 저항체막을 형성할 수 있으므로, 제조비용의 증대를 회피할 수 있다.
본 발명의 제 1 반도체 장치의 제조방법은, 제 1 도전형의 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 활성영역 상에 소자를 형성하는 제 3 공정과, 상기 소자 분리영역의 상기 더미의 반도체부에 제 2 도전형 불순물을 도입하여 상기 더미의 반도체부에 적어도 하나의 PN 접합부를 형성하는 제 4 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 5의 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 구비하고 있다.
이 방법에 의해, PN 접합부를 갖는 더미의 반도체부를 구비한 반도체 장치가 형성된다. 그리고, 배선과 기판간 용량 중 소자 분리영역의 반도체부를 통과하는 영역에서의 용량 성분은 층간 절연막에 의한 용량에 대하여 반도체부 중 PN 접합부의 위쪽 부분의 용량을 직렬로 부가한 것이 되고, 층간 절연막만에 의한 용량보다도 작아진다. 따라서, 반도체 장치 전체의 배선과 기판간 용량도 작아지고, 동작 속도가 빠른 반도체 장치가 형성된다.
또, 상기 반도체 장치의 제조방법에 있어서, 상기 제 3 공정 및 상기 제 4 공정에서는 상기 활성영역 상에 상기 소자로서의 FET의 게이트 전극을 형성한 후, 상기 활성영역 및 상기 더미의 반도체부에 제 2 도전형 불순물을 도입함으로써, 상기 활성영역에는 상기 FET의 소스 드레인을 형성하는 한편, 상기 더미의 반도체부에는 하나의 상기 PN 접합부를 형성할 수 있다.
이 방법에 의해, 일반적인 FET의 형성을 위한 제조공정을 이용하여 더미의 반도체부에서의 PN 접합부를 형성하기 위한 공정을 별도로 설치하지 않고 동작 속도가 빠른 반도체 장치를 형성할 수 있다.
또, 상기 반도체 장치의 제조방법에 있어서, 상기 제 3 공정에서는 상기 소자 분리영역을 덮는 제 1 마스크를 이용하여 상기 활성영역 상에 상기 소자로서의 FET의 게이트 전극을 형성한 후, 상기 활성영역에 제 2 도전형 불순물을 도입함으로써 상기 활성영역에 상기 FET의 소스 드레인을 형성하고, 상기 제 4 공정에서는 상기 활성영역을 덮는 제 2 마스크를 이용하여 상기 더미의 반도체부에 적어도 제 2 도전형 불순물을 포함하는 불순물을 도입함으로써 상기 더미의 반도체부에 상기 적어도 하나의 PN 접합부를 형성할 수도 있다.
이 방법에 의해, 활성영역의 PN 접합부의 깊이나 불순물 농도에 구속되지 않고, 또한 임의의 수의 PN 접합부를 형성할 수 있고, 배선과 기판간 용량이 매우 작은 반도체 장치를 형성할 수 있다.
본 발명의 제 2 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 활성영역에 소자를 형성하는 제 3 공정과, 상기 소자 분리영역의 상기 더미의 반도체부의 위에 저항체막을 형성하는 제 4 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 5의 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 구비한다.
이 방법에 의해, 소자 분리영역에서 층간 절연막과 더미의 반도체부의 사이에 저항체막을 구비한 반도체 장치가 형성된다. 그리고, 반도체 장치의 저항체막을 통과하는 부분에 있어서, 배선과 기판간 용량은 작아지지 않더라도 저항체막에 있어서의 전압강하에 의해 배선과 기판간 용량에 축적되는 전하량이 저감된다. 따라서, 전하의 충방전에 필요한 시간이 짧은, 즉 동작 속도가 빠른 반도체 장치가 형성된다.
또, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 상기 저항체막을 다결정 실리콘 및 비정질 실리콘 중 적어도 어느 하나를 포함하는 막으로 구성할 수 있다.
또한, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 상기 저항체막을 적어도 절연막을 끼운 2 이상의 도체막으로 이루어진 적층막으로 구성할 수 있다.
또한, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 상기 저항체막에 1×1O20atoms· cm-3이하인 농도의 불순물을 도입하는 것이 바람직하다.
본 발명의 제 3 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 l 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 활성영역에 소자를 형성하는 제 3 공정과, 상기 더미의 반도체부의 상부에 이온주입을 하여 상기 반도체부의 상부에 고저항체부를 형성하는 제 4 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 5의 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 구비한다.
이로써, 소자 분리영역에서 층간 절연막과 더미의 반도체부 사이에 고저항체부를 구비한 반도체 장치가 형성된다. 그리고, 배선과 기판간 반도체 장치의 고저항체부를 통과하는 부분에 있어서, 고저항체부에서의 전압강하에 의해 배선과 기판간 용량에 축적되는 전하량이 저감된다. 따라서, 전하의 충방전에 필요한 시간이 짧은, 즉 동작 속도가 빠른 반도체 장치를 얻을 수 있다.
또한, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 산화하는 기능을 갖는 원자를 포함하는 이온을 주입하여 상기 고저항체부를 형성할 수 있다.
또, 본 발명의 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 질화하는 기능을 갖는 원자를 포함하는 이온을 주입하여 상기 고저항체부를 형성할 수 있다.
본 발명의 제 4 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 활성영역에 소자를 형성하는 제 3 공정과, 상기 소자 분리영역의 상기 더미의 반도체부의 위에 하부 절연막을 형성하는 제 4 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 5의 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 구비한다.
이 방법에 의해, 소자 분리영역에서 층간 절연막의 아래쪽에 하부 절연막을 구비한 반도체 장치가 형성된다. 따라서, 배선과 기판간 용량 중 소자 분리영역의 반도체부를 통과하는 영역에서의 용량성분은 층간 절연막의 용량에 대하여 하부 절연막의 용량이 직렬로 부가된 용량으로 되므로, 전체로서의 배선과 기판간 용량이 작아진다. 즉, 동작 속도가 빠른 반도체 장치를 얻을 수 있다.
또, 상기 반도체 장치의 제조방법에 있어서, 상기 제 3 공정 및 상기 제 4 공정에서는 상기 활성영역 상에 상기 소자로 된 FET의 게이트 전극을 형성한 후, 기판 상에 유전체막을 퇴적하여 상기 소자 분리영역 상을 덮는 마스크를 이용하여 상기 유전체막의 이방성 에칭을 행함으로써, 상기 게이트 전극의 측면 상에는 측벽을, 상기 더미의 반도체부의 위에는 상기 하부 절연막을 각각 남길 수 있다.
이 방법에 의해, 게이트 전극의 측면 상에 측벽을 구비한 FET의 일반적인 제조공정을 이용하면서, 하부 절연막을 형성하기 위한 공정을 별도로 마련하지 않고 동작 속도가 빠른 반도체 장치를 형성할 수 있다.
또한, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 산화규소를 포함하는 유전체막에 의해 상기 하부 절연막을 형성할 수 있다.
또, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 질화규소를 포함하는 유전체막에 의해 상기 하부 절연막을 형성할 수 있다.
본 발명의 제 5 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 활성영역에 소자를 형성하는 제 3 공정과, 상기 더미의 반도체부를 에칭에 의해 제거하여 오목부를 형성하고, 상기 오목부 내에 절연성 재료를 매립하여 상기 제 1 및 제 2 매립 홈부와 공통의 상면 위치를 갖는 홈간 절연막을 형성하는 제 4 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 구비한다.
이 방법에 의해, 소자 분리영역에서 층간 절연막과 더미의 반도체부 사이에 홈간 절연막을 구비한 반도체 장치가 형성된다. 따라서, 배선과 기판간 용량 중 소자 분리영역의 반도체부를 통과하는 영역에서의 용량성분은 층간 절연막의 용량에 대하여 홈간 절연막의 용량이 직렬로 부가된 용량으로 되므로, 전체로서의 배선 과 기판간 용량이 작아진다. 즉, 동작 속도가 빠른 반도체 장치를 얻을 수 있다.
또, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 산화규소를 포함하는 유전체막에 의해 상기 층간 절연막을 형성할 수 있다.
또한, 상기 반도체 장치의 제조방법에 있어서, 상기 제 4 공정에서는 적어도 질화규소를 포함하는 유전체막에 의해 상기 층간 절연막을 형성할 수 있다.
본 발명의 제 6 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 활성영역에 소자를 형성하는 제 3 공정과, 상기 더미의 반도체부의 내부에 산소이온을 주입하여 상기 반도체부의 안쪽에 매립 절연막을 형성하는 제 4 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 구비한다.
본 발명의 제 7 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과, 상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과, 상기 반도체부를 에칭에 의해 제거하여 제 3 홈을 형성하고, 상기 제 3 홈 내에 절연성 재료를 매립하여 상기 제 1 및 제 2 매립 홈부보다도 낮은 상면 위치를 갖는 매립 절연막을 형성하는 제 3 공정과, 상기 활성영역을 마스크 부재로 덮은 상태에서 상기 매립 절연막의 위에 반도체막을 성장시켜 더미의 반도체부를 형성하는 제 4 공정과, 상기 활성영역의 위에 소자를 형성하는 제 5 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 6 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 7 공정을 구비한다.
본 발명의 제 8 반도체 장치의 제조방법은, 기판영역을 갖는 반도체 기판에 상기 기판영역 중 소자 분리영역 전체에 걸치는 제 1 홈을 형성하고, 상기 기판영역 중 활성영역을 남기는 제 1 공정과, 상기 제 1 홈에 절연성 재료를 매립하여 상기 소자 형성영역과 공통의 상면 위치를 갖는 매립 절연막을 형성하는 제 2 공정과, 상기 활성영역 및 상기 매립 절연막의 위에 반도체막을 성장시키는 제 3 공정과, 반도체 기판에 상기 반도체막 및 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 2 홈과, 상기 소자 분리영역의 반도체막을 복수의 더미의 반도체부로 분할하는 제 3 홈을 형성하는 제 4 공정과, 상기 제 2 및 제 3 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 5 공정과, 상기 활성영역 상의 상기 반도체막의 위에 소자를 형성하는 제 6 공정과, 기판의 전면 상에 층간 절연막을 형성하는 제 7 공정과, 상기 층간 절연막의 위에 배선을 형성하는 제 8 공정을 구비한다.
이들의 방법에 의해, 소자 분리영역에서 더미의 반도체부의 안쪽에 매립 절연막을 구비한 반도체 장치를 얻을 수 있다. 따라서, 배선과 기판간 용량이 작고, 동작 속도가 빠른 반도체 장치를 형성할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
( 실 시 예 )
이하, 본 발명의 실시예를 도면을 참조하여 설명하기로한다.
( 제 1 실시예 )
도 1의 (a)는 제 1 실시예에 의한 MOSFET를 갖는 반도체 장치의 단면도이다. 도 1에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4), 소스·드레인(5)으로 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8)의 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2)및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 이루어진 층간 절연막(12)과, 층간 절연막(12) 위에 형성된 금속 배선(13)을 구비하고 있다.
여기에서, 소자 분리영역(7) 중의 반도체부(9)에는 실리콘 기판(1)과 역도전형의 불순물인 N형 불순물이 도입된 불순물 확산층(21)이 설정되고 있고, 상기 불순물 확산층(21)과 실리콘 기판(1) 사이에 PN 접합부(22)가 형성되어 있다. 상기 PN 접합부(22)의 높이 위치는 홈부(8)의 상면과 저면 사이에 있다.
도 1의 (b)는 본 실시예에 의한 반도체 장치의 소자 분리영역(7)에 있어서의 배선과 기판간 용량을 설명하기 위한 단면도이다. 도 1의 (b)에 도시된 바와 같이, 본 실시예에 의한 반도체 장치의 배선과 기판간 용량에는 도 21의 (a)에 도시된 종래의 반도체 장치에 있어서의 배선과 기판간 용량과 마찬가지로 용량(Cal, Ca2)의 성분이 존재한다. 또, 본 실시예에서는 반도체부(9) 내에 PN 접합부(22)가 형성되기 때문에 새로운 용량(Cj1)이 용량(Ca1)에 대하여 직렬로 부가된다. 따라서, 전체 배선과 기판간 용량(Cjt)은 다음의 수학식 3으로 나타나고,
수학식 1로 나타낸 전체 용량(Cat)보다 작아진다. 즉, 다음의 수학식 4가 성립된다.
Cjt ＜ Cat
따라서, 본 실시예의 반도체 장치에 의하면, 소자 분리영역(7) 내의 더미의 반도체부(9) 내에 PN 접합부(22)가 존재하기 때문에 배선과 기판간 용량을 저감시킬 수 있게 되어 반도체 장치의 동작 속도의 향상을 도모할 수 있다.
다음에, 본 실시예의 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 2의 (a)∼(g)는 본 실시예에 의한 NMOSFET를 갖는 반도체 장치의 제조공정에 있어서의 구조를 나타낸 단면도이다.
도 2의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 위에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 2의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸여 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성되는 다결정 실리콘 배선(10)의 바로 아래에도 홈을 형성한다.
도 2의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 각 홈(14)을 산화 규소막으로 매립한다.
도 2의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하여 표면이 평탄하고 산화 규소막이 매립된 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중, 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 2의 (e)에 도시된 공정에서는, 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동일한 반도체 마스크를 이용하여 동시에 형성할 수 있다.
도 2의 (f)에 도시된 공정에서는 활성영역(6) 뿐만 아니라 소자 분리영역(7) 전체에도 비소 이온(25)을 주입한다. 이 공정에 의해, 활성영역(6)에는 소스 드레인(5)을 갖는 NMOSFET가 형성된다. 한편, 소자 분리영역(7)의 더미의 반도체부(6) 내에는 N형 불순물 확산층(31)이 형성되고, 상기 N형 불순물 확산층(31)과 P형 실리콘 기판(1) 사이에 PN 접합부(32)가 형성된다. 상기 PN 접합부(32)는 매립 홈부(8)의 상면과 저면 사이에 있다. 이 점이 본 실시예의 특징 부분이다.
도 2의 (g)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 추가로 형성한다.
본 실시예의 제조방법과 같이, 활성영역에 MOSFET를 설치하는 경우, 반도체부(9)의 PN 접합부(32)는 소스 드레인(5)을 형성할 때의 불순물 이온의 주입에 의하여 용이하게 형성할 수 있으므로, 제조 비용의 증대를 초래하는 일도 없다.
또, 본 실시예에서는 P형 실리콘 기판을 이용한 경우를 서술하였으나, N형 실리콘 기판을 이용하는 경우는 홈부 사이의 반도체부의 상부에 P형의 불순물을 도입함으로써 N형 실리콘 기판과의 사이에 PN 접합부가 형성되므로 본 실시예와 동일한 효과를 얻을 수 있는 것은 물론이다.
또, 본 실시예의 제조방법에서는 소자 분리영역(7) 내의 더미의 반도체부(9)에 있어서의 PN 접합부(32)의 형성을 소스 드레인(5)의 형성과 동시에 행하고 있으나, 더미의 반도체부 내에 PN 접합부의 형성이 가능하다면 반도체 장치의 제조공정 중의 어느 단계에서 행하여도 상관없다.
( 제 2 실시예 )
도 3은 제 2 실시예에 의한 반도체 장치의 단면도이다.
도 3에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 소스 드레인(5)으로 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 이루어진 층간 절연막(12)과 층간 절연막(12) 위에 형성된 금속 배선(13)을 구비한다.
여기에서, 소자 분리영역(7) 중의 더미의 반도체부(9)에는 실리콘 기판(1) 내의 불순물과 역도전형의 불순물인 N형 불순물이 도입된 불순물 확산층(31)이 형성되고, 상기 불순물 확산층(31)과 실리콘 기판(1) 사이에 PN 접합부(32)가 형성된다. 상기 PN 접합부(32)의 높이 위치는 홈부(8)의 저면보다도 아래쪽에 있다.
본 실시예의 소자 분리영역(7)에 있어서의 배선과 기판간 용량(Cjt)을 다음의 수학식 5로 나타낸다. 이 값은 수학식 1로 나타낸 전체 용량(Cat)보다 작아진다.
다만, 상기 수학식 5에서 Ck1은 홈부(8)의 저면과 PN 접합부(32) 사이의 용량이다. 즉, 상기 제 1 실시예와 마찬가지로, 다음의 수학식 6이 성립된다.
Cjt ＜ Cat
따라서, 본 실시예의 반도체 장치에 있어서도, 상기 제 1 실시예와 마찬가지로 소자 분리영역(7) 내의 더미의 반도체부(9)에 PN 접합부(32)가 존재하기 때문에 배선과 기판간 용량을 저감시킬 수 있게 되어 반도체 장치의 동작 속도의 향상을 도모할 수 있다. 특히, 본 실시예에서는 반도체부(9)를 통과하는 영역 뿐만 아니라 홈부를 통과하는 영역도 포함시킨 소자 분리영역 전체를 통과하는 영역에서의 배선과 기판간 용량을 저감시킬 수 있으므로 동작속도의 향상 효과는 크다.
본 실시예와 같은 PN 접합부(32)는 MOSFET의 소스 드레인을 형성할 때에 있어서의 불순물 이온의 주입에 의해서는 형성이 곤란하지만, 그 대신에, 불순물 농도나 주입 깊이를 임의로 조정할 수 있으므로 용량의 저감 효과를 높일 수 있다. 특히, PN 접합부(32)의 높이 위치가 홈부(8)의 저면보다도 아래쪽에 있으므로, 보다 큰 용량 저감효과를 발휘할 수 있다.
또, 본 실시예에서는 P형 실리콘 기판을 이용한 경우를 서술하였으나, N형 실리콘 기판을 이용하여도 되고, 그 경우에는, 반도체부 내에는 P형의 불순물을 도입하여 불순물 확산층을 형성함으로써 PN 접합부를 설치할 수 있어 본 실시예와 동일한 효과를 얻을 수 있다.
( 제 3 실시예 )
도 4는 제 3 실시예에 의한 반도체 장치의 단면도이다.
도 4에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 소스 드레인(5)에 의해 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 이루어진 층간 절연막(12)과 층간 절연막(12) 위에 형성된 금속 배선(13)을 구비한다.
여기에서, 소자 분리영역(7) 중의 더미의 반도체부(9) 내에는 실리콘 기판 상면으로부터 차례로 P형 불순물 확산층(41)과 N형 불순물 확산층(42)이 존재한다. 즉, P형 불순물 확산층(41)과 N형 불순물 확산층(42) 사이에 제 1의 PN 접합부(43)가 형성되고, N형 불순물 확산층(42)과 P형 실리콘 기판(1) 사이에 제 2의 PN 접합부(44)가 형성된다. 또, 제 1, 제 2의 PN 접합부(43, 44)의 높이 위치는 모두 홈부(8)의 상면과 저면 사이에 있다.
여기에서, 본 실시예에 의한 반도체 장치의 전체 배선과 기판간 용량(Cjt)은 P형 불순물층(41)의 접합 용량을 Cj1, N형 불순물층(42)의 접합 용량을 Cj2라 하면, 다음의 수학식 7로 나타낼 수 있다.
상술한 제 1 실시예의 반도체 장치에 있어서의 수학식 1로 나타낸 전체 용량(Cat)보다 작아진다. 즉, 다음의 수학식 8이 성립된다.
Cjt ＜ Cat
본 실시예에서는 소자 분리영역(7) 내의 더미의 반도체부(9)에 복수의 PN 접합부(43, 44)를 설치하였으므로, 반도체 장치의 배선과 기판간 용량 중 반도체부(9)를 통과하는 영역에서의 용량 성분이 층간 절연막의 용량에 대하여 P형 불순물 확산층(41) 및 N형 불순물 확산층(42)의 용량을 직렬로 접속하여 이루어지는 용량으로 나타난다. 따라서, 반도체 장치의 배선과 기판간 용량을 상기 제 l 실시예보다도 더욱 저감시킬 수 있게 되어 반도체 장치의 동작 속도의 향상을 도모할 수 있다.
또, 본 실시예에서는 2층의 불순물 확산층에 의해 2개의 PN 접합부(43, 44)를 형성한 예를 서술하였으나, 3층 이상의 불순물 확산층에 의해 3가지 이상의 PN 접합부를 형성한 경우도 마찬가지로 나타낼 수 있다. 예를 들면, 더미 활성영역(9)에 m개의 PN 접합부가 형성되고, 홈부(8)의 바로 아래에 n개의 PN 접합부가 추가로 형성된다면, 전체 배선과 기판간 용량(Cjt)은 다음의 수학식 9로 나타낼 수 있다.
수학식 1로 나타낸 전체 용량(Cat)보다 작아진다. 즉, 다음의 수학식 10이 성립된다.
Cjt ＜ Cat
이와 같은 구조의 경우에는, 소자 분리영역(7)의 반도체부 뿐만 아니라 홈부를 통과하는 영역의 용량 성분이 작아지므로, 배선과 기판간 용량을 대폭 저감시킬 수 있게 된다.
( 제 4 실시예 )
도 5는 제 4 실시예에 의한 반도체 장치의 단면도이다.
도 5에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과, 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 소스 드레인(5)에 의해 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 상기 소자 분리영역(7) 내의 반도체부(9) 및 홈부(8)에 걸쳐 게이트 전극(4)과 동시에 형성된 다결정 실리콘막으로 이루어진 더미 게이트(51)가 존재한다. 또, 더미 게이트(51), 다결정 실리콘 배선(10) 및 실리콘 기판 상면(활성영역을 제외함)에 걸치는 영역의 위에는 산화 규소막(52)과 다결정 실리콘막으로 된 고저항막(53)이 적층하여 형성된다. 더미 게이트(51)는 게이트 전극(4) 및 다결정 실리콘 배선(10)과 공통의 제 1 층의 다결정 실리콘막을 패터닝하여 형성되고, 게이트 전극(4) 및 다결정 실리콘 배선(10)은 일정한 간격을 두고 형성된다. 여기에서, 고저항막(53)을 구성하는 다결정 실리콘막은 게이트 전극(4) 등을 구성하는 제 1 층의 다결정 실리콘막보다도 높은 시트 저항을 갖고, 불순물 농도는 1×1O20cm-3이하이다. 또, 더미 게이트(51)의 시트 저항도 활성영역으로의 불순물 주입시에 소자 분리영역을 레지스터막 등으로 덮어둠으로써 고저항으로 유지할 수 있다.
본 실시예의 반도체 장치에 있어서는 배선과 기판간의 용량이 아니라 배선과 고정항막간의 용량을 고려하면 된다. 그 경우, 고저항막(53)을 구성하는 다결정 실리콘막의 저항이 높기 때문에 고저항막(53)의 상단과 실리콘 기판(1)의 상면 사이에서 전압 강하가 일어난다. 따라서, 층간 절연막(12) 자체의 용량은 변하지 않으나, 층간 절연막의 양단에 인가되는 전압이 낮다. 층간 절연막(12)의 양측에 축적되는 전하량은 전압에 비례하여 감소되므로, 배선과 고저항막 사이에 있어서의 전하의 충방전에 필요한 시간이 짧아져 반도체 장치의 동작 속도가 향상된다.
다음에, 본 실시예의 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 6의 (a)∼(h)는 본 실시예에 의한 NMOSFET를 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 6의 (a)에 도시된 공정에서는 P형 실리콘 기판(1) 상에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 6의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸이는 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(1O)의 바로 아래에도 홈을 형성한다.
도 6의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 6의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하여 상면이 평탄하고 산화 규소막으로 매립된 복수의 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 6의 (e)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 그리고, 상기 게이트 전극(4) 및 다결정 실리콘 배선(10)과 동시에, 게이트 전극(4) 및 다결정 실리콘 배선(10)과는 일정한 거리를 두고 떨어져 있고, 또한 서로 교차 또는 접하지 않는 더미 게이트(51)를 형성한다. 게이트 전극(4), 다결정 실리콘 배선(10) 및 더미 게이트(51)는 동일한 반도체 마스크로 동시에 형성할 수 있다. 여기에서, 더미 게이트(51)는 배선으로서 사용되는 게이트 전극이나 다결정 실리콘 배선(10)보다 시트 저항이 높고, 불순물 농도는 1×1020atoms·cm-3이하가 되도록 이온 주입법 등으로 불순물 농도가 조정되어 있다.
도 6의 (f)에 도시된 공정에서는 소자 분리영역(7)의 위쪽에 산화 규소막(52)과 다결정 실리콘으로 된 고저항막(53)을 형성한다. 여기에서 고저항막(53)은 배선으로서 사용되는 게이트 전극(4)이나 다결정 실리콘 배선(10)보다 시트 저항이 높고, 불순물 농도는 1×1O20atoms·cm-3이하가 되도록 이온 주입법 등에 의해 불순물 농도가 조정된다. 또, 산화 규소막(52), 고저항막(53)은 MIM 커패시터나 저항체를 설정하기 위하여 형성된다.
도 6의 (g)에 도시된 공정에서는 적어도 소자 분리영역(7)을 덮는 레지스트 마스크(55)를 형성하고, 활성영역(6)에 비소이온(25)을 주입하여 소스 드레인(5)을 갖는 NMOS를 형성한다. 이 때, 소자 분리영역(7)에는 비소이온을 주입하지 않는다.
도 6의 (h)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 추가로 형성한다.
본 실시예의 제조방법에 의하여 형성되는 반도체 장치에 있어서는, 배선과 기판간의 용량이 아니라 배선과 고저항막간의 용량을 고려하면 된다. 그 경우, 고저항막(53)을 구성하는 다결정 실리콘막의 저항이 높기 때문에 고저항막(53)의 상단과 실리콘 기판(1)의 표면 사이에서 전압 강하가 일어난다. 따라서, 층간 절연막(12) 자체의 용량은 변하지 않지만, 층간 절연막의 양단에 인가되는 전압이 낮다. 따라서, 층간 절연막(12)의 양측에 축적되는 전하량은 전압에 비례하여 감소되므로, 배선과 고정항막 사이에 있어서의 전하의 충방전에 필요한 시간이 짧아져 반도체 장치의 동작 속도가 향상된다.
본 실시예에 있어서의 고저항막(53)은, 예를 들면 저항소자의 고저항막이나 로컬 배선과 공통의 막으로부터 패터닝함으로써 용이하고 또한 저렴하게 형성할 수 있다. 또, 더미 게이트(51) 대신에, 반도체 기판 상의 어느 하나에 MIM 커패시터를 형성할 때 사용하는 상층막, 용량 절연막 및 하층막을 구성하는 3가지의 막으로부터 상기 고저항막(53), 산화 규소막(52) 및 더미 게이트(51)에 상당하는 막을 형성하는 것도 가능하다.
또, 상기 더미 게이트(51) 및 고저항막(53) 중 어느 한쪽과 산화 규소막(52)을 형성하지 않더라도 전하의 충방전에 필요한 시간의 저감에 의한 반도체 장치의 동작 속도의 향상을 도모할 수 있다.
또, 여기에서는 소자 분리영역(7) 상에 고저항막(53)을 구성하는 다결정 실리콘막과 산화 규소막(52)의 적층막이 존재하는 경우를 서술하였으나, 다결정 실리콘막 대신에 비정질 실리콘막이나 질화 규소막을 이용한 경우에도 동일한 효과가 있다. 특히, 산화 규소막등의 절연막을 이용하면 전체 용량도 저감시킬 수 있어 반도체 장치의 동작 속도를 한층 더 향상시킬 수 있다.
( 제 5 실시예 )
도 7은 제 5 실시예에 의한 반도체 장치의 단면도이다.
도 7에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 게이트 전극(4) 및 소스 드레인(5)에 의하여 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(l0)이 존재한다.
여기에서, 본 실시예에서는 게이트 전극(4)이 다결정 실리콘막 등의 제 1 도체막으로 이루어진 하층부(4a)와 텅스텐막 등의 제 2 도체막으로 이루어진 상층부(4b)로 구성된다. 그리고, 소자 분리영역(7)에는 게이트 전극(4)의 하층부(4a)와 동일한 제 1 도체막으로 구성되는 하층부(51a)와, 게이트 전극(4)의 상층부(4b)와 동일한 제 2 도체막으로 구성되는 상층부(51b)로 이루어진 더미 게이트(51)가 설치된다. 상기 더미 게이트(51)의 하층부(51a)의 상면은 홈부(8)의 상면과 같은 높이 위치를 갖고, 상기 하층부(51a)와 홈부(8)가 평탄화된다. 또, 다결정 실리콘 배선(10)은 게이트 전극(4)의 상층부(4b)를 구성하는 제 2 도체막만으로 구성된다. 더미 게이트(51)는 게이트 전극(4) 및 다결정 실리콘 배선(10)과는 일정한 간격을 두고 형성되고, 라인 앤드 스페이스의 관계에 의하여 포토리소그라피 공정에 있어서의 패터닝 정밀도를 높이도록 이루어진다. 그리고, 기판의 전면 상에 퇴적된 산화 규소막으로 이루어진 층간 절연막(12)과 층간 절연막(12)의 위에 형성된 금속 배선(13)을 구비한다.
본 실시예의 반도체 장치의 제조공정에 대해서는 도시를 생략하지만, 예를 들면 다음과 같은 순서에 의해 도 7에 도시된 반도체 장치의 구조를 실현할 수 있다.
우선, 반도체 기판 상에 게이트 절연막과 폴리실리콘막 등의 제 1 도체막을 퇴적하고, 그 일부를 개구하여 홈을 형성한 후, 기판 상에 절연막을 퇴적하여 평탄화함으로써 홈 내에 절연막을 매립하여 홈부를 형성한다. 그 후, 평탄화되어 있는 기판 상에 텅스텐 등의 제 2 도체막을 퇴적하여 패터닝함으로써 게이트 전극(4), 더미 게이트(51) 및 다결정 실리콘 배선(10)을 형성한다. 그 후는, 주지의 방법에 의하여 층간 절연막(12)이나 금속 배선(13)을 형성할 수 있다.
본 실시예에 있어서도, 상기 제 4 실시예와 같이 층간 절연막의 양단에 축적되는 전하량의 저감에 의한 동작 속도의 향상을 도모할 수 있다. 또, 본 실시예와 같은 구조를 갖는 반도체 장치에 있어서는, 게이트 전극(4) 중 상층부(4b)는 실리사이드 등 저저항의 막으로 구성되는 것이 많으나, 그 경우에도 배선과 기판간의 전압은 상층부(4b)와 하층부(4a)에 직렬로 인가되므로 전압 강하에 의한 전하량의 저감 작용, 나아가서는 반도체 장치의 동작 속도의 향상 효과를 효과적으로 발휘할 수 있다.
본 실시예에서는 상기 제 4 실시예와 같은 고저항막을 설치하고 있지 않으나, 더미 게이트의 위쪽에 절연막을 끼워 고저항막을 설치하여도 되는 것은 물론이다.
( 제 6 실시예 )
도 8은 제 6 실시예에 의한 반도체 장치의 단면도이다.
도 8에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 소스 드레인(5)에 의해 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 된 층간 절연막(12)과 층간 절연막(12)의 위에 형성된 금속 배선(13)을 구비한다.
여기에서, 소자 분리영역(7) 내의 더미의 반도체부(9) 위쪽과 층간 절연막(12)의 아래쪽에는 산화 규소막으로 된 홈간 절연막(61)이 홈부(8)에 둘러싸이도록 형성된다. 상기 홈간 절연막(61)의 상면은 매립 홈부(8)의 상면과 같은 높이 위치에 있고, 홈간 절연막(61)의 하면은 매립 홈부(8)의 상면과 저면 사이의 높이 위치에 있다.
다음에, 본 실시예의 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 9의 (a)∼(i)는 본 실시예에 의한 NMOSFET을 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 9의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 위에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 9의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸이는 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(1O)의 바로 아래에도 홈을 형성한다.
도 9의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 9의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하여 상면이 평탄하고 산화 규소막이 매립된 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 9의 (e)에 도시된 공정에서는 소자 분리영역(7) 중의 반도체부(9)를 드라이 에칭에 의해 제거하여 오목부(62)를 형성한다.
도 9의 (f)에 도시된 공정에서는 오목부(62)에 산화 규소막을 매립하여 홈간 절연막(61)을 형성한다.
도 9의 (g)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동일한 반도체 마스크를 이용하여 동시에 형성할 수 있다.
도 9의 (h)에 도시된 공정에서는 위쪽으로부터 비소이온(25)을 주입하고, 활성영역(6)에 소스 드레인(5)을 갖는 NMOSFET를 형성한다. 이 때, 소자 분리영역(7)에 비소이온(25)이 주입되지만 문제점은 생기지 않는다. 다만, PMOSFET 형성영역을 덮는 레지스트 마스크를 사용하는 경우에는 상기 레지스트 마스크로 소자 분리영역(7)을 덮고 있어도 된다.
도 9의 (i)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 추가로 형성한다.
본 실시예의 반도체 장치에 있어서는 소자 분리영역(7) 내의 더미의 반도체부(9)의 위쪽과 층간 절연막(12)의 아래쪽에는 산화 규소막으로 된 홈간 절연막(61)이 매립 홈부(8)에 둘러싸이도록 형성된다. 상기 홈간 절연막(61)의 상면은 매립 홈부(8)의 상면과 같은 높이 위치에 있고, 홈간 절연막(61)의 하단은 매립 홈부(8)의 상면과 저면 사이의 높이 위치에 있다.
따라서, 본 실시예의 반도체 장치에 있어서는 더미의 반도체부(9)가 파내려 가져 산화 규소막으로 매립된 홈간 절연막(61)이 형성되어 있으므로, 도 19에 도시된 종래의 반도체 장치에 비하여 배선과 기판간 거리가 길다. 배선과 기판간 용량은 거리에 반비례하여 작아지므로, 본 실시예의 반도체 장치의 배선과 기판간 용량은 종래의 반도체 장치에 있어서의 배선과 기판간 용량보다도 저감되어 반도체 장치의 동작 속도의 향상을 도모할 수 있다.
또, 본 실시예에 있어서는 반도체부에 산화 규소막이 매립된 예에 대하여 설명하였으나, 질화 규소막 등의 절연막을 이용하여도 동일한 효과가 얻어진다.
또, 본 실시예에 있어서는 게이트 전극 형성 전에 반도체부(9)의 파내려 가기와 산화 규소막의 매립을 행하고 있으나, 본 발명의 반도체 장치의 제조방법은 이러한 실시예에 한정되는 것은 아니다. 즉, 반도체부(9)의 파내려 가기 공정과 산화 규소막의 매립 공정을 게이트 전극의 형성 후, 혹은 트렌치 분리의 형성 전에 행하여도 본 실시예와 동일한 효과가 있다.
( 제 7 실시예 )
도 10은 제 7 실시예에 의한 반도체 장치의 단면도이다.
도 10에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 소스 드레인(5)에 의해 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 이루어진 층간 절연막(12)과 층간 절연막(12) 위에 형성된 금속 배선(13)을 구비한다.
여기에서, 소자 분리영역(7) 내의 더미의 반도체부(9) 상부에는 산소 원자가 이온 주입 등에 의하여 도입되고, 고저항의 실리콘층으로 된 고저항체부(71)가 형성된다. 상기 고저항체부(71) 하단의 높이 위치는 홈부(8)의 상면과 저면 사이에 있으나, 홈부(8)의 저면보다도 아래쪽에 위치하여도 된다.
다음에, 본 실시예의 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 11의 (a)∼(h)는 본 실시예에 의한 NMOSFET를 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 11의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 위에 두께 1Onm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도11의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸이는 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(10)의 바로 아래에도 홈을 형성한다.
도 11의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 11의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하여 상면이 평탄하고 산화 규소막이 매립된 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 11의 (e)에 도시된 공정에서는 활성영역(6)을 덮는 레지스트 마스크(73)를 형성한 후, 소자 분리영역(7)에만 산소이온(72)을 주입하여 소자 분리영역(7)의 반도체부(9) 내에 산소원자가 불순물로서 도입된 고저항체부(71)를 실리콘 기판의 최상면에 형성한다.
도 11의 (f)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동일한 반도체 마스크를 이용하여 동시에 형성할 수 있다.
도 11의 (g)에 도시된 공정에서는 기판의 위쪽으로부터 비소이온의 주입을 행하고, 활성영역(6)에 소스 드레인(5)을 갖는 NMOSFET를 형성한다. 이 때, 소자 분리영역(7)에도 비소이온(25)이 주입되지만, 문제점은 생기지 않는다. 다만, PMOSFET 형성영역을 덮는 레지스트 마스크를 사용하는 경우에는 상기 레지스트 마스크에 의해 소자 분리영역(7)을 덮고 있어도 된다.
도 11의 (h)에 도시된 공정에서는 층간 절연막으로서 산화 규소막(12)을 형성하고 그 위에 금속 배선(13)을 형성한다.
본 실시예의 반도체 장치의 특징은, 소자 분리영역(7) 내의 더미의 반도체부(9)의 상부에 산소원자가 이온 주입 등에 의하여 도입되고, 고저항의 실리콘층으로 된 고저항체부(71)가 형성되어 있다는 점이다. 상기 고저항체부(71) 하단의 높이 위치는 매립 홈부(8)의 상면과 저면 사이에 있으나, 매립 홈부(8)의 저면보다도 아래쪽에 위치하고 있어도 된다.
본 실시예에 의한 반도체 장치에 있어서는, 더미의 반도체부(9)의 실리콘 기판에 고저항의 실리콘층으로 이루어진 고저항체부(71)가 형성되어 있기 때문에, 배선과 기판 사이에 전압이 인가될 경우 고저항체부(71)에서 전압 강하가 생긴다. 따라서, 배선과 반도체부(9) 사이의 전위차가 작아지고, 배선과 반도체부(9) 사이의 층간 절연막(12) 자체의 용량은 도 19에 도시된 종래의 반도체 장치에 있어서의 층간 절연막(12)의 용량과 변하지 않으나, 축적 전하량은 전압에 비례하여 감소한다. 따라서, 용량에 대한 전하의 충방전에 필요한 시간이 짧아져 반도체 장치의 동작 속도가 향상된다.
또, 본 실시예에 있어서는 더미의 반도체부(9)에 도입된 불순물이 산소원자인 경우의 예에 대하여 설명하였으나, 질소원자를 도입하여도 동일한 효과를 얻을 수 있다.
또, 본 실시예에 있어서는 게이트 전극의 형성 전에 고저항체부의 형성을 행하고 있으나, 반도체부로의 산소 원자의 도입이 가능하다면 반도체 장치의 제조 공정의 어느 단계에서 행하여도 상관없다.
( 제 8 실시예 )
도 12는 제 8 실시예에 의한 반도체 장치의 단면도이다.
도 12에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2), 다결정 실리콘막으로 된 게이트 전극(4), 게이트 전극(4)의 측면 상에 형성된 산화 규소막으로 된 측벽(3) 및 소스 드레인(5)으로 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 된 층간 절연막(12)과 층간 절연막(12) 위에 형성된 금속 배선(13)을 구비한다.
여기에서, 소자 분리영역(7) 내의 더미의 반도체부(9) 및 홈부(8)에 걸쳐, 게이트 전극(4) 측면 상의 측벽과 동시에 형성된 산화 규소막으로 된 하부 절연막(81)이 형성된다. 또, 상기 하부 절연막(81)은 다결정 실리콘 배선(10) 전체를 덮도록 형성된다.
다음에, 본 실시예의 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 13의 (a)∼(i)는 본 실시예에 의한 NMOSFET을 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 13의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 위에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 13의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)으로 둘러싸이는 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(10)의 바로 아래에도 홈을 형성한다.
도 13의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 13의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하여 표면이 평탄하고 산화 규소막이 매립된 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도13의 (e)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 다결정 실리콘으로 된 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동일한 반도체 마스크를 이용하여 동시에 형성할 수 있다.
도 13의 (f)에 도시된 공정에서는 산화 규소막(82)을 기판 전면에 퇴적하고, 산화 규소막(82)의 위에 소자 분리영역(7)을 덮는 레지스트 마스크(84)를 형성한다.
도 13의 (g)에 도시된 공정에서는 레지스트 마스크(84)를 이용하여 이방성 드라이 에칭에 의해 산화 규소막(82)의 일부를 선택적으로 제거하여 소자 분리영역(7)의 위쪽에 하부 절연막(81)을 형성하는 동시에, 게이트 전극(4)의 측면 상에 측벽(24)을 형성한다. 다만, 다결정 실리콘 배선(10)은 주위가 하부 절연막(81)으로 덮여져 있다.
도 13의 (h)에 도시된 공정에서는 위쪽으로부터 비소이온(25)의 주입을 행하여 활성영역(6)에 소스 드레인(5)을 갖는 NMOSFET를 형성한다. 이 때, 소자 분리영역(7)에도 비소이온(25)이 주입되지만 문제점은 생기지 않는다. 다만, PMOSFET 형성영역을 덮는 레지스트 마스크를 사용하는 경우에는, 상기 레지스트 마스크에 의해 소자 분리영역(7)을 덮고 있어도 된다.
도 13의 (i)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 추가로 형성한다.
본 실시예의 반도체 장치에 있어서는 소자 분리영역(7) 내의 더미의 반도체부(9) 및 매립 홈부(8)에 걸쳐 게이트 전극(4)의 측면 상의 측벽(24)과 동시에 형성된 산화 규소막으로 된 하부 절연막(81)이 형성되어 있는 점이 특징이다. 상기 하부 절연막(81)은 다결정 실리콘 배선(10) 전체를 덮도록 형성된다.
따라서, 본 실시예의 반도체 장치에 의하면, 소자 분리영역(7)의 위에는 산화 규소막으로 된 하부 절연막(81)이 존재하므로, 도 19에 도시된 종래의 반도체 장치에 비하여 배선과 기판간 거리가 길다. 배선과 기판간 용량은 거리에 반비례하여 작아지므로, 본 실시예의 반도체 장치에서는 배선과 기판간 용량이 저감되어 동작 속도의 향상을 도모할 수 있다.
또, 본 실시예에 있어서는 하부 절연막(81)을 산화 규소막에 의해 구성한 예에 대하여 설명하였으나, 질화 규소막 등의 절연막을 이용하여도 동일한 효과를 얻을 수 있다.
또, 본 실시예에 있어서는 하부 절연막이 단층막인 경우에 대하여 설명하였으나, 하부 절연막은 단층막일 필요는 없고, 적층막이어도 된다. 예를 들면, 측벽이 게이트 전극의 측면으로부터 기판 상에 걸치는 L자 형상의 부분과 그 위의 쐐기 형상의 부분으로 이루어진 것이거나, 게이트상 보호막과 측벽을 설치한 경우 등에는 하부 절연막도 적층막으로 된다. 이러한 경우에도 본 실시예와 동일한 효과를 발휘할 수 있는 것은 물론이다.
( 제 9 실시예 )
도 14의 (a)는 제 9 실시예에 의한 반도체 장치의 단면도이다.
도 14에 도시된 바와 같이, P형 실리콘 기판(1)의 활성영역(6)에는 게이트 산화막(2)과 다결정 실리콘막으로 이루어진 게이트 전극(4) 및 소스 드레인(5)에 의해 구성되는 MOSFET로서 기능하는 소자가 설치된다. 또, 각 소자를 전기적으로 분리하기 위한 소자 분리영역(7)에는 절연성 재료인 산화 규소막이 매립된 복수의 홈부(8)와, 각 홈부(8) 사이에 설치되어 활성영역으로서는 기능하지 않는 더미의 반도체부(9)가 존재한다. 또, 소자 분리영역(7)의 하나의 홈부(8) 위에는 게이트 절연막(2) 및 게이트 전극(4)과 동시에 형성된 다결정 실리콘 배선(10)이 존재한다. 또, 기판의 전면 상에 퇴적된 산화 규소막으로 된 층간 절연막(12)과, 층간 절연막(12)의 위에 형성된 금속 배선(13)을 구비한다.
여기에서, 상기 더미의 반도체부(9) 및 홈부(8)의 아래쪽에는 산화 규소막으로 된 매립 절연막(91)이 홈부(8)의 하단에 접하여 형성된다. 그 결과, 반도체부(9)의 측면은 홈부(8)에, 반도체부(9)의 저면은 매립 절연막(91)에 접하게 된다.
도 14의 (b)는 본 실시예에 의한 반도체 장치의 배선과 기판간 용량을 설명하기 위한 단면도이다. 본 실시예에 의한 반도체 장치에 의하면, 실리콘 기판 내에 산화 규소막으로 된 매립 절연막(91)을 형성하고 있으므로, 용량(Cij)은 도 1의 (b)에 도시된 용량(Cj1)의 1/2 이하가 된다(T. Nishimura and Y. Inoue : Proceedings of VLSI TECHNOLOGY WORKSHOP ON "WHAT IS THE FUTURE OF SOI?"(1995) p.123).
따라서, 반도체 장치의 전체 배선과 기판간 용량(Cijt)은 다음의 수학식 11로 나타낼 수 있다.
수학식 3으로 나타낸 전체 용량(Cjt)보다 작아진다. 즉, 다음의 수학식 12가 성립된다.
Cijt ＜ Cjt
따라서, 상술한 수학식 4의 관계로부터
Cijt ＜ Cat
로 되고, 본 실시예에 의한 반도체 장치의 배선과 기판간 용량이 작아지므로, 반도체 장치의 동작 속도가 향상된다.
도 15의 (a)∼(h)는 본 실시예에 의한 NMOSFET를 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 15의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 위에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 15의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸이는 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 상기 반도체부(9)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(10)의 바로 아래에도 홈을 형성한다.
도 15의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 15의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하여, 표면이 평탄하고 산화 규소막이 매립된 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 15의 (e)에 도시된 공정에서는 활성영역(6)을 덮는 레지스트 마스크(92)를 형성하고, 소자 분리영역(7)에만 산소 이온(93)의 주입을 행하여 산소원자가 불순물로서 도입된 매립 절연막(91)을 형성한다. 상기 매립 절연막(91)에 의하여 소자 분리영역(7)에 있어서 실리콘 기판(1)과 반도체부(9)가 절연된다. 이 때, 매립 절연막(91)은 각 매립 홈부(8a∼8c)와 측면에서 접속되고, 반도체부(9)는 플로팅 상태가 되도록 산소 이온 주입시의 에너지를 설정한다.
도 15의 (f)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동일한 반도체 마스크를 이용하여 동시에 형성할 수 있다.
도 15의 (g)에 도시된 공정에서는 소자 분리영역(7)을 덮는 레지스트 마스크(95)를 형성한 후, 활성영역(6)에 비소이온(25)의 주입을 행하여 소스 드레인(5)을 갖는 NMOSFET를 형성한다. 이 때, 소자 분리영역(7)에는 주입을 행하지 않는다.
도 15의 (h)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 추가로 형성한다.
본 실시예의 제조방법에 의하여 형성되는 반도체 장치에 있어서, 상기 더미의 반도체부(9) 및 매립 홈부(8)의 아래쪽에는 산화 규소막으로 이루어진 매립 절연막(91)이 매립 홈부(8)의 하단에 접하여 형성된다. 그 결과, 반도체부(9)의 측면은 매립 홈부(8)에, 반도체부(9)의 저면은 매립 절연막(91)에 접하고 있다.
또, 본 실시예에 있어서는 게이트 전극의 형성 전에 산소이온을 주입하여 매립 절연막을 형성하고 있으나, 반도체부로의 산소 원자의 도입이 가능하다면 반도체 장치의 제조공정 중 어느 단계에서 행하여도 상관없다.
( 제 10 실시예 )
본 실시예에서는 기본적으로 도 14의 (b)에 도시된 용량 저감 효과를 얻기 위한 제조공정의 다른 예에 대하여 설명하기로 한다.
도 16의 (a)∼(i)는 제 10 실시예에 의한 NMOSFET를 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 16의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 위에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 16의 (b)에 도시된 공정에서는 실리콘 기판(1)에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸이는 1개 이상의 볼록부로 되는 반도체부(9)가 형성된다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(10)의 바로 아래에도 홈을 형성한다.
도 16의 (c)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여, 홈(14)을 산화 규소막으로 매립한다.
도 16의 (d)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 활성영역(6) 상 이외의 질화 규소막(22)과 산화 규소막(21)을 제거하여 표면이 평탄하고 산화 규소막이 매립된 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 16의 (e)에 도시된 공정에서는 소자 분리영역(7) 중의 반도체부(9)를 드라이 에칭에 의해 제거하여 홈(96)을 형성한다.
도 16의 (f)에 도시된 공정에서는 홈(96) 내에 산화 규소막을 퇴적하여 매립 절연막(91)을 형성하고, 그 위에 실리콘막을 퇴적하여 더미의 활성영역으로 되는 반도체부(97)를 형성한다. 여기에서, 매립 절연막(91)은 매립 홈부(8a∼8c)와 접하고 있다.
도 16의 (g)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동일한 반도체 마스크를 이용하여 동시에 형성할 수 있다.
도 16의 (h)에 도시된 공정에서는 소자 분리영역(7)을 덮는 레지스트 마스크(98)를 형성하고, 활성영역(6)에 비소이온(25)을 주입하여 소스 드레인(5)을 갖는 NMOSFET를 형성한다. 이 때, 소자 분리영역(7)에는 주입을 행하지 않으나, 주입하여도 상관없다.
도 16의 (i)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 형성한다.
본 실시예의 제조방법에 의해서도 제 9 실시예에 의한 반도체 장치와 같은 구조가 얻어지고, 제 9 실시예에서 설명한 바와 같이 배선과 기판간 용량이 작고, 동작 속도가 높은 반도체 장치를 형성할 수 있다.
또, 본 실시예에 있어서는 게이트 전극의 형성 전에 홈(96)으로의 산화 규소막과 실리콘막의 성장을 행하고 있으나, 홈(96)으로의 매립, 성장이 가능하다면 반도체 장치의 제조공정 중 어느 단계에서 행하여도 상관없다.
( 제 11 실시예 )
본 실시예에서도 기본적으로 도 14의 (b)에 도시된 용량 저감 효과를 얻기 위한 제조공정의 다른 예에 대하여 설명하기로 한다.
도 17의 (a)∼(f) 및 도 18의 (a)∼(d)는 모두 제 11 실시예에 의한 NMOSFET를 갖는 반도체 장치의 제조공정에 있어서의 구조를 도시한 단면도이다.
도 17의 (a)에 도시된 공정에서는 P형 실리콘 기판(1)의 소자 분리영역 형성영역에 홈(102)을 형성한다.
도 17의 (b)에 도시된 공정에서는 홈(102)에 산화 규소막을 매립하여 매립 절연막(101)을 형성하고, 기판의 표면 전체를 평탄화한다.
도 17의 (c)에 도시된 공정에서는 기판의 전면 상에 실리콘막(103)을 에피텍셜 성장시킨다. 이 때, 활성영역(6)에는 단결정 실리콘의 위에 단결정 실리콘이 성장되므로 결정성이 좋은 반도체 영역이 형성되지만, 소자 분리영역(7)에는 산화 규소막의 위에 그다지 결정성이 좋지 않은 실리콘막이 형성된다. 그러나, 소자 분리영역(7)의 실리콘막은 활성영역으로서는 기능하지 않으므로 반도체 장치의 특성에 악영향을 부여하지는 않는다.
도 17의 (d)에 도시된 공정에서는 실리콘막(103) 위에 두께 10nm의 얇은 산화 규소막(21)과 질화 규소막(22)을 차례로 형성한다.
도 17의 (e)에 도시된 공정에서는 기판에 소정폭의 복수의 홈(14)을 형성한다. 다만, 이들의 홈(14)에는 소자가 형성되는 활성영역(6)을 둘러싸도록 형성된 홈(14a)과, 이 홈에 의하여 활성영역과 구획되는 소자 분리영역(7)에 형성되는 마무리의 평탄성의 패턴 의존성을 해소하기 위한 홈(14b)과, 다결정 실리콘 배선을 형성하기 위한 홈(14c)이 있다. 그리고, 소자 분리영역(7) 내에도 상기 홈(14)에 의하여 둘러싸이는 1개 이상의 볼록부로 이루어지는 반도체부(103a)가 형성된다. 상기 반도체부(103a)는 활성영역으로서는 기능하지 않는 더미의 활성영역이라고도 할 수 있다. 또, 뒤의 공정에서 형성될 다결정 실리콘 배선(10)의 바로 아래에도 홈을 형성한다. 여기에서, 홈(14)을 형성할 때 홈(l4) 내에 매립 절연막(101)의 상면이 노출할 때까지 에칭을 행한다.
도 17의 (f)에 도시된 공정에서는 기판의 전면 상에 산화 규소막(23)을 퇴적하여 홈(14)을 산화 규소막으로 매립한다.
도 18의 (a)에 도시된 공정에서는 CMP법을 이용하여 산화 규소막(23)을 연마한다. 계속해서, 질화 규소막(22)과 산화 규소막(21)을 제거하고, 표면이 평탄하고 산화 규소막으로 매립된 복수의 매립 홈부(8)를 형성한다. 상기 매립 홈부(8) 중 매립 홈부(8a)는 소자분리로서 기능하는 것이고, 매립 홈부(8b)는 더미의 반도체부(9)를 형성하는 것이며, 매립 홈부(8c)는 다결정 실리콘 배선과 실리콘 기판을 절연하는 기능을 갖는 것이다.
도 18의 (b)에 도시된 공정에서는 주지의 기술을 이용하여 게이트 산화막(2)과 측면 상에 측벽(24)을 갖는 게이트 전극(4) 및 다결정 실리콘 배선(10)을 형성한다. 게이트 전극(4)과 다결정 실리콘 배선(10)은 동시에 형성된다.
도 18의 (c)에 도시된 공정에서는 소자 분리영역(7)을 덮는 레지스트 마스크(104)를 이용하여 활성영역(6)에 비소이온(25)을 주입하고, 소스 드레인(5)을 형성한다. 지금까지의 공정에 의하여 NMOSFET가 형성된다. 이 때, 소자 분리영역(7)에는 비소이온(25)을 주입하지 않으나, 비소이온을 주입하여도 상관없다.
도 18의 (d)에 도시된 공정에서는 산화 규소막을 퇴적하여 층간 절연막(12)을 형성하고, 그 위에 금속 배선(13)을 추가로 형성한다.
본 실시예의 제조방법에 의해서도 제 9 실시예에 의한 반도체 장치와 같은 구조가 얻어지고, 제 9 실시예에서 설명한 바와 같이 배선과 기판간 용량이 작고, 동작 속도가 빠른 반도체 장치를 형성할 수 있다.
또, 본 실시예에 있어서는 미세한 게이트 전극(4)을 형성하기 위하여 실리콘 기판(1)에 홈(102)을 형성하여 산화 규소막을 매립했다. 그러나, 게이트 전극의 형성시에 반도체 기판의 평탄성의 영향이 작은 경우는 홈을 형성하지 않고, 직접 소자 분리영역 상에 산화 규소막을 형성하여도 상관없다.
( 각 실시예의 변형예 )
이상, 본 발명에 있어서의 8가지의 실시예를 설명하였으나, 각 실시예의 조합에 의한 변형예가 있다.
일례로서 제 1 실시예를 제 2 ∼ 제 8 실시예와 조합하여 사용하면, 한층 더 배선과 기판간 용량을 저감시킬 수 있고, 전하의 충방전의 시간 단축을 동시에 행할 수 있게 되어 각 실시예 단독의 경우보다 더욱 반도체 장치의 속도가 향상된다.
이와 같이, 본 발명에 있어서는 각 실시예 단독으로 효과가 있을 뿐만 아니라, 각각을 조합하여 행함으로써 더욱 큰 효과를 실현할 수 있다.
또, 상기 각 실시예에서는, 활성영역(6) 내에 배치되는 소자로서 MOSFET를 설치하였으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 소자에는 바이폴라 트랜지스터, 다이오드 등의 MOSFET 이외의 능동 소자나, 커패시터 등의 수동 소자도 포함되는 것으로 한다.
상술한 본 발명의 구성에 의하면, 소자 분리영역 내에서의 배선과 기판간의 용량을 저감할 수 있게 되고, 또한 소자 분리영역 내에서의 배선과 기판 사이에 존재하는 용량에 축적되는 전하량을 저감할 수 있어 동작 속도를 향상시킬 수 있게 된다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (38)

  1. 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과,
    상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와,
    상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와,
    상기 활성영역 및 소자 분리영역에 걸치는 영역 상에 형성된 층간 절연막과,
    상기 층간 절연막의 위에 형성된 배선과,
    상기 배선 아래 쪽의 상기 반도체부에 형성된 적어도 하나의 PN 접합부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 PN 접합부는 상기 반도체부에 복수개 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 활성영역에는 불순물 확산영역이 형성되고, 상기 불순물 확산영역의 하단에는 PN 접합부가 형성되어 있는 동시에,
    상기 소자 분리영역의 PN 접합부의 높이 위치는 상기 활성영역의 PN 접합부보다도 아래쪽에 있는 것을 특징으로 하는 반도체 장치.
  4. 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과,
    상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와,
    상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와,
    상기 활성영역 및 소자 분리영역에 걸친 영역 상에 형성된 층간 절연막과,
    상기 층간 절연막의 위에 형성된 배선과,
    상기 소자 분리영역 중 적어도 상기 반도체부와 상기 층간 절연막 사이에 개설된 유전체막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 유전체막은 상기 반도체부 및 홈부와 상기 층간 절연막 사이에 개재하는 하부 절연막인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 활성영역 내의 반도체 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양 측면 상에 형성된 절연성 재료로 이루어진 측벽을 갖고,
    상기 하부 절연막은 상기 측벽과 공통의 막으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 하부 절연막은 적층막에 의해 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 유전체막은 상기 홈부와 거의 같은 상면 위치를 갖도록 상기 반도체부의 위쪽에 있어서의 반도체 기판 내에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 4 항에 있어서,
    상기 유전체막은 산화 규소막 및 질화 규소막 중 적어도 어느 한쪽에 의해 구성되는 것을 특징으로 하는 반도체 장치.
  10. 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과,
    상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와,
    상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와,
    상기 활성영역 및 소자 분리영역에 걸친 영역 상에 형성된 층간 절연막과,
    상기 층간 절연막의 위에 형성된 배선과,
    상기 소자 분리영역의 상기 반도체부의 안쪽에 형성된 매립 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 활성영역과 상기 활성영역을 둘러싸는 소자 분리영역을 갖는 반도체 기판과,
    상기 소자 분리영역에 형성되어 절연성 재료가 매립된 복수의 홈부와,
    상기 소자 분리영역의 상기 각 홈부의 사이에 개재하는 반도체부와,
    상기 활성영역 및 소자 분리영역에 걸치는 영역 상에 형성된 층간 절연막과,
    상기 층간 절연막의 위에 형성된 배선과,
    상기 소자 분리영역 중 적어도 상기 반도체부와 상기 층간 절연막 사이에 형성된 저항체막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 저항체막은 상기 반도체부와 홈부에 걸친 영역의 위에 형성된 하부 저항체막인 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 반도체 기판 상에 형성되어 고저항막을 갖는 저항소자를 추가로 포함하고,
    상기 하부 저항체막은 상기 저항소자의 고저항막과 같은 막으로 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 활성영역의 반도체 기판 상에 형성된 도체막으로 이루어진 전극부재를 갖는 소자를 추가로 포함하고,
    상기 저항체막은 상기 전극부재와 공통의 재료에 의해 구성되는 것을 특징으로 하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 활성영역의 반도체 기판 상에 형성된 제 1 도체막과 상기 제 1 도체막의 위에 퇴적된 제 2 도체막에 의해 구성되는 게이트 전극을 갖는 FET를 추가로 포함하고,
    상기 게이트 전극의 제 1 도체막의 표면과 상기 홈부의 표면이 거의 같은 높이의 위치에 있으며,
    상기 저항체막 중 상기 반도체부의 위쪽에 있는 영역은 상기 게이트 전극의 상기 제 1 및 제 2 도체막과 공통인 2개의 막으로 형성되고,
    상기 저항체막 중 상기 홈부의 위쪽에 있는 영역은 상기 게이트 전극의 상기 제 1 도체막과 공통인 재료로 구성되는 것을 특징으로 하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 저항체막은 상기 홈부와 거의 같은 상면 위치를 갖도록 상기 반도체부의 위쪽에 있어서의 반도체 기판 내에 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 저항체막은 산소원자 및 질소원자 중 어느 한쪽을 포함한 실리콘막으로 구성되는 것을 특징으로 하는 반도체 장치.
  18. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 저항체막은 다결정 실리콘막 및 비정질 실리콘막 중 적어도 어느 한쪽에 의해 구성되는 것을 특징으로 하는 반도체 장치.
  19. 제 1 도전형의 기판 영역을 갖는 반도체 기판에 상기 기판 영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 활성영역 상에 소자를 형성하는 제 3 공정과,
    상기 소자 분리영역의 상기 더미의 반도체부에 적어도 제 2 도전형 불순물을 포함하는 불순물을 도입하여 상기 더미의 반도체부에 적어도 하나의 PN 접합부를 형성하는 제 4 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 3 공정 및 상기 제 4 공정에서는 상기 활성영역 상에 상기 소자로서의 FET의 게이트 전극을 형성한 후, 상기 활성영역 및 상기 더미의 반도체부에 제 2 도전형 불순물을 도입함으로써, 상기 활성영역에는 상기 FET의 소스 드레인을 형성하는 한편, 상기 더미의 반도체부에는 하나의 상기 PN 접합부를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 제 3 공정에서는 상기 소자 분리영역을 덮는 제 1 마스크를 이용하여 상기 활성영역 상에 상기 소자로서의 FET의 게이트 전극을 형성한 후, 상기 활성영역에 제 2 도전형 불순물을 도입함으로써 상기 활성영역에 상기 FET의 소스 드레인을 형성하고,
    상기 제 4 공정에서는 상기 활성영역을 덮는 제 2 마스크를 이용하여 상기 더미의 반도체부에 적어도 제 2 도전형 불순물을 포함하는 불순물을 도입함으로써, 상기 더미의 반도체부에 상기 적어도 하나의 PN 접합부를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 l 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 활성영역에 소자를 형성하는 제 3 공정과,
    상기 소자 분리영역의 상기 더미의 반도체부의 위에 저항체막을 형성하는 제 4 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제 4 공정에서는 상기 저항체막을 다결정 실리콘 및 비정질 실리콘 중 적어도 어느 한쪽을 포함하는 막으로 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 제 4 공정에서는 상기 저항체막을 적어도 절연막을 끼운 2 이상의 도체막으로 이루어진 적층막으로 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 제 4 공정에서는 상기 저항체막에 1×1O20atoms·cm-3이하인 농도의 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 활성영역에 소자를 형성하는 제 3 공정과,
    상기 더미의 반도체부의 상부에 이온주입을 행하여 상기 반도체부의 상부에 고저항체부를 형성하는 제 4 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 제 4 공정에서는 적어도 산화하는 기능을 갖는 원자를 포함하는 이온을 주입하여 상기 고저항체부를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 제 4 공정에서는 적어도 질화하는 기능을 갖는 원자를 포함하는 이온을 주입하여 상기 고저항체부를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 기판 영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 활성영역에 소자를 형성하는 제 3 공정과,
    상기 소자 분리영역의 상기 더미의 반도체부 위에 하부 절연막을 형성하는 제 4 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 제 3 공정 및 상기 제 4 공정에서는 상기 활성영역 상에 상기 소자로 된 FET의 게이트 전극을 형성한 후, 기판 상에 유전체막을 퇴적하여 상기 소자 분리영역 상을 덮는 마스크를 이용하여 상기 유전체막의 이방성 에칭을 함으로써, 상기 게이트 전극의 측면 상에는 측벽을, 상기 더미의 반도체부의 위에는 상기 하부 절연막을 각각 남기는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제 29 항 또는 제 30 항에 있어서,
    상기 제 4 공정에서는 적어도 산화규소를 포함하는 유전체막에 의해 상기 하부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제 29 항 또는 제 30 항에 있어서,
    상기 제 4 공정에서는 적어도 질화규소를 포함하는 유전체막에 의해 상기 하부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 활성영역에 소자를 형성하는 제 3 공정과,
    상기 더미의 반도체부를 에칭하여 오목부를 형성하고, 상기 오목부 내에 절연성 재료를 매립하여 상기 제 1 및 제 2 매립 홈부와 공통의 상면 위치를 갖는 홈간 절연막을 형성하는 제 4 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 제 4 공정에서는 적어도 산화규소를 포함하는 유전체막에 의해 상기 홈간 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제 33 항에 있어서,
    상기 제 4 공정에서는 적어도 질화규소를 포함하는 유전체막에 의해 상기 홈간 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 더미의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 활성영역에 소자를 형성하는 제 3 공정과,
    상기 더미의 반도체부의 내부에 산소이온의 주입을 행하여 상기 반도체부의 안쪽에 매립 절연막을 형성하는 제 4 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 5 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 기판영역을 갖는 반도체 기판에 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 1 홈과, 상기 소자 분리영역을 복수의 반도체부로 분할하는 제 2 홈을 형성하는 제 1 공정과,
    상기 제 1 및 제 2 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 2 공정과,
    상기 반도체부를 에칭에 의해 제거하여 제 3 홈을 형성하고, 상기 제 3 홈 내에 절연성 재료를 매립하여 상기 제 1 및 제 2 매립 홈부보다도 낮은 상면 위치를 갖는 매립 절연막을 형성하는 제 3 공정과,
    상기 활성영역을 마스크 부재로 덮은 상태에서 상기 매립 절연막의 위에 반도체막을 성장시켜 더미의 반도체부를 형성하는 제 4 공정과,
    상기 활성영역의 위에 소자를 형성하는 제 5 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 6 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 7 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 기판영역을 갖는 반도체 기판에 상기 기판영역 중 소자 분리영역 전체에 걸치는 제 1 홈을 형성하고, 상기 기판영역 중 활성영역을 남기는 제 1 공정과,
    상기 제 1 홈에 절연성 재료를 매립하여 상기 소자 형성영역과 공통의 상면 위치를 갖는 매립 절연막을 형성하는 제 2 공정과,
    상기 활성영역 및 상기 매립 절연막의 위에 반도체막을 성장시키는 제 3 공정과,
    반도체 기판에 상기 반도체막 및 상기 기판영역을 활성영역과 소자 분리영역으로 구획하는 제 2 홈과, 상기 소자 분리영역의 반도체막을 복수의 더미의 반도체부로 분할하는 제 3 홈을 형성하는 제 4 공정과,
    상기 제 2 및 제 3 홈에 절연성 재료를 매립하여 제 1 매립 홈부와 제 2 매립 홈부를 각각 형성하는 제 5 공정과,
    상기 활성영역 상의 상기 반도체막의 위에 소자를 형성하는 제 6 공정과,
    기판의 전면 상에 층간 절연막을 형성하는 제 7 공정과,
    상기 층간 절연막의 위에 배선을 형성하는 제 8 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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