WO2002082548A2 - Integrierte, abstimmbare kapazität - Google Patents

Integrierte, abstimmbare kapazität Download PDF

Info

Publication number
WO2002082548A2
WO2002082548A2 PCT/DE2002/001206 DE0201206W WO02082548A2 WO 2002082548 A2 WO2002082548 A2 WO 2002082548A2 DE 0201206 W DE0201206 W DE 0201206W WO 02082548 A2 WO02082548 A2 WO 02082548A2
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor
connection
gate
insulating
Prior art date
Application number
PCT/DE2002/001206
Other languages
English (en)
French (fr)
Other versions
WO2002082548A3 (de
Inventor
Judith Maget
Marc Tiebout
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to EP02724125A priority Critical patent/EP1382070A2/de
Publication of WO2002082548A2 publication Critical patent/WO2002082548A2/de
Publication of WO2002082548A3 publication Critical patent/WO2002082548A3/de
Priority to US10/678,385 priority patent/US7019384B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0808—Varactor diodes

Definitions

  • the present invention relates to an integrated, tunable capacity.
  • Integrated, tunable capacities are used in large quantities to build resonant circuits.
  • Such resonant circuits are constructed, for example, as LC oscillators, in which the capacitance is usually designed as a frequency-detunable element.
  • the resonance circuit-determining inductances which are usually implemented in the form of coils, generally have a constant inductance value.
  • VCO Voltage-controlled oscillators
  • VCO Voltage Controlled Oscillator
  • the aim is to achieve a large variation ratio of the capacitance, that is to say a large quotient of the maximum and minimum adjustable capacitance, due to the usually constant inductance already mentioned.
  • Integrated, tunable capacities can be manufactured in different technologies and with different structures. For example:
  • Capacitance diodes designed as tunable capacitors, which can be integrated either as single-ended or as differentially configured components, compare, for example, A.-S. Porret, T. Melly, C. C. Enz, E. A. Vittoz "Design of High-Q varactors for Low-Power Wireless Applications Using a Standard CMOS Process", IEEE Journal of Solid-State Circuits, Vol. 35, No. 3, March 2000, pp. 337-345.
  • the tunable capacitances can also be designed as NMOS or PMOS field effect transistors with short-circuited source / drain regions, for example in N wells, see for example P. Andreani, S. Mattisson, "On the Use of MOS Varactors in RF VCO's ", IEEE Journal of Solid State Circuits, Vol. 35, No. 6, June 2000, p. 905-910.
  • a differential PMOS-FET, an NMOS-FET in an n-well and an NMOS-FET in an n-well without connected diffusion areas are known from the above-mentioned reference Porret et al.
  • the gated varactor and the NMOS field-effect transistor were formed in an n-well with p + extraction areas, and those with the largest possible tuning range so far.
  • the high-frequency signal is usually applied to the gate connection, a second connection is used to supply the tuning voltage, and a third connection is used to apply a further voltage to enlarge the tuning range.
  • the total, effective capacity of such a component depends on its respective operating state, such as inversion, depletion or accumulation or enrichment, and is determined by the voltages at the nodes mentioned.
  • the generally constant, parasitic capacitances of such a component are generally always additive.
  • the maximum achievable capacitance results as the sum of gate oxide capacitance, determined by the gate area and thickness of the gate oxide layer, and from the constant, parasitic capacitances between the gate and the source / drain regions.
  • the minimum achievable capacitance results in depletion as a series connection of the gate oxide capacitance and the depletion or depletion
  • Capacitance and in parallel the constant, parasitic capacitances between the gate and the source / drain regions With a given gate area and given technology which determines the gate oxide layer thickness, the tuning range can therefore only be increased by reducing the minimum capacitance and / or the constant capacitances.
  • the object of the present invention is to provide an integrated, tunable capacity which has a large tuning range with high quality.
  • the object is achieved with an integrated, tunable capacity
  • At least one first insulating region which is introduced into the semiconductor body and which has a first layer thickness
  • a second insulating region which is introduced into the semiconductor body adjacent to the first insulating region and has a common interface with the semiconductor region, with a second layer thickness smaller than the first layer thickness, and a gate electrode which is arranged on the second insulating region.
  • the semiconductor region is understood to mean an area which is usually referred to as the active region of a semiconductor.
  • layer thickness is meant in an orthogonal direction to the main side of the semiconductor body.
  • the main side of the semiconductor body is understood to mean its active front side.
  • the layer thickness of the first insulating layer or the first insulating region is substantially greater than that of the second insulating layer or the second insulating region.
  • the first insulating layer can preferably be arranged directly adjacent to the semiconductor region of the first conductivity type.
  • the gate region can be designed in such a way that a high-frequency signal can be supplied when the integrated, tunable capacitance is used in an LC oscillator.
  • the connection for applying a tuning voltage to the semiconductor region can be designed, for example, as a substrate connection or as a trough connection.
  • the described structure of the integrated, tunable capacitance makes it possible to achieve low parasitic capacitances and thus a large tuning range.
  • a large distance between the gate connection and trough or substrate connections can be achieved with the at least one region of the first layer thickness described.
  • the arrangement can preferably be symmetrical, so that between the connection for applying a tuning voltage and the gate region is provided with a first insulating layer with a relatively large layer thickness.
  • the total, effective capacitance of the gate region in relation to all other circuit nodes is considered as variable capacitance.
  • the total effective capacitance is formed as a series circuit from the constant gate capacitance and the tuning voltage-dependent rang charge zone capacitance. This series connection of the total effective capacitance is arranged in parallel with the parasitic capacitances between the gate region and the connection for applying the tuning voltage.
  • the integrated, tunable capacity can be in one of
  • High-frequency transistor structures known finger structure can be formed.
  • the gate area can preferably be designed as a railway area.
  • the integrated, tunable capacitance described has a large tuning range due to the low parasitic capacitances that can be achieved, it can preferably be used in LC resonant circuits with adjustable frequency, for example in voltage-controlled oscillators.
  • Such oscillators can preferably be used in high-frequency applications, for example in transmitting and receiving parts for mobile radio.
  • the gate region covers insulating regions with ring, second layer thickness completely, and areas with greater, at least first layer thickness partially.
  • the partial coverage of the insulating regions of the first layer thickness is production-related, since it must be ensured that the original doping of the semiconductor region under the insulating layer of the second layer thickness does not change during the production process.
  • the overlap is not necessary for the function of the component according to the invention.
  • the gate electrode adjoins the at least one first insulating region along its circumference.
  • the semiconductor region under the insulating layer of the second layer thickness is laterally almost completely or completely enclosed by one or more insulating regions with the first layer thickness.
  • the insulating region of the first layer thickness Due to the insulating region of the first layer thickness and the fact that this is partially overlapped along the main side of the semiconductor body by the gate region, there are no overlapping capacities between the gate region over insulating regions of the second layer thickness and substrate or well connections for applying a tuning voltage.
  • the capacitances between the gate region of the overlap region and the semiconductor regions adjacent to the insulating region of the first layer thickness are very small, since the first layer thickness is relatively large and, for example, considerably larger than that of a gate oxide layer.
  • the well or substrate contacts are at a greater spatial distance from the gate region than from the source / drain regions in transistor varactors, the span is reduced. independent, constant gate edge capacity.
  • the arrangement described achieves a significantly reduced sum of the parasitic capacitances, so that the maximum achievable tuning range is further increased.
  • the semiconductor region is designed as a well with at least one well connection region of the first conductivity type, which has a higher dopant concentration than the rest of the semiconductor region.
  • the semiconductor body can be formed from a substrate of the second conductivity type, which is relatively lightly doped.
  • the at least one trough connection area is designed to apply a tuning voltage.
  • a region for connection to reference potential is provided on the main side of the semiconductor body, which is connected to the semiconductor region of the first conductivity type and of a second conductivity type and is highly doped.
  • the area for connection to the reference potential takes up only a small area in relation to the area requirement of the first insulating layers. This can result in an improved quality, depending on the geometry and doping conditions in depletion. Due to the small, relative area, the advantages regarding large tuning range are largely retained.
  • a region is provided for connection to the tub contacts on the main side of the semiconductor body, which region is connected to the semiconductor region of the first conductivity type and also of the first conductivity type, but doped higher than the semiconductor region of is first conductivity type and which is connected to the at least one well connection region.
  • the area for connection to the tub contacts, as well as the area for connection to the reference potential, are only provided at a few points in relation to the first insulating layer or with a small area fraction.
  • the area described for connection to the tub contacts is effective in the case of enrichment or accumulation and likewise leads to a significantly improved quality with a practically unchanged tuning range.
  • the area described for connection to the tub contacts enables large gate lengths of the integrated capacitance with high quality and thus overall space savings.
  • the gate region is in a polycrystalline
  • the first insulating layer is an oxide region. Oxide layers with a relatively large layer thickness measured orthogonally to the main side or active front side are also referred to as thick oxide layers. In a further preferred embodiment of the present invention, the first insulating layer is a so-called shallow trench insulation (STI) region.
  • STI shallow trench insulation
  • the second insulating layer is an oxide region.
  • Oxide layers with a relatively small layer thickness, which directly adjoin a gate region, are also referred to as gate oxide.
  • FIG. 1 shows a cross section through a first embodiment of an integrated, tunable capacitance in a simplified representation
  • FIG. 2 shows the top view of an integrated, tunable capacitance with a cross section according to FIG. 1,
  • FIG. 3 shows a cross section through a second exemplary embodiment of an integrated, tunable capacitance
  • FIG. 4 shows a plan view of an integrated, tunable capacitance with a cross section according to FIG. 3,
  • FIG. 5 shows a cross section through a third exemplary embodiment of an integrated, tunable capacitance
  • FIG. 6 shows a plan view of an integrated, tunable capacitance with a cross section according to FIG. 5,
  • FIG. 7 shows an equivalent circuit diagram of the adjustable capacitance and of the parasitic elements of an integrated, tunable capacitance.
  • FIG. 8 shows a comparison of the tuning range of different exemplary embodiments of the integrated, tunable capacitance according to the invention compared to previously known embodiments in a standardized representation.
  • FIG. 1 shows an integrated, tunable capacitance with a P-doped semiconductor body 1, which is designed as a substrate, with an N-doped semiconductor region 2, which is formed in the semiconductor body 1, and with a main side 3, which is the active front side of the semiconductor body 1 ,
  • two first insulating layers 4 arranged symmetrically to one another are further provided, which border flatly on the main sides 3 and are spaced apart from one another by the active semiconductor region 2.
  • a gate region 6 Arranged above this gate oxide layer 5 is a gate region 6 made of polycrystalline material, which completely covers the second insulating layer 5 and partially covers the adjacent first insulating layers 4.
  • an N + -doped trough connection contact is provided in each case adjacent to the main side 3 and bears the reference symbol 7 and directly adjoins the thick oxide regions 4.
  • FIG. 2 shows a top view of the first exemplary embodiment of a tunable capacitance according to the invention shown in FIG. 1 with the aid of a cross section.
  • the N-doped well region 2 embedded in P substrate 1 is clearly recognizable.
  • poly gate regions 6 are visible over thick oxide regions 4 (not shown) and gate regions 6 over thin oxide regions 5 (likewise not shown).
  • Thick oxide regions 4 are also provided wherever no N + or P + regions are formed.
  • the capacitance according to the invention is accordingly in an N-well 2.
  • a poly-gate track 6 runs in a finger structure contacted on both sides over gate oxide 5, overlapping thick oxide regions 4.
  • N + regions 7, which are designed as tub contacts, are located on both sides of the thick oxide region 4.
  • an accumulation layer or a space charge zone is formed below the gate oxide 5 in the semiconductor region 2.
  • the high-frequency signal is present at the gate connection 6, and a connection at the tub contacts 7 can be used to supply the tuning voltage.
  • the capacitance according to FIGS. 1 and 2 has a larger tuning range compared to MOS-based transistor varactors.
  • the tuning range is increased in particular because the constant, parasitic capacitances are reduced.
  • no overlap capacities are formed between the poly gate region 6 over the gate oxide 5 and the trough contacts 7.
  • the overlap capacities between the poly gate region 6 over the thick oxide region 4 and the semiconductor regions adjacent to the thick oxide region 4 are very small, since the layer thickness of the thick oxide 4 is significantly greater than that of the oxide 5.
  • the tub contacts 7 have a greater spatial distance than that from the poly gate 6 Source / drain areas in transistor varactors. As a result, the lateral, voltage-independent constant gate edge capacities are further reduced.
  • the sum of the parasitic capacitances should be as small as possible, which results from the overlap capacitances C between gate region 6 via thick oxide 4 and the semiconductor regions adjacent to thick oxide 4 and from the edge scattering capacitances between Gate region 6 and tub connections 7 result.
  • ⁇ 0 is the dielectric constant
  • ⁇ r is the relative dielectric constant of the insulating material of the oxide layers
  • A is the overlap between the gate region 6 and the thick oxide region 4
  • B is the layer thickness of the second insulating layer 5
  • C is the layer thickness of the first insulating layer 4.
  • a * denotes the overlap of the gate electrode 6 with implantation regions of source and drain, spaced apart from one another by the gate oxide layer 5.
  • Distance of the gate electrode from the drain / source regions is only a fraction of what can be achieved by the thick oxide regions in the present invention.
  • FIG. 3 shows a further development of the tunable capacitance according to FIGS. 1 and 2 on the basis of a cross section.
  • This cross section has, in addition to the areas already explained for FIG. 1, substrate 1, semiconductor area 2, main side 3, thick oxide layer 4, thin oxide layer 5 and gate area 6 as well as the well contact 7, in addition a P + -doped area 8 which is connected to the Semiconductor region 2 lying under the gate oxide 5 is adjacent and has only a slight overlap with the gate region 6 and the gate oxide 5.
  • the P + region 8, which is formed for connecting the active region to the reference potential on the main side 3 of the semiconductor body 1 is only at a few points in relation to the gate width in relation to thick oxide regions 4, in its place there , intended.
  • FIG. 4 shows in the top view of the second exemplary embodiment according to FIG. 3 how, for example, the desired, relatively small area share of the P + regions 8 could be achieved.
  • FIG. 4 corresponds to the embodiment Example of Figure 2.
  • the connection of the active region 2 below the gate oxide 5 to a P + region 8 and thus to ground can, depending on the geometry and doping in depletion, enable an improvement in the quality.
  • this connection is only made at a few points in relation to the gate width, the tuning range is practically not deteriorated.
  • the described connection via the P + region 8 to reference potential makes it possible, on the one hand, to bring the component into deep depletion, that is to say to reduce the minimum, voltage-dependent capacitance and thus to increase the tuning range.
  • the effective series resistance can be reduced, since not all of the current flows through the series resistance of the capacitance, but partly through parasitic capacitances according to the reference potential or between the gate and the well contacts.
  • FIG. 5 shows a further exemplary embodiment of a tunable capacitance in a further development of the object of FIG. 3, in which, in addition to the P + connection regions 8 already described with reference to FIGS. 3 and 4, additional N + -doped regions 9 are provided at a few points on the component, which regions are there each replace the tub connection areas 7 and the thick oxide areas 4.
  • the direct contacting of the active region 2 below the gate oxide 5 with the expanded well connection 9, which is N + -doped results in a reduced series resistance in the accumulation of the semiconductor region 2 without noticeably deteriorating the tuning range. This enables the use of large gate lengths and the associated space savings.
  • the connection regions 9 also take up a relatively small chip area. ⁇
  • connection 8 reference potential connection area

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

Es ist eine integrierte, abstimmbare Kapazität angegeben mit einem Halbleitergebiet (2), welches bevorzugt N-dotiert ist, gebildet in einem Halbleiterkörper (1), mit einem isolierenden Dickoxid-Gebiet (4), welches an die Hauptseite (3) des Halbleiterkörpers flächig angrenzt und mit einem Dünnoxid-Gebiet (5), welches ebenfalls an die Hauptseite (3) angrenzt und über dem Halbleitergebiet (2) angeordnet ist sowie eine geringere Schichtdicke als das Dickoxid-Gebiet (4) hat. Auf dem Dünnoxid-Gebiet (5) ist eine Gate-Elektrode (6) vorgesehen und im Halbleitergebiet (2) Anschlussgebiete (7). Gegenüber Transistor-Varaktoren weist die beschriebene Kapazität einen grösseren Abstimmbereich auf. Die integrierte, abstimmbare Kapazität ist beispielsweise in LC-Oszillatoren von integrierten VCOs einsetzbar.

Description

Beschreibung
Integrierte, abstimmbare Kapazität
Die vorliegende Erfindung betrifft eine integrierte, abstimmbare Kapazität .
Integrierte, abstimmbare Kapazitäten werden in großen Stückzahlen zum Aufbau von Schwingkreisen eingesetzt. Derartige Schwingkreise sind beispielsweise als LC-Oszillator aufgebaut, bei denen üblicherweise die Kapazität als frequenz- verstimmbares Element ausgebildet ist. Die Schwingkreis- Frequenz-bestimmenden Induktivitäten, welche üblicherweise in Form von Spulen realisiert werden, weisen dabei i.A einen konstanten Induktivitätswert auf.
Spannungsgesteuerte Oszillatoren (VCO, Voltage Controlled Oscillator) haben als Ausgangssignal ein frequenzverstellbares Hochfrequenzsignal, welches in Abhängigkeit von einer eingangsseitig anliegenden Spannung verstimmbar ist. Um einen großen Abstimmbereich, englisch tuning ränge, zu erzielen, ist aufgrund der bereits erwähnten, üblicherweise konstanten Induktivität anzustreben, ein großes Variationsverhältnis der Kapazität, das heißt einen großen Quotienten aus maximal und minimal einstellbarer Kapazität zu erhalten.
Weiterhin ist es, beispielsweise bei Anwendung der integrierten, abstimmbaren Kapazität in einem VCO wünschenswert, eine hohe Güte zu erhalten, da die Güte des LC-Schwingkreises qua- dratisch in das Phasenrauschen der Schaltung eingeht. Die Güte der abstimmbaren Kapazität ist dabei aus der Serienschaltung der variablen Kapazität C sowie eventuell vorhandenen Serienwiderständen R mit der Formel Q = 1/ωRC bestimmbar; mit ω gleich Betriebsfrequenz, R gleich Serienwiderstand und C gleich variable Kapazität. Es ist deshalb zur Erzielung hoher Güten anzustreben, den Serienwiderstand zur Kapazität möglichst klein zu machen. Integrierte, abstimmbare Kapazitäten können in unterschiedlichen Technologien und mit unterschiedlichem Aufbau hergestellt sein. Bekannt sind beispielsweise:
Als abstimmbare Kapazitäten ausgebildete Kapazitätsdioden, welche entweder als single-ended- oder als differenziell ausgebildete Bauteile integriert sein können, vergleiche beispielsweise A.-S. Porret, T. Melly, C. C. Enz, E. A. Vittoz "Design of High-Q varactors for Low-Power Wireless Applications Using a Standard CMOS Process", IEEE Journal of Solid- State Circuits, Vol. 35, No. 3, March 2000, pp. 337-345.
Weiterhin können die abstimmbaren Kapazitäten auch als NMOS- oder PMOS-Feldeffekttransistoren mit kurzgeschlossenen Sour- ce- /Drain-Gebieten, beispielsweise in N-Wannen ausgebildet sein, siehe beispielsweise P. Andreani, S. Mattisson, "On the Use of MOS Varactors in RF VCO 's", IEEE Journal of Solid- State Circuits, Vol. 35, No. 6, June 2000, p . 905-910.
Aus der Druckschrift von M. Tiebout, "A Fully Integrated 1.3 GHz VCO for GSM in 0.25 μm Standard CMOS with a Phasenoise of -142 dBc/Hz at 3 MHz Offset", European Microwave Week 2000, ist weiterhin ein VCO mit NMOS-Varaktoren bekannt.
Ein differentiell arbeitender PMOS-FET, ein NMOS-FET in einer n-Wanne sowie ein NMOS-FET in einer n-Wanne ohne verbundene Diffusionsgebiete sind aus der oben genannten Literaturstelle Porret et al bekannt .
Ein NMOS-Feldeffekttransistor gebildet in einer n-Wanne mit p+-Extraktionsgebieten ist in der Druckschrift F. Svelto et al: „A Three Terminal Varactor for RFIC's in Standard CMOS Technology", IEEE Transactions on Electron Devices, Band 47, Nr. 4, April 2000, Seiten 893-895 angegeben. Schließlich ist in dem Aufsatz von Wallace Ming Yip Wong et al. "A Wide Tuning Range Gated Varactor" , IEEE Journal of So- lid-State Circuits, Vol. 35, No. 5, May 2000, pp . 773-779 ein sogenannter Gated Varactor angegeben.
Von den genannten bisherigen Lösungen zur Bereitstellung einer abstimmbaren Kapazität sind bisher die als Gated Varaktor und als NMOS-Feldeffekttransistor gebildet in einer n-Wanne mit p+-Extraktionsgebieten, diejenigen mit dem bisher größt- möglichen Abstimmbereich. Dabei wird das Hochfrequenzsignal üblicherweise an den Gate-Anschluß angelegt, ein zweiter Anschluß zum Zuführen der Abstimmspannung benutzt und ein dritter Anschluß durch Anlegen einer weiteren Spannung zur Vergrößerung des Abstimmbereiches verwendet.
Die gesamte, effektive Kapazität eines derartigen Bauelements hängt von seinem jeweiligen Betriebszustand, wie Inversion, Verarmung oder Akkumulation beziehungsweise Anreicherung, ab, und ist durch die Spannungen an den genannten Knoten be- stimmt. Die im allgemeinen konstanten, parasitären Kapazitäten eines derartigen Bauteils gehen dabei im allgemeinen stets additiv ein.
In Inversion, wie auch in Akkumulation, ergibt sich die maxi- mal erzielbare Kapazität als Summe von Gate-Oxid-Kapazität, bestimmt durch Gate-Fläche und Dicke der Gate-Oxid-Schicht, und aus den konstanten, parasitären Kapazitäten zwischen Gate und den Source-/Drain-Gebieten. Die minimal erzielbare Kapazität hingegen ergibt sich in Verarmung als Serienschaltung der Gate-Oxid-Kapazität und der Verarmungs- oder Depletion-
Kapazität und parallel dazu den konstanten, parasitären Kapazitäten zwischen Gate und den Source-/Drain-Gebieten. Bei gegebener Gate-Fläche und gegebener Technologie, welche die Gate-Oxid-Schichtdicke bestimmt, kann eine Vergrößerung des Ab- Stimmbereichs folglich nur durch Verringerung der minimalen Kapazität und/oder der konstanten Kapazitäten erfolgen. Um bei einer beispielsweisen Verwendung der abstimmbaren Kapazität in einem LC-VCO annehmbares Phasenrauschen des VCOs zu erhalten, ist es wünschenswert auch in dem LC-Kreis Serienwiderstände, wie oben erläutert, gering zu halten.
Hierfür werden, wie bei Hochfrequenztransistoren üblich, sogenannte Fingerstrukturen sowie Transistoren mit geringer Gate-Länge verwendet. Die parasitären Kapazitäten sind hingegen weitgehend unabhängig von der Gate-Länge. Lediglich der va- riable Teil der Kapazitäten sinkt mit der Gate-Länge. Je kleiner also die Gate-Länge, desto größer sind die parasitären Kapazitäten im Vergleich zu den variablen Kapazitäten. Zum Erzielen höherer Güten muß man daher bisher in Kauf nehmen, einen geringeren Abstimmbereich zu erhalten. Auch der Umkehrschluß gilt: Je größer die Gate-Länge ist, desto weniger fallen die parasitären Kapazitäten ins Gewicht und demnach ist ein größerer Abstimmbereich erzielbar. Eine größere Gate-Länge führt jedoch zu steigenden Serienwiderständen und damit zu einer schlechteren Güte .
Aufgabe der vorliegenden Erfindung ist es, eine integrierte, abstimmbare Kapazität anzugeben, welche bei hoher Güte einen großen Abstimmbereich aufweist .
Erfindungsgemäß wird die Aufgabe gelöst mit einer integrierten, abstimmbaren Kapazität, aufweisend
- einen Halbleiterkörper mit einem Halbleitergebiet mit einem Anschluß zum Anlegen einer Abstimmspannung,
- zumindest ein erstes isolierendes Gebiet, das in den Halb- leiterkorper eingebracht ist und das eine erste Schichtdicke hat,
- ein in den Halbleiterkörper angrenzend an das erste isolierende Gebiet eingebrachtes, zweites isolierendes Gebiet, das eine gemeinsame Grenzfläche mit dem Halbleitergebiet hat, mit einer zweiten Schichtdicke kleiner als die erste Schichtdik- ke, und - eine Gate-Elektrode, die auf dem zweiten isolierenden Gebiet angeordnet ist .
Unter dem Halbleitergebiet ist ein üblicherweise als aktives Gebiet eines Halbleiters bezeichnetes Gebiet verstanden.
Die Bezeichnung Schichtdicke ist in einer Orthogonalrichtung zur Hauptseite des Halbleiterkörpers gemeint .
Unter der Hauptseite des Halbleiterkörpers ist seine aktive Vorderseite verstanden.
Die Schichtdicke der ersten isolierenden Schicht oder des ersten isolierenden Gebiets ist wesentlich größer als die der zweiten isolierenden Schicht oder des zweiten isolierenden Gebiets .
Die erste isolierende Schicht kann bevorzugt unmittelbar angrenzend an das Halbleitergebiet vom ersten Leitfähigkeits- Typ angeordnet sein.
Das Gate-Gebiet kann so ausgebildet sein, daß bei Einsatz der integrierten, abstimmbaren Kapazität in einem LC-Oszillator ein Hochfrequenz-Signal zuführbar ist. Der Anschluß zum Anle- gen einer Abstimmspannung am Halbleitergebiet kann beispielsweise als Substratanschluß oder als Wannenanschluß ausgeführt sein.
Der beschriebene Aufbau der integrierten, abstimmbaren Kapa- zität ermöglicht das Erzielen geringer parasitärer Kapazitäten und damit eines großes Abstimmbereiches. Insbesondere kann mit dem beschriebenen, zumindest einen Gebiet erster Schichtdicke ein großer Abstand zwischen Gate-Anschluß und Wannen- oder Substratanschlüssen erzielbar sein.
Die Anordnung kann bevorzugt symmetrisch ausgebildet sein, so daß zwischen dem Anschluß zum Anlegen einer Abstimmspannung und dem Gate-Gebiet jeweils eine erste isolierende Schicht mit verhältnismäßig großer Schichtdicke vorgesehen ist.
Unterhalb der zweiten isolierenden Schicht bildet sich im Be- trieb der Anordnung, in Abhängigkeit von der angelegten Abstimmspannung, im Halbleitergebiet entweder eine Akkumulationsschicht oder eine Raumladungszone in Verarmung.
Als variable Kapazität ist die gesamte, effektive Kapazität des Gate-Gebiets bezogen auf alle übrigen Schaltungsknoten betrachtet .
Die gesamte effektive Kapazität ist dabei als Serienschaltung aus der konstanten Gate-Kapazität und der abstimmspannungsab- hängigen Rau ladungsZonenkapazität gebildet. Diese Serienschaltung der gesamten effektiven Kapazität ist parallel zu den parasitären Kapazitäten zwischen Gate-Gebiet und dem Anschluß zum Anlegen der Abstimmspannung angeordnet .
Die integrierte, abstimmbare Kapazität kann in einer von
Hochfrequenz-Transistorstrukturen bekannten Fingerstruktur ausgebildet sein.
Das Gate-Gebiet kann bevorzugt als Bahngebiet ausgebildet sein.
Da die beschriebene integrierte, abstimmbare Kapazität einen großen Abstimmbereich aufgrund der erzielbaren geringen parasitären Kapazitäten aufweist, ist diese bevorzugt in LC- Schwingkreisen mit einstellbarer Frequenz, beispielsweise in spannungsgesteuerten Oszillatoren, einsetzbar. Derartige Oszillatoren sind bevorzugt in Hochfrequenzanwendungen, beispielsweise in Sende- und Empfangsteilen für den Mobilfunk, einsetzbar.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung überdeckt das Gate-Gebiet isolierende Bereiche mit ge- ringer, zweiter Schichtdicke vollständig, und Bereiche mit größerer, zumindest erster Schichtdicke teilweise.
Die teilweise Bedeckung der isolierenden Bereiche erster Schichtdicke ist herstellungsbedingt, da sichergestellt sein muß, dass sich die ursprüngliche Dotierung des Halbleitergebiets unter der isolierenden Schicht zweiter Schichtdicke während des Herstellungsprozesses nicht verändert. Für die Funktion des erfindungsgemäßen Bauelementes ist die Überlap- pung nicht notwendig.
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung grenzt die Gate-Elektrode entlang ihres Umfangs an das zumindest eine erste isolierende Gebiet.
Bei einem derartigen, symmetrischen Aufbau der integrierten abstimmbaren Kapazität ist das Halbleitergebiet unter der isolierenden Schicht der zweiten Schichtdicke seitlich fast vollständig oder vollständig von einem oder mehreren isolie- renden Gebieten mit der ersten Schichtdicke umschlossen.
Durch das isolierende Gebiet erster Schichtdicke und dadurch, dass dieses entlang der Hauptseite des Halbleiterkörpers vom Gate-Gebiet teilweise überlappt wird, gibt es keine Überlapp- kapazitäten zwischen Gate-Gebiet über isolierenden Gebieten zweiter Schichtdicke und Substrat- oder Wannenanschlüssen zum Anlegen einer Abstimmspannung. Zusätzlich sind die Kapazitäten zwischen dem Gate-Gebiet des Überlappungsbereich und den Halbleitergebieten angrenzend an das isolierende Gebiet er- ster Schichtdicke sehr klein, da die erste Schichtdicke verhältnismäßig groß und beispielsweise wesentlich größer als die einer Gate-Oxid-Schicht ist.
Da aufgrund der isolierenden Gebiete der ersten Schichtdicke die Wannen- oder Substratkontakte eine größere räumliche Entfernung vom Gate-Gebiet haben als von den Source-/Drain- Gebieten bei Transistor-Varaktoren, verringert sich die span- nungsunabhängige, konstante Gate-Randkapazität . Im Vergleich zu herkömmlichen PMOS- oder NMOS-FET-Varaktoren, ist mit der beschriebenen Anordnung eine deutlich verringerte Summe der parasitären Kapazitäten erreicht, so daß der maximal erziel- bare Abstimmbereich weiter vergrößert ist.
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist das Halbleitergebiet als Wanne ausgebildet mit zumindest einem Wannenanschlußgebiet vom ersten Leitfä- higkeits-Typ, welches eine höhere Dotierstoffkonzentration als das übrige Halbleitergebiet aufweist.
Der Halbleiterkörper kann aus einem Substrat vom zweiten Leitfähigkeits-Typ, welches verhältnismäßig gering dotiert ist, gebildet sein.
Das zumindest eine Wannenanschlußgebiet ist zum Anlegen einer Abstimmspannung ausgebildet .
Aufgrund des durch die erste isolierende Schicht mit der ersten Schichtdicke erzielten, großen Abstandes zwischen Gate- Gebiet und Wannenanschlußgebiet sind bei vorliegender Ausführung mit einer Wanne geringere, parasitäre Kapazitäten als bei bekannten, als Varaktor-Transistoren ausgebildeten Kapa- zitäten zu erwarten.
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist ein Gebiet zum Anschluß an Bezugspotential an der Hauptseite des Halbleiterkörpers vorgesehen, welches mit dem Halbleitergebiet vom ersten Leitfähigkeits-Typ verbunden und von einem zweiten Leitfähigkeits-Typ sowie hoch dotiert ist.
Bezogen auf die Gate-Weite nimmt das Gebiet zum Anschluß an Bezugspotential lediglich eine geringe Fläche im Verhältnis zu dem Flächenbedarf der ersten isolierenden Schichten ein. Hierdurch kann sich abhängig von Geometrie- und Dotierungsverhältnissen in Verarmung eine verbesserte Güte ergeben. Aufgrund der geringen, relativen Fläche bleiben die Vorteile bezüglich großem Abstimmbereich weitestgehend erhalten.
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist ein Gebiet zum Anschluß an die Wannenkontakte an der Hauptseite des Halbleiterkörpers vorgesehen, welches mit dem Halbleitergebiet vom ersten Leitfähigkeits- Typ verbunden und ebenfalls vom ersten Leitfähigkeits-Typ, aber höher dotiert, als das Halbleitergebiet vom ersten Leitfähigkeits-Typ ist und welches mit dem zumindest einen Wannenanschlußgebiet verbunden ist .
Bezogen auf die Gate-Weite der integrierten Kapazität ist auch das Gebiet zum Anschluß an die Wannenkontakte, ebenso wie das Gebiet zum Anschluß an das Bezugspotential, lediglich an wenigen Stellen im Verhältnis zur ersten isolierenden Schicht beziehungsweise mit geringem Flächenanteil vorgese- hen. Das beschriebene Gebiet zum Anschluß an die Wannenkontakte ist bei Anreicherung oder Akkumulation wirksam und führt ebenfalls zu einer deutlich verbesserten Güte bei praktisch unverändertem Abstimmbereich.
Weiterhin ermöglicht das beschriebene Gebiet zum Anschluß an die Wannenkontakte große Gate-Längen der integrierten Kapazität bei hoher Güte und damit insgesamt eine Flächenersparnis.
In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung ist das Gate-Gebiet in einer polykristallinen
Schicht gebildet .
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist die erste isolierende Schicht ein Oxidge- biet. Oxidschichten mit verhältnismäßig großer Schichtdicke gemessen orthogonal zur Hauptseite oder aktiven Vorderseite werden auch als Dickoxid-Schicht bezeichnet. In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist die erste isolierende Schicht ein sogenanntes Shallow Trench Insulation (STI) -Gebiet .
In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist die zweite isolierende Schicht ein Oxidgebiet.
Oxidschichten mit verhältnismäßig geringer Schichtdicke, welche flächig unmittelbar an ein Gate-Gebiet grenzen, werden auch als Gate-Oxid bezeichnet.
Weitere Einzelheiten der Erfindung sind Gegenstand der Un- teransprüche .
Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der (nicht maßstabsgetreuen) Zeichnungen näher erläutert .
Es zeigen:
Figur 1 einen Querschnitt durch ein erstes Ausführungsbei- spiel einer integrierten, abstimmbaren Kapazität in einer vereinfachten Darstellung,
Figur 2 die Draufsicht auf eine integrierte, abstimmbare Kapazität mit einem Querschnitt gemäß Figur 1,
Figur 3 einen Querschnitt durch ein zweites Ausführungsbei- spiel einer integrierten, abstimmbaren Kapazität,
Figur 4 eine Draufsicht auf eine integrierte, abstimmbare Kapazität mit einem Querschnitt gemäß Figur 3,
Figur 5 einen Querschnitt durch ein drittes Ausführungsbeispiel einer integrierten, abstimmbaren Kapazität, Figur 6 eine Draufsicht auf eine integrierte, abstimmbare Kapazität mit einem Querschnitt gemäß Figur 5,
Figur 7 ein Ersatzschaltbild der verstellbaren Kapazität sowie der parasitären Elemente einer integrierten, abstimmbaren Kapazität,
Figur 8 einen Vergleich des Abstimmbereichs verschiedener Ausführungsbeispiele der erfindungsgemäßen, integrierten, abstimmbaren Kapazität gegenüber vorbekannten Ausführungsformen in normierter Darstellung .
Figur 1 zeigt eine integrierte, abstimmbare Kapazität mit einem P-dotierten Halbleiterkörper 1, der als Substrat ausgebildet ist, mit einem N-dotierten Halbleitergebiet 2, welches im Halbleiterkörper 1 gebildet ist und mit einer HauptSeite 3, welche die aktive Vorderseite des Halbleiterkörpers 1 ist.
Zur Bildung der gewünschten integrierten Kapazität sind weiterhin zwei symmetrisch zueinander angeordnete erste isolierende Schichten 4 vorgesehen, welche flächig an die Hauptsei- te 3 grenzen sowie voneinander durch das aktive Halbleitergebiet 2 beabstandet sind. Oberhalb des Halbleitergebiets 2 und dort, wo das Halbleitergebiet 2 flächig an die Hauptseite 3 grenzt, ist eine zweite isolierende Schicht 5 gebildet, welche als Gate-Oxidschicht ausgeführt ist. Oberhalb dieser Ga- te-Oxidschicht 5 ist ein Gate-Gebiet 6 aus polykristallinem Material angeordnet, welche die zweite isolierende Schicht 5 vollständig und die angrenzenden ersten isolierenden Schichten 4 teilweise überdeckt. Auf vom Halbleitergebiet 2 abgewandten Seiten der ersten isolierenden Schichten 4 ist je- weils angrenzend an die Hauptseite 3 ein N+-dotierter Wannen- anschlußkontakt vorgesehen, der das Bezugszeichen 7 trägt und unmittelbar an die Dickoxid-Gebiete 4 angrenzt . Figur 2 zeigt eine Draufsicht auf das in Figur 1 anhand eines Querschnitts gezeigte erste Ausführungsbeispiel einer abstimmbaren Kapazität gemäß der Erfindung. Deutlich ist das in P-Substrat 1 eingebettete N-dotierte Wannengebiet 2 erkennbar. Weiterhin sind Poly-Gate-Gebiete 6 über Dickoxid- Gebieten 4 (nicht eingezeichnet) sichtbar sowie Gate- Gebiete 6 über Dünnoxid-Gebieten 5 (ebenfalls nicht eingezeichnet) . Dickoxid-Gebiete 4 sind zudem überall dort vorge- sehen, wo keine N+- oder P+-Gebiete gebildet sind.
Die erfindungsgemäße Kapazität befindet sich demnach in einer N-Wanne 2. Eine Poly-Gate-Bahn 6 verläuft in einer beidseitig kontaktierten Fingerstruktur über Gate-Oxid 5, Dickoxid- Gebiete 4 überlappend. Zu beiden Seiten sich an das Dickoxid- Gebiet 4 anschließend befinden sich N+-Gebiete 7, welche als Wannenkontakte ausgeführt sind. Abhängig vom Betriebszustand, das heißt der Spannung am Gate 6 und den Wannenkontakten 7, bildet sich unterhalb des Gate-Oxids 5 im Halbleitergebiet 2 eine Akkumulationsschicht oder eine Raumladungszone. Das hochfrequente Signal liegt bei der Verwendung in einem LC- Oszillator am Gate-Anschluß 6 an, ein Anschluß an den Wannenkontakten 7 kann zum Zuführen der Abstimmspannung genutzt werden.
Die Kapazität gemäß Figuren 1 und 2 weist gegenüber MOS- basierten Transistor-Varaktoren einen größeren Abstimmbereich auf. Der Abstimmbereich ist insbesondere deshalb erhöht, weil die konstanten, parasitären Kapazitäten verringert sind. Denn zum einen sind keinerlei Überlappkapazitäten zwischen dem Po- ly-Gate-Gebiet 6 über dem Gate-Oxid 5 und den Wannenkontakten 7 gebildet. Zusätzlich sind die Überlapp-Kapazitäten zwischen dem Poly-Gate-Gebiet 6 über dem Dickoxid-Gebiet 4 und den Halbleitergebieten angrenzend an das Dickoxid-Gebiet 4 sehr klein, da die Schichtdicke des Dickoxids 4 bedeutend größer als die des Oxids 5 ist. Weiterhin haben die Wannenkontakte 7 vom Poly-Gate 6 eine größere räumliche Entfernung als die Source-/Drain-Gebiete bei Transistor-Varaktoren . Dadurch sind die seitlichen, spannungsunabhängigen konstanten Gate- Randkapazitäten weiter verringert .
Bezüglich der Dimensionierung der geometrischen Abmessungen des beschriebenen Ausführungsbeispiels können mit den im Folgenden dargestellten Überlegungen weitere Vorteile erzielt werden :
Zur weiteren Verringerung der parasitären Kapazitäten und damit einer Vergrößerung des Abstimmbereichs soll die Summe der parasitären Kapazitäten möglichst klein sein, welche sich aus den Überlapp-Kapazitäten Cü zwischen Gategebiet 6 über Dickoxid 4 und den Halbleitergebieten angrenzend an Dickoxid 4 sowie aus den Randstreu-Kapazitäten zwischen Gate-Gebiet 6 und Wannenanschlüssen 7 ergeben.
Mit Hilfe der Formeln eines Plattenkondensators läßt sich die Überlapp-Kapazität Cü näherungsweise in einer einfachen For- mel angeben :
ca = 8° ' 8' ' A
B + C
mit ε0 gleich Dielektrizitätskonstante, εr gleich relative Dielektrizitätskonstante des isolierenden Materials der Oxidschichten, A gleich Überlappung zwischen Gate-Gebiet 6 und Dickoxid-Gebiet 4, B gleich Schichtdicke der zweiten isolierenden Schicht 5 und C gleich Schichtdicke der ersten isolierenden Schicht 4.
Bei einem üblichen Transistor-Varactor hingegen, bei dem keine Dickoxid-Gebiete 4 vorgesehen sind, ergibt sich die Überlapp-Kapazität Cü näherungsweise zu:
ca = e° ' εr ' —
B Dabei ist mit A* jedoch die Überlappung der Gate-Elektrode 6 mit Implantationsgebieten von Source und Drain, voneinander beabstandet durch die Gate-Oxidschicht 5, bezeichnet.
Die Randstreu-Kapazitäten Cr sind nicht in einfacher Weise in analytische Formeln faßbar; jedoch hängt Cr unmittelbar von der Entfernung der Gate-Elektrode von den N+-Gebieten ab. Je größer diese Entfernung ist, desto kleiner wird die Streuka- pazität Cr . Bei herkömmlichen Transistor-Varaktoren ist der
Abstand der Gate-Elektrode von den Drain-/Source-Gebieten lediglich ein Bruchteil dessen, was durch die Dickoxid-Gebiete bei vorliegender Erfindung erzielbar ist.
Figur 3 zeigt eine Weiterbildung der abstimmbaren Kapazität gemäß Figuren 1 und 2 anhand eines Querschnitts .
Dieser Querschnitt weist neben den bereits für Figur 1 erläuterten Gebieten Substrat 1, Halbleitergebiet 2, Hauptseite 3, Dickoxid-Schicht 4, Dünnoxid-Schicht 5 und Gate-Gebiet 6 sowie dem Wannenkontakt 7 zusätzlich ein P+-dotiertes Gebiet 8 auf, welches an das unter dem Gate-Oxid 5 liegende Halbleitergebiet 2 angrenzt und nur wenig Überlappung mit dem Gate- Gebiet 6 und dem Gate-Oxid 5 aufweist. Zudem ist das P+- Gebiet 8, welches zum Anschluß des aktiven Gebiets an Bezugspotential an der Hauptseite 3 des Halbleiterkörpers 1 gebildet ist, an lediglich wenigen Stellen bezogen auf die Gate- Weite im Verhältnis zu Dickoxid-Gebieten 4, an deren Stelle es dort tritt, vorgesehen.
Figur 4 zeigt in der Draufsicht des zweiten Ausführungsbei- spiels gemäß Figur 3, wie beispielsweise der erwünschte verhältnismäßig geringe Flächenanteil der P+-Gebiete 8 erzielt werden könnte. Abgesehen von den P+-Gebieten 8, welche die Dickoxid-Gebiete 4 und Wannenanschlußkontakte 7 jeweils auf einer Seite der Gate-Bahnen 6 und nur an wenigen Stellen der Kapazität ersetzen, entspricht die Figur 4 dem Ausführungs- beispiel von Figur 2. Die Anbindung des aktiven Gebiets 2 unterhalb des Gate-Oxids 5 an ein P+-Gebiet 8 und damit an Ground kann in Abhängigkeit von Geometrie und Dotierung in Verarmung eine Verbesserung der Güte ermöglichen. Da diese Anbindung bezogen auf die Gate-Weite jedoch nur an wenigen Stellen erfolgt, wird der Abstimmbereich praktisch nicht verschlechtert. Vielmehr ermöglicht die beschriebene Anbindung über das P+-Gebiet 8 an Bezugspotential zum einen, das Bauelement in tiefe Verarmung zu bringen, also die minimale, spannungsabhängige Kapazität zu verringern und damit den Abstimmbereich zu erhöhen. Zum anderen kann sich aber in Abhängigkeit von Geometrie und Dotierung der effektiv wirksame Serienwiderstand reduzieren, da nicht der gesamte Strom über den Serienwiderstand der Kapazität fließt, sondern zum Teil über parasitäre Kapazitäten nach Bezugspotential beziehungsweise zwischen Gate und Wannenkontakten.
Der letztgenannte Effekt macht sich jedoch nur in Verarmung bemerkbar .
Figur 5 zeigt ein weiteres Ausführungsbeispiel einer abstimmbaren Kapazität in einer Weiterbildung des Gegenstands von Figur 3, bei der neben den bereits anhand der Figuren 3 und 4 beschriebenen P+-Anschlußgebieten 8 an wenigen Stellen des Bauelements zusätzliche N+-dotierte Gebiete 9 vorgesehen sind, welche dort jeweils die Wannenanschlußgebiete 7 sowie die Dickoxid-Gebiete 4 ersetzen. Durch das direkte Kontaktieren des aktiven Gebiets 2 unterhalb des Gate-Oxids 5 mit dem erweiterten Wannenanschluß 9, welcher N+-dotiert ist, ergibt sich in Akkumulation des Halbleitergebiets 2 ein verringerter Serienwiderstand, ohne den Abstimmbereich merkbar zu verschlechtern. Dies ermöglicht den Einsatz großer Gate-Längen sowie die damit verbundene Flächenersparnis. Wie die Anschlußgebiete 8 nehmen auch die Anschlußgebiete 9 eine ver- hältnismäßig geringe Chipfläche ein. ©
Xi
£ d
Φ (0 o d rd ω -H d Q φ cd H U d ~ α. -H S d
LΠ Φ r o d Φ
01
-H Q h CQ
4-3 d d
-H Φ d J
Φ d ) tβ
H -U -i CQ d d
Cd Φ
Dl
4-) Φ r CD u
•H d
CQ Φ m d d Φ td Λ
M φ
P -H in
Φ -d • d u r
•H m ü
Φ Φ -rl
-Q φ
4-> rl
Dl ra Φ
-H 4-3 rP
Φ 4-> ü
N -H d d o
90 VD O -d -H
Ü 4-3
O J-t CQ rd d -H
O Di φ rl
-H d cd frl σ >
Figure imgf000018_0001
1 1 d 1 1 1 1 1 d φ cd -rl 1 d φ φ 1 Ti Φ 1 o Φ
Dl Dl 1 1 rl d rP 4J d 4-> 1 4-> rd d 1 1 CQ -ri rl tw MH 1 φ -. • -rl φ •* CQ φ CQ cd -ri CQ φ = P =rd CQ £ Φ 4-3 Φ d d -ri ffl d 4-3 1 φ 4-3 4J Di =0 -ri -ri £ Dl -ri IH 4-3 Dl d Di cd T5 cd ι Φ Φ φ H 4-1 cd •rl d ld rl Dl
O d -Q CQ CQ d -ri ω 4-3 Φ rl u rd in xi rl Eä d φ d U rl d d rl Öl φ Öl r-i ä r-i d rP iH 1 r d Φ •ri φ d d rd 4-3 d d P Φ d ti P r-i d rd
CQ CQ rl Q H φ 03 xi 0 -ri u φ rH rd xi r-i Φ CQ rd in rd Λ CQ > -ri cd • d Φ φ H φ xi d 4J r-i -ri Ti -ri > 4-3 ti Φ 4-3 φ =d φ xi =d Öl φ 4-3 4J CD d H r- 4-3 U -ri α. d d X £ φ o rP d 0 -r-i d rP t(-l -H 4H d d CQ ti φ r-i r
£ 03 rl -ri cd £ N Φ CQ d d P d Φ -U 4J CQ d φ rP Φ φ Dl r cd =o rl =cd rd in =0 φ 1 Dl Φ Φ <J CQ rd Φ Dl d Di d iH rP r-i fa CQ cd ü rd
0 £ =d - rd Λ rP £ rl Λ -rl X -ri CQ Φ rH <! Φ Φ Φ -ri rl d r ti d Φ H d > rl Φ φ rl φ φ i d £ 0 -ri -ri CQ Φ Φ 4J Φ u Φ
Di CQ Φ φ H d d 03 Φ Φ rP rP cd Φ t|H £ 4-1 ti 4-3 ä rl rl d
CQ d rl d d > -ri d =0 TS CQ d r-l iH φ 0 rd Λ iH CQ Φ EH rϋ 4J φ ti : φ Φ cd rl d d Dl rl d φ & φ Ti p ü ü Φ r-i rP "ri
Ti Φ T5 rP d 4-3 d Es cn cd Φ d Φ rd d £ CQ -ri -ri Φ =d E d £
Ti rl d U 0 •rl Φ 1 S Dl d r d H Dl d rl φ CQ CQ -ri 0 Φ rd Φ cd -ri > £ CQ £ d Φ iH CQ rd d -rl Φ rP rd Pl Φ H d Φ u «. Ti rH -ri -rl • -rl r -rl 03 Iδ d d T) 4-> rP CQ rd H d 4J
-rl d d £ r 4-3 Φ rl φ d H =d rP φ 1 φ -Ö Φ Φ 03 1 •ri u cd =0 Φ φ Φ N £ υ CQ Es φ Φ iH m N S rl d -rl PJ -ri :Cd £ Φ -ri X -ri r-i ti o =0 -ri -ri d d iH 0 CQ d 0 =Cd -ri P P rH d rP r-i CQ rP
Dl O -ri Λ Φ rd - l Φ 0 > d Φ rl CQ 4J rP Ti -ri d <* Φ rl 4-3 rH ü rl d J Φ rP 4J «C i Pl - d d > d • r-i ISI -, Λ ^ CD
Φ X Dl -rl φ Φ Φ -ri cd X -rl CQ rd Φ td d P d cd -ri d =rd H d
> cd =d Φ r π Ti Φ d r rd Φ d ri Di £ r- Φ Φ -ri -i rl EH Φ CQ iH ISI r-i 0 rl H in rP Φ φ d •d φ cd 4J 13 r ti -ri φ ti CQ 4-3 r-i d cd φ Dl d £ -rl φ «φ rd d rP d d r-i -ri X Φ Φ CQ 4-3 φ Φ cd φ > rP in Φ -ri P π • > > IT) Φ =d Di Φ Q> 4-3 td d 4-3 -P -ri Ti CQ -ri d Φ 4-3 4-3 g IH 1 > T-S d -ri Dl B d 4-3 φ CQ cd d Φ 0 r-i rP d
-H d > d CQ d £ d CQ d Φ φ 4J Φ 0 φ d 4-> ti £ -rl -i cd φ Φ d
Φ 0 - d rP φ -H d B Φ r •ri Dl rl -H rM 4-3 0 =cd Φ rl Φ rP £ CD 4J -ri
!> r-i £ td ^ 4-3 4-3 m -d ü rE! φ φ rH 0 X 4-3 > φ ti rH d «. 1 r Φ
4-3 0 -ri d Φ CQ d PH 0 -ri ü Di Pn rl rl PJ d •ri 4-3 cd -ri d Ti ü CQ
Di CQ CQ Φ rl xi φ 1 -rl Φ CQ 0 φ CQ Φ ti d -ri 4J K d Φ -ri -ri
-rl ül Di φ r-i <! Ti CQ P iH rl 4-3 d > d Dl d cd N Φ rd cd d X r d
Φ ü d > R -ri 0 o Φ φ CQ φ -ri d d r-l rH U d £ Φ 0 U φ l -H •ri Dl rP d -ri s φ n > -ri 4J φ φ N cd 0 r-i Λ -ri φ in rP X CQ r
Φ Φ Dl d • φ Φ P PM -rl g Φ rd Φ Es 0J Φ d 4J Φ Φ CJ φ r CQ d d "* Dl •d £ d 4-> T5 CJ d PQ 1 -ri rd CD -ri -rl d CQ ü Φ d 4J Φ φ Φ -rl φ ti d r-i -ri + d PJ W m Φ 1 ti P φ φ
-ri 03 i -H d D 4J •ri CQ -P in φ φ Φ Φ OJ Φ CQ 1 d rl B Λ xs Dl rH ■§ 0 d Φ CQ φ d Φ Eä r-i CQ φ CQ Eä Φ •ri 4J -ri £ rd •ri d ü d d ti
03 £ rl -H H -rl d -ri xi O cd rl CQ rl d P Ti d Φ d Ti -rl CQ φ Φ 0
Φ -H Dl H d rP d rl r-i CQ r Φ . φ .. d d d PQ -ri 03 ISI φ 4J ti >
-rl 4-> iH -ri cd φ -rl CQ Φ rP -** > £ t • d cd N =rd 4-> -ri rP rl Φ rH CQ 4-3 w Φ H ES Dl rP cn -H in £ iH > rl Es d d CQ -ri £ -ri r-l rd -rl Φ
Λ s CQ CQ > φ > d Φ Φ £ O 1 -ri d Φ rH r- φ £ -ri d =d rH X ü -d rl Dl 1 r Dl 4-3 •d d > CQ Φ «+H U φ Φ D td -ri Dl CQ Φ IH o ü
CQ U φ d d £ U CQ rH •H -ri -d d CQ 4-3 CQ d - Ti φ CQ -ri d -ri Xi d φ 0 4-3 EH =(ti 03 rd rP Φ CQ Φ rH ti d Φ -. Di -ri Ti
90 CO O Φ r-i rP £ rl d cd H rd rd 4J u r d r-i 4J -rl Φ d d -ri CQ TJ d CQ 4-3 d Dl φ -rl rl φ rl Cu iH ) Dl -H rH u d rd ti rP -ri d -ri CQ CQ -rl 0 d d r
O ti Φ =o rH φ 0 <d d 4-> 1 Φ -H rH > cd cd rP Φ P. Φ d > cd φ ü d Di £ Φ iH M-f 0 Φ CQ CQ > -. Φ 4J d Es r =d CD CQ Ti Dl r ISI Φ X -rl
O Dl td -H Λ d d rP O CQ d N d d rj tH 1 -ri d d υ 0 CQ d Ό rd
-H iH Φ Pl U cd 1 -rl d 2 d -rl Φ Φ φ Φ φ d φ + Φ -ri d -ri rl ti Φ d -ri u fr 4-3 rP CQ CQ m a> W CQ 0 r Dl Td Dl l-D d rd Dl a rP CQ iH rH P. r 0 Ti CQ
Figure imgf000019_0001
Bezugszeichenliste
1 Halbleiterkδrper
2 Halbleitergebiet 3 Hauptseite
4 Dickoxid
5 Gate-Oxid
6 Gate-Gebiet
7 Wannenanschluß 8 Bezugspotentialanschlußgebiet
9 Wannenkontaktanschlußgebiet
A Überlappung
B Schichtdicke
C Schichtdicke Cl Kapazität
C2 verstellbare Kapazität
C3 parasitäre Kapazität
C4 parasitäre Kapazität
R Widerstand

Claims

Patentansprüche
1. Integrierte, abstimmbare Kapazität, aufweisend
- einen Halbleiterkörper (1) mit einem Halbleitergebiet (2) , welches ein Anschlußgebiet (7) zum Anlegen einer Abstimmspannung umfaßt,
- zumindest ein erstes isolierendes Gebiet (4) , das in den Halbleiterkörper (1) eingebracht ist und das eine erste Schichtdicke (C) hat, - ein auf den Halbleiterkörper (1) angrenzend an das zumindest eine erste isolierende Gebiet (4) aufgebrachtes, zweites isolierendes Gebiet (5) , das eine gemeinsame Grenzfläche mit dem Halbleitergebiet (2) hat, mit einer zweiten Schichtdicke (B) kleiner als die erste Schichtdicke (C) , und - eine Gate-Elektrode (6) , die auf dem zweiten isolierenden Gebiet (5) angeordnet ist, wobei das zumindest eine erste isolierende Gebiet (4) zwischen dem Anschlußgebiet (7) und einem unterhalb der Gate-Elektrode (6) vorgesehenen Teilgebiet des Halbleitergebietes (2) angeordnet ist.
2. Kapazität nach Anspruch 1, d a du r c h g e k e n n z e i c h n e t, daß die Gate-Elektrode (6) das zweite isolierende Gebiet (5) vollständig und das erste isolierende Gebiet (4) teilweise überdeckt.
3. Kapazität nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Gate-Elektrode (6) entlang ihres Umfangs an das zumindest eine erste isolierende Gebiet (4) grenzt.
4. Kapazität nach einen der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß das Halbleitergebiet (2) von einem ersten Leitfähigkeits- Typ (N) ist und als Wanne ausgebildet ist und daß das Anschlußgebiet als Wannenanschlußgebiet (7) vom ersten Leitfähigkeits-Typ (N) ausgebildet ist, welches eine höhere Dotier- Stoffkonzentration (N+) als das Halbleitergebiet (2) aufweist .
5. Kapazität nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß ein Gebiet (8) zum Anschluß an Bezugspotential (GND) vorgesehen ist, welches mit dem Halbleitergebiet (2) von einem ersten Leitfähigkeits-Typ (N) verbunden und von einem zweiten Leitfähigkeits-Typ (P) sowie hoch dotiert (P+) ist.
6. Kapazität nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß ein Gebiet (9) zum Anschluß an die Wannenkontakte (7) vorgesehen ist, welches mit dem Halbleitergebiet (2) vom ersten Leitfähigkeits-Typ (N) verbunden und ebenfalls vom ersten
Leitfähigkeits-Typ (N) , aber höher dotiert (N+) ist und welches mit dem zumindest einen Wannenanschlußgebiet (7) verbunden ist.
7. Kapazität nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Gate-Elektrode (6) aus einer polykristallinen Schicht gebildet ist.
8. Kapazität nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß das erste isolierende Gebiet (4) ein Oxid-Gebiet ist.
9. Kapazität nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß das erste isolierende Gebiet (4) ein Shallow-Trench- Isolation-Gebiet ist.
10. Kapazität nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß das zweite isolierende Gebiet (5) ein Oxid-Gebiet ist.
PCT/DE2002/001206 2001-04-03 2002-04-03 Integrierte, abstimmbare kapazität WO2002082548A2 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP02724125A EP1382070A2 (de) 2001-04-03 2002-04-03 Integrierte, abstimmbare kapazität
US10/678,385 US7019384B2 (en) 2001-04-03 2003-10-03 Integrated, tunable capacitance device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10116557A DE10116557A1 (de) 2001-04-03 2001-04-03 Integrierte, abstimmbare Kapazität
DE10116557.9 2001-04-03

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/678,385 Continuation US7019384B2 (en) 2001-04-03 2003-10-03 Integrated, tunable capacitance device

Publications (2)

Publication Number Publication Date
WO2002082548A2 true WO2002082548A2 (de) 2002-10-17
WO2002082548A3 WO2002082548A3 (de) 2003-02-06

Family

ID=7680195

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2002/001206 WO2002082548A2 (de) 2001-04-03 2002-04-03 Integrierte, abstimmbare kapazität

Country Status (4)

Country Link
US (1) US7019384B2 (de)
EP (1) EP1382070A2 (de)
DE (1) DE10116557A1 (de)
WO (1) WO2002082548A2 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4323392B2 (ja) * 2004-07-14 2009-09-02 Ｏｋｉセミコンダクタ株式会社 半導体集積回路
EP1633005A1 (de) * 2004-09-03 2006-03-08 Infineon Technologies AG Monolithisch integrierter Kondensator
KR100769145B1 (ko) 2006-08-17 2007-10-22 동부일렉트로닉스 주식회사 모스 바랙터 및 그 제조 방법
US8450832B2 (en) * 2007-04-05 2013-05-28 Globalfoundries Singapore Pte. Ltd. Large tuning range junction varactor
US7741187B2 (en) * 2007-09-20 2010-06-22 Chartered Semiconductor Manufacturing, Ltd. Lateral junction varactor with large tuning range
US8373248B2 (en) * 2010-08-17 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Linear-cap varactor structures for high-linearity applications
US9484471B2 (en) * 2014-09-12 2016-11-01 Qorvo Us, Inc. Compound varactor
US9985145B1 (en) * 2017-04-21 2018-05-29 Qualcomm Incorporated Variable capacitor structures with reduced channel resistance
US10846456B2 (en) * 2018-05-02 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit modeling methods and systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965912A (en) * 1997-09-03 1999-10-12 Motorola, Inc. Variable capacitor and method for fabricating the same
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6351020B1 (en) * 1999-11-12 2002-02-26 Motorola, Inc. Linear capacitor structure in a CMOS process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147376A (ja) * 1989-11-02 1991-06-24 Nissan Motor Co Ltd 可変容量素子
EP1024538A1 (de) * 1999-01-29 2000-08-02 STMicroelectronics S.r.l. MOS Varaktor, insbesondere für Radiofrequenzsender-Empfänger
US6172378B1 (en) * 1999-05-03 2001-01-09 Silicon Wave, Inc. Integrated circuit varactor having a wide capacitance range
US6621128B2 (en) * 2001-02-28 2003-09-16 United Microelectronics Corp. Method of fabricating a MOS capacitor
US7235862B2 (en) * 2001-07-10 2007-06-26 National Semiconductor Corporation Gate-enhanced junction varactor
US6521506B1 (en) * 2001-12-13 2003-02-18 International Business Machines Corporation Varactors for CMOS and BiCMOS technologies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965912A (en) * 1997-09-03 1999-10-12 Motorola, Inc. Variable capacitor and method for fabricating the same
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6351020B1 (en) * 1999-11-12 2002-02-26 Motorola, Inc. Linear capacitor structure in a CMOS process

Also Published As

Publication number Publication date
EP1382070A2 (de) 2004-01-21
US7019384B2 (en) 2006-03-28
DE10116557A1 (de) 2002-10-17
WO2002082548A3 (de) 2003-02-06
US20040065939A1 (en) 2004-04-08

Similar Documents

Publication Publication Date Title
DE102009047639B4 (de) Halbleiterelement, Fin-Feldeffekttransistor und integrierte Schaltung
DE102009005120B4 (de) Elektronischer Schaltkreis und elektronische Schaltkreis-Anordnung
US5965912A (en) Variable capacitor and method for fabricating the same
DE10350512A1 (de) Oszillatorschaltkreis und Differentialschaltkreis mit induktiver Last zum Erhalt eines breiten Oszillationsfrequenzbereiches und niedrigem Phasenrauschen
DE102009041211A1 (de) Vorspannungsanordnung für Transistor-basierende Vorrichtungen und Verfahren
DE10162263A1 (de) Induktives Bauteil
DE10243158A1 (de) Halbleitervorrichtung mit einer Kapazität
DE69430091T2 (de) Halbleiterbauelement mit LC-Element und Verfahren zur Herstellung
WO2002082548A2 (de) Integrierte, abstimmbare kapazität
DE102005030658B4 (de) Halbleitervorrichtung mit einer verbesserten spannungsgesteuerten Oszillatorschaltung
DE10206375A1 (de) Integrierte, abstimmbare Kapazität
DE10126328A1 (de) Integrierte, abstimmbare Kapazität
DE102011083038B4 (de) Transistor und Verfahren zum Herstellen eines Transistors und zum Herstellen eines Halbleiterbauelements
DE102008027422B4 (de) Integrierte Schaltung mit mehrstufiger Anpassungsschaltung und Verfahren zum Herstellen einer integrierten Schaltung mit mehrstufiger Anpassungsschaltung
DE10126116A1 (de) Integrierte, abstimmbare Kapazität
WO2003017371A2 (de) Integrierte halbleiterschaltung mit einem varaktor
DE19631389A1 (de) Monolithischer spannungsvariabler Kondensator
DE10222764B4 (de) Halbleitervaraktor und damit aufgebauter Oszillator
EP1273043B1 (de) Cmos-kompatibler lateraler dmos-transistor
WO2019081439A1 (de) Halbleiterbauelement, verwendung eines halbleiterbauelements
US20080185625A1 (en) Source/Drain to Gate Capacitive Switches and Wide Tuning Range Varactors
DE3855097T2 (de) Spannungsgesteuerter veränderlicher Kondensator und Oszillator
EP1476904B1 (de) Integrierte halbleiterschaltung mit einer parallelschaltung gekoppelter kapazit ten
JP2004530305A5 (de)
DE69425474T2 (de) LC-Element, Halbleiteranordnung, und Verfahren zur Herstellung des LC-Elements

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
AK Designated states

Kind code of ref document: A3

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

WWE Wipo information: entry into national phase

Ref document number: 10678385

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2002724125

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2002724125

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP