DE102009047639B4 - Halbleiterelement, Fin-Feldeffekttransistor und integrierte Schaltung - Google Patents

Halbleiterelement, Fin-Feldeffekttransistor und integrierte Schaltung Download PDF

Info

Publication number
DE102009047639B4
DE102009047639B4 DE102009047639.3A DE102009047639A DE102009047639B4 DE 102009047639 B4 DE102009047639 B4 DE 102009047639B4 DE 102009047639 A DE102009047639 A DE 102009047639A DE 102009047639 B4 DE102009047639 B4 DE 102009047639B4
Authority
DE
Germany
Prior art keywords
fin
fins
fet
different
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102009047639.3A
Other languages
English (en)
Other versions
DE102009047639A1 (de
Inventor
Peter Baumgartner
Domagoj Siprak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102009047639A1 publication Critical patent/DE102009047639A1/de
Application granted granted Critical
Publication of DE102009047639B4 publication Critical patent/DE102009047639B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
    • H03B5/1246—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance
    • H03B5/1253—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance the transistors being field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Halbleiterelement (100), das folgende Merkmale umfasst: eine Mehrzahl von Fins (5), wobei zumindest ein erster Fin (5a) der Mehrzahl von Fins (5) im Vergleich zu einer Finbreite (WF2) eines anderen Fins der Mehrzahl von Fins (5) eine unterschiedliche Finbreite (WF1) aufweist, und wobei zumindest ein zweiter Fin der Mehrzahl von Fins (5) im Vergleich zu einem anderen Fin der Mehrzahl von Fins (5) eine unterschiedliche Kristalloberflächenausrichtung aufweist.

Description

  • Ausführungsbeispiele der Erfindung beziehen sich auf das Gebiet der Halbleiterelemente.
  • Eine Analog- und Hochfrequenz(HF-)Anwendung kann im Vergleich zu digitalen Anwendungen unterschiedliche Anforderungen für Halbleiterbauelemente zur Folge haben. Während die Optimierung von Ein- und Aus-Strömen für digitale Anwendungen während der Verfahrensentwicklung ein Hauptziel sein kann, kann eine Verbesserung analoger Transistorcharakteristika ohne Verfahrensänderungen sehr wertvoll sein für Mischsignal- und HF-Schaltungen.
  • Allgemein können Verbesserungen für Halbleiterbauelementcharakteristika wünschenswert sein, z. B. die Linearität einer Strom/Spannungsbauelementcharakteristik, die Spannungsverstärkung gm/gds, das Signal/Rausch-Verhältnis oder eine verbesserte harmonische Verzerrung. Solche Verbesserungen von Bauelementparametern können auch für Transistorbauelemente wünschenswert sein, beispielsweise für Mehrgate-Feldeffekttransistoren (MUG-FET); für Fin-Feldeffekttransistoren (FIN-FET) oder für andere Halbleiterbauelemente.
  • Die US 2007/0096175 A1 beschreibt ein CMOS-Bauelement, welches ein Siliziumsubstrat mit p-Diffusionsbereichen und n-Diffusionsbereichen, die auf beiden Seiten entsprechender Gate-Elektroden angeordnet sind, umfasst. Das Substrat umfasst ferner Vorsprünge, die unterschiedliche Breiten und Höhen aufweisen. Das CMOS-Bauelement ermöglicht es, die „current drivability” des p-Kanal-MOS-Transistors und n-Kanal-MOS-Transistors durch Einstellen der Höhen der Vorsprünge auszugleichen, bei gleichzeitiger Beibehaltung des Bauelementbereichs.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Halbleiterelement, einen Fin-Feldeffekttransistor und eine integrierte Schaltung mit verbesserter Linearität und besserem Signal/Rausch-Verhältnis zu schaffen.
  • Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche. Weiterbildungen finden sich in den abhängigen Ansprüchen.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterelement mit einer Mehrzahl von Fins, die im Vergleich zu einem anderen Fin des Halbleiterelements eine unterschiedliche Ausrichtung und Finbreite aufweisen. Einige Ausführungsbeispiele beziehen sich auf einen FIN-FET, eine integrierte Schaltung und ein Verfahren zum Herstellen eines Halbleiterelements.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf beiliegende Zeichnungen näher erläutert. Es zeigen:
  • 1a eine schematische Ansicht eines Halbleiterelements mit einer Mehrzahl von Fins, die auf einem Substrat angeordnet sind, gemäß einem Ausführungsbeispiel;
  • 1b eine schematische Draufsicht des Hableiterelements, das in 1a dargestellt ist;
  • 1c eine schematische Draufsicht eines Halbleiterelements, das eine Mehrzahl von parallel verschobenen Fins umfasst, gemäß einem weiteren Ausführungsbeispiel;
  • 1d eine schematische Draufsicht eines Halbleiterelements gemäß einem weiteren Ausführungsbeispiel;
  • 1e eine schematische Draufsicht eines Halbleiterelements mit einem ersten Fin, der eine stufenartige Finbreite entlang der Finbreite aufweist, gemäß einem weiteren Ausführungsbeispiel;
  • 1f eine schematische Draufsicht eines Halbleiterelements mit einem zweiten Fin, der andere Finsegmente umfasst, gemäß einem weiteren Ausführungsbeispiel;
  • 1g eine schematische Draufsicht eines Halbleiterelements gemäß einem weiteren Ausführungsbeispiel;
  • 2a eine schematische Draufsicht eines Fins mit unterschiedlichen Finbreiten, die in Reihe geschaltet sind, und einem Gate auf demselben, gemäß einem Ausführungsbeispiel;
  • 2b eine schematische Draufsicht eines Fins mit Segmenten, die unterschiedliche Finbreiten aufweisen, und ein strukturiertes Gate auf demselben, gemäß einem Ausführungsbeispiel;
  • 2c eine schematische Draufsicht eines Fins mit Segmenten, die unterschiedliche Finbreiten aufweisen, und einem Gate auf demselben, gemäß einem weiteren Ausführungsbeispiel;
  • 2d eine schematische Draufsicht eines Fins mit Segmenten, die unterschiedliche Finbreiten aufweisen, und einem Gate, das asymmetrisch Teile der Segmente überlappt, so dass zwei asymmetrische Kanalregionen gebildet sind, gemäß einem weiteren Ausführungsbeispiel;
  • 2e eine schematische Draufsicht eines Fins mit Segmenten, die unterschiedliche Finbreiten und eine abgestufte Kanalregion umfassen, gemäß einem weiteren Ausführungsbeispiel;
  • 2f eine schematische Draufsicht eines Fins mit abgestufter Finstruktur mit einer breiten Finbreite in der Mitte des Fins;
  • 3 eine schematische Ansicht einer Mehrzahl von Fins mit einer unterschiedlichen Kristalloberflächenausrichtung der Seitenwände und einer Finbreite, die sich entlang einer Finlänge ändert, gemäß einem Ausführungsbeispiel;
  • 4a eine schematische Seitenansicht eines MUG-FET oder eines FIN-FET;
  • 4b eine schematische Draufsicht einer FIN-FET-Struktur mit einer Mehrzahl von Fins, die eine unterschiedliche Finbreite und eine unterschiedliche Kristalloberflächenausrichtung umfassen, gemäß einem Ausführungsbeispiel;
  • 4c eine schematische Draufsicht eines Halbleiterelements mit einer Mehrzahl von Fins, wobei ein zweiter Fin im Vergleich zu einem ersten Fin einen Winkel von etwa 45° und eine unterschiedliche Finbreite aufweist;
  • 4d eine schematische Draufsicht eines Halbleiterelements mit zwei FIN-FETs, wobei ein erster FIN-FET Fins mit unterschiedlichen Finbreiten, Gates mit unterschiedlichen Gateabmessungen und unterschiedlichen Zwischenräumen zwischen den Fins umfasst, und ein zweiter FIN-FET zumindest einen Fin mit einer unterschiedlichen Kristalloberflächenausrichtung im Vergleich zu den Fins des ersten FIN-FET umfasst;
  • 5a eine schematische Draufsicht eines FIN-FET, der eine Mehrzahl von Fins mit unterschiedlichen Finbreiten umfasst, die parallel gekoppelt sind;
  • 5b eine schematische Draufsicht eines FIN-FET, der eine Mehrzahl von Fins mit unterschiedlicher Finbreite und eine Mehrzahl von Fins mit einer unterschiedlichen Kristalloberflächenausrichtung umfasst, im Vergleich zu anderen Fins des FIN-FET, gemäß einem Ausführungsbeispiel;
  • 5c eine schematische Draufsicht eines spannungsgesteuerten Oszillators (VCO; VCO = voltage controlled oscillator), der zwei PMOS-FIN-FET mit einer bestimmten Kristalloberflächenausrichtung der Fins und einer bestimmten Finbreite umfasst, gekoppelt mit zwei NMOS-FIN-FET mit einer unterschiedlichen Kristalloberflächenausrichtung und einer unterschiedlichen Finbreite bezüglich der zwei PMOS-FIN-FET, gemäß einem Ausführungsbeispiel, und ein entsprechendes Schaltbild einer VCO-Schaltung;
  • 5d eine schematische Draufsicht eines spannungsgesteuerten Oszillators (VCO), der eine Stromquelle umfasst, die durch einen PMOS-FIN-FET gebildet ist, mit einer bestimmten Oberflächenausrichtung und Finbreite, gekoppelt mit zwei NMOS-FIN-FET, mit einer unterschiedlichen Kristalloberflächenausrichtung und Finbreite bezüglich des PMOS-FIN-FET, gemäß einem Ausführungsbeispiel, und einem entsprechenden Schaltbild einer VCO-Schaltung;
  • 5e eine schematische Draufsicht eines anderen spannungsgesteuerten Oszillators (VCO), der NMOS- und PMOS-FIN-FETs sowie NMOS- und PMOS-Varaktoren umfasst, gemäß einem Ausführungsbeispiel;
  • 5f eine schematische Draufsicht einer Mischschaltung, die NMOS-FIN-FETs umfasst, die in Reihe gekoppelt sind und Fins mit unterschiedlichen Finbreiten und Fins mit einer unterschiedlichen Kristalloberflächenausrichtung umfassen, gemäß einem Ausführungsbeispiel, und ein entsprechendes Schaltbild einer Mischschaltung; und
  • 6 ein Flussdiagramm für das Verfahren zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel.
  • Mit Bezugnahme auf 1a–6 sind Ausführungsbeispiele gezeigt, die sich auf ein Halbleiterelement mit einer Mehrzahl von Fins (Fin = Flosse, Steg), auf einen FIN-FET, eine integrierte Schaltung (IC) und ein Verfahren zum Herstellen eines Halbleiterelements beziehen.
  • Gemäß einem Ausführungsbeispiel ist in 1a ein Halbleiterelement schematisch dargestellt. Das Halbleiterelement 100 umfasst eine Mehrzahl von Fins 5. Zumindest ein Fin 5a der Mehrzahl von Fins 5 weist im Vergleich zu einer Finbreite WF2 eines anderen Fins der Mehrzahl von Fins eine unterschiedliche Finbreite WF1 auf. Das Halbleiterelement 100 umfasst ferner zumindest einen zweiten Fin 5b der Mehrzahl von Fins 5, der im Vergleich zu einem anderen Fin der Mehrzahl von Fins 5 eine unterschiedliche Finausrichtung oder eine unterschiedliche Kristalloberflächenausrichtung aufweist. Bei einigen Ausführungsbeispielen sind die Mehrzahl von Fins auf zumindest einem Substrat angeordnet. Bei einigen anderen Ausführungsbeispielen sind die Mehrzahl von Fins beispielsweise auf zwei oder mehr unterschiedlichen Substraten angeordnet. Ein erster Fin der Mehrzahl von Fins, der im Vergleich zu einer Finbreite eines anderen Fins der Mehrzahl von Fins eine unterschiedliche Finbreite aufweist, kann auf einem ersten Substrat angeordnet sein, und ein zweiter Fin der Mehrzahl von Fins, der im Vergleich zu einem anderen Fin der Mehrzahl von Fins eine unterschiedliche Kristalloberflächenausrichtung aufweist, kann auf einem zweiten Substrat angeordnet sein. Gemäß einigen Ausführungsbeispielen kann die Mehrzahl von Fins in einer sogenannten System-im-Gehäuse-(SiP; SiP = system-in-package) oder System-auf-dem-Chip-(SoC; SoC = system-on-chip)Technologie hergestellt sein.
  • Gemäß Ausführungsbeispielen weist der zweite Fin im Vergleich zu einer Finbreite eines anderen Fins der Mehrzahl von Fins eine unterschiedliche Finbreite, und im Vergleich zu einem anderen Fin der Mehrzahl von Fins eine unterschiedliche Kristalloberflächenausrichtung auf. Dies bedeutet, der zweite Fin hat im Vergleich zu anderen Fins der Mehrzahl von Fins eine unterschiedliche Finbreite und eine unterschiedliche Kristalloberflächenausrichtung.
  • Ein Fin kann eine dreidimensionale Struktur umfassen. Ein erster Fin 5a kann beispielsweise eine Finbreite WF1, eine Finlänge L1 und eine Finhöhe H1 aufweisen. Ein zweiter Fin 5b der Mehrzahl von Fins 5 kann eine Finhöhe H2, eine Finlänge L2 und eine Finbreite WF2 aufweisen, die sich von den Abmessungen des ersten Fins 5a unterscheiden können, teilweise gleich oder gleich sein können wie dieselben. Ein Fin kann eine unterschiedliche Finbreite entlang der Länge des Fins aufweisen. Die Finbreite entlang der Länge kann beispielsweise fortlaufend oder stufenweise variieren. Bei einigen Ausführungsbeispielen kann ein Fin eine Finbreite aufweisen, die sich entlang der Länge des Fins allmählich verändert.
  • Das Substrat 1 kann beispielsweise ein Halbleitersubstrat sein, z. B. ein Siliziumsubstrat oder ein Silizium-auf-Isolator(SOI-)Siliziumsubstrat oder ein Bulksiliziumsubstrat. Gemäß einigen Ausführungsbeispielen kann das Substrat 1 ein anderes Halbleitermaterial als Silizium oder auch ein isolierendes Material umfassen. Das Substrat kann in der Halbleitertechnologie verwendet werden, um ein Halbleiterelement oder ein Halbleiterbauelement herzustellen. Ein Fin kann das gleiche Material umfassen wie das Substrat. Es ist auch möglich, dass das Material der Mehrzahl von Fins sich von dem Material des Substrats unterscheidet. Die Mehrzahl von Fins kann leitfähig sein und das Substrat kann isolierend sein. Zumindest Teile der Mehrzahl von Fins können eine n-Typ- und/oder eine p-Typ-Dotierung umfassen. Gemäß anderen Ausführungsbeispielen kann das Substrat auch zumindest teilweise eine Dotierung und somit eine Halbleitercharakteristik umfassen.
  • Ein Halbleiterbauelement mit Fins, die unterschiedliche Finbreiten aufweisen, können eine verbesserte Linearität, eine verbesserte Steilheit (gm), d. h. einen kleineren Drain-Source-Widerstand, Ausgangsleitwert (gds), Spannungsverstärkung-Steilheit dividiert durch Ausgangsleitwert – (gm/gds), reduziertes Funkelrauschen und daher ein verbessertes Signal/Rausch-Verhältnis ermöglichen. Für einen Feldeffekttransistor (FET) kann die Linearität des Drainstroms abhängig von der angelegten Gatespannung verbessert werden.
  • Eine Änderung der Finausrichtung kann sich ergeben, aufgrund der geänderten Oberflächenausrichtung bei geänderter Ladungsträgermobilität und reduziertem Funkelrauschen. Die Kombination aus einer unterschiedlichen Finbreite und eines Fins mit geänderter Kristalloberflächenausrichtung kann eine verbesserte Linearität des Halbleiterbauelements und ein besseres Signal/Rausch-Verhältnis verursachen. Allgemein hängt das Funkelrauschen von den unterschiedlichen Oberflächenmerkmalen eines Fins ab, wie z. B. der Oberflächenrauheit und der Oberflächenausrichtung.
  • 1b zeigt die schematische Draufsicht des Halbleiterelements 100 in 1a. Der zweite Fin 5b der Mehrzahl von Fins 5 kann eine unterschiedliche Kristalloberflächenausrichtung aufweisen im Vergleich zu einem anderen Fin, bei diesem Beispiel im Vergleich zu dem ersten Fin 5a der Mehrzahl von Fins 5. Der erste Fin 5a und der zweite Fin 5b können eine unterschiedliche Finausrichtung aufweisen, die durch einen Winkel α beschrieben werden kann. Das heißt die Ausrichtung des ersten Fins 5a und des zweiten Fins 5b kann sich um einen Winkel α unterscheiden. Gemäß einigen Ausführungsbeispielen der Erfindung kann dieser Winkel beispielsweise 45° ± 5°, 135° ± 5°, 225° ± 5° oder 315° ± 5° betragen.
  • Gemäß einem weiteren Ausführungsbeispiel, das in 1c gezeigt ist, kann ein Halbleiterelement 100 ein Halbleitersubstrat 1 und eine Mehrzahl von Fins 5 umfassen, die auf dem Halbleitersubstrat angeordnet sind. Bei diesem Ausführungsbeispiel weist zumindest ein erster Fin 5d der Mehrzahl von Fins 5 eine Finbreite WF2 auf, die sich von einer Finbreite WF1 anderer Fins 5a, 5b, 5c, 5e unterscheidet. Zumindest ein zweiter Fin 5e weist bei diesem Ausführungsbeispiel im Vergleich zu anderen Fins 5a, 5b, 5c, 5d der Mehrzahl von Fins 5 eine unterschiedliche Kristalloberflächenausrichtung auf. Die andere Ausrichtung kann durch einen Winkel α beschrieben werden. Bei diesem Ausführungsbeispiel können mehrere Fins 5a–5d parallel angeordnet sein, wobei die Fins eine unterschiedliche Länge aufweisen können und beispielsweise parallel zueinander verschoben sein können. Der Abstand zwischen zwei Fins kann beispielsweise S1 oder unterschiedlich sein, beispielsweise S2. Gemäß Ausführungsbeispielen können zumindest einige Fins der Mehrzahl von Fins regelmäßig mit einem bestimmten Abstand oder Zwischenraum angeordnet sein. Zumindest einige Fins können parallel angeordnet sein und der Abstand oder Zwischenraum zwischen zwei benachbarten Fins kann gleich oder unterschiedlich sein.
  • In 1d ist gemäß einem Ausführungsbeispiel eine schematische Draufsicht eines Hableiterelements 100 gezeigt. Bei diesem Ausführungsbeispiel weist der zweite Fin 5c im Vergleich zu den Fins 5a und 5b eine unterschiedliche Kristalloberflächenausrichtung auf. Ferner weist der zweite Fin bei diesem Ausführungsbeispiel im Vergleich zu der Finbreite WF1 der verbleibenden Fins 5a, 5b eine unterschiedliche Finbreite WF2 auf. Bei diesem Ausführungsbeispiel ist der zweite Fin 5c der erste Fin. Dies bedeutet, dass der zweite Fin 5c eine unterschiedliche Kristalloberflächenausrichtung und eine unterschiedliche Finbreite aufweist im Vergleich zu anderen Fins 5a und 5b der Mehrzahl von Fins. Bei einem anderen Ausführungsbeispiel des Halbleiterelements 100 (1e) kann ein Fin 5b ein erstes Segment 7a und ein zweites Segment 7b umfassen. Die Finbreite bei dem ersten Segment 7a kann WF2 sein, und die Finbreite bei dem zweiten Segment 7b des Fins 5b kann WF1 sein. Ein weiterer Fin 5a des Halbleiterelements 100 kann entlang der gesamten Länge eine Finbreite WF1 aufweisen. Das Gleiche kann der Fall sein für den Fin 5c, der auch eine Finbreite WF1 entlang der gesamten Finlänge L1 aufweisen kann. Bei diesem Ausführungsbeispiel kann der Fin 5c im Vergleich zu den Fins 5a und 5b eine andere Ausrichtung aufweisen.
  • Ein Halbleiterelement kann einen Fin mit einer Finbreite entlang dem ersten Segment 7a umfassen, wobei die Finbreite entlang dem ersten Segment 7a unterschiedlich ist im Vergleich zu der Finbreite des anderen Fins der Mehrzahl von Fins. Bei diesem Ausführungsbeispiel umfasst ein erster Fin, hier Fin 5b, zumindest ein erstes Segment 7a, wobei sich die Finbreite entlang dem ersten Segment 7a von einer Finbreite von zumindest einem Segment 7b des ersten Fins 5b unterscheidet.
  • Wie es in 1f gezeigt ist, kann ein Halbleiterelement 100 einen Fin 5c umfassen, wobei der Fin 5c drei Segmente 7a, 7b oder 7c umfasst, wobei die Finbreite des ersten Segments 7a WF2 ist, und wobei die Finbreite des zweiten Segments 7b und des dritten Segments 7c WF1 ist, die sich von WF2 unterscheiden kann.
  • Gemäß einem Ausführungsbeispiel kann das Halbleiterelement eine Mehrzahl von Fins umfassen, die auf einem Halbleitersubstrat angeordnet sind, wobei zumindest ein Teil oder ein Segment eines ersten Fins der Mehrzahl von Fins im Vergleich zu einer Finbreite eines anderen Fins der Mehrzahl von Fins eine unterschiedliche Finbreite aufweist. Ein zweiter Fin der Mehrzahl von Fins kann im Vergleich zu einem anderen Fin der Mehrzahl von Fins einen unterschiedlichen Winkel oder eine unterschiedliche Kristalloberflächenausrichtung aufweisen.
  • 1g zeigt eine schematische Draufsicht eines Halbleiterelements gemäß einem weiteren Ausführungsbeispiel. Das Halbleiterelement 100 umfasst erneut ein Halbleitersubstrat 1 und eine Mehrzahl von Fins 5a, 5b und 5c, die auf dem Halbleitersubstrat 1 angeordnet sind. Bei diesem Ausführungsbeispiel umfasst jeder der Fins beispielsweise drei Segmente 7a, 7b und 7c, wobei sich die Breite eines Segments 7b von einer Finbreite eines Segments 7a und 7c unterscheiden kann. Bei diesem Ausführungsbeispiel kann ein erster Fin 5a der Mehrzahl von Fins eine unterschiedliche Finbreite aufweisen, beispielsweise WF1 (Segment 7c oder Segment 7a), im Vergleich zu einer Finbreite WF2, beispielsweise des Segments 7b' des Fins 5c. Der Fin 5c kann auch eine unterschiedliche Kristalloberflächenausrichtung als die Fins 5a und 5b aufweisen.
  • Ein Parameter für ein Halbleiterelement, der durch Layout gesteuert werden kann, ist die Breite des Fins. Das Ändern der Finbreite eines Halbleiterelements, das Teil eines Halbleiterbauelements oder einer integrierten Schaltung sein kann, kann zu einem geänderten Halbleiterbauelementparameter führen. Ein solcher Halbleiterbauelementparameter könnte im Fall eines Feldeffekttransistors (FET) die Schwellwertspannung (Vt) des Feldeffekttransistors sein. Die Änderung der Schwellenspannung kann aufgrund Quanteneinschluss und elektrostatischen Effekten auftreten. Die Finbreite eines Fins kann auf viele Weisen geändert werden. Durch Ändern der Finbreite entlang der Länge des Fins kann es möglich sein, elektrische Charakteristika zu verbessern, wie Serienwiderstand, Steilheit (gm), Ausgangsleitwert (gds), Drainkapazität oder Funkelrauschen eines FET.
  • Gemäß einigen Ausführungsbeispielen der Erfindung kann zumindest ein Fin der Mehrzahl von Fins eine Sourceregion und eine Drainregion umfassen, die durch eine Kanalregion getrennt sind. Das heißt, Teile des Fins können als eine Kanalregion für ein Feldeffekttransistor wirken, und Teile des Fins können als eine Sourceregion mit einem jeweiligen Sourcekontakt oder einer Elektrode wirken, die durch die Kanalregion 88 von einer Drainregion mit einem Drainkontakt oder Elektrode getrennt ist. Die Kanalregion 88 kann zumindest teilweise mit einem Gatedielektrikum bedeckt sein und das Gatedielektrikum kann zumindest teilweise mit der Gateelektrode 15 bedeckt sein, so dass ein Fin-Feldeffekttransistor gebildet ist, und ein Stromfluss durch die Kanalregion des Fins kann unter anderem gesteuert werden durch eine Spannung, die an die Gateelektrode 15 angelegt wird.
  • Ein Mehrgate-Bauelement oder ein Mehrgate-Feldeffekttransistor (MUG-FET) kann sich auf einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) beziehen, der mehr als ein Gate auf einem einzelnen Bauelement umfasst. Ein Mehrgate-Feldeffekttransistor, der schmale Siliziumfins und mehrere Gates auf und an den Seiten des Fins verwendet, kann die Gatesteuerung im Vergleich zu herkömmlichen Planaren Bauelementen verbessern. Diese mehreren Gates können gesteuert werden durch eine einzelne Gateelektrode, wobei die mehreren Gateoberflächen elektrisch als ein einzelnes Gate oder als unabhängige Gates wirken. Bei einem MUG-FET oder FIN-FET ist der Kanal umgeben durch mehrere Gates auf mehreren Oberflächen, was eine effektivere Unterdrückung des Auszustand-Leckstroms ermöglicht. Mehrere Gates ermöglichen auch einen verbesserten Strom in dem Ein-Zustand, auch als Ansteuerstrom bekannt. Diese können zu einer geringeren Leistungsaufnahme und einer verbesserten Bauelementleistungsfähigkeit führen. Eine Gateoberfläche und eine Finoberfläche eines FIN-FET oder eines MUG-FET können einander gegenüberliegend angeordnet sein.
  • Ein FIN-FET Transistor kann eine Kanalregion oder einen leitfähigen Kanal umfassen, der sich um einen dünnen Fin gewickelt hat, der den Körper (Body) des Bauelements bildet. Die Fins eines Bulk-FIN-FET können in ein Bulksiliziumsubstrat geätzt sein. Ein Fin eines Bulk-FIN-FET kann zusätzlich zu dem Source-, Drain- und Gatekontakten einen Körper-Kontakt zu dem Bulksiliziumsubstrat umfassen. Gemäß einem Ausführungsbeispiel in einem Bulk-FIN-FET kann ein Teil des Fins unter der Kanalregion mit dem Substrat verbunden sein. Der Bulk-FIN-FET kann zumindest einen Fin der Mehrzahl von Fins umfassen, der einen Körper-Kontakt aufweist, der einen inneren Teil des einen Fins unter einem überlappenden Teil eines Dielektrikums und eine Gateelektrode mit einem Körper-Anschluss des Bauelements verbindet. Der Körper-Kontakt, der in einem inneren Teil eines Fins gebildet ist, kann zumindest teilweise mit einem Stapel überlappen, der durch den überlappenden Teil des Gatedielektrikums und der Gateelektrode gebildet wird.
  • Einige mögliche Finkonfigurationen sind in 2a–2e gezeigt. In 2a ist eine schematische Draufsicht eines Fins 5a gezeigt. Der Fin 5a kann ein erstes Segment 7a und ein zweites Segment 7b umfassen. Bei diesem Ausführungsbeispiel ist die Finbreite des Fins 5a stufenartig verändert entlang der Finlänge L. Das heißt bei diesem Ausführungsbeispiel ist die Finbreite WF1 des ersten Segments 7a kleiner als die Finbreite WF2 des zweiten Segments 7b. Bei diesem Ausführungsbeispiel können zumindest Teile des ersten Segments 7a und des zweiten Segments 7b des Fins 5a durch ein Gate 15 bedeckt sein. Das Gate 15 kann durch ein Gatedielektrikum (in der Draufsicht von 2a nicht gezeigt) unter dem Gate 15 von dem Fin 5a isoliert sein. Eine Kanalregion 88 eines FIN-FET-Transistors kann durch den überlappenden Teil des Gates 15 und den Fin 5a gebildet werden. Die Kanalregion 88 kann zwei Kanalregionteile 88a und 88b umfassen. Die zwei unterschiedlichen Finbreiten WF1 und WF2 können verwendet werden, um zwei Kanalregionteile 88a, 88b mit unterschiedlichen Schwellenspannungen zu erzeugen, für eine Eigenkaskadierung des FIN-FET-Transistors (verbesserte gds). Die Verwendung eines solchen Fins mit einer Finbreite, die sich stufenartig entlang der Finlänge verändert, kann beispielsweise zu einem verbesserten Ausgangsleitwert (gds) und einer verbesserten Spannungsverstärkung (gm/gds) führen. Bei einigen Ausführungsbeispielen kann das breitere Finsegment die Sourceregion und das schmalere Finsegment die Drainregion eines FIN-FET bilden. Bei anderen Ausführungsbeispielen kann das breitere Finsegment die Drainregion bilden, und das schmalere Finsegment die Sourceregion eines FIN-FET. Falls die in 2a gezeigte Finstruktur das schmale Finsegment 7a als Sourceregion verwendet, können der Ausgangsleitwert (gds) und somit die Spannungsverstärkung, gm/gds verbessert werden aufgrund einer reduzierten draininduzierten Barrierenabsenkung (DIBL; DIBL = drain-induced barrier lowering) und Kurzkanaleffekten (SCE; SCE = short channel effects). Dieses Ausführungsbeispiel ist zu bevorzugen für Niederfrequenzanwendungen, die eine hohe Spannungsverstärkung gm/gds benötigen. Falls die in 2a beschriebene Finstruktur das schmale Finsegment 7a als Drainregion verwendet, kann der Sourcewiderstand reduziert werden und somit kann die Steilheit gm verbessert werden durch den breiteren Fin an der Sourceseite, und die Miller-Kapazität kann reduziert werden durch den schmaleren Finteil an der Drainseite, aber möglicherweise auf Kosten eines reduzierten Ausgangsleitwerts. Dieses Ausführungsbeispiel ist zu bevorzugen für Hochfrequenzanwendungen, wo der Drain-zu-Source-Leitwert niedriger ist im Vergleich zu dem Niederfrequenzfall und die Schaltung kann von einer verbesserten Steilheit gm profitieren. Mögliche Zuverlässigkeitsprobleme einer solchen Struktur, die sich aufgrund der Finränder 6 ergeben können, können durch zusätzliches Segmentieren des Gates 15 gelöst werden. Dies ist beispielsweise in 2b gezeigt. Bei diesem Ausführungsbeispiel kann ein Fin 5a erneut zwei Segmente 7a und 7b mit unterschiedlichen Finbreiten WF1 und WF2 umfassen, und ein Gate 15, beispielsweise ein Polygate, mit einer Ausnehmumg des Gates, die eine Tasche oder einen Schlitz 15a bildet, der nicht als Gateelektrode wirkt. Die Tasche oder der Schlitz 15a können auf dem Fin angeordnet sein, so dass Ränder 6 zwischen dem ersten Segment 7a und dem zweiten Segment 7b nicht durch die Gateelektrode 15 bedeckt sind.
  • Gemäß einigen Ausführungsbeispielen kann ein Fin eine Kanalregion 88 eines Fin-Feldeffekttransistors (FIN-FET) umfassen, wobei der Fin zumindest ein erstes Kanalregionsegment 88a umfasst, mit einer Finbreite WF1 entlang dem ersten Kanalregionsegment 88a, die sich von einer Finbreite WF2 von zumindest einem zweiten Kanalregionsegment 88b des Fins unterscheidet, so dass das erste Kanalregionsegment 88a und das zweite Kanalregionsegment 88b in Reihe gekoppelt sind.
  • Gemäß einem weiteren Ausführungsbeispiel (2c) kann ein Fin 5a drei Segmente 7a, 7b und 7c umfassen, wobei sich die Breiten der Segmente 7a und 7c von der Finbreite des Segments 7b unterscheiden können. Die Gateelektrode 15 kann zumindest teilweise die Segmente 7a, 7b und 7c überlappen. Anders ausgedrückt, die Gateelektrode 15 kann zumindest einen Teil des ersten Segments 7a, des zweiten Segments 7b und des dritten Segments 7c überlappen. Die Gateelektrode 15 kann eine Polygateelektrode sein, die durch eine dielektrische Schicht gegenüber der Kanalregion 88 elektrisch isoliert ist. Die dielektrische Schicht kann beispielsweise Siliziumoxid, nitriertes Siliziumoxid, Nitrid, Oxinitrid oder ein Hoch-K-Dielektrikum wie HfSiON umfassen. Die dielektrische Schicht kann zwischen der Gateelektrode 15 und dem Fin 5a angeordnet sein. Die breiteren Abschnitte 7a und 7c des Fins können verwendet werden, um einen Source- und Drainreihenwiderstand eines FIN-FET zu reduzieren, der den Fin 5a umfasst.
  • In 2d ist ein weiteres Ausführungsbeispiel eines Fins mit einer unterschiedlichen Finbreite gezeigt. Bei diesem Ausführungsbeispiel umfasst der Fin 5a drei Finsegmente 7a, 7b und 7c, wobei sich die Finbreite WF1 der Finsegmente 7a und 7c von der Finbreite WF2 des Finsegments 7b unterscheidet. Zumindest Teile der Finsegmente 7a, 7b und 7c sind durch die Gateelektrode 15 bedeckt oder überlappt. Im Vergleich zu dem in 2c dargestellten Ausführungsbeispiel ist eine Kanallänge CL einer Kanalregion eines FIN-FET-Transistors asymmetrisch. Dies bedeutet ein Teil 7a' des Finsegments 7a, das durch die Gatelektrode 15 bedeckt ist, kann eine unterschiedlichere Abmessung haben als ein Teil 7c' des Pinsegments 7c. Entsprechend ist es auch möglich, wie es im Zusammenhang mit 2c beschrieben ist, eine Widerstandsreduktion mit einem asymmetrischen Kanal zu kombinieren. Weil Funkelrauschen (1/f-Rauschen) entlang der Kanallänge unterschiedliche Beiträge aufweist und Oberflächenausrichtungsmodulation der Finbreite entlang der Kanallänge Rauschbeiträge entlang der Kanallänge anpassen kann, kann ein asymmetrischer Kanal zu einem reduzierten Gesamtbetrag an Funkelrauschen führen.
  • Gemäß dem Ausführungsbeispiel in 2e kann ein Fin 5a zumindest ein Segment 7b umfassen, wobei die Finbreite entlang dem Segment entlang der Länge des Segments 7b fortlaufend variiert. Bei einem anderen Ausführungsbeispiel kann die Finbreite fortlaufend entlang der gesamten Länge des Fins variieren. Der Fin 5a in 2e kann erneut drei Segmente 7a, 7b, 7c umfassen, wobei die Segmente 7a, 7b und 7c zumindest teilweise durch eine Gateelektrode 15 bedeckt oder überlappt sind. Ein Stromfluss durch die Kanalregion mit der Kanallänge CL kann steuerbar sein durch eine Spannung, die an die Gateelektrode 15 angelegt ist. Die fortlaufend abgestufte Kanalbreite in dem Segment 7b kann zu einer guten elektrischen Leistungsfähigkeit führen, unter anderem bezüglich des Funkelrauschens, der Linearität und des Leitwerts.
  • Gemäß einigen Ausführungsbeispielen hat ein Fin, beispielsweise in 2f gezeigt, eine abgestufte Finstruktur mit einer breiten Finbreite in der Mitte des Fins. Bei einigen Ausführungsbeispielen ist der Fin 5a in 2f als ein Teil eines Bauelements enthalten, beispielsweise eines FIN-FET oder eines Varaktors. Der in 2f gezeigte Fin hat drei Segmente, ein erstes Segment 7a mit einer Finbreite WF2, ein zweites Segment 7b mit einer Finbreite WF3 und ein drittes Segment 7c mit einer Finbreite WF1. Bei einigen Ausführungsbeispielen überlappt eine Gateelektrode 15 das zweite Segment 7b des Fins vollständig, und einen Teil des ersten Segments 7a und des dritten Segments 7c des Fins 5a. 2f präsentiert die invertierte Struktur des Ausführungsbeispiels in 2c. In 2f kann der Fin schmale Finsegmente an einer Drainregion (WF2) 10 und an einer Sourceregion (WF1) 12 umfassen, und ein Finsegment mit einer größeren Finbreite (WF3) im Vergleich zu Finsegmenten, die mit dem Drain und der Source in der Mitte dieses Finbauelements mit mehreren Finbreiten verbunden sind, das unterschiedliche Finbreiten in Reihe schaltet. Bei einigen Ausführungsbeispielen ist WF3 größer als WF2 und WF3 ist größer als WF1. Bei einigen Ausführungsbeispielen ist WF3 größer als WF2, und WF3 ist größer als WF1, und WF1 ist größer als WF2. Bei einigen Ausführungsbeispielen ist WF3 größer als WF2, und WF2 ist gleich WF1. Ferner kann ein Fin zumindest an einem Teil oder an einem Segments 5a eine abgestufte Finbreite und damit eine abgestufte Kanalregion umfassen.
  • 3 zeigt die schematische Ansicht einer Mehrzahl von Fins, bei diesem Ausführungsbeispiel beispielsweise zwei Fins 5a und 5b. Der erste Fin 5a umfasst zwei Finsegmente 7a und 7b, wobei die Finbreite des ersten Finsegments 7a WF1 ist, und die Finbreite des zweiten Finsegments 7b WF2 ist (WF2 ≠ WF1). Beide Fins 5a und 5b können auf einem Substrat angeordnet sein, das in 3 nicht gezeigt ist. Fin 5a umfasst eine obere Wand 8a, eine Seitenwand 8b, eine Vorderwand 8c und eine Rückwand 8d.
  • Nachfolgend kann die Kristalloberflächenausrichtung definiert werden durch die Miller-Indizes, die bestimmt werden, indem zuerst die Achsenabschnitte der Ebene mit den drei Grundachsen bezüglich der Gitterkonstanten eines Kristalls gefunden werden, und dann die Kehrwerte dieser Zahlen genommen werden und dieselben auf die kleinsten drei Ganzzahlen mit dem gleichen Verhältnis reduziert werden. Dieses Ergebnis ist von Klammern umgeben (hkl) als die Miller-Indizes für eine einzelne Ebene oder einen Satz von parallelen Ebenen, wobei h, k, l Ganzzahlen sind. Eine weitere Konvention ist gegeben durch <hkl>, das einen vollen Satz von äquivalenten Kristallrichtungen beschreibt. Bei einigen Ausführungsbeispielen können Kristalloberflächen Oberflächenrichtungen <100>, <010><001><110> oder <101> aufweisen. Um die Richtung des Stromflusses in einer spezifischen Oberflächenebene zu beschreiben, wird die Notation [xyz] verwendet, um einen Stromfluss in der x-, y- und z-Richtung zu beschreiben. [100] beschreibt den Stromfluss in x-Richtung, [010] beschreibt den Stromfluss in y-Richtung, und [001] beschreibt den Stromfluss in z-Richtung. Ein Strom kann beispielsweise in einer <100> Oberflächenebene in orthogonalen Richtungen [010] oder [001] oder einer kombinierten nicht orthogonalen Richtung [011] fließen.
  • Bei dem in 3 gezeigten Ausführungsbeispiel kann die Kristalloberflächenausrichtung der oberen Wand 8a eine <100> Ausrichtung sein. Die Seitenwandausrichtung 8b des ersten 7a und zweiten 7b Segments des Fins 5a kann auch eine <100> Kristalloberflächenausrichtung aufweisen. Die Vorderwand 8c und die Rückwand 8d können auch eine Kristalloberflächenausrichtung <100> aufweisen. Der zweite Fin 5b kann erneut ein erstes Segment 7a' und ein zweites Segment 7b' umfassen, wobei die Finbreite WF1 des ersten Finsegments 7a' und die Finbreite WF2 des zweiten Finsegments 7b erneut unterschiedlich sein können. Der Fin 5b kann eine unterschiedliche Kristalloberflächenausrichtung aufweisen im Vergleich zu dem Fin 5a. Die obere Wand 8a' des zweiten Fins 5b kann eine <100> Kristalloberflächenausrichtung aufweisen. Die Seitenwände 8b des ersten Segments 7a' und des zweiten Segments 7b' des Fins 5b können eine <110> Kristalloberflächenausrichtung aufweisen, die im Vergleich zu der Seitenwandkristalloberflächenausrichtung des Fins 5a unterschiedlich ist. Die Vorderwand 8c' und die Rückwand 8d' des zweiten Fins 5b können auch eine <110> Kristalloberflächenausrichtung aufweisen, die im Vergleich zu dem ersten Fin 5a unterschiedlich ist.
  • Gemäß einigen Ausführungsbeispielen zeigen die obere Wand und die Seitenwände eines Fins unterschiedliche Oberflächenausrichtungen für zumindest eine Finausrichtung. Beispielsweise können zwei Fins 5a und 5b zwei Segmente mit einer unterschiedlichen Finbreite aufweisen. Der erste Fin 5a kann eine <100> Kristalloberflächenausrichtung für obere und Seitenwandebenen aufweisen, und der zweite Fin 5b kann eine <100> Kristalloberflächenausrichtung für obere Wandebenen und eine <110> Ausrichtung für Seitenwandebenen des Fins aufweisen.
  • Ein Substrat oder Halbleitersubstrat, beispielsweise ein Siliziumwafer, kann eine <100> Ausrichtung aufweisen. Eine Ladungsträgermobilität entlang unterschiedlichen Kristallausrichtungen des Wafers kann unterschiedlich sein. Ferner kann Trägermobilität auch von der Richtung des Stromflusses (= Ladungstransport) in einer bestimmten Oberflächenebene des Fins abhängen. So kann z. B. die Trägermobilität von Ladungen, die in einer <100> Oberfläche fließen, für einen Stromfluss in [010] Richtung oder [001] Richtung unterschiedlich sein. Im Gegensatz dazu kann Funkelrauschen nur von der Oberflächenausrichtung der Finebene abhängen, die das Gatedielektrikum berührt. Gemäß einigen Ausführungsbeispielen der Erfindung kann eine Oberflächenkristallausrichtung beispielsweise <100>, <110> oder <111> sein. Gemäß anderen Ausführungsbeispielen der Erfindung kann ein zweiter Fin eine <100> Oberwandkristalloberflächenausrichtung und eine <100> Seitenwandkristalloberflächenausrichtung aufweisen. Ein anderer Fin der Mehrzahl von Fins kann eine <100> Oberwandkristalloberflächenausrichtung und eine <110> Seitenwandkristalloberflächenausrichtung aufweisen.
  • In 4a ist eine schematische Zeichnung eines MUG-FET oder eines FIN-FET mit einem Fin, beispielsweise einem Siliziumfin 5a, einem Gatedielektrikum 17 und einer Gateelektrode 15, die den Fin umgibt, um Gates auf den Seiten und auf den oberen Ebenen des Fins 5a zu bilden, gezeigt. Der Fin 5a kann auf einem Substrat 1 angeordnet sein, das in einer x-z-Ebene angeordnet ist. Der Fin 5a kann eine Drainregion 10 und eine Sourceregion 12 umfassen, wobei die Source- und die Drainregion durch eine Kanalregion 88 getrennt sind, die durch das Dielektrikum 17 und die Gateelektrode 15 bedeckt ist. Die Source- und die Drainregion können eine unterschiedliche Leitfähigkeit aufweisen als eine Kanalregion 88. Dies bedeutet, dass die Source- und die Drainregionen im Vergleich zu der Kanalregion 88 mit einem anderen Dotiermitteltyp dotiert sein können. Bei diesem Ausführungsbeispiel kann ein wesentlicher Strom in dem Fin in der x-Richtung fließen, falls der FIN-FET eingeschaltet ist, durch Anlegen einer Spannung, die höher ist als eine Schwellenspannung Vt, an das Gate 15 und durch Anlegen einer korrekten Source-Drain-Spannung an die Source- und Drain-Elektrode. Der Stromfluss kann gesteuert werden durch eine Spannung, die an die Gateelektrode angelegt ist, die den Fin umgibt, um Gates auf der Seiten- und auf der oberen Ebene des Fins 5a zu bilden. Gemäß Ausführungsbeispielen können eine Sourceregion 12 und eine Drainregion 10 eines Fins 5a n-Typ-Leitfähigkeit aufweisen, und eine Kanalregion 88 p-Typ-Leitfähigkeit. Die Kanalregion kann bedeckt sein durch das Gatedielektrikum 17 und die Gateelektrode 15. Wie es bekannt ist, kann durch Anlegen der korrekten Spannungen an dem Gate, an der Source- und an der Drainregion ein Strom in der Kanalregion zwischen der Source- und Drainregion fließen. Ein solches Bauelement kann ein NMOS-FIN-FET sein. Bei anderen Ausführungsbeispielen kann ein PMOS-FIN-FET entsprechend gebildet werden durch Ändern der Leitfähigkeiten der Source-, Drain- und Kanalregion.
  • 4b zeigt eine schematische Draufsicht eines Halbleiterelements 100 oder einer FIN-FET-Struktur, die eine Mehrzahl von Fins 5a bis 5f umfasst. Die Finbreite WF1 der Fins 5a bis 5c kann unterschiedlich sein zu der Finbreite WF2 der Fins 5d bis 5f. Die Fins 5d bis 5f können eine unterschiedliche Kristalloberflächenausrichtung aufweisen im Vergleich zu den Fins 5a bis 5c. Die Fins 5a bis 5c können eine gemeinsame Drainregion 10 und eine gemeinsame Sourceregion 12 umfassen. Das Gleiche kann für die Fins 5d bis 5f gelten. Die Mehrzahl von Fins in einem MUG-FET-Transistor können Parallelverbindungen sein. Dies bedeutet, dass dieselben eine gemeinsame Sourceregion 12 und eine gemeinsame Drainregion 10 umfassen können. Die Gateelektrode ist in 4b nicht gezeigt. Bei anderen Ausführungsbeispielen kann die Mehrzahl von Fins in Reihe geschaltet sein.
  • In 4c ist die schematische Draufsicht von zwei Fins gezeigt, die unterschiedliche Kristalloberflächenausrichtungen aufweisen, durch Anordnen eines Fins auf eine um 45° gedrehten Weise im Vergleich zu den anderen Fins. Ein erster Fin 5a kann eine Finbreite WF1 aufweisen und ein zweiter Fin 5b kann eine unterschiedliche Finbreite WF2 aufweisen. Die obere Wand beider Fins kann in <100> Richtung sein, und beide Finausrichtungen können sich um einen Winkel von 45° unterscheiden. Der Fin 5a und der Fin 5b könnten beispielsweise ein Fin eines NMOS- und/oder eines PMOS-Transistors sein. Die Finseitenwandoberflächenausrichtung des Fins 5a kann eine <110> Ausrichtung aufweisen, und die Finseitenwandoberflächenausrichtung des Fins 5b kann eine <100> Ausrichtung aufweisen. Der gedrehte Fin 5b kann eine <100> Kristalloberflächenausrichtung in der oberen und der Seitenwandebene des Fins aufweisen, und der nicht gedrehte Fin 5a kann eine <100> Ausrichtung in der oberen Oberfläche aufweisen und eine <110> Kristalloberflächenausrichtung in den Seitenwandebenen des Fins.
  • Fins mit unterschiedlichen Finbreiten und unterschiedlichen Finausrichtungen (gedreht/nicht gedreht) können in Reihe oder parallel geschaltet sein, um Bauelemente für verbesserte Linearität, analoge Verstärkung (gm/gds) und verbessertes Signal/Rausch-Verhältnis zu bilden.
  • In 4d ist eine schematische Draufsicht eines Halbleiterelements 100 gezeigt, das zwei FIN-FETs 110a, 110b mit unterschiedlichen Finbreiten, unterschiedlichen Gateabmessungen und unterschiedlichen Zwischenräumen zwischen den Fins umfasst. Die beiden FIN-FETs 110a und 110b sind auf einem Substrat 1 angeordnet. Der erste FIN-FET 110a umfasst drei Fins 5a, 5b und 5c, wobei die Finbreite von Fin 5a WF1 ist. WF1 ist unterschiedlich zu der Finbreite WF2 der Fins 5b und 5c. Der Abstand oder Zwischenraum zwischen benachbartem Fin 5a und Fin 5b ist S1, und der Abstand zwischen benachbartem Fin 5b und Fin 5c ist S2. Der Wert von S1 und S2 kann gemäß einigen Ausführungsbeispielen gleich oder unterschiedlich sein. Der Wert eines Gatewiderstands für ein Fin hängt einerseits von dem Abstand des Fins von einem Gatekontakt 15d ab, aufgrund des lateralen Gateblattwiderstands, und andererseits von dem Gesamtbereich, der durch das Gate bedeckt ist, aufgrund des vertikalen Kontaktwiderstands, der sich von unterschiedlichen Grenzflächenwiderständen in dem Gatestapel ergibt, der unterschiedliche Materialien umfasst. Bei einigen Ausführungsbeispielen erhöht sich der Finzwischenrahmen mit dem Abstand von dem Gatekontakt 15d, und bei anderen Ausführungsbeispielen verringert sich der Zwischenraum mit dem Abstand von dem Gatekontakt 15d. Somit ist es möglich, den Gatewiderstand eines FIN-FET abzustimmen.
  • Die drei Fins 5a, 5b und 5c umfassen eine gemeinsame Sourceregion 12 und eine gemeinsame Drainregion 10, d. h. die Fins jedes FIN-FET sind parallel gekoppelt. Bei diesem Ausführungsbeispiel ist die Gateelektrode 15 für den ersten FIN-FET 110a strukturiert, so dass die drei Fins unterschiedliche Gatelängen aufweisen. Fin 5a weist eine Gatelänge GL1, Fin 5b eine Gatelänge GL2 und Fin 5c eine Gatelänge GL3 auf. Aufgrund der unterschiedlichen Finbreiten WF1 und WF2 sind die Gatebreite und somit die Gateabmessungen der Fins 5a, 5b und 5c unterschiedlich. Die Gateabmessung kann definiert werden durch den Finbereich, der mit der Gateelektrode 15 bedeckt ist. Es sollte angemerkt werden, dass der Fin eine dreidimensionale Struktur ist, und somit kann die Gateabmessung den Bereich der Finoberwand umfassen, sowie die Bereiche der Finseitenwände, die durch die Gateelektrode bedeckt sind. Anders ausgedrückt, die Gateabmessung eines Fins kann der Oberflächenbereich des Fins sein, der mit der Gateelektrode bedeckt ist, und der verwendet werden kann, um den Stromfluss in der Kanalregion des Fins zu steuern.
  • Bei dem Ausführungsbeispiel in 4d umfasst das Halbleiterelement 100 einen zweiten FIN-FET 110b. Dieser FIN-FET 110b umfasst zwei Fins 5d und 5e, wobei beide Fins 5d und 5e im Vergleich zu den Fins des ersten FIN-FET 110a eine unterschiedliche Kristalloberflächenausrichtung aufweisen. Fin 5e weist eine abgestufte Finbreitenstruktur auf mit einem ersten Finsegment mit einer Finbreite WF2 und einem zweiten Finsegment mit einer Finbreite WF3. Teile der Fins 5e und 5d sind mit einer Gateelektrode 15 bedeckt. Aufgrund der Struktur der Fins 5d und 5e sind die Gateabmessungen der Fins 5d und 5e ebenfalls unterschiedlich.
  • Gemäß dem Ausführungsbeispiel in 4d umfasst ein Halbleiterelement 100 eine Mehrzahl von Fins 5a, b, c, d, e, die auf dem Substrat 1 angeordnet sind, wobei zumindest ein erster Fin, beispielsweise Fin 5a der Mehrzahl von Fins, im Vergleich zu einer Finbreite eines anderen Fins, beispielsweise einem der Fins 5b, 5c, d, e der Mehrzahl von Fins eine unterschiedliche Finbreite WF1 aufweist, und wobei zumindest ein zweiter Fin, beispielsweise Fin 5d oder Fin 5e der Mehrzahl von Fins, im Vergleich zu einem der anderen Fins 5a, b, c der Mehrzahl von Fins eine unterschiedliche Kristalloberflächenausrichtung aufweist.
  • Bei anderen Ausführungsbeispielen können FIN-FET 110a und FIN-FET 110b in Reihe gekoppelt sein, wie es schematisch mit der gestrichelten Linie 30 dargestellt ist. Dies bedeutet, die Drainregion 10 des ersten FIN-FET 110a ist mit der Sourceregion 12 des zweiten FIN-FET 110b gekoppelt, oder die Sourceregion 12 des ersten FIN-FET 110a ist mit der Drainregion 10 des zweiten FIN-FET 110b gekoppelt. Gemäß einem anderen Ausführungsbeispiel können der FIN-FET 110a und der FIN-FET 110b parallel gekoppelt sein, wie es ebenfalls schematisch dargestellt ist mit der gestrichelten Linie 31, d. h. die Sourceregionen 12 des ersten und zweiten FIN-FET 110a, 110b und die jeweiligen Drainregionen 10 sind parallel gekoppelt. Der FIN-FET kann durch ein leitfähiges Material, beispielsweise eine Metallschicht oder Polysilizium verbunden sein. Die FIN-FETs können Teil einer Schaltungsanordnung einer integrierten Schaltung sein.
  • Ein FIN-FET, der unterschiedliche Finbreiten parallel kombiniert, kann als eine abstimmbare Kapazität verwendet werden (beispielsweise als ein Varaktor), falls alle Drainregionen der Fins und alle Sourceregionen der Fins verbunden sind. In diesem Fall verbreitert die verbreitete Schwellenspannung aufgrund der unterschiedlichen Finbreiten den Übergang von einer niedrigen Kapazität zu einer hohen Kapazität, und somit wird die Abstimmempfindlichkeit, beispielsweise in einem spannungsgesteuerten Oszillator (VCO) kleiner und stärker linearisiert, was eine Aufwärtsumsetzung von Funkelrauschen in VCO-Phasenrauschen reduzieren kann.
  • In 5a ist eine schematische Draufsicht eines MUG-FET oder FIN-FET-Bauelements dargestellt. Bei diesem Ausführungsbeispiel sind eine Mehrzahl von Fins 5a, 5g parallel gekoppelt, wobei die Mehrzahl von Fins ein gemeinsames Gate 15, eine gemeinsame Drainregion 10 und eine gemeinsame Sourceregion 12 umfasst. Die Mehrzahl von Fins können unterschiedliche Finbreiten WF1, WF2 und WF3 aufweisen. Als Folge der Parallelverbindungen der Mehrzahl von Fins 5a–5g kann der FIN-FET 110 mehrere Schwellenspannungen Vt umfassen, aufgrund der mehreren Finbreiten der Fins. Jeder der Fins kann seinen eigenen Transistor bilden mit einer Transistorschwellenspannung, die unter anderem von der jeweiligen Finbreite abhängt. Die resultierenden mehreren Schwellenwertspannungen Vt können ein Glätten der MUG-FET-Nichtlinearitäten und ein verbessertes Verzerrungsverhalten verursachen. Der MUG-FET 110 kann beispielsweise ein PMOS- oder NMOS-Transistor sein. Der FIN-FET oder der MUG-FET kann Teil einer integrierten Schaltung in einem Halbleitersubstrat sein. Bei diesem Ausführungsbeispiel sind Fins mit einer unterschiedlichen Kristalloberflächenausrichtung im Vergleich zu anderen Fins des FIN-FET nicht gezeigt, könnten aber auch in der MUG-FET- oder FIN-FET-Struktur enthalten sein.
  • Gemäß einem weiteren Ausführungsbeispiel (5b) kann ein FIN-FET oder ein MUG-FET 110 Teil einer integrierten Schaltung sein. Der FIN-FET 110 kann eine Mehrzahl von Fins 5a–5h umfassen, wobei eine Gruppe von Fins 5a–5e eine erste Finausrichtung aufweist und eine zweite Gruppe von Fins 5f–5h eine zweite Finausrichtung aufweist. Die Fins 5f–5h können im Vergleich zu der Mehrzahl von Fins 5a–5e eine unterschiedliche Kristalloberflächenausrichtung aufweisen. Der FIN-FET 110 kann Fins mit unterschiedlicher Finbreite aufweisen, beispielsweise kann der Fin 5a eine Finbreite WF1 aufweisen und der Fin 5b eine Finbreite WF2. Die Fins können durch ein isolierendes Material 18 getrennt sein, das zwischen den Fins angeordnet ist. Ferner können die Fins 5a–5e eine gemeinsame Sourceregion 12 umfassen, die mit einer jeweiligen Sourceelektrode gekoppelt ist, und eine gemeinsame Drainregion 10, die mit einer jeweiligen Drainelektrode gekoppelt ist. Das Gleiche kann der Fall sein für die Fins 5f–5h. Fins 5a–5h können ein gemeinsames Gate 15 umfassen. Die Gateelektrode 15 kann von den jeweiligen Fins beabstandet sein durch eine dielektrische Schicht (in 5b nicht gezeigt) zwischen den Fins und der Gateelektrode 15.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung können die Drainregion 10 der Fins 5a–5e und die Drainregion der Fins 5f–5h miteinander gekoppelt sein, sowie jeweilige Sourceregionen der Fins 5a–5h. Abhängig von einer Dotierung der Source-, Drain- und Kanalregionen kann eine solche Struktur ein FIN-FET-Transistor 110 sein, beispielsweise ein p-Kanal-MOSFET (PMOS-FIN-FET) oder ein n-Kanal-MOS-FET (NMOS-FIN-FET).
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung können Fins 5a–5e eine gemeinsame Sourceregion 12, eine gemeinsame Drainregion 10 und das Gate 15 gemeinschaftlich verwenden. Die Fins können dotiert sein, um einen n-Kanal-FIN-FET zu bilden. Fins 5f–5h können zusammen mit der jeweiligen Sourceregion 12, der Drainregion 10 und der Gateelektrode 15 einen p-Kanal-FIN-FET bilden.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung können die Drainregion 10 der Fins 5a–5e und die Drainregion 10 der Fins 5f–5h miteinander gekoppelt sein, sowie die Gateelektrode, so dass eine Inverterstruktur einer integrierten Schaltung (IC) gebildet wird durch den NMOS-FIN-FET-Transistor, der Fins 5a–5e umfasst, und durch den PMOS-FIN-FET-Transistor, der Fins 5f–5h umfasst. Aufgrund der unterschiedlichen Kristalloberflächenausrichtung des NMOS- und des PMOS-Transistors kann die Mobilität der jeweiligen n- oder p-Typ-Ladungsträger in einer Kanalregion unterschiedlich sein.
  • Ein FIN-FET-Transistor 110 mit unterschiedlichen Finbreiten und unterschiedlicher Finausrichtung kann in Reihe und/oder parallel geschaltet sein, um Halbleiterbauelemente mit einer verbesserten Linearität des Stromspannungsverhaltens mit einer verbesserten analogen Stromverstärkung gm/gds, einem verbesserten Signal/Rausch-Verhältnis und mit reduziertem Funkelrauschen zu bilden.
  • Gemäß einem weiteren Ausführungsbeispiel für eine integrierte Schaltung in 5c(A) ist ein spannungsgesteuerter Oszillator (VCO) gezeigt. In einem spannungsgesteuerten Oszillator wird ein Ausgangssignal mit einer Frequenz erzeugt, die abhängig von einer Eingangsspannung variiert. Ein VCO wird in vielen Anwendungen verwendet, beispielsweise in Phasenregelschleifen (PLL; PLL = phase locked loop), verzögerten Regelschleifen (DLL; DLL = delay locked loop), für Taktverteilung, Datenmodulation und Datenwiedergewinnung. Der VCO wird realisiert (siehe 5c(B)) unter Verwendung von zwei PMOS-FIN-FETs und zwei NMOS-FIN-FETs. Die VCO-Schaltung 111a umfasst ein erstes Versorgungspotential 36, beispielsweise VDD, und ein zweites Versorgungspotential 37, beispielsweise VSS oder Masse. Der VCO umfasst ferner zwei PMOS-Transistoren P1 und P2, die parallel zu ihren Sourceregionen mit dem ersten Versorgungspotential 36 gekoppelt sind. Das Gate von P1 ist mit der Drainregion von P2 gekoppelt, und das Gate von P2 ist mit der Drainregion von P1 gekoppelt. Die PMOS-Transistoren P1 und P2 können kreuzgekoppelt sein. Das Gleiche gilt für die kreuzgekoppelten NMOS-Transistoren N1 und N2, die parallel zu ihren Sourceregionen mit dem zweiten Versorgungspotential 37 gekoppelt sind. Der VCO umfasst einen Resonator 35, wobei der Resonator beispielsweise ein induktives Element 40 umfasst, beispielsweise eine Spule, Widerstandselemente 43a und 43b, und eine spannungsabhängige Kapazität 41. Der Resonator ist eine LC-oszillierende Schaltung. Die spannungsabhängige Kapazität ist beispielsweise ein Varaktor. Die Kapazität desselben kann variabel eingestellt werden in einem bestimmten Bereich durch eine Spannung, die an den VCO angelegt wird. Das Ändern der Spannung zwischen dem ersten Versorgungspotential 36 und dem zweiten Versorgungspotential 37 kann eine Änderung der Resonanzfrequenz des Resonators 35 verursachen, aufgrund einer Änderung bei der Kapazität. Somit kann eine variable spannungsabhängige Frequenz erzeugt werden. Die jeweiligen Ausgangsspannungssignale von dem Oszillator können an den Ausgängen 38a und 38b erhalten werden. Die kreuzgekoppelten Transistoren P1 und P2 und N1 und N2 stellen die notwendige Ringverstärkung durch ihre Rückkopplung sicher durch Bilden einer negativen Leitwertstufe, die die Verluste in dem LC-Tank ausgleicht.
  • In 5c(B) ist die Realisierung eines solchen VCO durch zwei Paare von kreuzgekoppelten FIN-FETs gezeigt. Die Transistoren P1, P2, N1 und N2 in 5c(A) entsprechen den jeweiligen PMOS-FIN-FETs P1, P2 und den NMOS-FIN-FETs N1 und N2 in 5c(B). Die FIN-FETs P1, P2, N1 und N2 können auf einem Halbleitersubstrat (nicht gezeigt) angeordnet sein. Dieselben können Teil einer integrierten Schaltung sein. Die PMOS-FIN-FETs P1 und P2 umfassen einen Fin 5a mit einer Finbreite WF1, die sich von der Finbreite WF2 der Fins 5b des NMOS-FIN-FET N1 und N2 unterscheidet. Darüber hinaus weisen die Fins 5b im Vergleich zu den Fins 5a des PMOS-FIN-FET eine unterschiedliche Kristalloberflächenausrichtung auf. Die Kopplung der Gateelektroden 15 und der Source-Drain-Regionen der FIN-FETs wird wie oben beschrieben durchgeführt, d. h. die PMOS-FIN-FETs P1 und P2 sind parallel gekoppelt mit dem ersten Versorgungspotential 36, und die NMOS-FIN-FETs N1 und N2 sind parallel gekoppelt mit dem zweiten Versorgungspotential 37. Die Fins 5a des PMOS-FIN-FET können in Reihe gekoppelt sein mit den Fins 5b des NMOS-FIN-FET und der Resonator 35 kann zwischen der seriellen Verbindung von P1 und N1 und P2 und N2 gekoppelt sein.
  • Die Verwendung von FIN-FETs, wie sie hierin beschrieben ist, kann beispielsweise zu einer reduzierten Leistungsaufnahme, zu höherer Ausgangsleistung oder reduziertem Phasenrauschen des VCO führen, aufgrund der verbesserten Leistungsfähigkeit bezüglich der Linearität, der Steilheit gm und dem Signal/Rausch-Verhältnis der FIN-FETs. Diese Verbesserung kann erreicht werden durch genaues Anpassen der Finbreite, der Gateabmessung, dem Abstand zwischen Fins und der Finausrichtung.
  • Gemäß einem weiteren Ausführungsbeispiel einer integrierten Schaltung ist in 5(d)A eine weitere VCO-Schaltung 111b gezeigt. Der VCO umfasst einen PMOS-Transistor P1 mit einer Gateelektrode G3, einen Resonator 35 und ein Paar von kreuzgekoppelten NMOS-Transistoren N1 und N2. Der Resonator kann zwei spannungsabhängige kapazitive Elemente 41a und 41b und zwei induktive Elemente 40a und 40b umfassen, die parallel gekoppelt sind mit P1 und mit dem Ausgang 48 für die frequenzabstimmbare Spannung. Die Frequenz der abstimmbaren Spannung 47 kann geändert werden durch Ändern der Kapazität von 41a und 41b und somit der Resonanzfrequenz des Resonators 35. Die Stromquelle P1 kann verwendet werden, um Vorspannungsstrom für die kreuzgekoppelten NMOS-Transistoren N1 und N2 bereitzustellen.
  • In 5d(B) ist die Realisierung des VCO, der in 5d(A) dargestellt ist, durch FIN-FETs gezeigt. Der PMOS-FIN-FET P1 kann einen Fin 5a mit einer Finbreite WF1 und einer ersten Kristalloberflächenausrichtung umfassen. Der NMOS-FIN-FET N1 und N2 kann einen Fin 5b umfassen, mit einer Finbreite WF2, die sich von WF1 unterscheidet, und mit einer Oberflächenausrichtung des Fin 5b, die sich auch von der Kristalloberflächenausrichtung des Fins 5a von P1 unterscheidet. Bei diesem Ausführungsbeispiel sind die NMOS-FIN-FETs N1 und N2 parallel gekoppelt mit dem zweiten Versorgungspotential 37.
  • 5e zeigt ein weiteres Ausführungsbeispiel eines VCO durch Finbauelemente. In 5e(A) ist das Schaltbild eines solchen VCO dargestellt. Der VCO umfasst einen PMOS-Transistor P3 mit einer Gateelektrode G3, einen Resonator 35, ein Paar von kreuzgekoppelten NMOS-Transistoren N1 und N2 und ein Paar von kreuzgekoppelten PMOS-Transistoren P1 und P2. Bei diesem Ausführungsbeispiel kann der Resonator 35 vier spannungsabhängige kapazitive Elemente 41a, 41b, 41c und 41d umfassen, und zwei induktive Elemente 40a und 40b. Eine Frequenzabstimmspannung VTN des VCO wird zwischen den spannungsabhängigen kapazitiven Elementen 41a und 41b bereitgestellt, und eine andere Frequenzabstimmspannung VTP des VCO wird zwischen den spannungsabhängigen kapazitiven Elementen 41c und 41d bereitgestellt. Die spannungsabhängigen kapazitiven Elemente 41a und 41b, die induktiven Elemente 40a und 40b und die spannungsabhängigen kapazitiven Elemente 41c und 41d sind mit den kreuzgekoppelten NMOS- und PMOS-Transistorpaaren verbunden. Das NMOS-Transistorpaar N1 und N2 ist mit dem zweiten Versorgungspotential 37 (Masse) verbunden, wie es im Zusammenhang mit 5c beschrieben ist. Das kreuzgekoppelte PMOS-Transistorpaar T1 und T2 ist über den PMOS-Transistor P3 mit dem ersten Versorgungspotential VDD verbunden. Der PMOS-Transistor P3 kann verwendet werden, um Vorspannungsstrom für den VCO bereitzustellen.
  • In 5e(B) ist die Realisierung eines solchen VCO durch Finbauelemente (FIN-FET und Varaktoren) gezeigt. Entsprechende Bauelemente oder Elemente sind erneut mit gleichen Bezugszeichen beschrieben. Der Transistor P3 kann realisiert werden durch einen PMOS-FIN-FET, der eine Finbreite WF5 und eine Finausrichtung aufweist, die sich von der Finausrichtung der kreuzgekoppelten PMOS-FIN-FETs P1 und P2 unterscheidet. PMOS-FIN-FETs P1 und P2 umfassen eine Finbreite WF1, die größer sein kann als eine Finbreite WF2 der kreuzgekoppelten NMOS-FIN-FETs N1 und N2. NMOS-FIN-FETs N1 und N2 weisen im Vergleich zu den PMOS-FIN-FETs P1 und P2 eine unterschiedliche Finausrichtung auf. Die spannungsabhängigen kapazitiven Elemente 41a und 41b können als Varaktoren realisiert werden. Ein solcher Varaktor kann eine FIN-FET-Struktur sein, wobei Sourceregionen 12 und Drainregionen verbunden sind, wie es in 5e(B) gezeigt ist. Die spannungsabhängigen kapazitiven Elemente 41a und 41b sind als NMOS-Varaktoren NV1 und NV2 realisiert, mit einer Finbreite von WF4. Die spannungsabhängigen kapazitiven Elemente 41c und 41d können als PMOS-Varaktoren PV1 und PV2 mit einer Finbreite WF3 realisiert werden. Die Ausrichtung der jeweiligen Fins der PMOS-Varaktoren PV1 und PV2 und der NMOS-Varaktoren NV1 und NV2 kann unterschiedlich sein. Bei einigen Ausführungsbeispielen können WF5 und WF2 einer minimalen Finbreite entsprechen, die hergestellt werden kann. Die Finbreite WF1 kann größer sein als die Finbreiten WF2 und die Finbreiten WF3 und WF4 können größer sein als WF1.
  • In 5f(A) und (B) ist ein Schaltbild eines Mischers 111c gezeigt. Bei diesem Ausführungsbeispiel umfasst der Mischer 111c zwei NMOS-FIN-FETs mit einer bestimmten Oberflächenausrichtung und Finbreite. Die zwei NMOS-FIN-FETs sind in Reihe gekoppelt mit einem dritten NMOS-FIN-FET mit einer unterschiedlichen Oberflächenausrichtung und einer unterschiedlichen Finbreite. Ein Mischer, der z. B. ein einfach-symmetrischer Mischer oder ein doppelt-symmetrischer Mischer sein kann, der auch als Gilbert-Zelle bezeichnet wird, kann konfiguriert sein, um ein Signal zu mischen, das mit einem Lokaloszillatorsignal zu mischen ist und als Folge kann eine Frequenzumwandlung für das Signal durchgeführt werden, das zu mischen ist.
  • Die Mischschaltung 111c, die in 5f(A) gezeigt ist, umfasst einen NMOS-Transistor N1, mit einem Gate G1, das mit dem Spannungssignal 51c gekoppelt ist, das zu mischen ist, und mit einer Source-Drain-Region, die zwischen das zweite Versorgungspotential 37 und die verbleibenden Schaltungsteile gekoppelt ist, die nachfolgend beschrieben sind. Der Eingangstransistor N1 kann konfiguriert sein, um ein Spannungssignal, das an das Gate G1 angelegt ist, in ein Stromsignal umzuwandeln, das dem Mischer bereitgestellt wird. Das zweite Versorgungspotential 37 kann beispielsweise das Massepotential sein. Darüber hinaus kann die Mischschaltung zwei NMOS-Transistoren N2 und N3 auf einem Zweig der Parallelschaltung umfassen, die in Reihe gekoppelt sind zwischen ein erstes Versorgungspotential 36 und N1. Der andere Zweig der Parallelschaltung kann auch zwei NMOS-Transistoren N4 und N5 umfassen, die in Reihe gekoppelt sind zwischen ein erstes Versorgungspotential 36 und N1. Das erste Versorgungspotential 36 kann die Betriebsspannung VDD sein zum Betreiben der Mischschaltung. Die Drähte, die leitfähigen Verbindungen und andere elektrische Elemente oder Halbleiterbauelemente, die mit dem FIN-FET koppeln oder verbinden, können eine Schaltungsanordnung bilden, und können hierin als Schaltungsanordnung bezeichnet werden.
  • Außerdem kann jeder Zweig der Parallelschaltung eine Last 48a, b umfassen, die zwischen N3 und N5 und das erste Versorgungspotential 36 gekoppelt ist. Die Last 48a, b können Widerstände oder Induktoren oder Kombinationen von Widerständen, Induktoren und Kondensatoren sein, die als Mischerlasten effektiv sind.
  • Das Gate G2 des NMOS-Transistors N2 kann mit einem ersten Lokaloszillatoreingang (in 5e nicht gezeigt) gekoppelt sein. Der erste Lokaloszillatoreingang kann ein erstes Lokaloszillatorsignal 51a aufweisen, das an demselben angelegt ist. Somit kann N2 gesteuert werden durch das Lokaloszillatorsignal, das heißt N2 kann ein- oder ausgeschaltet werden. Die Drainverbindung von N2 kann mit einem ersten Ausgang 49a gekoppelt sein für das umgewandelte Signal.
  • Mit dem Gate G4 von N4 ist ein Signal 51b von dem Lokaloszillator verbunden, der zu dem Signal 51a invertiert oder 180° phasenverschoben ist. Die Drainverbindung von N5 kann mit einem zweiten Ausgang 49b für das umgewandelte Signal gekoppelt sein.
  • In 5f(B) ist die Realisierung der Transistoren N1, N2 und N3 des Mischers 111c durch entsprechende FIN-FETs schematisch gezeigt. Transistoren N1, N2 und N3 sind NMOS-FIN-FETs, die in Reihe gekoppelt sind. Der Transistor N1 umfasst einen Fin 5a mit einer Finbreite WF1. Der Transistor N2 umfasst einen Fin 5b mit einer Finbreite WF2, die sich von WF1 unterscheidet, und mit einer Kristalloberflächenausrichtung des Fins 5b, die sich ebenfalls von der Kristalloberflächenausrichtung des Fins 5a unterscheidet.
  • Der Transistor N3 hat einen Fin 5c, mit einer Finbreite WF3, die sich von WF1 und WF2 unterscheidet. Die Oberflächenausrichtung des Fins 5c unterscheidet sich von der Oberflächenausrichtung des Fins 5b. Die Fins 5b und 5c, die die Kanalregionen der NMOS-Transistoren N3 und N2 umfassen, können miteinander gekoppelt sein über eine leitfähige Verbindung 52a. Die Fins 5a und 5b der Transistoren N2 und N1 können über das leitfähige Element 52b gekoppelt sein. Die Verwendung von FIN-FETs in solch einer Mischschaltung kann das Signal/Rausch-Verhältnis des Mischers verbessern. Der Mischer 111c und seine Realisierung mit verbundenen FIN-FETs kann als integrierte Schaltung oder als Teil einer integrierten Schaltung angesehen werden.
  • Es sollte angemerkt werden, dass bei alternativen Ausführungsbeispielen der Leitfähigkeitstyp der verwendeten Halbleiterelemente geändert werden kann, und die Fins der FIN-FETs können beispielsweise unterschiedliche Gateabmessungen oder einen unterschiedlichen Abstand oder Zwischenraum zwischen benachbarten Fins umfassen.
  • Die integrierte Schaltung (IC), das Halbleiterelement, der FIN-FET oder MUG-FET können in Komplementär-Metalloxid-Halbleitertechnologie (CMOS) oder einer anderen Halbleitertechnologie hergestellt sein, die zum Herstellen eines Halbleiterbauelements, eines Halbleiterelements oder einer integrierten Schaltung verwendet wird. Eine solche Halbleitertechnologie kann die Silizium-auf-Isolator-(SOI-)Technik umfassen mit vergrabenen Oxidschichten (BOX; BOX = buried Oxide layers), oder die Technologie, um einen Bulk-FIN-FET in einem Bulk-Siliziumsubstrat zu bilden. Ein solcher Bulk-FIN-FET kann beispielsweise zusätzlich zu den Source-, Drain- und Gatekontakten eine Körper-Zone mit einem Bulkkontakt zwischen dem Bulk-Silizium-Substrat und der Unterseite des Fins auf demselben umfassen. FIN-FETs, die in SOI-Technologie hergestellt sind, umfassen keinen solchen Bulk-Kontakt.
  • Gemäß Ausführungsbeispielen kann die Beabstandung zwischen unterschiedlichen Fins der Mehrzahl von Fins unterschiedlich oder gleich sein. Bei einigen Ausführungsbeispielen ist eine Reduzierung beim Funkelrauschen erreicht, wenn ein Fin eine größere Dicke oder Finbreite aufweist. Dies kann ein Ergebnis davon sein, dass das Vorliegen von unterschiedlichem Funkelrauschen unterschiedlichen Oberflächenmerkmalen entspricht. Ein unterschiedliches Funkelrauschen kann das Ergebnis der Grenzfläche zwischen dem Fin und dem dielektrischen Material sein, das das Gate bildet. Die Auswirkung dieser Grenzfläche auf das Funkelrauschen hängt von Oberflächenmerkmalen des Fins ab, wie z. B. Oberflächenausrichtung und Oberflächenrauheit. Die Kristalloberflächenausrichtung kann definiert sein durch die Miller-Indizes, z. B. <100>. Bei einigen Ausführungsbeispielen können Kristalloberflächen die Oberflächenrichtung <100>, <010>, <001>, <110> oder <101> aufweisen.
  • Gemäß einigen anderen Ausführungsbeispielen kann die Dicke eines Fins oder die Finbreite von zumindest einem ersten Fin der Mehrzahl von Fins gemäß gewünschten Bauelementcharakteristika gewählt werden. Eine Finbreite kann kleiner als 40 nm, kleiner als 30 nm, kleiner als 20 nm, kleiner als 16 nm, kleiner als 12 nm oder kleiner als 10 nm sein. Bei einigen Ausführungsbeispielen können die folgenden Beziehungen zwischen der Gatelänge GL, der Finbreite WF und der Finhöhe H an ein Finbauelement angelegt werden, z. B. einen FIN-FET oder einen Varaktor: GL/2 ≤ WF ≤ 15·GL oder H/2 ≤ WF ≤ 15·GL. Teile des Fins können eine Körper-Zone eines Transistors bilden und andere Regionen des Fins können eine Kanalregion, eine Sourceregion und eine Drainregion bilden. Die Körper-Zone eines Bulk-FIN-FET kann elektrisch verbunden sein mit einem Fin des Bulk-FIN-FET. Bei einem SOI-FIN-FET ist die Körper-Zone nicht elektrisch verbunden mit einem Fin des SOI-FIN-FET.
  • Bei einem Ausführungsbeispiel kann eine integrierte Schaltung einen ersten FIN-FET und einen zweiten FIN-FET umfassen, wie es hierin beschrieben ist. Gemäß diesem Ausführungsbeispiel ist der erste FIN-FET ein SIO-FIN-FET oder ein Bulk-FIN-FET und der zweite FIN-FET ist ein SOI-FIN-FET oder ein Bulk-FIN-FET. Bei einem weiteren Ausführungsbeispiel umfasst zumindest ein Fin der Mehrzahl von Fins des ersten FIN-FET einen Körper-Kontakt, der einen Teil des Fins unter der Kanalregion mit dem Substrat verbindet.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung kann das Halbleiterelement oder der Mehrgate-Feldeffekttransistor zumindest einen ersten Fin mit einer <100> oberen Oberfläche und einen zweiten Fin umfassen, der, durch Drehen des zweiten Fins um einen 45°-Winkel zu der <010> Oberfläche, eine <011> Oberfläche für die Seitenwand umfassen kann. Eine solche andere Oberflächenausrichtung kann gewählt werden, um die Mobilität jeweiliger Ladungsträger zu verbessern oder Funkelrauschen zu reduzieren, das von der Oberflächenausrichtung und einer Oberflächenrauheit des Fins abhängt. Eine glatte Finoberfläche hat ein geringeres Funkelrauschen als eine raue Oberfläche. Das heißt, die Bauelementleistungsfähigkeit eines Halbleiterbauelements, beispielsweise eines FIN-FET, kann genau angepasst werden durch Wählen unterschiedlicher Beiträge von oberen und Seitenwandoberflächen. Für einen Transistor kann beispielsweise das Signal erhöht werden durch Reduzieren des Source-Drain-Widerstands. Folglich ist das Signal/Rausch-Verhältnis erhöht aufgrund des Anstiegs beim Signal und der Reduzierung bei dem Funkelrauschen.
  • Gemäß einem weiteren Ausführungsbeispiel kann zumindest ein Fin der Mehrzahl von Fins eine Form umfassen, die sich von einer quadratischen Form unterscheidet.
  • Ein Fin der Mehrzahl von Fins kann beispielsweise eine modulierte Dickeform umfassen, und/oder eine Modulation in der Finhöhe oder der Finlänge.
  • Gemäß einigen Ausführungsbeispielen kann durch genaues Anpassen der Finbreite eines Fins ein reduziertes Funkelrauschen zusammen mit beispielsweise einem geringeren Drain- oder Sourcewiderstand kombiniert werden, was wünschenswert sein kann für Bauelemente, die in Hochfrequenz-(HF-)Schaltungen verwendet werden.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung kann die Dicke eines Fins (= Finbreite) größer als 40 nm sein, was zu einem erhöhten Gatewiderstand führen kann, aber toleriert werden kann aufgrund des Niederfrequenzbetriebs des Bauelements.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung kann die Dicke eines Fins (= Finbreite) größer als 40 nm aber kleiner als 1 um sein, in Fällen, wo ein geringer Gatewiderstand erforderlich ist.
  • 6 zeigt ein Flussdiagramm für das Verfahren zum Herstellen eines Halbleiterelements. Das Verfahren umfasst das Bilden 90 von zumindest einem ersten Fin einer Mehrzahl von Fins auf einem Substrat, z. B. auf einem Halbleitersubstrat, mit einer Finbreite, die sich von einer Finbreite eines anderen Fins der Mehrzahl von Fins unterscheidet. Das Verfahren umfasst ferner das Bilden 95 von zumindest einem zweiten Fin der Mehrzahl von Fins auf dem Substrat mit einer Kristalloberflächenausrichtung, die sich von einem anderen Fin der Mehrzahl von Fins unterscheidet. Das Bilden 95 von zumindest einem zweiten Fin mit einer Kristalloberflächenausrichtung, die sich von einem anderen Fin der Mehrzahl von Fins unterscheidet, kann zuerst durchgeführt werden und danach kann das Bilden 90 von zumindest dem ersten Fin auf einem Substrat mit einer Finbreite, die sich von einer Finbreite eines anderen Fins der Mehrzahl von Fins unterscheidet, angewendet werden. Das Bilden 90 von zumindest dem ersten Fin kann durchgeführt werden, so dass ein erster Fin entlang der Länge des Fins eine unterschiedliche Finbreite aufweist. Das bedeutet, der Fin kann unterschiedliche Segmente mit einer unterschiedlichen Finbreite umfassen. Der erste Fin kann gebildet werden, so dass die Finbreite kontinuierlich variiert entlang der Länge des Fins oder zumindest entlang Segmenten des Fins. Gemäß einigen anderen Ausführungsbeispielen kann das Herstellen eines Halbleiterelements ferner ein Dotieren des Fins oder zumindest von Teilen des Fins umfassen, so dass ein Fin Regionen mit unterschiedlicher Leitfähigkeit umfassen kann. Dies bedeutet, dass eine Finregion eine n- und/oder p-Typ-Leitfähigkeit umfassen kann und andere Regionen des Fins können die entgegengesetzte Leitfähigkeit umfassen. Somit können die jeweiligen Finregionen mit den jeweiligen n- oder p-Typ-Dotiermitteln dotiert sein.
  • Bei einigen Ausführungsbeispielen ist gezeigt, dass es möglich ist, eine reduzierte analoge und HF-Leistungsfähigkeit, z. B. Linearitätsspannungsverstärkung gm/gds, Signal/Rausch-Verhältnis zu kompensieren durch genaues Anpassen der Finbreite einer Mehrzahl von Fins und durch Anordnen von zumindest einem zweiten Fin der Mehrzahl von Fins auf dem Substrat gedreht oder mit einer unterschiedlichen Kristalloberflächenausrichtung im Vergleich zu einem anderen Fin der Mehrzahl von Fins. Ein Halbleiterelement oder ein Halbleiterbauelement, das das Halbleiterelement umfasst, z. B. ein FIN-FET, ein MUG-FET, eine integrierte Schaltung oder ein p/n-MOSFET kann zumindest zwei Fins umfassen, wobei ein erster Fin im Vergleich zu einem zweiten Fin eine unterschiedliche Finbreite aufweist. Bauelemente mit unterschiedlicher Finbreite ermöglichen eine verbesserte Linearität, verbesserte Steilheit und reduziertes Funkelrauschen. Ein zweiter Fin der zumindest zwei Fins kann im Vergleich zu dem ersten Fin eine unterschiedliche Kristalloberflächenausrichtung aufweisen. Eine Änderung der Finausrichtung kann eine geänderte Oberflächenausrichtung ermöglichen und daher eine geänderte Ladungsträgermobilität und geändertes Funkelrauschen, was zusammen zu einer verbesserten Linearität und einem verbesserten Signal/Rausch-Verhältnis des jeweiligen Leiterelements oder Bauelements führt. Bei einem Ausführungsbeispiel kann eine integrierte Schaltung ein Halbleiterelement mit unterschiedlichen Finbreiten und unterschiedlicher Finausrichtung umfassen, und somit eine verbesserte Linearität, eine verbesserte Verstärkung und ein verbessertes Signal/Rausch-Verhältnis. Zumindest eine der oberen und Seitenwände eines Fins, z. B. des zweiten Fins kann eine unterschiedliche Oberflächenausrichtung für zumindest eine Finausrichtung aufweisen. Fins mit unterschiedlicher Finbreite und unterschiedlicher Finausrichtung (gedreht/nicht gedreht) können in Reihe oder parallel geschaltet sein, um Bauelemente für verbesserte Linearität, analoge Spannungsverstärkung gm/gds und verbessertes Signal/Rausch-Verhältnis zu bilden.
  • Gemäß einem Ausführungsbeispiel können zwei Fins zwei Segmente mit unterschiedlichen Finbreiten umfassen. Der erste Fin kann eine <100> Oberflächenkristallausrichtung aufweisen für obere und Seitenwandebenen und der zweite Fin kann eine <100> für obere und eine <110> Ausrichtung für Seitenwandebenen eines Fins aufweisen. Bei einem anderen Ausführungsbeispiel können zwei Fins unterschiedliche Kristalloberflächenausrichtung aufweisen durch Anordnen eines Fins auf eine um 45° gedrehte Weise. Der nicht gedrehte Fin kann eine <100> Kristalloberflächenausrichtung in der oberen und Seitenwandebene des Fins aufweisen, und der gedrehte kann eine <100> Ausrichtung in der oberen Oberfläche und <110> in den Seitenwandebenen des Fins aufweisen. Zusätzlich kann zumindest einer der Fins eine andere Finbreite entlang seiner Länge aufweisen oder im Vergleich zu der Finbreite eines anderen Fins der Mehrzahl von Fins. Bei anderen Ausführungsbeispielen kann ein Fin zwei Finsegmente mit unterschiedlichen Finbreiten umfassen.
  • Bei einigen Ausführungsbeispielen kann die Verwendung von Fins mit unterschiedlichen Finbreiten zu einer Finbreiten-abhängigen Schwellenspannung für ein Halbleiterbauelement (ihren, beispielsweise für ein FIN-FET. Dies kann eine Verbesserung der elektrischen Charakateristika des FIN-FET verursachen. Die Kombination von unterschiedlichen Finbreiten und unterschiedlicher Oberflächenausrichtung kann beispielsweise auf zwei Weisen durchgeführt werden – auf serielle und/oder parallele Weise – um unterschiedliche Transistorparameter zu optimieren.
  • Gemäß einigen Ausführungsbeispielen ist es möglich, unterschiedliche Finbreiten in einer Parallelkonfiguration zu verwenden, um einen Transistor mit modulierten Schwellenspannungen zu erzeugen. Dies kann zu einer reduzierten harmonischen Verzerrung führen, da Nichtlinearitäten der Transistortransferkurven geglättet werden durch eine stückweise Linearisierungstechnik. Gemäß Ausführungsbeispielen der Erfindung kann das Halbleiterelement ferner zumindest einen zweiten Fin mit einer Finausrichtung umfassen, die sich von der Finausrichtung der Mehrzahl von Fins unterscheidet. Als Folge einer solchen gedrehten Finstruktur kann ein Ladungsträgerfluss in dem Fin eine geänderte Mobilität aufweisen im Vergleich zu einem Ladungsträgerfluss in den nicht gedrehten Fins. Dies kann auch zu einem reduziertem Funkelrauschen führen und zusammen zu einer verbesserten Linearität und einem verbesserten Signal/Rausch-Verhältnis führen.
  • Gemäß einigen Ausführungsbeispielen ist es auch möglich, Fins mit unterschiedlichen Finbreiten entlang der Länge des Fins zu verwenden, um eine elektrische Charakteristik zu verbessern, wie z. B. Serienwiderstand, Ausgangsleitwert (gds), Drainkapazität oder Funkelrauschen. Es ist auch möglich, die Finbreite entlang der Finlänge stufenartig zu verändern (siehe 2a). Die zwei unterschiedlichen Finbreiten WF1 und WF2 können verwendet werden, um zwei Kanalregionen mit unterschiedlichen Schwellenspannungen, Drain- und Sourcewiderständen und Funkelrauschen zu erzeugen, weil Funkelrauschen des Drainstroms von Rauschbeiträgen entlang der Kanallänge abhängt und möglicherweise zusätzlich auch von der Mobilität und dem Funkelrauschen, falls Fins mit unterschiedlicher Kristallausrichtung in der oberen und Seitenwandoberfläche verwendet werden. Diese Merkmale können verwendet werden, um verbesserte Ausgangsleitwert, Steilheit und ein verbessertes Signal/Rausch-Verhältnis zu liefern.
  • Gemäß einem weiteren Ausführungsbeispiel kann ein mögliches Zuverlässigkeitsproblem, das sich durch die Finränder ergibt, gelöst werden durch zusätzliches Segmentieren des (Poly-)Gates des Fins. Bei einigen Ausführungsbeispielen sind unterschiedliche Beispiele von Fins mit einer unterschiedlichen Finbreite gezeigt. Unterschiedliche Beispiele für mehrere Finbreiten entlang der Kanallänge eines MUG-FET-Transistors sind ebenfalls gezeigt. Gemäß einem Ausführungsbeispiel kann ein Fin zwei Finbreiten umfassen, um zwei Kanalregionen mit unterschiedlicher Schwellenspannung zum Eigenkaskadieren des Transistors zu erzeugen. Dies kann zu einem verbesserten Leitwert gds und daher einer verbesserten Spannungsverstärkung gm/gds führen. Die Segmentierung einer Gatestruktur, die zumindest teilweise mit dem Fin überlappt, kann Finränder in der aktiven Region der Transistorstruktur vermeiden. Gemäß einem weiteren Ausführungsbeispiel kann ein reduzierter Reihenwiderstand erreicht werden durch Verwenden eines Fins mit unterschiedlicher Finsegmentierung, wobei ein Finsegment mit einer breiteren Finbreite in den äußeren Regionen des Fins angeordnet ist oder nur an der Sourceseite, weil die Steilheit hauptsächlich durch den Sourcewiderstand beeinflusst wird. Gemäß einem weiteren Ausführungsbeispiel kann ein FIN-FET einen Fin mit zwei asymmetrischen Kanalregionen umfassen, wobei der Fin in den äußeren Regionen eine breitere Finbreite aufweisen kann als in einer Region oder einem inneren Segment des Fins.

Claims (27)

  1. Halbleiterelement (100), das folgende Merkmale umfasst: eine Mehrzahl von Fins (5), wobei zumindest ein erster Fin (5a) der Mehrzahl von Fins (5) im Vergleich zu einer Finbreite (WF2) eines anderen Fins der Mehrzahl von Fins (5) eine unterschiedliche Finbreite (WF1) aufweist, und wobei zumindest ein zweiter Fin der Mehrzahl von Fins (5) im Vergleich zu einem anderen Fin der Mehrzahl von Fins (5) eine unterschiedliche Kristalloberflächenausrichtung aufweist.
  2. Halbleiterelement (100) gemäß Anspruch 1, bei dem die Mehrzahl von Fins (5) auf zumindest einem Substrat (1) oder auf zumindest zwei Substraten angeordnet ist.
  3. Halbleiterelement (100) gemäß Anspruch 1 oder 2, bei dem der zweite Fin (5b) im Vergleich zu einer Finbreite eines anderen Fins der Mehrzahl von Fins (5) eine unterschiedliche Finbreite und im Vergleich zu einem anderen Fin der Mehrzahl von Fins (5) eine unterschiedliche Kristalloberflächenausrichtung aufweist.
  4. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 3, bei dem der erste Fin zumindest ein erstes Segment (7a) umfasst, und bei dem die Finbreite entlang dem ersten Segment (7a) im Vergleich zu der Finbreite eines anderen Fins der Mehrzahl von Fins (5) unterschiedlich ist.
  5. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 3, bei dem der erste Fin zumindest ein erstes Segment (7a) umfasst; und bei dem sich die Finbreite entlang dem ersten Segment (7a) von einer Finbreite von zumindest einem zweiten Segment (7b) des ersten Fins unterscheidet.
  6. Halbleiterelement (100) gemäß Anspruch 5, bei dem die Finbreite entlang der Länge des ersten Segments (7a) kontinuierlich variiert.
  7. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 6, bei dem der erste Fin eine Finbreite aufweist, die sich entlang der Länge des Fins nach und nach ändert.
  8. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 7, bei dem zumindest entweder die obere Wand oder die Seitenwand des zweiten Fins im Vergleich zu einem anderen Fin der Mehrzahl von Fins (5) eine unterschiedliche Kristalloberflächenausrichtung aufweist.
  9. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 8, bei dem der zweite Fin eine <100> Oberwandkristalloberflächenausrichtung und eine <110> Seitenwandkristalloberflächenausrichtung aufweist, und bei dem ein weiterer Fin der Mehrzahl von Fins (5) eine <100> Oberwandkristalloberflächenausrichtung und eine <100> Seitenwandkristalloberflächenausrichtung aufweist.
  10. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 8, bei dem der zweite Fin eine <100> Oberwandkristalloberflächenausrichtung und eine <100> Seitenwandkristalloberflächenausrichtung aufweist, und bei dem ein weiterer Fin der Mehrzahl von Fins (5) eine <100> Oberwandkristalloberflächenausrichtung und eine <110> Seitenwandkristalloberflächenausrichtung aufweist.
  11. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 10, bei dem zumindest der erste oder der zweite Fin eine Sourceregion (12) und eine Drainregion (10) umfasst, die durch eine Kanalregion (88) getrennt sind.
  12. Halbleiterelement (100) gemäß einem der Ansprüche 1 bis 11, bei dem die Kanalregion (88) zumindest teilweise mit einem Gatedielektrikum (17) bedeckt ist und das Gatedielektrikum (17) zumindest teilweise mit einer Gateelektrode (15) bedeckt ist, so dass ein Fin-Feldeffekttransistor (FIN-FET) gebildet wird, und ein Stromfluss durch die Kanalregion (88) durch die Gateelektrode (15) steuerbar ist.
  13. Halbleiterelement (100) gemäß Anspruch 12, bei dem die Finbreite des ersten Fins konfiguriert ist, so dass sich eine Transistorschwellenspannung für den ersten Fin von der Transistorschwellenspannung für einen anderen Fin der Mehrzahl von Fins (5) unterscheidet.
  14. Fin-Feldeffekttransistor (FIN-FET), der folgende Merkmale umfasst: ein Halbleiterelement (100) gemäß Anspruch 1, bei dem die Mehrzahl von Fins (5) auf einem Substrat (1) angeordnet sind, wobei das Halbleiterbauelement ferner folgende Merkmale umfasst: Sourceregionen (12) mit einer Sourceelektrode und Drainregionen (10) mit einer Drainelektrode, die durch Kanalregionen (88) getrennt sind, die in dem ersten und dem zweiten Fin der Mehrzahl von Fins (5) gebildet sind, wobei die Sourceregionen (12) und die Drainregionen (10) im Vergleich zu der Kanalregion (88) einen unterschiedlichen Leitfähigkeitstyp umfassen; ein Gatedielektrikum (17), das zumindest einen Teil der Kanalregionen (88) bedeckt; und eine Gateelektrode (15), die zumindest einen Teil des Gatedielektrikums (17) bedeckt, das konfiguriert ist, um einen Stromfluss in den Kanalregionen (88) durch eine Spannung zu steuern, die an die Gateelektrode (15) angelegt ist.
  15. FIN-FET gemäß Anspruch 14, bei dem das Halbleiterelement (100) entweder ein Silizium-auf-Isolator-Fin-Feldeffekt-Transistor (SOI-FIN-FET) oder ein Bulk-FIN-FET ist.
  16. FIN-FET gemäß Anspruch 14 oder 15, bei dem der zumindest eine Fin der Mehrzahl von Fins (5) einen Körper-Kontakt umfasst, der einen Teil des Fins unter der Kanalregion (88) mit dem Substrat (1) verbindet.
  17. FIN-FET gemäß einem der Ansprüche 14 bis 16, bei dem die Sourceregion (12) und die Drainregion (10) verbunden sind, so dass ein Varaktor gebildet wird.
  18. FIN-FET gemäß einem der Ansprüche 14 bis 17, bei dem der zweite Fin im Vergleich zu einer Finbreite eines anderen Fins der Mehrzahl von Fins (5) eine unterschiedliche Finbreite und im Vergleich zu einem anderen Fin der Mehrzahl von Fins (5) eine unterschiedliche Kristalloberflächenausrichtung aufweist.
  19. FIN-FET gemäß einem der Ansprüche 14 bis 18, bei dem die Mehrzahl von Fins (5) einen N-Metalloxid-Halbleiter-FIN-FET (NMOS-FIN-FET) oder einen P-Metalloxid-Halbleiter-FIN-FET (PMOS-FIN-FET) bildet.
  20. FIN-FET gemäß einem der Ansprüche 14 bis 19, bei dem die Finbreite des ersten Fins konfiguriert ist, so dass sich eine Transistorschwellenspannung für den ersten Fin von einer Transistorschwellenspannung eines anderen Fins der Mehrzahl von Fins (5) unterscheidet.
  21. FIN-FET gemäß einem der Ansprüche 14 bis 20, bei dem die Mehrzahl von Fins (5) parallel oder in Reihe gekoppelt sind.
  22. FIN-FET gemäß einem der Ansprüche 14 bis 21, bei dem der erste Fin zumindest ein erstes Kanalregionsegment umfasst, mit einer Finbreite entlang dem ersten Kanalregionsegment, die sich von einer Finbreite von zumindest einem zweiten Kanalregionsegment des ersten Fins unterscheidet, so dass das erste Kanalregionsegment und das zweite Kanalregionsegment zwei Kanalregionen (88) bilden, die in Reihe gekoppelt sind.
  23. FIN-FET gemäß einem der Ansprüche 14 bis 22, bei dem zumindest entweder die obere Wand oder die Seitenwand des zweiten Fins im Vergleich zu einem anderen Fin der Mehrzahl von Fins (5) eine unterschiedliche Kristalloberflächenausrichtung aufweist.
  24. Integrierte Schaltung, die folgende Merkmale umfasst: einen ersten Fin-Feldeffekttransistor (FIN-FET) gemäß Anspruch 14 und einen zweiten FIN-FET gemäß Anspruch 14.
  25. Integrierte Schaltung gemäß Anspruch 24, bei der die Mehrzahl von Fins (5) zumindest auf einem Substrat (1) angeordnet sind, und bei der der erste FIN-FET und der zweite FIN-FET in Reihe oder parallel geschaltet sind.
  26. Integrierte Schaltung gemäß Anspruch 24 oder 25, bei der der erste FIN-FET ein SOI-FIN-FET oder ein Bulk-FIN-FET ist, und bei der der zweite FIN-FET ein SOI-FIN-FET oder ein Bulk-FIN-FET ist.
  27. Integrierte Schaltung gemäß einem der Ansprüche 24 bis 26, bei der zumindest ein Fin der Mehrzahl von Fins (5) des ersten FIN-FET einen Körper-Kontakt umfasst, der einen Teil des Fins unter der Kanalregion (88) mit dem Substrat (1) verbindet.
DE102009047639.3A 2009-01-28 2009-12-08 Halbleiterelement, Fin-Feldeffekttransistor und integrierte Schaltung Expired - Fee Related DE102009047639B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/361,418 2009-01-28
US12/361,418 US7906802B2 (en) 2009-01-28 2009-01-28 Semiconductor element and a method for producing the same

Publications (2)

Publication Number Publication Date
DE102009047639A1 DE102009047639A1 (de) 2010-08-05
DE102009047639B4 true DE102009047639B4 (de) 2014-08-14

Family

ID=42309063

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009047639.3A Expired - Fee Related DE102009047639B4 (de) 2009-01-28 2009-12-08 Halbleiterelement, Fin-Feldeffekttransistor und integrierte Schaltung

Country Status (2)

Country Link
US (1) US7906802B2 (de)
DE (1) DE102009047639B4 (de)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206112A (ja) * 2009-03-05 2010-09-16 Renesas Electronics Corp 半導体装置
US8621398B2 (en) * 2010-05-14 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic layout conversion for FinFET device
KR101716113B1 (ko) * 2010-11-03 2017-03-15 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR20120069309A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20120199888A1 (en) * 2011-02-09 2012-08-09 United Microelectronics Corporation Fin field-effect transistor structure
US8877593B2 (en) 2011-07-31 2014-11-04 International Business Machines Corporation Semiconductor device including an asymmetric feature, and method of making the same
CN103022124B (zh) * 2011-09-22 2015-08-19 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8629512B2 (en) 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
US8946033B2 (en) 2012-07-30 2015-02-03 International Business Machines Corporation Merged fin finFET with (100) sidewall surfaces and method of making same
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US9202874B2 (en) * 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US9142620B2 (en) 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
WO2014035794A1 (en) 2012-08-27 2014-03-06 Rf Micro Devices, Inc Lateral semiconductor device with vertical breakdown region
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
KR20140040543A (ko) 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
US9166053B2 (en) * 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US9159832B2 (en) 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
DE112014003027B4 (de) 2013-06-26 2020-06-04 Synopsys, Inc. Computerprogrammprodukt für einen FinFET mit Heteroübergang und verbesserter Kanalsteuerung
GB2529953B (en) * 2013-06-28 2020-04-01 Intel Corp Nanostructures and nanofeatures with Si (111) planes on Si (100) wafers for III-N epitaxy
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
EP3161871B1 (de) * 2014-06-27 2020-07-22 Intel Corporation Auf nichtlinearen rippen basierende vorrichtungen
EP3161872B1 (de) * 2014-06-27 2023-09-06 Tahoe Research, Ltd. Multi-gate-transistor mit variabel bemessener rippe
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US10817636B2 (en) 2014-10-31 2020-10-27 Synopsys, Inc. Methodology using Fin-FET transistors
US9325277B1 (en) * 2014-12-16 2016-04-26 Xilinx, Inc. Voltage controlled oscillator including MuGFETS
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US9496399B2 (en) * 2015-04-02 2016-11-15 International Business Machines Corporation FinFET devices with multiple channel lengths
US9761584B2 (en) 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
US11063559B2 (en) * 2015-06-05 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR101838279B1 (ko) * 2016-08-03 2018-03-14 한국과학기술원 다중비트 전계효과 트랜지스터 제어장치
US9837406B1 (en) 2016-09-02 2017-12-05 International Business Machines Corporation III-V FINFET devices having multiple threshold voltages
US9922983B1 (en) 2016-09-22 2018-03-20 International Business Machines Corporation Threshold voltage modulation through channel length adjustment
US11476350B2 (en) 2017-07-12 2022-10-18 Sony Semiconductor Solutions Corporation Transistor and electronic device
CN111033720B (zh) * 2017-08-31 2023-02-21 株式会社索思未来 半导体集成电路装置
WO2019089727A1 (en) * 2017-10-31 2019-05-09 The Regents Of The University Of California Instrinscally tunable and ultra-linear multi-fin mis hemt devices
US10529712B2 (en) * 2017-11-07 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor device
US11735645B2 (en) 2019-11-21 2023-08-22 Imec Vzw Method for forming a bioFET sensor including semiconductor fin or nanowire
US12119265B2 (en) * 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices
KR20210095459A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法
WO2004061972A1 (en) * 2002-12-19 2004-07-22 International Business Machines Corporation Dense dual-plane devices
JP2005039171A (ja) * 2003-07-03 2005-02-10 Toshiba Corp 半導体装置
WO2005022637A1 (ja) * 2003-08-28 2005-03-10 Nec Corporation フィン型電界効果トランジスタを有する半導体装置
US20070045736A1 (en) * 2005-07-27 2007-03-01 Atsushi Yagishita FinFET and method for manufacturing the same
US20070096175A1 (en) * 2001-12-13 2007-05-03 Tadahiro Ohmi Complementary MIS device
US20080121948A1 (en) * 2006-08-16 2008-05-29 International Business Machines Corporation FINFET drive strength de-quantization using multiple orientation fins

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332386B2 (en) * 2004-03-23 2008-02-19 Samsung Electronics Co., Ltd. Methods of fabricating fin field transistors
US20080054361A1 (en) 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
US7880202B2 (en) 2006-11-27 2011-02-01 Infineon Technologies Ag Modulated-Vt transistor
US8217497B2 (en) * 2007-01-17 2012-07-10 International Business Machines Corporation FIN differential MOS varactor diode

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096175A1 (en) * 2001-12-13 2007-05-03 Tadahiro Ohmi Complementary MIS device
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法
WO2004061972A1 (en) * 2002-12-19 2004-07-22 International Business Machines Corporation Dense dual-plane devices
JP2005039171A (ja) * 2003-07-03 2005-02-10 Toshiba Corp 半導体装置
WO2005022637A1 (ja) * 2003-08-28 2005-03-10 Nec Corporation フィン型電界効果トランジスタを有する半導体装置
US20070045736A1 (en) * 2005-07-27 2007-03-01 Atsushi Yagishita FinFET and method for manufacturing the same
US20080121948A1 (en) * 2006-08-16 2008-05-29 International Business Machines Corporation FINFET drive strength de-quantization using multiple orientation fins

Also Published As

Publication number Publication date
US7906802B2 (en) 2011-03-15
DE102009047639A1 (de) 2010-08-05
US20100187575A1 (en) 2010-07-29

Similar Documents

Publication Publication Date Title
DE102009047639B4 (de) Halbleiterelement, Fin-Feldeffekttransistor und integrierte Schaltung
DE102009025271B4 (de) Halbleiterbauelement mit verschiedenen Finnen-Breiten und Verfahren
DE102008001531B4 (de) Schaltung, Herstellungsverfahren und Verwendung eines Bauelements mit Doppelgate-FinFET
EP1697998B1 (de) Feldeffekttransistor mit heteroschichtstruktur sowie zugehöriges herstellungsverfahren
US9184256B2 (en) MOS varactor optimized layout and methods
DE69725494T2 (de) Kanalstruktur eines Feldeffekttransistors und eines CMOS-Elements
DE102011050958B4 (de) Hochspannungshalbleiterbauelemente
DE102009000624B4 (de) Integrierte Schaltung
DE112007003167T5 (de) Integriertes komplementäres Niederspannungs-HF-LDMOS
DE112011105987T5 (de) Nichtplanarer III-N-Transistor
DE102008028519A1 (de) Integrierter Schaltkreis mit Feldeffekttransistor mit bezüglich der Austrittsarbeit mehrteiliger Gateelektrode
EP1741141A1 (de) Fin-feldeffekttransistor-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-anordnung
DE102010000354A1 (de) Halbleitereinrichtungen
DE112004002307T5 (de) Transistor mit Silizium- und Kohlenstoffschicht in dem Kanalbereich
DE112020000212B4 (de) Verfahren zur herstellung eines transistorkanals mit vertikal gestapelten nanoschichten, die durch finnenförmige brückenzonen verbunden sind
DE4101167A1 (de) Anordnung und verfahren zur herstellung komplementaerer feldeffekttransistoren
DE112018002923T5 (de) FET mit geringer Leckage
DE10243158A1 (de) Halbleitervorrichtung mit einer Kapazität
DE102023118803A1 (de) Integrierte Galliumnitrid-Transistoren mit hoher Elektronenbeweglichkeit im Verarmungs- und Anreicherungsmodus
DE102006013721A1 (de) Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung
US7880202B2 (en) Modulated-Vt transistor
DE102006047541B4 (de) Mikroelektronisches Bauelement und Verfahren zum Herstellen eines mikroelektronischen Bauelements
DE112021006261T5 (de) Feldeffekttransistor(fet)-einheiten
DE69800272T2 (de) Bauelementanordnung mit magnetfeldgesteuertem Transistor
DE10126328A1 (de) Integrierte, abstimmbare Kapazität

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee