JP2004186776A - Ｐｌｌ回路 - Google Patents
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Abstract
【課題】電源変動した場合に、電圧制御発振器内の可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることを課題とする。
【解決手段】参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタ（９０３）と、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器（９０４）とを有するＰＬＬ回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【選択図】 図９
【解決手段】参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタ（９０３）と、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器（９０４）とを有するＰＬＬ回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【選択図】 図９
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路には、ＶＣＯ（電圧制御発振器）として、バリキャップ（バラクタ、可変容量）により発振周波数を変化させるＶＣＯを有するものがある。このようなＶＣＯは特にバリキャプとインダクタを用いる共振型のＶＣＯ（ＬＣＶＣＯと呼ばれる）が多く、高周波で動作する。分野としては、高周波回路（ＲＦ回路）のＰＬＬ回路や高速インターフェース用のＰＬＬ回路に適用され、産業的に現在非常に有望な分野である。
【０００３】
図１６（Ａ）は、従来技術によるＰＬＬ回路の構成を示す。位相比較器１６０１は、参照信号（クロック）Ｒｅｆ及び分周器１６０７からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器１６０１は、参照信号Ｒｅｆに対する分周器１６０７からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号ｄｎを、逆に遅れている場合はアップ信号ｕｐを出力する。アップ／ダウン信号ｕｐ，ｄｎは、チャージポンプ１６０２に入力される。チャージポンプ１６０２は、アップ／ダウン信号ｕｐ，ｄｎに応じてループフィルタ（ローパスフィルタ）１６０３内の容量に電荷を充電又は放電する。ループフィルタ１６０３は、ＬＣＶＣＯ１６０４及びグランド間に接続される（例えば非特許文献１及び２参照）。
【０００４】
図１６（Ｂ）は、ループフィルタ１６０３の構成例を示す。端子１６１１及び端子１６１２は接続され、その端子の電圧をＶｃｎｔｌとする。端子１６１１はチャージポンプ１６０２に接続され、端子１６１２はＬＣＶＣＯ１６０４に接続される。抵抗Ｒ１及び容量Ｃ１の直列接続は、端子１６１１及びグランド間に接続される。容量Ｃ２は、端子１６１１及びグランド間に接続される。
【０００５】
チャージポンプ１６０２は、ダウン信号ｄｎが入力されると、ループフィルタ１６０３から電流を引き抜き、電圧Ｖｃｎｔｌを下げる。逆に、チャージポンプ１６０２は、アップ信号ｕｐが入力されると、ループフィルタ１６０３に電流を注入し、電圧Ｖｃｎｔｌを上げる。ＬＣＶＣＯ１６０４は、図１６（Ｃ）に示すように制御電圧Ｖｃｎｔｌに応じて発振周波数が変化する。よって、ダウン信号ｄｎの場合は電圧Ｖｃｎｔｌが下がり、発振周波数が低下する。アップ信号ｕｐの場合は、電圧Ｖｃｎｔｌが上がり発振周波数が増加する。図１６（Ｃ）では、制御電圧Ｖｃｎｔｌ−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号ｕｐ及びダウン信号ｄｎの極性を逆にすることになる。ＬＣＶＣＯ１６０４は、電圧Ｖｃｎｔｌに応じた周波数で信号を発振する。分周器１６０７は、ＬＣＶＣＯ１６０４の発振信号を分周して帰還信号を位相比較器１６０１へ出力する。このようにして、参照信号Ｒｅｆと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【０００６】
ＬＣＶＣＯ１６０４の出力がＰＬＬ回路の出力になる。分周器１６０７が２倍の周期に分周する場合には、ＬＣＶＣＯ１６０４は参照信号Ｒｅｆの２倍の周波数の信号を出力する。分周器１６０７は削除することもできる。その場合、ＬＣＶＣＯ１６０４は参照信号Ｒｅｆと同一の周波数の信号を出力する。
【０００７】
図１７（Ａ）は、ループフィルタ１６０３及びＬＣＶＣＯ１６０４の構成を示す。ＬＣＶＣＯ１６０４の内部構成を説明する。ｐチャネルＭＯＳトランジスタＭ３は、ゲートが出力端子ｏｕｔ２に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｐチャネルＭＯＳトランジスタＭ４は、ゲートが出力端子ｏｕｔ１に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。インダクタＭＬは、出力端子ｏｕｔ１及びｏｕｔ２間に接続される。バリキャップ（可変容量又はバラクタ）ＭＣ１は、出力端子ｏｕｔ１及び端子１６１１間に接続される。バリキャップＭＣ２は、出力端子ｏｕｔ２及び端子１６１１間に接続される。ｎチャネルＭＯＳトランジスタＭ１は、ゲートが出力端子ｏｕｔ２に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｎチャネルＭＯＳトランジスタＭ２は、ゲートが出力端子ｏｕｔ１に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。ＬＣＶＣＯ１６０４は、左右対称になっており、制御電圧Ｖｃｎｔｌに応じた周波数で、出力端子ｏｕｔ１及びｏｕｔ２から差動信号を出力する。
【０００８】
図１７（Ｂ）は、バリキャップＭＣ１及びＭＣ２の構造例を示す。ｐ型シリコン基板１７１１上に、ｎ型ウエル１７１２が設けられる。ｎ＋型領域１７１３及び１７１４は、ｎ型ウエル１７１２内に設けられる。シリコン酸化膜１７１５及びその上のゲートポリシリコン１７１６は、ｎ＋型領域１７１３及び１７１４の間の領域の上に設けられる。端子ＶＧは、ゲートポリシリコン１７１６に接続される。端子ＶＳは、ｎ＋型領域１７１３及び１７１４に接続される。端子ＶＳに対する端子ＶＧの電圧を電圧ＶＧＳとする。バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが端子１６１１に接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが端子１６１１に接続される。
【０００９】
図１７（Ｃ）は、バリキャップＭＣ１及びＭＣ２の特性を示す。横軸は印加電圧ＶＧＳを示し、縦軸は端子ＶＳ及びＶＧ間の容量値Ｃを示す。バリキャップＭＣ１及びＭＣ２は、電圧ＶＧＳが高くなるほど容量値Ｃが大きくなる。
【００１０】
【非特許文献１】
Ｇｒｅｅｎ ｅｔ．ａｌ．， ”１５．１ ＯＣ−１９２ Ｔｒａｎｓｍｉｔｔｅｒ ｉｎ Ｓｔａｎｄａｒｄ ０．１８ｕｍ ＣＭＯＳ”， ＩＳＳＣＣ２００２， Ｆｅｂｒｕａｒｙ ５， ２００２， ｐ． ２４８−２４９
【非特許文献２】
Ｃａｏ ｅｔ．ａｌ．， ”１５．２ ＯＣ−１９２ Ｒｅｃｅｉｖｅｒ ｉｎ Ｓｔａｎｄａｒｄ ０．１８ｕｍ ＣＭＯＳ”， ＩＳＳＣＣ２００２， １５．２， Ｆｅｂｒｕａｒｙ ５， ２００２， ｐ． ２５０−２５１
【特許文献１】
特開平５−２４３８４４号公報
【特許文献２】
特開平９−１３５１６６号公報
【００１１】
【発明が解決しようとする課題】
一般に、ＰＬＬ回路において、その出力信号は、周波数の変動が小さく、ジッタが小さいことが望まれる。実際のＰＬＬ回路では、理想状態でないためにＰＬＬ回路に電源変動が生じ、それがもとで周波数の変動を招き、ジッタが増加してしまうという問題がある。この周波数変動は、特に電源変動によるＬＣＶＣＯ１６０４の発振周波数の変動に起因しており、電源変動に強いＬＣＶＣＯが望まれている。
【００１２】
ここで、電源変動によりＬＣＶＣＯ１６０４の発振周波数が変動する理由を説明する。そのためにまず、ＬＣＶＣＯ１６０４の発振周波数がどのように決められるかを説明する。ＬＣＶＣＯ１６０４の発振周波数は、近似的に以下のように与えられる。
ｆｏ＝１／［２π×｛Ｌｓ×（Ｃｖ＋Ｃｐ）｝１／２］ ・・・（１）
【００１３】
ここで、ＬｓはインダクタＭＬのインダクタンス値２Ｌｓの１／２の値、ＣｖはバリキャップＭＣ１及びＭＣ２の各容量値、Ｃｐは出力端子ｏｕｔ１及びｏｕｔ２の各寄生容量である。ここで、ＬＣＶＣＯ１６０４は、電圧Ｖｃｎｔｌを変化させることでバリキャップＭＣ１及びＭＣ２の容量値Ｃｖを変化させ、ＬＣＶＣＯ１６０４の周波数を変化させている。
【００１４】
次に、このバリキャップＭＣ１及びＭＣ２がＬＣＶＣＯ１６０４で使われる場合に、式（１）の容量値Ｃｖがどのような値になるかを説明する。このバリキャップＭＣ１及びＭＣ２を実際にＬＣＶＣＯ１６０４で使用する場合は、端子ＶＧを出力端子ｏｕｔ１又はｏｕｔ２側に接続、端子ＶＳを端子１６１１に接続する。ＬＣＶＣＯ１６０４の発振時には、出力端子ｏｕｔ１及びｏｕｔ２の電圧は、約ＶＤＤ／２を中心に大きく正弦波振動する。その振動周波数が、先の式（１）で決まる値であるが、このとき、式（１）中の容量値Ｃｖはどのように決まるかを考える。
【００１５】
図１８（Ａ）において、特性１８０１は、図１７（Ｃ）の容量値Ｃ−印加電圧ＶＧＳ特性と同じである。出力信号１８０２は、出力端子ｏｕｔ１又はｏｕｔ２の出力信号であり、縦軸が時間を示し、横軸が電圧を示す。参照信号Ｒｅｆと帰還信号との位相が一致しているとする。出力信号１８０２は、発振振幅がＶＤＤである。特性１８０３は、出力信号１８０２に応じたバリキャップＭＣ１，ＭＣ２の容量値Ｃを示し、縦軸が容量値Ｃであり、横軸が時間ｔである。
【００１６】
バリキャップＭＣ１，ＭＣ２の端子ＶＧには直流電圧だけでなく、交流電圧も印加されるので、ＬＣＶＣＯ１６０４の共振周波数を決める容量値Ｃｖは、発振波形の１周期にわたっての容量値を平均した値Ｃｖａになる。ただし、バリキャップＭＣ１，ＭＣ２の容量変化が発振周波数の変動に十分追従できると仮定する。これは現在の利用分野のほとんどの場合に当てはまる。よって、式（１）を書き直すと式（２）のようになる。
ｆｏ＝１／［２π×｛Ｌｓ×（Ｃｖａ＋Ｃｐ）｝１／２］ ・・・（２）
ここで、ＣｖａはバリキャップＭＣ１，ＭＣ２の端子ＶＧが交流変動している場合の１周期の平均容量である。
【００１７】
図１８（Ｂ）において、出力信号１８１２は、出力信号１８０２の発振振幅を大きくした信号である。特性１８０３は出力信号１８０２に応じたバリキャップＭＣ１，ＭＣ２の容量値特性であり、特性１８１３は出力信号１８１２に応じたバリキャップＭＣ１，ＭＣ２の容量値特性である。平均的な容量値Ｃは出力信号の発振振幅にも依存している。つまり、Ｃｖａは発振振幅の関数でもある。このことも、電源変動によるＬＣＶＣＯ１６０４の発振周波数の変動に関係する。
【００１８】
では、電源変動によるＬＣＶＣＯ１６０４の発振周波数の変動原因を説明する。なお、ここでは説明を分かりやすくするためにバリキャップＭＣ１，ＭＣ２のＣ−Ｖ特性１８０１を折れ線近似して、図１９（Ａ）の特性１９０１として示す。このようにしても、説明の一般性は失われない。図１７（Ａ）において、バリキャップＭＣ１，ＭＣ２の端子ＶＧは、出力端子ｏｕｔ１（又はｏｕｔ２）に接続されており、その直流電位は、ｎチャネルＭＯＳトランジスタＭ１とｐチャネルＭＯＳトランジスタＭ３の直流抵抗の比で与えられ、通常ＶＤＤ／２程度に設定される。また、端子ＶＳは、端子１６１１に接続されている。このようにバリキャップＭＣ１，ＭＣ２の両端には、ＶＧＳ＝ＶＤＤ／２−Ｖｃｎｔｌの直流電圧が印加されており、先の説明からその直流電圧値と発振振幅で決まる平均容量によって、発振周波数が決められることになる。発振周波数が変動しないためには、この平均容量が変動しないことが必要となる。
【００１９】
図１９（Ａ）において、出力信号１９０２に応じたバリキャップＭＣ１，ＭＣ２の容量値特性１９０３を示す。出力信号１９０２は、振幅がＶＤＤであり、横軸が電圧Ｖであり、縦軸が時間ｔである。特性１９０３は、横軸が容量値Ｃであり、縦軸が時間ｔである。ここで、容量値Ｃの時間変化特性１９０３は、本来直線にはならないが、ここでも近似的に直線で表すことにする。この近似により、大きな影響はなく、本実施形態の原理を説明するのに十分である。
【００２０】
図１９（Ｂ）に、図１７（Ａ）の構成で、電源電位がＶＤＤからＶＤＤ＋ΔＶＤＤに変動した場合を示す。出力信号１９１２の振幅は、ＶＤＤ＋ΔＶＤＤになる。バリキャップＭＣ１，ＭＣ２の容量値特性１９１３は、電源電位がＶＤＤ＋ΔＶＤＤの出力信号１９１２に応じた特性である。バリキャップＭＣ１，ＭＣ２の容量値特性１９０３は、電源電位がＶＤＤの出力信号１９０２（図１９（Ａ））に応じた特性である。
【００２１】
このとき、Ｃｖａがどのように変わるかを見ることで、発振周波数がどのように変わるかが分かる（式（２））。バリキャップＭＣ１，ＭＣ２にかかる直流電圧の変動と交流振幅の変動をそれぞれ考える。まず直流電圧であるが、端子ＶＧ、つまり出力端子ｏｕｔ１又はｏｕｔ２の直流電位は、ＶＤＤ／２からＶＤＤ／２＋ΔＶＤＤ／２に変化する。この時、電圧Ｖｃｎｔｌはグランドのまま変動しないとすると、バリキャップＭＣ１，ＭＣ２の両端の電位差ＶＧＳは、ΔＶＤＤ／２だけ大きくなる。
【００２２】
次に、ＬＣＶＣＯ１６０４の発振振幅の変化を見る。ＬＣＶＣＯ１６０４は、ΔＶＤＤ
の電源変動により発振振幅の直流電位がΔＶＤＤ／２だけ増加する。さて、この時に平均容量Ｃｖａがどのように変化するかを考える。直流的にバイアスポイントが、Ｃ−Ｖ曲線の右側すなわち容量が大きくなる方向に変化していること、かつ、発振振幅もＶＤＤからＶＤＤ＋ΔＶＤＤに増加するので、平均的な容量が増加していることが分かる。
【００２３】
図２０は、電源電圧がＶＤＤのときの容量値特性２００１及び電源電圧がＶＤＤ＋ΔＶＤＤのときの容量値特性２００２を示す。横軸が時間ｔであり、縦軸が容量値Ｃである。特性２００１の１周期の平均容量Ｃａｖｅ１及び特性２００２の１周期の平均容量Ｃａｖｅ２は、以下の通りである。
Ｃａｖｅ１＝［（５＊５）＋１＊４＊（１／２）＊２＋３＊４＋１＊４＊（１／２）＊２＋５＊１］／１０＝５
Ｃａｖｅ２＝［（６＊５）＋０．５＊３＊（１／２）＊２＋４＊３＋０．８＊５＊（１／２）＊２＋５＊１］／１０＝５．５５
【００２４】
容量値Ｃ（縦軸）と時間ｔ（横軸）を任意の単位で示しているが、計算で示したとおり、電源がΔＶＤＤ変化した場合、平均容量は１１％増加していることがわかる。まとめると、電源電圧の変動（今の場合ΔＶＤＤの増加）によって、１）直流（ＤＣ）バイアスポイントの変化と、２）発振振幅の変化の両方の影響で平均容量値が変化し、両方の変化が平均容量Ｃｖａが増加する方向に働き、結果的に発振周波数が減少してしまう。なお、電源電圧がΔＶＤＤだけ小さくなった場合も同様に考えられ、ＤＣポイントの低下と発振振幅の低下により、平均容量Ｃｖａは減少し、その結果発振周波数が増加してしまう。このような電源変動による発振周波数の変化はできるだけ抑えることが望まれている。
【００２５】
本発明の目的は、電源変動した場合に、電圧制御発振器内のバリキャップ（可変容量）の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることである。
【００２６】
【課題を解決するための手段】
本発明の一観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するＰＬＬ回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【００２７】
ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【００２８】
本発明の他の観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するＰＬＬ回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が小さくなる。
【００２９】
ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【００３０】
【発明の実施の形態】
図１（Ａ）及び（Ｂ）は、本発明の実施形態によるＰＬＬ回路で使用するバリキャップ（可変容量又はバラクタ）の容量値Ｃ−電圧Ｖ特性を示す。図１（Ａ）の特性は、電圧Ｖが高くなるほど容量値Ｃが大きくなる。図１（Ｂ）の特性は、電圧Ｖが高くなるほど容量値Ｃが小さくなる。
【００３１】
バリキャップの制御電圧Ｖｃｎｔｌに接続するループフィルタにおいて、そのループフィルタの容量の基準電位をバリキャップのＣ−Ｖ特性に応じて異なるようにする。その際に、１）バリキャップのＣ−Ｖ特性が、電圧Ｖの増加とともに容量値Ｃが増加する図１（Ａ）の場合は、ループフィルタの容量の基準電位を電源（ＶＤＤ）側にし、２） バリキャップのＣ−Ｖ特性が、電圧Ｖの増加とともに容量値Ｃが減少する図１（Ｂ）の場合は、ループフィルタの容量の基準電位をグランド（ＧＮＤ）側にする。ここでＣ−Ｖ特性の電圧Ｖは、バリキャップがＭＯＳタイプの場合（図６（Ａ）〜（Ｃ）参照）、ソース／ドレイン側を基準としたゲート電圧である。また、バリキャップがＰＮ接合（ＰＮ−Ｊｕｎｃｔｉｏｎ）タイプの場合（図７（Ａ）及び（Ｂ）参照）は、Ｎ側を基準としたＰ側の電圧である。
【００３２】
次に、本実施形態の原理を説明する。図２は、ループフィルタ２０１及びＬＣ共振型電圧制御発振器（以下、ＬＣＶＣＯという）２１０の構成例を示す。本実施形態の特徴は、バリキャップＭＣ１及びＭＣ２の特性が図１（Ａ）の特性であるときに、ループフィルタ２０１の基準電位を電源電位ＶＤＤにすることである。
【００３３】
まず、ループフィルタ２０１の構成例を示す。端子ＩＮの電圧をＶｃｎｔｌとする。抵抗Ｒ１及び容量Ｃ１の直列接続は、端子ＩＮ及び電源電位ＶＤＤ間に接続される。容量Ｃ２は、端子ＩＮ及び電源電位ＶＤＤ間に接続される。
【００３４】
次に、ＬＣＶＣＯ２１０の構成例を説明する。ｐチャネルＭＯＳトランジスタＭ３は、ゲートが出力端子ｏｕｔ２に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｐチャネルＭＯＳトランジスタＭ４は、ゲートが出力端子ｏｕｔ１に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。インダクタ（コイル）ＭＬは、出力端子ｏｕｔ１及びｏｕｔ２間に接続される。バリキャップＭＣ１は、出力端子ｏｕｔ１及び端子ＩＮ間に接続される。バリキャップＭＣ２は、出力端子ｏｕｔ２及び端子ＩＮ間に接続される。ｎチャネルＭＯＳトランジスタＭ１は、ゲートが出力端子ｏｕｔ２に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｎチャネルＭＯＳトランジスタＭ２は、ゲートが出力端子ｏｕｔ１に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。ＬＣＶＣＯ２１０は、左右対称になっており、制御電圧Ｖｃｎｔｌに応じた周波数で、出力端子ｏｕｔ１及びｏｕｔ２から差動信号を出力する。バリキャップＭＣ１及びＭＣ２は、図１（Ａ）のＣ−Ｖ特性を有する。その電圧Ｖ及び容量値Ｃは、バリキャップＭＣ１，ＭＣ２の両端の電圧及び容量値である。なお、バリキャップＭＣ１，ＭＣ２は、出力端子ｏｕｔ１，ｏｕｔ２及び端子ＩＮ間に直接接続される場合に限らず、他の素子（例えば容量）を介して接続してもよい。
【００３５】
図１９（Ａ）に示したように、電源がＶＤＤのとき、出力信号１９０２及び容量値特性１９０３は上述のようになる。
【００３６】
図３は、電源がＶＤＤからＶＤＤ＋ΔＶＤＤに増加した場合のＤＣバイアスポイントと発振振幅の変化の様子を示す。Ｃ−Ｖ特性３０１は、図１（Ａ）のＣ−Ｖ特性を直線近似したものである。この近似は、上述のように、説明の一般性は失われない。Ｃ−Ｖ特性３０１、出力信号３０２及び容量値特性３０３は、図１９（Ｂ）のＣ−Ｖ特性１９０１、出力信号１９１２及び容量値特性１９１３に対応するものである。
【００３７】
出力信号３０２は、ＬＣＶＣＯ２１０の出力端子ｏｕｔ１又はｏｕｔ２の出力信号であり、その振幅は、ＶＤＤ＋ΔＶＤＤになる。バリキャップＭＣ１，ＭＣ２の容量値特性３０３は、電源電位がＶＤＤ＋ΔＶＤＤの出力信号３０２に応じた特性である。バリキャップＭＣ１，ＭＣ２の容量値特性３０４は、電源電位がＶＤＤの出力信号に応じた特性であり、図１９（Ａ）の特性１９０３に相当する。
【００３８】
ＬＣＶＣＯ２１０の出力信号ｏｕｔ１，ｏｕｔ２の直流電位は（ＶＤＤ＋ΔＶＤＤ）／２であるので、電源変動に伴ってΔＶＤＤ／２だけ増加する。一方、電圧Ｖｃｎｔｌは、電源ＶＤＤ基準になっているので、Ｖｃｎｔｌ＋ΔＶＤＤとなる。結果的に、バリキャップＭＣ１，ＭＣ２の両端の電位差は、ΔＶＤＤ／２だけ下がることになる。ＬＣＶＣＯ２１０の発振振幅は、電源電圧となるので、ＶＤＤ＋ΔＶＤＤとなる。
【００３９】
図４は、図３の容量値特性３０３及び３０４を示し、図２０と比較する。横軸が時間ｔであり、縦軸が容量値Ｃである。電源がＶＤＤ＋ΔＶＤＤのときの特性３０３の１周期の平均容量Ｃａｖｅ１、及び電源がＶＤＤのときの特性３０４の１周期の平均容量Ｃａｖｅ２は、以下の通りである。
Ｃａｖｅ１＝［（５＊５）＋１＊４＊（１／２）＊２＋３＊４＋１＊４＊（１／２）＊２＋５＊１］／１０＝５
Ｃａｖｅ２＝［（４＊５）＋１＊５＊（１／２）＊２＋３＊５＋０．５＊３＊（１／２）＊２＋５＊１］／１０＝４．６５
【００４０】
平均容量Ｃａｖｅ２は、平均容量Ｃａｖｅ１に対して７％減少する。よって先に示した図２０の場合に比べて、変化量が小さくなっていることが分かる。本実施形態の場合は、ＤＣバイアスが低下し、一方発振振幅が増大するので互いにキャンセルする方向に働いており、変化量が抑えられていると考えられる。この効果により、電源電圧の変化による平均容量の変化を抑えることができ、発振周波数の変動を抑えることが出来るわけである。
【００４１】
図５に、シミュレーションで求めた平均容量の変化率とＬＣＶＣＯの発振周波数の変化率を示す。参考例は、図１７（Ａ）の回路を使用し、バリキャップを図１（Ａ）の特性にした。電源電圧を１．２Ｖ及び１．３５Ｖのときの平均バリキャップ容量値及びＬＣＶＣＯの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は６．５７％であり、発振周波数の変化率は−１．８７％であった。
【００４２】
本実施形態は、図２の回路を使用し、バリキャップを図１（Ａ）の特性にした。電源電圧を１．２Ｖ及び１．３５Ｖのときの平均バリキャップ容量値及びＬＣＶＣＯの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は−３．４１％であり、発振周波数の変化率は０．３４％であった。本実施形態は、参考例に比べ、明らかに平均容量値の変化が小さく、発振周波数の変化も小さいことが分かる。
【００４３】
図６（Ａ）〜（Ｃ）、図７（Ａ）、（Ｂ）、図８（Ａ）〜（Ｃ）は、上記の原理を適用するためのバリキャップＭＣ１及びＭＣ２（図２）の構造例を示す。図６（Ａ）〜（Ｃ）及び図７（Ａ）、（Ｂ）は、図１（Ａ）のように、電圧Ｖの増加に伴い容量値Ｃが大きくなる特性（以下、右上がり特性という）である。図８（Ａ）〜（Ｃ）は、図１（Ｂ）のように、電圧Ｖの増加に伴い容量値Ｃが小さくなる特性（以下、右下がり特性という）である。
【００４４】
バリキャップは、電圧によって容量値を変化できる電圧制御可変容量が一般的に使われる。その素子構造としては、ｎＭＯＳ又はＰＭＯＳ構造を用いたもので反転タイプと言われるもの、同じく蓄積タイプ（アキュミレーション，ａｃｃｕｍｕｌａｔｉｏｎ）といわれるもの、ＰＮ−接合容量を用いるものなどがある。
【００４５】
図６（Ａ）は、右上がり特性のバリキャップＭＣ１及びＭＣ２の構造例を示す。ｐ型シリコン基板６０１上に、ｎ型ウエル６０２が設けられる。ｎ＋型領域６０３及び６０４は、ｎ型ウエル６０２内に設けられる。シリコン酸化膜６０５及びその上のゲートポリシリコン６０６は、ｎ＋型領域６０３及び６０４の間の領域の上に設けられる。端子ＶＧは、ゲートポリシリコン６０６に接続される。端子ＶＳは、ｎ＋型領域６０３及び６０４に接続される。端子ＶＳに対する端子ＶＧの電圧を電圧ＶＧＳとする。図２において、バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが端子ＩＮに接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが端子ＩＮに接続される。
【００４６】
これは、ＭＯＳ構造の蓄積タイプ、別名Ｐｏｌｙ−Ｎｗｅｌｌ容量とも呼ばれるものであり、ＰＭＯＳトランジスタのソース及びドレイン部をｐ＋ではなく、ｎ＋タイプにしたものであり、通常のＭＯＳ工程で形成可能なものである。
【００４７】
図６（Ｂ）は、右上がり特性のバリキャップＭＣ１及びＭＣ２の他の構造例を示す。図６（Ａ）のバリキャップと異なる点のみを説明する。その他の点は、図６（Ａ）のものと同じである。ｎ型ウエル６０２内に、ｐ型ウエル６１１を設ける。ｎ＋型領域６０３及び６０４は、ｐ型ウエル６１１内に設けられる。
【００４８】
図６（Ｃ）は、図６（Ａ）及び図６（Ｂ）のバリキャップのＣ−Ｖ特性を示し、右上がり特性になる。横軸が電圧ＶＧＳであり、縦軸が端子ＶＧ及びＶＳ間の容量値Ｃである。図６（Ａ）及び図６（Ｂ）のバリキャップの構造の違いは、横軸の電圧ＶＧＳがシフトする特性の違いとなって現れる。
【００４９】
図７（Ａ）は、右上がり特性のＰＮ接合型バリキャップＭＣ１及びＭＣ２の構造例を示す。ｐ型シリコン基板７０１上に、ｎ型ウエル７０２が設けられる。ｐ型ウエル７０３は、ｎ型ウエル７０２内に設けられる。ｐ＋型領域７０４，７０５及びｎ＋型領域７０６は、ｐ型ウエル７０３内に設けられる。端子ＶＧは、ｐ＋型領域７０４及び７０５に接続される。端子ＶＳは、ｎ＋型領域７０６に接続される。端子ＶＳに対する端子ＶＧの電圧を電圧ＶＧＳとする。図２において、バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが端子ＩＮに接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが端子ＩＮに接続される。図７（Ｂ）は、図７（Ａ）のバリキャップのＣ−Ｖ特性を示し、右上がり特性になる。横軸が電圧ＶＧＳであり、縦軸が端子ＶＧ及びＶＳ間の容量値Ｃである。この特性は、図６（Ｃ）の特性に比べ、傾きがなだらかになる。
【００５０】
図８（Ａ）は、右下がり特性のバリキャップＭＣ１及びＭＣ２の構造例を示す。図６（Ａ）のバリキャップと異なる点のみを説明する。ｐ＋型領域８１３及び８１４が、図６（Ａ）のｎ＋型領域６０３及び６０４の代わりに設けられる。その他の点は、図６（Ａ）のものと同じである。
【００５１】
図８（Ｂ）は、右下がり特性のバリキャップＭＣ１及びＭＣ２の他の構造例を示す。図６（Ｂ）のバリキャップと異なる点のみを説明する。ｐ＋型領域８０３及び８０４が、図６（Ｂ）のｎ＋型領域６０３及び６０４の代わりに設けられる。その他の点は、図６（Ｂ）のものと同じである。
【００５２】
図８（Ｃ）は、図８（Ａ）及び（Ｂ）のバリキャップのＣ−Ｖ特性を示し、右下がり特性になる。横軸が電圧ＶＧＳであり、縦軸が端子ＶＧ及びＶＳ間の容量値Ｃである。
【００５３】
図９（Ａ）は、本実施形態によるＰＬＬ回路の構成例を示す。位相比較器９０１は、参照信号（クロック）Ｒｅｆ及び分周器９０７からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器９０１は、参照信号Ｒｅｆに対する分周器９０７からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号ｄｎを、逆に遅れている場合はアップ信号ｕｐを出力する。アップ／ダウン信号ｕｐ，ｄｎは、チャージポンプ９０２に入力される。チャージポンプ９０２は、アップ／ダウン信号ｕｐ，ｄｎに応じてループフィルタ（ローパスフィルタ）９０３内の容量に電荷を充電又は放電する。ループフィルタ９０３は、ＬＣＶＣＯ９０４及び電源電位ＶＤＤ間に接続される。
【００５４】
ループフィルタ９０３の構成例を示す。チャージポンプ９０２及びＬＣＶＣＯ９０４は接続され、その接続線の電圧をＶｃｎｔｌとする。抵抗Ｒ１及び容量Ｃ１の直列接続は、電圧Ｖｃｎｔｌの線及び電源電位ＶＤＤ間に接続される。容量Ｃ２は、電圧Ｖｃｎｔｌの線及び電源電位ＶＤＤ間に接続される。
【００５５】
チャージポンプ９０２は、ダウン信号ｄｎが入力されると、ループフィルタ９０３から電流を引き抜き、電圧Ｖｃｎｔｌを下げる。逆に、チャージポンプ９０２は、アップ信号ｕｐが入力されると、ループフィルタ９０３に電流を注入し、電圧Ｖｃｎｔｌを上げる。ＬＣＶＣＯ９０４は、図１６（Ｃ）に示すように制御電圧Ｖｃｎｔｌに応じて発振周波数が変化する。よって、ダウン信号ｄｎの場合は電圧Ｖｃｎｔｌが下がり、発振周波数が低下する。アップ信号ｕｐの場合は、電圧Ｖｃｎｔｌが上がり発振周波数が増加する。図１６（Ｃ）では、制御電圧Ｖｃｎｔｌ−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号ｕｐ及びダウン信号ｄｎの極性を逆にすることになる。ＬＣＶＣＯ９０４は、電圧Ｖｃｎｔｌに応じた周波数で信号を発振する。増幅器９０６は、ＬＣＶＣＯ９０４の発振信号を増幅して分周器９０７へ出力する。分周器９０７は、増幅器９０６の出力信号を分周して、帰還信号として位相比較器９０１へ出力する。このようにして、参照信号Ｒｅｆと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【００５６】
ＬＣＶＣＯ９０４の出力は、増幅器９０５で増幅されてＰＬＬ回路の出力になる。分周器９０７が２倍の周期に分周する場合には、ＬＣＶＣＯ９０４は参照信号Ｒｅｆの２倍の周波数の信号を出力する。分周器９０７は削除することもできる。その場合、ＬＣＶＣＯ９０４は参照信号Ｒｅｆと同一の周波数の信号を出力する。
【００５７】
増幅器９０６は、削除してもよい。分周器９０７の入力インピーダンスが大きかったり、ＬＣＶＣＯ９０４から分周器９０７までの配線長が長いことがある。その場合に、増幅器９０６をバッファとして設ければ、上記の式（１）及び（２）の出力端子ｏｕｔ１及びｏｕｔ２の各寄生容量Ｃｐを小さくすることができる。増幅器９０５も、削除してもよい。
【００５８】
図９（Ｂ）は、図９（Ａ）のＬＣＶＣＯ９０４の構成例を示す。ＬＣＶＣＯ９０４は、図２のＬＣＶＣＯ２１０と同じ構成である。バリキャップＭＣ１及びＭＣ２は、図６（Ａ）、（Ｂ）又は図７（Ａ）の右上がり特性のバリキャップである。ただし、バリキャップＭＣ１及びＭＣ２は、同じ構造にする必要がある。バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。
【００５９】
図９（Ｃ）は、図９（Ａ）のＬＣＶＣＯ９０４の他の構成例を示す。このＬＣＶＣＯは、図９（Ｂ）のＬＣＶＣＯと基本的に同じ構成である。ただし、バリキャップＭＣ１及びＭＣ２は、図８（Ａ）又は（Ｂ）のバリキャップであり、接続を逆にする。すなわち、バリキャップＭＣ１は、端子ＶＳが出力端子ｏｕｔ１に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＳが出力端子ｏｕｔ２に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。端子ＶＧ及びＶＳの接続を逆にすることにより、図８（Ａ）及び（Ｂ）のバリキャップは右上がり特性になる。
【００６０】
図１０（Ａ）は、他のＰＬＬ回路の構成例を示す。このＰＬＬ回路は、図９（Ａ）のループフィルタ９０３の代わりに、ループフィルタ１００３を設けている。ループフィルタ９０３では容量Ｃ１及びＣ２を電源電位ＶＤＤに接続していたが、ループフィルタ１００３では容量Ｃ１及びＣ２をグランド電位ＧＮＤに接続する。また、図９（Ａ）のＬＣＶＣＯ９０４の代わりに、ＬＣＶＣＯ１００４を設ける。その他の点は、図９（Ａ）と同じである。
【００６１】
図１０（Ｂ）は、図１０（Ａ）のＬＣＶＣＯ１００４の構成例を示す。ＬＣＶＣＯ１００４は、図９（Ｂ）のＬＣＶＣＯ９０４と基本的に同じ構成である。ただし、バリキャップＭＣ１及びＭＣ２は、図８（Ａ）又は（Ｂ）の右下がり特性のバリキャップである。バリキャップＭＣ１及びＭＣ２は、同じ構造にする必要がある。バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。
【００６２】
図１７（Ａ）〜（Ｃ）では、ループフィルタ１６０３をグランドに接続し、右上がり特性のバリキャップＭＣ１，ＭＣ２を使用している。それに対し、本実施形態では、ループフィルタ１００３をグランドに接続し、右下がり特性のバリキャップＭＣ１，ＭＣ２を使用している。
【００６３】
図１０（Ｃ）は、図１０（Ａ）のＬＣＶＣＯ１００４の他の構成例を示す。このＬＣＶＣＯは、図１０（Ｂ）のＬＣＶＣＯと基本的に同じ構成である。ただし、バリキャップＭＣ１及びＭＣ２は、図６（Ａ）、（Ｂ）又は図７（Ａ）のバリキャップであり、接続を逆にする。すなわち、バリキャップＭＣ１は、端子ＶＳが出力端子ｏｕｔ１に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＳが出力端子ｏｕｔ２に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。端子ＶＧ及びＶＳの接続を逆にすることにより、図６（Ａ）、（Ｂ）及び図７（Ａ）のバリキャップは右下がり特性になる。
【００６４】
図１１（Ａ）は、他のＬＣＶＣＯの構成例を示す。このＬＣＶＣＯは、図２のＬＣＶＣＯ２１０に対して、トランジスタＭＴＮを追加したものである。ｎチャネルＭＯＳトランジスタＭＴＮは、ゲートがバイアス電位ｂｐに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＭ１及びＭ２のソースに接続される。
【００６５】
図１１（Ｂ）は、他のＬＣＶＣＯの構成例を示す。インダクタＭＬ１は、電源ＶＤＤ及び出力端子ｏｕｔ１間に接続される。インダクタＭＬ２は、電源ＶＤＤ及び出力端子ｏｕｔ２間に接続される。バリキャップＭＣ１は、出力端子ｏｕｔ１及び電圧Ｖｃｎｔｌの線間に接続される。バリキャップＭＣ２は、出力端子ｏｕｔ２及び電圧Ｖｃｎｔｌの線間に接続される。ｎチャネルＭＯＳトランジスタＭ１は、ゲートが出力端子ｏｕｔ２に接続され、ドレインが出力端子ｏｕｔ１に接続され、ソースがｎチャネルＭＯＳトランジスタＭＴＮのドレインに接続される。ｎチャネルＭＯＳトランジスタＭ２は、ゲートが出力端子ｏｕｔ１に接続され、ドレインが出力端子ｏｕｔ２に接続され、ソースがｎチャネルＭＯＳトランジスタＭＴＮのドレインに接続される。トランジスタＭＴＮは、ゲートがバイアス電位ｂｐに接続され、ソースがグランドＧＮＤに接続される。
【００６６】
図１１（Ｃ）は、他のＬＣＶＣＯの構成例を示す。このＬＣＶＣＯは、図１１（Ｂ）のＬＣＶＣＯに対して、トランジスタＭＴＮを削除し、トランジスタＭＴＰを追加したものである。ｐチャネルＭＯＳトランジスタＭＴＰは、ゲートがバイアス電位ｂｐに接続され、ソースが電源ＶＤＤに接続され、ドレインがインダクタＭＬ１及びＭＬ２に接続される。トランジスタＭ１及びＭ２のソースは、グランドＧＮＤに接続される。
【００６７】
図１２（Ａ）は、他のループフィルタの構成例を示す。図９（Ａ）のループフィルタ９０３の代わりに、ループフィルタ１２０３を設ける。ループフィルタ１２０３は、容量Ｃ１が電源ＶＤＤ及び電圧Ｖｃｎｔｌの線の間に接続される。
【００６８】
図１２（Ｂ）は、他のループフィルタの構成例を示す。図１０（Ａ）のループフィルタ１００３の代わりに、ループフィルタ１２１３を設ける。ループフィルタ１２１３は、容量Ｃ１がグランドＧＮＤ及び電圧Ｖｃｎｔｌの線の間に接続される。
【００６９】
図１３（Ａ）は、他のループフィルタの構成例を示す。このループフィルタは、図２（Ａ）のループフィルタ２０１に抵抗Ｒ２を追加したものである。抵抗Ｒ２は、端子ＩＮ及び容量Ｃ１間に接続される。基準電位としては、電源ＶＤＤ又はグランドＧＮＤに接続する。
【００７０】
図１３（Ｂ）は、他のループフィルタの構成例を示す。このループフィルタは、図１３（Ａ）のループフィルタに抵抗Ｒ３を追加したものである。抵抗Ｒ３は、容量Ｃ１及びＣ２間に接続される。基準電位としては、電源ＶＤＤ又はグランドＧＮＤに接続する。
【００７１】
図１４は、図９（Ａ）のＰＬＬ回路、図９（Ｂ）のＬＣＶＣＯ、図６（Ａ）のバリキャップを用いた場合のＬＣＶＣＯの発振周波数の電源電圧依存性特性１４０１を実際のＬＳＩで測定した結果として示す。合わせて、図１７（Ａ）〜（Ｃ）のＰＬＬ回路を用いた場合のＬＣＶＣＯの発振周波数の電源電圧依存性特性１４０２を示す。横軸が電源電圧［Ｖ］であり、縦軸がＬＣＶＣＯの発振周波数［ＧＨｚ］である。
【００７２】
特性１４０１は、ループフィルタの基準電位を電源ＶＤＤに接続し、図９（Ａ）の電圧Ｖｃｎｔｌとして外部から固定電圧をＶＤＤ基準で与えてＬＣＶＣＯの発振周波数の電源依存性を測定した結果である。参考特性１４０２は、ループフィルタの基準電位をグランドに接続し、電源依存性を測定した結果である。
【００７３】
電源ＶＤＤに対する発振周波数の変化が小さいほど良い特性であるが、本実施形態の特性１４０１のほうが明らかに良いことが分かる。定量的には本実施形態の特性１４０１の変化率は０．１１ ＧＨｚ／Ｖで、特性１４０２は−０．８２ ＧＨｚ／Ｖである。本実施形態の特性１４０１の方が約１／８の小ささであることが分かる。
【００７４】
図１５（Ａ）は、ＰＬＬ回路全体での特性のシミュレーション結果を示す。電源電圧ＶＤＤが図１５（Ｂ）のように変化したときのＬＣＶＣＯのクロック（ＰＬＬ出力）の理想的なクロック（周期変動なし）との位相差の時間変化［ｐｓ］を示している。横軸がサイクル数であり、縦軸が理想的なクロックからの位相のずれ［ｐｓ］である。本実施形態の特性１５０１は図１４の特性１４０１で使用したＰＬＬ回路の特性であり、参考特性１５０２は図１４の特性１４０２で使用したＰＬＬ回路の特性である。
【００７５】
参考特性１５０２は−３．９ｐｓ（ｐｅａｋ−ｔｏ−ｐｅａｋ）に対して本実施形態の特性１５０１は２．４ｐｓ（ｐｅａｋ−ｔｏ−ｐｅａｋ）であり、本実施形態の特性１５０１の方があきらかに変動が小さいことが分かる。この場合は、図１４（Ｂ）に示したように、電源変動周波数が３３８ＭＨｚ、電源が１．２Ｖを中心に５０ｍＶの振幅で変動する場合であるが、本実施形態と参考例の差は、電源変動周波数が低くなればなるほど大きくなり、本実施形態の効果が顕著にあらわれる。
【００７６】
以上のように、図９（Ａ）〜（Ｃ）に示すように、ループフィルタ９０３を電源電位ＶＤＤに接続し、ＬＣＶＣＯ９０４内のバリキャップ（可変容量）ＭＣ１，ＭＣ２を右上がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びＬＣＶＣＯの発振周波数の変動を小さくすることができる。例えば、電源がΔＶＤＤ増加すると、直流（ＤＣ）バイアスが低下し、発振振幅が増加するので互いにキャンセルする方向に働き、変化量が抑えられる。
【００７７】
同様に、図１０（Ａ）〜（Ｃ）に示すように、ループフィルタ１００３をグランド電位ＧＮＤに接続し、ＬＣＶＣＯ１００４内のバリキャップ（可変容量）ＭＣ１，ＭＣ２を右下がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びＬＣＶＣＯの発振周波数の変動を小さくすることができる。
【００７８】
なお、グランド電位の代わりに、基準電位ＶＳＳを用いてもよい。基準電位ＶＳＳは、グランド以外の電位でもよい。
【００７９】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８０】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が大きくなるＰＬＬ回路。
（付記２）前記電圧制御発振器は、電源電位及び基準電位間に接続される付記１記載のＰＬＬ回路。
（付記３）さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記１記載のＰＬＬ回路。
（付記４）さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記１記載のＰＬＬ回路。
（付記５）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記１記載のＰＬＬ回路。
（付記６）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記１記載のＰＬＬ回路。
（付記７）さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記１記載のＰＬＬ回路。
（付記８）さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記１記載のＰＬＬ回路。
（付記９）前記電圧制御発振器は、前記可変容量及びインダクタを有する付記１記載のＰＬＬ回路。
（付記１０）前記ループフィルタは、前記容量及び抵抗を有する付記１記載のＰＬＬ回路。
（付記１１）参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が小さくなるＰＬＬ回路。
（付記１２）前記基準電位はグランドである付記１１記載のＰＬＬ回路。
（付記１３）前記電圧制御発振器は、電源電位及び基準電位間に接続される付記１１記載のＰＬＬ回路。
（付記１４）さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記１１記載のＰＬＬ回路。
（付記１５）さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記１１記載のＰＬＬ回路。
（付記１６）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記１１記載のＰＬＬ回路。
（付記１７）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記１１記載のＰＬＬ回路。
（付記１８）さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記１１記載のＰＬＬ回路。
（付記１９）さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記１１記載のＰＬＬ回路。
（付記２０）前記電圧制御発振器は、前記可変容量及びインダクタを有する付記１１記載のＰＬＬ回路。
（付記２１）前記ループフィルタは、前記容量及び抵抗を有する付記１１記載のＰＬＬ回路。
【００８１】
【発明の効果】
以上説明したように、ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
また、ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるＰＬＬ回路で使用するバリキャップの容量値−電圧特性を示す図である。
【図２】ループフィルタ及びＬＣＶＣＯの構成例を示す図である。
【図３】電源電圧が変動したときの発振波形及び容量値の変化を示す図である。
【図４】バリキャップの平均容量値を説明するための図である。
【図５】電源変動によるバリキャップの平均容量値の変化率を示す図である。
【図６】図６（Ａ）〜（Ｃ）はバリキャップの構造例を示す図である。
【図７】図７（Ａ）及び（Ｂ）はバリキャップの他の構造例を示す図である。
【図８】図８（Ａ）〜（Ｃ）はバリキャップのさらに他の構造例を示す図である。
【図９】図９（Ａ）〜（Ｃ）は本実施形態によるＰＬＬ回路の構成例を示す図である。
【図１０】図１０（Ａ）〜（Ｃ）は本実施形態による他のＰＬＬ回路の構成例を示す図である。
【図１１】図１１（Ａ）〜（Ｃ）は他のＬＣＶＣＯの構成例を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は他のループフィルタの構成例を示す図である。
【図１３】図１３（Ａ）及び（Ｂ）はさらに他のループフィルタの構成例を示す図である。
【図１４】発振周波数の電源電圧依存特性を示す図である。
【図１５】図１５（Ａ）及び（Ｂ）は電源変動による位相ずれを示す図である。
【図１６】図１６（Ａ）〜（Ｃ）は従来技術によるＰＬＬ回路の構成を示す図である。
【図１７】図１７（Ａ）〜（Ｃ）はループフィルタ、ＬＣＶＣＯ及びバリキャップの構成を示す図である。
【図１８】図１８（Ａ）及び（Ｂ）はバリキャップの容量値の時間変化を示す図である。
【図１９】図１９（Ａ）及び（Ｂ）は電源変動による発振波形及び容量変化を示す図である。
【図２０】バリキャップの平均容量値を説明するための図である。
【符号の説明】
２０１ ループフィルタ
２１０ ＬＣ共振型電圧制御発振器（ＬＣＶＣＯ）
９０１ 位相比較器
９０２ チャージポンプ
９０３，１００３ ループフィルタ
９０４，１００４ ＬＣＶＣＯ
９０５，９０６ 増幅器
９０７ 分周器
１６０１ 位相比較器
１６０２ チャージポンプ
１６０３ ループフィルタ
１６０４ ＬＣＶＣＯ
１６０５ 増幅器
１６０７ 分周器
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路には、ＶＣＯ（電圧制御発振器）として、バリキャップ（バラクタ、可変容量）により発振周波数を変化させるＶＣＯを有するものがある。このようなＶＣＯは特にバリキャプとインダクタを用いる共振型のＶＣＯ（ＬＣＶＣＯと呼ばれる）が多く、高周波で動作する。分野としては、高周波回路（ＲＦ回路）のＰＬＬ回路や高速インターフェース用のＰＬＬ回路に適用され、産業的に現在非常に有望な分野である。
【０００３】
図１６（Ａ）は、従来技術によるＰＬＬ回路の構成を示す。位相比較器１６０１は、参照信号（クロック）Ｒｅｆ及び分周器１６０７からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器１６０１は、参照信号Ｒｅｆに対する分周器１６０７からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号ｄｎを、逆に遅れている場合はアップ信号ｕｐを出力する。アップ／ダウン信号ｕｐ，ｄｎは、チャージポンプ１６０２に入力される。チャージポンプ１６０２は、アップ／ダウン信号ｕｐ，ｄｎに応じてループフィルタ（ローパスフィルタ）１６０３内の容量に電荷を充電又は放電する。ループフィルタ１６０３は、ＬＣＶＣＯ１６０４及びグランド間に接続される（例えば非特許文献１及び２参照）。
【０００４】
図１６（Ｂ）は、ループフィルタ１６０３の構成例を示す。端子１６１１及び端子１６１２は接続され、その端子の電圧をＶｃｎｔｌとする。端子１６１１はチャージポンプ１６０２に接続され、端子１６１２はＬＣＶＣＯ１６０４に接続される。抵抗Ｒ１及び容量Ｃ１の直列接続は、端子１６１１及びグランド間に接続される。容量Ｃ２は、端子１６１１及びグランド間に接続される。
【０００５】
チャージポンプ１６０２は、ダウン信号ｄｎが入力されると、ループフィルタ１６０３から電流を引き抜き、電圧Ｖｃｎｔｌを下げる。逆に、チャージポンプ１６０２は、アップ信号ｕｐが入力されると、ループフィルタ１６０３に電流を注入し、電圧Ｖｃｎｔｌを上げる。ＬＣＶＣＯ１６０４は、図１６（Ｃ）に示すように制御電圧Ｖｃｎｔｌに応じて発振周波数が変化する。よって、ダウン信号ｄｎの場合は電圧Ｖｃｎｔｌが下がり、発振周波数が低下する。アップ信号ｕｐの場合は、電圧Ｖｃｎｔｌが上がり発振周波数が増加する。図１６（Ｃ）では、制御電圧Ｖｃｎｔｌ−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号ｕｐ及びダウン信号ｄｎの極性を逆にすることになる。ＬＣＶＣＯ１６０４は、電圧Ｖｃｎｔｌに応じた周波数で信号を発振する。分周器１６０７は、ＬＣＶＣＯ１６０４の発振信号を分周して帰還信号を位相比較器１６０１へ出力する。このようにして、参照信号Ｒｅｆと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【０００６】
ＬＣＶＣＯ１６０４の出力がＰＬＬ回路の出力になる。分周器１６０７が２倍の周期に分周する場合には、ＬＣＶＣＯ１６０４は参照信号Ｒｅｆの２倍の周波数の信号を出力する。分周器１６０７は削除することもできる。その場合、ＬＣＶＣＯ１６０４は参照信号Ｒｅｆと同一の周波数の信号を出力する。
【０００７】
図１７（Ａ）は、ループフィルタ１６０３及びＬＣＶＣＯ１６０４の構成を示す。ＬＣＶＣＯ１６０４の内部構成を説明する。ｐチャネルＭＯＳトランジスタＭ３は、ゲートが出力端子ｏｕｔ２に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｐチャネルＭＯＳトランジスタＭ４は、ゲートが出力端子ｏｕｔ１に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。インダクタＭＬは、出力端子ｏｕｔ１及びｏｕｔ２間に接続される。バリキャップ（可変容量又はバラクタ）ＭＣ１は、出力端子ｏｕｔ１及び端子１６１１間に接続される。バリキャップＭＣ２は、出力端子ｏｕｔ２及び端子１６１１間に接続される。ｎチャネルＭＯＳトランジスタＭ１は、ゲートが出力端子ｏｕｔ２に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｎチャネルＭＯＳトランジスタＭ２は、ゲートが出力端子ｏｕｔ１に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。ＬＣＶＣＯ１６０４は、左右対称になっており、制御電圧Ｖｃｎｔｌに応じた周波数で、出力端子ｏｕｔ１及びｏｕｔ２から差動信号を出力する。
【０００８】
図１７（Ｂ）は、バリキャップＭＣ１及びＭＣ２の構造例を示す。ｐ型シリコン基板１７１１上に、ｎ型ウエル１７１２が設けられる。ｎ＋型領域１７１３及び１７１４は、ｎ型ウエル１７１２内に設けられる。シリコン酸化膜１７１５及びその上のゲートポリシリコン１７１６は、ｎ＋型領域１７１３及び１７１４の間の領域の上に設けられる。端子ＶＧは、ゲートポリシリコン１７１６に接続される。端子ＶＳは、ｎ＋型領域１７１３及び１７１４に接続される。端子ＶＳに対する端子ＶＧの電圧を電圧ＶＧＳとする。バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが端子１６１１に接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが端子１６１１に接続される。
【０００９】
図１７（Ｃ）は、バリキャップＭＣ１及びＭＣ２の特性を示す。横軸は印加電圧ＶＧＳを示し、縦軸は端子ＶＳ及びＶＧ間の容量値Ｃを示す。バリキャップＭＣ１及びＭＣ２は、電圧ＶＧＳが高くなるほど容量値Ｃが大きくなる。
【００１０】
【非特許文献１】
Ｇｒｅｅｎ ｅｔ．ａｌ．， ”１５．１ ＯＣ−１９２ Ｔｒａｎｓｍｉｔｔｅｒ ｉｎ Ｓｔａｎｄａｒｄ ０．１８ｕｍ ＣＭＯＳ”， ＩＳＳＣＣ２００２， Ｆｅｂｒｕａｒｙ ５， ２００２， ｐ． ２４８−２４９
【非特許文献２】
Ｃａｏ ｅｔ．ａｌ．， ”１５．２ ＯＣ−１９２ Ｒｅｃｅｉｖｅｒ ｉｎ Ｓｔａｎｄａｒｄ ０．１８ｕｍ ＣＭＯＳ”， ＩＳＳＣＣ２００２， １５．２， Ｆｅｂｒｕａｒｙ ５， ２００２， ｐ． ２５０−２５１
【特許文献１】
特開平５−２４３８４４号公報
【特許文献２】
特開平９−１３５１６６号公報
【００１１】
【発明が解決しようとする課題】
一般に、ＰＬＬ回路において、その出力信号は、周波数の変動が小さく、ジッタが小さいことが望まれる。実際のＰＬＬ回路では、理想状態でないためにＰＬＬ回路に電源変動が生じ、それがもとで周波数の変動を招き、ジッタが増加してしまうという問題がある。この周波数変動は、特に電源変動によるＬＣＶＣＯ１６０４の発振周波数の変動に起因しており、電源変動に強いＬＣＶＣＯが望まれている。
【００１２】
ここで、電源変動によりＬＣＶＣＯ１６０４の発振周波数が変動する理由を説明する。そのためにまず、ＬＣＶＣＯ１６０４の発振周波数がどのように決められるかを説明する。ＬＣＶＣＯ１６０４の発振周波数は、近似的に以下のように与えられる。
ｆｏ＝１／［２π×｛Ｌｓ×（Ｃｖ＋Ｃｐ）｝１／２］ ・・・（１）
【００１３】
ここで、ＬｓはインダクタＭＬのインダクタンス値２Ｌｓの１／２の値、ＣｖはバリキャップＭＣ１及びＭＣ２の各容量値、Ｃｐは出力端子ｏｕｔ１及びｏｕｔ２の各寄生容量である。ここで、ＬＣＶＣＯ１６０４は、電圧Ｖｃｎｔｌを変化させることでバリキャップＭＣ１及びＭＣ２の容量値Ｃｖを変化させ、ＬＣＶＣＯ１６０４の周波数を変化させている。
【００１４】
次に、このバリキャップＭＣ１及びＭＣ２がＬＣＶＣＯ１６０４で使われる場合に、式（１）の容量値Ｃｖがどのような値になるかを説明する。このバリキャップＭＣ１及びＭＣ２を実際にＬＣＶＣＯ１６０４で使用する場合は、端子ＶＧを出力端子ｏｕｔ１又はｏｕｔ２側に接続、端子ＶＳを端子１６１１に接続する。ＬＣＶＣＯ１６０４の発振時には、出力端子ｏｕｔ１及びｏｕｔ２の電圧は、約ＶＤＤ／２を中心に大きく正弦波振動する。その振動周波数が、先の式（１）で決まる値であるが、このとき、式（１）中の容量値Ｃｖはどのように決まるかを考える。
【００１５】
図１８（Ａ）において、特性１８０１は、図１７（Ｃ）の容量値Ｃ−印加電圧ＶＧＳ特性と同じである。出力信号１８０２は、出力端子ｏｕｔ１又はｏｕｔ２の出力信号であり、縦軸が時間を示し、横軸が電圧を示す。参照信号Ｒｅｆと帰還信号との位相が一致しているとする。出力信号１８０２は、発振振幅がＶＤＤである。特性１８０３は、出力信号１８０２に応じたバリキャップＭＣ１，ＭＣ２の容量値Ｃを示し、縦軸が容量値Ｃであり、横軸が時間ｔである。
【００１６】
バリキャップＭＣ１，ＭＣ２の端子ＶＧには直流電圧だけでなく、交流電圧も印加されるので、ＬＣＶＣＯ１６０４の共振周波数を決める容量値Ｃｖは、発振波形の１周期にわたっての容量値を平均した値Ｃｖａになる。ただし、バリキャップＭＣ１，ＭＣ２の容量変化が発振周波数の変動に十分追従できると仮定する。これは現在の利用分野のほとんどの場合に当てはまる。よって、式（１）を書き直すと式（２）のようになる。
ｆｏ＝１／［２π×｛Ｌｓ×（Ｃｖａ＋Ｃｐ）｝１／２］ ・・・（２）
ここで、ＣｖａはバリキャップＭＣ１，ＭＣ２の端子ＶＧが交流変動している場合の１周期の平均容量である。
【００１７】
図１８（Ｂ）において、出力信号１８１２は、出力信号１８０２の発振振幅を大きくした信号である。特性１８０３は出力信号１８０２に応じたバリキャップＭＣ１，ＭＣ２の容量値特性であり、特性１８１３は出力信号１８１２に応じたバリキャップＭＣ１，ＭＣ２の容量値特性である。平均的な容量値Ｃは出力信号の発振振幅にも依存している。つまり、Ｃｖａは発振振幅の関数でもある。このことも、電源変動によるＬＣＶＣＯ１６０４の発振周波数の変動に関係する。
【００１８】
では、電源変動によるＬＣＶＣＯ１６０４の発振周波数の変動原因を説明する。なお、ここでは説明を分かりやすくするためにバリキャップＭＣ１，ＭＣ２のＣ−Ｖ特性１８０１を折れ線近似して、図１９（Ａ）の特性１９０１として示す。このようにしても、説明の一般性は失われない。図１７（Ａ）において、バリキャップＭＣ１，ＭＣ２の端子ＶＧは、出力端子ｏｕｔ１（又はｏｕｔ２）に接続されており、その直流電位は、ｎチャネルＭＯＳトランジスタＭ１とｐチャネルＭＯＳトランジスタＭ３の直流抵抗の比で与えられ、通常ＶＤＤ／２程度に設定される。また、端子ＶＳは、端子１６１１に接続されている。このようにバリキャップＭＣ１，ＭＣ２の両端には、ＶＧＳ＝ＶＤＤ／２−Ｖｃｎｔｌの直流電圧が印加されており、先の説明からその直流電圧値と発振振幅で決まる平均容量によって、発振周波数が決められることになる。発振周波数が変動しないためには、この平均容量が変動しないことが必要となる。
【００１９】
図１９（Ａ）において、出力信号１９０２に応じたバリキャップＭＣ１，ＭＣ２の容量値特性１９０３を示す。出力信号１９０２は、振幅がＶＤＤであり、横軸が電圧Ｖであり、縦軸が時間ｔである。特性１９０３は、横軸が容量値Ｃであり、縦軸が時間ｔである。ここで、容量値Ｃの時間変化特性１９０３は、本来直線にはならないが、ここでも近似的に直線で表すことにする。この近似により、大きな影響はなく、本実施形態の原理を説明するのに十分である。
【００２０】
図１９（Ｂ）に、図１７（Ａ）の構成で、電源電位がＶＤＤからＶＤＤ＋ΔＶＤＤに変動した場合を示す。出力信号１９１２の振幅は、ＶＤＤ＋ΔＶＤＤになる。バリキャップＭＣ１，ＭＣ２の容量値特性１９１３は、電源電位がＶＤＤ＋ΔＶＤＤの出力信号１９１２に応じた特性である。バリキャップＭＣ１，ＭＣ２の容量値特性１９０３は、電源電位がＶＤＤの出力信号１９０２（図１９（Ａ））に応じた特性である。
【００２１】
このとき、Ｃｖａがどのように変わるかを見ることで、発振周波数がどのように変わるかが分かる（式（２））。バリキャップＭＣ１，ＭＣ２にかかる直流電圧の変動と交流振幅の変動をそれぞれ考える。まず直流電圧であるが、端子ＶＧ、つまり出力端子ｏｕｔ１又はｏｕｔ２の直流電位は、ＶＤＤ／２からＶＤＤ／２＋ΔＶＤＤ／２に変化する。この時、電圧Ｖｃｎｔｌはグランドのまま変動しないとすると、バリキャップＭＣ１，ＭＣ２の両端の電位差ＶＧＳは、ΔＶＤＤ／２だけ大きくなる。
【００２２】
次に、ＬＣＶＣＯ１６０４の発振振幅の変化を見る。ＬＣＶＣＯ１６０４は、ΔＶＤＤ
の電源変動により発振振幅の直流電位がΔＶＤＤ／２だけ増加する。さて、この時に平均容量Ｃｖａがどのように変化するかを考える。直流的にバイアスポイントが、Ｃ−Ｖ曲線の右側すなわち容量が大きくなる方向に変化していること、かつ、発振振幅もＶＤＤからＶＤＤ＋ΔＶＤＤに増加するので、平均的な容量が増加していることが分かる。
【００２３】
図２０は、電源電圧がＶＤＤのときの容量値特性２００１及び電源電圧がＶＤＤ＋ΔＶＤＤのときの容量値特性２００２を示す。横軸が時間ｔであり、縦軸が容量値Ｃである。特性２００１の１周期の平均容量Ｃａｖｅ１及び特性２００２の１周期の平均容量Ｃａｖｅ２は、以下の通りである。
Ｃａｖｅ１＝［（５＊５）＋１＊４＊（１／２）＊２＋３＊４＋１＊４＊（１／２）＊２＋５＊１］／１０＝５
Ｃａｖｅ２＝［（６＊５）＋０．５＊３＊（１／２）＊２＋４＊３＋０．８＊５＊（１／２）＊２＋５＊１］／１０＝５．５５
【００２４】
容量値Ｃ（縦軸）と時間ｔ（横軸）を任意の単位で示しているが、計算で示したとおり、電源がΔＶＤＤ変化した場合、平均容量は１１％増加していることがわかる。まとめると、電源電圧の変動（今の場合ΔＶＤＤの増加）によって、１）直流（ＤＣ）バイアスポイントの変化と、２）発振振幅の変化の両方の影響で平均容量値が変化し、両方の変化が平均容量Ｃｖａが増加する方向に働き、結果的に発振周波数が減少してしまう。なお、電源電圧がΔＶＤＤだけ小さくなった場合も同様に考えられ、ＤＣポイントの低下と発振振幅の低下により、平均容量Ｃｖａは減少し、その結果発振周波数が増加してしまう。このような電源変動による発振周波数の変化はできるだけ抑えることが望まれている。
【００２５】
本発明の目的は、電源変動した場合に、電圧制御発振器内のバリキャップ（可変容量）の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることである。
【００２６】
【課題を解決するための手段】
本発明の一観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するＰＬＬ回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【００２７】
ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【００２８】
本発明の他の観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するＰＬＬ回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が小さくなる。
【００２９】
ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【００３０】
【発明の実施の形態】
図１（Ａ）及び（Ｂ）は、本発明の実施形態によるＰＬＬ回路で使用するバリキャップ（可変容量又はバラクタ）の容量値Ｃ−電圧Ｖ特性を示す。図１（Ａ）の特性は、電圧Ｖが高くなるほど容量値Ｃが大きくなる。図１（Ｂ）の特性は、電圧Ｖが高くなるほど容量値Ｃが小さくなる。
【００３１】
バリキャップの制御電圧Ｖｃｎｔｌに接続するループフィルタにおいて、そのループフィルタの容量の基準電位をバリキャップのＣ−Ｖ特性に応じて異なるようにする。その際に、１）バリキャップのＣ−Ｖ特性が、電圧Ｖの増加とともに容量値Ｃが増加する図１（Ａ）の場合は、ループフィルタの容量の基準電位を電源（ＶＤＤ）側にし、２） バリキャップのＣ−Ｖ特性が、電圧Ｖの増加とともに容量値Ｃが減少する図１（Ｂ）の場合は、ループフィルタの容量の基準電位をグランド（ＧＮＤ）側にする。ここでＣ−Ｖ特性の電圧Ｖは、バリキャップがＭＯＳタイプの場合（図６（Ａ）〜（Ｃ）参照）、ソース／ドレイン側を基準としたゲート電圧である。また、バリキャップがＰＮ接合（ＰＮ−Ｊｕｎｃｔｉｏｎ）タイプの場合（図７（Ａ）及び（Ｂ）参照）は、Ｎ側を基準としたＰ側の電圧である。
【００３２】
次に、本実施形態の原理を説明する。図２は、ループフィルタ２０１及びＬＣ共振型電圧制御発振器（以下、ＬＣＶＣＯという）２１０の構成例を示す。本実施形態の特徴は、バリキャップＭＣ１及びＭＣ２の特性が図１（Ａ）の特性であるときに、ループフィルタ２０１の基準電位を電源電位ＶＤＤにすることである。
【００３３】
まず、ループフィルタ２０１の構成例を示す。端子ＩＮの電圧をＶｃｎｔｌとする。抵抗Ｒ１及び容量Ｃ１の直列接続は、端子ＩＮ及び電源電位ＶＤＤ間に接続される。容量Ｃ２は、端子ＩＮ及び電源電位ＶＤＤ間に接続される。
【００３４】
次に、ＬＣＶＣＯ２１０の構成例を説明する。ｐチャネルＭＯＳトランジスタＭ３は、ゲートが出力端子ｏｕｔ２に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｐチャネルＭＯＳトランジスタＭ４は、ゲートが出力端子ｏｕｔ１に接続され、ソースが電源電位ＶＤＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。インダクタ（コイル）ＭＬは、出力端子ｏｕｔ１及びｏｕｔ２間に接続される。バリキャップＭＣ１は、出力端子ｏｕｔ１及び端子ＩＮ間に接続される。バリキャップＭＣ２は、出力端子ｏｕｔ２及び端子ＩＮ間に接続される。ｎチャネルＭＯＳトランジスタＭ１は、ゲートが出力端子ｏｕｔ２に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ１に接続される。ｎチャネルＭＯＳトランジスタＭ２は、ゲートが出力端子ｏｕｔ１に接続され、ソースがグランド電位ＧＮＤに接続され、ドレインが出力端子ｏｕｔ２に接続される。ＬＣＶＣＯ２１０は、左右対称になっており、制御電圧Ｖｃｎｔｌに応じた周波数で、出力端子ｏｕｔ１及びｏｕｔ２から差動信号を出力する。バリキャップＭＣ１及びＭＣ２は、図１（Ａ）のＣ−Ｖ特性を有する。その電圧Ｖ及び容量値Ｃは、バリキャップＭＣ１，ＭＣ２の両端の電圧及び容量値である。なお、バリキャップＭＣ１，ＭＣ２は、出力端子ｏｕｔ１，ｏｕｔ２及び端子ＩＮ間に直接接続される場合に限らず、他の素子（例えば容量）を介して接続してもよい。
【００３５】
図１９（Ａ）に示したように、電源がＶＤＤのとき、出力信号１９０２及び容量値特性１９０３は上述のようになる。
【００３６】
図３は、電源がＶＤＤからＶＤＤ＋ΔＶＤＤに増加した場合のＤＣバイアスポイントと発振振幅の変化の様子を示す。Ｃ−Ｖ特性３０１は、図１（Ａ）のＣ−Ｖ特性を直線近似したものである。この近似は、上述のように、説明の一般性は失われない。Ｃ−Ｖ特性３０１、出力信号３０２及び容量値特性３０３は、図１９（Ｂ）のＣ−Ｖ特性１９０１、出力信号１９１２及び容量値特性１９１３に対応するものである。
【００３７】
出力信号３０２は、ＬＣＶＣＯ２１０の出力端子ｏｕｔ１又はｏｕｔ２の出力信号であり、その振幅は、ＶＤＤ＋ΔＶＤＤになる。バリキャップＭＣ１，ＭＣ２の容量値特性３０３は、電源電位がＶＤＤ＋ΔＶＤＤの出力信号３０２に応じた特性である。バリキャップＭＣ１，ＭＣ２の容量値特性３０４は、電源電位がＶＤＤの出力信号に応じた特性であり、図１９（Ａ）の特性１９０３に相当する。
【００３８】
ＬＣＶＣＯ２１０の出力信号ｏｕｔ１，ｏｕｔ２の直流電位は（ＶＤＤ＋ΔＶＤＤ）／２であるので、電源変動に伴ってΔＶＤＤ／２だけ増加する。一方、電圧Ｖｃｎｔｌは、電源ＶＤＤ基準になっているので、Ｖｃｎｔｌ＋ΔＶＤＤとなる。結果的に、バリキャップＭＣ１，ＭＣ２の両端の電位差は、ΔＶＤＤ／２だけ下がることになる。ＬＣＶＣＯ２１０の発振振幅は、電源電圧となるので、ＶＤＤ＋ΔＶＤＤとなる。
【００３９】
図４は、図３の容量値特性３０３及び３０４を示し、図２０と比較する。横軸が時間ｔであり、縦軸が容量値Ｃである。電源がＶＤＤ＋ΔＶＤＤのときの特性３０３の１周期の平均容量Ｃａｖｅ１、及び電源がＶＤＤのときの特性３０４の１周期の平均容量Ｃａｖｅ２は、以下の通りである。
Ｃａｖｅ１＝［（５＊５）＋１＊４＊（１／２）＊２＋３＊４＋１＊４＊（１／２）＊２＋５＊１］／１０＝５
Ｃａｖｅ２＝［（４＊５）＋１＊５＊（１／２）＊２＋３＊５＋０．５＊３＊（１／２）＊２＋５＊１］／１０＝４．６５
【００４０】
平均容量Ｃａｖｅ２は、平均容量Ｃａｖｅ１に対して７％減少する。よって先に示した図２０の場合に比べて、変化量が小さくなっていることが分かる。本実施形態の場合は、ＤＣバイアスが低下し、一方発振振幅が増大するので互いにキャンセルする方向に働いており、変化量が抑えられていると考えられる。この効果により、電源電圧の変化による平均容量の変化を抑えることができ、発振周波数の変動を抑えることが出来るわけである。
【００４１】
図５に、シミュレーションで求めた平均容量の変化率とＬＣＶＣＯの発振周波数の変化率を示す。参考例は、図１７（Ａ）の回路を使用し、バリキャップを図１（Ａ）の特性にした。電源電圧を１．２Ｖ及び１．３５Ｖのときの平均バリキャップ容量値及びＬＣＶＣＯの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は６．５７％であり、発振周波数の変化率は−１．８７％であった。
【００４２】
本実施形態は、図２の回路を使用し、バリキャップを図１（Ａ）の特性にした。電源電圧を１．２Ｖ及び１．３５Ｖのときの平均バリキャップ容量値及びＬＣＶＣＯの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は−３．４１％であり、発振周波数の変化率は０．３４％であった。本実施形態は、参考例に比べ、明らかに平均容量値の変化が小さく、発振周波数の変化も小さいことが分かる。
【００４３】
図６（Ａ）〜（Ｃ）、図７（Ａ）、（Ｂ）、図８（Ａ）〜（Ｃ）は、上記の原理を適用するためのバリキャップＭＣ１及びＭＣ２（図２）の構造例を示す。図６（Ａ）〜（Ｃ）及び図７（Ａ）、（Ｂ）は、図１（Ａ）のように、電圧Ｖの増加に伴い容量値Ｃが大きくなる特性（以下、右上がり特性という）である。図８（Ａ）〜（Ｃ）は、図１（Ｂ）のように、電圧Ｖの増加に伴い容量値Ｃが小さくなる特性（以下、右下がり特性という）である。
【００４４】
バリキャップは、電圧によって容量値を変化できる電圧制御可変容量が一般的に使われる。その素子構造としては、ｎＭＯＳ又はＰＭＯＳ構造を用いたもので反転タイプと言われるもの、同じく蓄積タイプ（アキュミレーション，ａｃｃｕｍｕｌａｔｉｏｎ）といわれるもの、ＰＮ−接合容量を用いるものなどがある。
【００４５】
図６（Ａ）は、右上がり特性のバリキャップＭＣ１及びＭＣ２の構造例を示す。ｐ型シリコン基板６０１上に、ｎ型ウエル６０２が設けられる。ｎ＋型領域６０３及び６０４は、ｎ型ウエル６０２内に設けられる。シリコン酸化膜６０５及びその上のゲートポリシリコン６０６は、ｎ＋型領域６０３及び６０４の間の領域の上に設けられる。端子ＶＧは、ゲートポリシリコン６０６に接続される。端子ＶＳは、ｎ＋型領域６０３及び６０４に接続される。端子ＶＳに対する端子ＶＧの電圧を電圧ＶＧＳとする。図２において、バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが端子ＩＮに接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが端子ＩＮに接続される。
【００４６】
これは、ＭＯＳ構造の蓄積タイプ、別名Ｐｏｌｙ−Ｎｗｅｌｌ容量とも呼ばれるものであり、ＰＭＯＳトランジスタのソース及びドレイン部をｐ＋ではなく、ｎ＋タイプにしたものであり、通常のＭＯＳ工程で形成可能なものである。
【００４７】
図６（Ｂ）は、右上がり特性のバリキャップＭＣ１及びＭＣ２の他の構造例を示す。図６（Ａ）のバリキャップと異なる点のみを説明する。その他の点は、図６（Ａ）のものと同じである。ｎ型ウエル６０２内に、ｐ型ウエル６１１を設ける。ｎ＋型領域６０３及び６０４は、ｐ型ウエル６１１内に設けられる。
【００４８】
図６（Ｃ）は、図６（Ａ）及び図６（Ｂ）のバリキャップのＣ−Ｖ特性を示し、右上がり特性になる。横軸が電圧ＶＧＳであり、縦軸が端子ＶＧ及びＶＳ間の容量値Ｃである。図６（Ａ）及び図６（Ｂ）のバリキャップの構造の違いは、横軸の電圧ＶＧＳがシフトする特性の違いとなって現れる。
【００４９】
図７（Ａ）は、右上がり特性のＰＮ接合型バリキャップＭＣ１及びＭＣ２の構造例を示す。ｐ型シリコン基板７０１上に、ｎ型ウエル７０２が設けられる。ｐ型ウエル７０３は、ｎ型ウエル７０２内に設けられる。ｐ＋型領域７０４，７０５及びｎ＋型領域７０６は、ｐ型ウエル７０３内に設けられる。端子ＶＧは、ｐ＋型領域７０４及び７０５に接続される。端子ＶＳは、ｎ＋型領域７０６に接続される。端子ＶＳに対する端子ＶＧの電圧を電圧ＶＧＳとする。図２において、バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが端子ＩＮに接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが端子ＩＮに接続される。図７（Ｂ）は、図７（Ａ）のバリキャップのＣ−Ｖ特性を示し、右上がり特性になる。横軸が電圧ＶＧＳであり、縦軸が端子ＶＧ及びＶＳ間の容量値Ｃである。この特性は、図６（Ｃ）の特性に比べ、傾きがなだらかになる。
【００５０】
図８（Ａ）は、右下がり特性のバリキャップＭＣ１及びＭＣ２の構造例を示す。図６（Ａ）のバリキャップと異なる点のみを説明する。ｐ＋型領域８１３及び８１４が、図６（Ａ）のｎ＋型領域６０３及び６０４の代わりに設けられる。その他の点は、図６（Ａ）のものと同じである。
【００５１】
図８（Ｂ）は、右下がり特性のバリキャップＭＣ１及びＭＣ２の他の構造例を示す。図６（Ｂ）のバリキャップと異なる点のみを説明する。ｐ＋型領域８０３及び８０４が、図６（Ｂ）のｎ＋型領域６０３及び６０４の代わりに設けられる。その他の点は、図６（Ｂ）のものと同じである。
【００５２】
図８（Ｃ）は、図８（Ａ）及び（Ｂ）のバリキャップのＣ−Ｖ特性を示し、右下がり特性になる。横軸が電圧ＶＧＳであり、縦軸が端子ＶＧ及びＶＳ間の容量値Ｃである。
【００５３】
図９（Ａ）は、本実施形態によるＰＬＬ回路の構成例を示す。位相比較器９０１は、参照信号（クロック）Ｒｅｆ及び分周器９０７からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器９０１は、参照信号Ｒｅｆに対する分周器９０７からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号ｄｎを、逆に遅れている場合はアップ信号ｕｐを出力する。アップ／ダウン信号ｕｐ，ｄｎは、チャージポンプ９０２に入力される。チャージポンプ９０２は、アップ／ダウン信号ｕｐ，ｄｎに応じてループフィルタ（ローパスフィルタ）９０３内の容量に電荷を充電又は放電する。ループフィルタ９０３は、ＬＣＶＣＯ９０４及び電源電位ＶＤＤ間に接続される。
【００５４】
ループフィルタ９０３の構成例を示す。チャージポンプ９０２及びＬＣＶＣＯ９０４は接続され、その接続線の電圧をＶｃｎｔｌとする。抵抗Ｒ１及び容量Ｃ１の直列接続は、電圧Ｖｃｎｔｌの線及び電源電位ＶＤＤ間に接続される。容量Ｃ２は、電圧Ｖｃｎｔｌの線及び電源電位ＶＤＤ間に接続される。
【００５５】
チャージポンプ９０２は、ダウン信号ｄｎが入力されると、ループフィルタ９０３から電流を引き抜き、電圧Ｖｃｎｔｌを下げる。逆に、チャージポンプ９０２は、アップ信号ｕｐが入力されると、ループフィルタ９０３に電流を注入し、電圧Ｖｃｎｔｌを上げる。ＬＣＶＣＯ９０４は、図１６（Ｃ）に示すように制御電圧Ｖｃｎｔｌに応じて発振周波数が変化する。よって、ダウン信号ｄｎの場合は電圧Ｖｃｎｔｌが下がり、発振周波数が低下する。アップ信号ｕｐの場合は、電圧Ｖｃｎｔｌが上がり発振周波数が増加する。図１６（Ｃ）では、制御電圧Ｖｃｎｔｌ−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号ｕｐ及びダウン信号ｄｎの極性を逆にすることになる。ＬＣＶＣＯ９０４は、電圧Ｖｃｎｔｌに応じた周波数で信号を発振する。増幅器９０６は、ＬＣＶＣＯ９０４の発振信号を増幅して分周器９０７へ出力する。分周器９０７は、増幅器９０６の出力信号を分周して、帰還信号として位相比較器９０１へ出力する。このようにして、参照信号Ｒｅｆと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【００５６】
ＬＣＶＣＯ９０４の出力は、増幅器９０５で増幅されてＰＬＬ回路の出力になる。分周器９０７が２倍の周期に分周する場合には、ＬＣＶＣＯ９０４は参照信号Ｒｅｆの２倍の周波数の信号を出力する。分周器９０７は削除することもできる。その場合、ＬＣＶＣＯ９０４は参照信号Ｒｅｆと同一の周波数の信号を出力する。
【００５７】
増幅器９０６は、削除してもよい。分周器９０７の入力インピーダンスが大きかったり、ＬＣＶＣＯ９０４から分周器９０７までの配線長が長いことがある。その場合に、増幅器９０６をバッファとして設ければ、上記の式（１）及び（２）の出力端子ｏｕｔ１及びｏｕｔ２の各寄生容量Ｃｐを小さくすることができる。増幅器９０５も、削除してもよい。
【００５８】
図９（Ｂ）は、図９（Ａ）のＬＣＶＣＯ９０４の構成例を示す。ＬＣＶＣＯ９０４は、図２のＬＣＶＣＯ２１０と同じ構成である。バリキャップＭＣ１及びＭＣ２は、図６（Ａ）、（Ｂ）又は図７（Ａ）の右上がり特性のバリキャップである。ただし、バリキャップＭＣ１及びＭＣ２は、同じ構造にする必要がある。バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。
【００５９】
図９（Ｃ）は、図９（Ａ）のＬＣＶＣＯ９０４の他の構成例を示す。このＬＣＶＣＯは、図９（Ｂ）のＬＣＶＣＯと基本的に同じ構成である。ただし、バリキャップＭＣ１及びＭＣ２は、図８（Ａ）又は（Ｂ）のバリキャップであり、接続を逆にする。すなわち、バリキャップＭＣ１は、端子ＶＳが出力端子ｏｕｔ１に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＳが出力端子ｏｕｔ２に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。端子ＶＧ及びＶＳの接続を逆にすることにより、図８（Ａ）及び（Ｂ）のバリキャップは右上がり特性になる。
【００６０】
図１０（Ａ）は、他のＰＬＬ回路の構成例を示す。このＰＬＬ回路は、図９（Ａ）のループフィルタ９０３の代わりに、ループフィルタ１００３を設けている。ループフィルタ９０３では容量Ｃ１及びＣ２を電源電位ＶＤＤに接続していたが、ループフィルタ１００３では容量Ｃ１及びＣ２をグランド電位ＧＮＤに接続する。また、図９（Ａ）のＬＣＶＣＯ９０４の代わりに、ＬＣＶＣＯ１００４を設ける。その他の点は、図９（Ａ）と同じである。
【００６１】
図１０（Ｂ）は、図１０（Ａ）のＬＣＶＣＯ１００４の構成例を示す。ＬＣＶＣＯ１００４は、図９（Ｂ）のＬＣＶＣＯ９０４と基本的に同じ構成である。ただし、バリキャップＭＣ１及びＭＣ２は、図８（Ａ）又は（Ｂ）の右下がり特性のバリキャップである。バリキャップＭＣ１及びＭＣ２は、同じ構造にする必要がある。バリキャップＭＣ１は、端子ＶＧが出力端子ｏｕｔ１に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＧが出力端子ｏｕｔ２に接続され、端子ＶＳが電圧Ｖｃｎｔｌの線に接続される。
【００６２】
図１７（Ａ）〜（Ｃ）では、ループフィルタ１６０３をグランドに接続し、右上がり特性のバリキャップＭＣ１，ＭＣ２を使用している。それに対し、本実施形態では、ループフィルタ１００３をグランドに接続し、右下がり特性のバリキャップＭＣ１，ＭＣ２を使用している。
【００６３】
図１０（Ｃ）は、図１０（Ａ）のＬＣＶＣＯ１００４の他の構成例を示す。このＬＣＶＣＯは、図１０（Ｂ）のＬＣＶＣＯと基本的に同じ構成である。ただし、バリキャップＭＣ１及びＭＣ２は、図６（Ａ）、（Ｂ）又は図７（Ａ）のバリキャップであり、接続を逆にする。すなわち、バリキャップＭＣ１は、端子ＶＳが出力端子ｏｕｔ１に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。バリキャップＭＣ２は、端子ＶＳが出力端子ｏｕｔ２に接続され、端子ＶＧが電圧Ｖｃｎｔｌの線に接続される。端子ＶＧ及びＶＳの接続を逆にすることにより、図６（Ａ）、（Ｂ）及び図７（Ａ）のバリキャップは右下がり特性になる。
【００６４】
図１１（Ａ）は、他のＬＣＶＣＯの構成例を示す。このＬＣＶＣＯは、図２のＬＣＶＣＯ２１０に対して、トランジスタＭＴＮを追加したものである。ｎチャネルＭＯＳトランジスタＭＴＮは、ゲートがバイアス電位ｂｐに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＭ１及びＭ２のソースに接続される。
【００６５】
図１１（Ｂ）は、他のＬＣＶＣＯの構成例を示す。インダクタＭＬ１は、電源ＶＤＤ及び出力端子ｏｕｔ１間に接続される。インダクタＭＬ２は、電源ＶＤＤ及び出力端子ｏｕｔ２間に接続される。バリキャップＭＣ１は、出力端子ｏｕｔ１及び電圧Ｖｃｎｔｌの線間に接続される。バリキャップＭＣ２は、出力端子ｏｕｔ２及び電圧Ｖｃｎｔｌの線間に接続される。ｎチャネルＭＯＳトランジスタＭ１は、ゲートが出力端子ｏｕｔ２に接続され、ドレインが出力端子ｏｕｔ１に接続され、ソースがｎチャネルＭＯＳトランジスタＭＴＮのドレインに接続される。ｎチャネルＭＯＳトランジスタＭ２は、ゲートが出力端子ｏｕｔ１に接続され、ドレインが出力端子ｏｕｔ２に接続され、ソースがｎチャネルＭＯＳトランジスタＭＴＮのドレインに接続される。トランジスタＭＴＮは、ゲートがバイアス電位ｂｐに接続され、ソースがグランドＧＮＤに接続される。
【００６６】
図１１（Ｃ）は、他のＬＣＶＣＯの構成例を示す。このＬＣＶＣＯは、図１１（Ｂ）のＬＣＶＣＯに対して、トランジスタＭＴＮを削除し、トランジスタＭＴＰを追加したものである。ｐチャネルＭＯＳトランジスタＭＴＰは、ゲートがバイアス電位ｂｐに接続され、ソースが電源ＶＤＤに接続され、ドレインがインダクタＭＬ１及びＭＬ２に接続される。トランジスタＭ１及びＭ２のソースは、グランドＧＮＤに接続される。
【００６７】
図１２（Ａ）は、他のループフィルタの構成例を示す。図９（Ａ）のループフィルタ９０３の代わりに、ループフィルタ１２０３を設ける。ループフィルタ１２０３は、容量Ｃ１が電源ＶＤＤ及び電圧Ｖｃｎｔｌの線の間に接続される。
【００６８】
図１２（Ｂ）は、他のループフィルタの構成例を示す。図１０（Ａ）のループフィルタ１００３の代わりに、ループフィルタ１２１３を設ける。ループフィルタ１２１３は、容量Ｃ１がグランドＧＮＤ及び電圧Ｖｃｎｔｌの線の間に接続される。
【００６９】
図１３（Ａ）は、他のループフィルタの構成例を示す。このループフィルタは、図２（Ａ）のループフィルタ２０１に抵抗Ｒ２を追加したものである。抵抗Ｒ２は、端子ＩＮ及び容量Ｃ１間に接続される。基準電位としては、電源ＶＤＤ又はグランドＧＮＤに接続する。
【００７０】
図１３（Ｂ）は、他のループフィルタの構成例を示す。このループフィルタは、図１３（Ａ）のループフィルタに抵抗Ｒ３を追加したものである。抵抗Ｒ３は、容量Ｃ１及びＣ２間に接続される。基準電位としては、電源ＶＤＤ又はグランドＧＮＤに接続する。
【００７１】
図１４は、図９（Ａ）のＰＬＬ回路、図９（Ｂ）のＬＣＶＣＯ、図６（Ａ）のバリキャップを用いた場合のＬＣＶＣＯの発振周波数の電源電圧依存性特性１４０１を実際のＬＳＩで測定した結果として示す。合わせて、図１７（Ａ）〜（Ｃ）のＰＬＬ回路を用いた場合のＬＣＶＣＯの発振周波数の電源電圧依存性特性１４０２を示す。横軸が電源電圧［Ｖ］であり、縦軸がＬＣＶＣＯの発振周波数［ＧＨｚ］である。
【００７２】
特性１４０１は、ループフィルタの基準電位を電源ＶＤＤに接続し、図９（Ａ）の電圧Ｖｃｎｔｌとして外部から固定電圧をＶＤＤ基準で与えてＬＣＶＣＯの発振周波数の電源依存性を測定した結果である。参考特性１４０２は、ループフィルタの基準電位をグランドに接続し、電源依存性を測定した結果である。
【００７３】
電源ＶＤＤに対する発振周波数の変化が小さいほど良い特性であるが、本実施形態の特性１４０１のほうが明らかに良いことが分かる。定量的には本実施形態の特性１４０１の変化率は０．１１ ＧＨｚ／Ｖで、特性１４０２は−０．８２ ＧＨｚ／Ｖである。本実施形態の特性１４０１の方が約１／８の小ささであることが分かる。
【００７４】
図１５（Ａ）は、ＰＬＬ回路全体での特性のシミュレーション結果を示す。電源電圧ＶＤＤが図１５（Ｂ）のように変化したときのＬＣＶＣＯのクロック（ＰＬＬ出力）の理想的なクロック（周期変動なし）との位相差の時間変化［ｐｓ］を示している。横軸がサイクル数であり、縦軸が理想的なクロックからの位相のずれ［ｐｓ］である。本実施形態の特性１５０１は図１４の特性１４０１で使用したＰＬＬ回路の特性であり、参考特性１５０２は図１４の特性１４０２で使用したＰＬＬ回路の特性である。
【００７５】
参考特性１５０２は−３．９ｐｓ（ｐｅａｋ−ｔｏ−ｐｅａｋ）に対して本実施形態の特性１５０１は２．４ｐｓ（ｐｅａｋ−ｔｏ−ｐｅａｋ）であり、本実施形態の特性１５０１の方があきらかに変動が小さいことが分かる。この場合は、図１４（Ｂ）に示したように、電源変動周波数が３３８ＭＨｚ、電源が１．２Ｖを中心に５０ｍＶの振幅で変動する場合であるが、本実施形態と参考例の差は、電源変動周波数が低くなればなるほど大きくなり、本実施形態の効果が顕著にあらわれる。
【００７６】
以上のように、図９（Ａ）〜（Ｃ）に示すように、ループフィルタ９０３を電源電位ＶＤＤに接続し、ＬＣＶＣＯ９０４内のバリキャップ（可変容量）ＭＣ１，ＭＣ２を右上がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びＬＣＶＣＯの発振周波数の変動を小さくすることができる。例えば、電源がΔＶＤＤ増加すると、直流（ＤＣ）バイアスが低下し、発振振幅が増加するので互いにキャンセルする方向に働き、変化量が抑えられる。
【００７７】
同様に、図１０（Ａ）〜（Ｃ）に示すように、ループフィルタ１００３をグランド電位ＧＮＤに接続し、ＬＣＶＣＯ１００４内のバリキャップ（可変容量）ＭＣ１，ＭＣ２を右下がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びＬＣＶＣＯの発振周波数の変動を小さくすることができる。
【００７８】
なお、グランド電位の代わりに、基準電位ＶＳＳを用いてもよい。基準電位ＶＳＳは、グランド以外の電位でもよい。
【００７９】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８０】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が大きくなるＰＬＬ回路。
（付記２）前記電圧制御発振器は、電源電位及び基準電位間に接続される付記１記載のＰＬＬ回路。
（付記３）さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記１記載のＰＬＬ回路。
（付記４）さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記１記載のＰＬＬ回路。
（付記５）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記１記載のＰＬＬ回路。
（付記６）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記１記載のＰＬＬ回路。
（付記７）さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記１記載のＰＬＬ回路。
（付記８）さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記１記載のＰＬＬ回路。
（付記９）前記電圧制御発振器は、前記可変容量及びインダクタを有する付記１記載のＰＬＬ回路。
（付記１０）前記ループフィルタは、前記容量及び抵抗を有する付記１記載のＰＬＬ回路。
（付記１１）参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が小さくなるＰＬＬ回路。
（付記１２）前記基準電位はグランドである付記１１記載のＰＬＬ回路。
（付記１３）前記電圧制御発振器は、電源電位及び基準電位間に接続される付記１１記載のＰＬＬ回路。
（付記１４）さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記１１記載のＰＬＬ回路。
（付記１５）さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記１１記載のＰＬＬ回路。
（付記１６）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記１１記載のＰＬＬ回路。
（付記１７）さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記１１記載のＰＬＬ回路。
（付記１８）さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記１１記載のＰＬＬ回路。
（付記１９）さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記１１記載のＰＬＬ回路。
（付記２０）前記電圧制御発振器は、前記可変容量及びインダクタを有する付記１１記載のＰＬＬ回路。
（付記２１）前記ループフィルタは、前記容量及び抵抗を有する付記１１記載のＰＬＬ回路。
【００８１】
【発明の効果】
以上説明したように、ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
また、ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるＰＬＬ回路で使用するバリキャップの容量値−電圧特性を示す図である。
【図２】ループフィルタ及びＬＣＶＣＯの構成例を示す図である。
【図３】電源電圧が変動したときの発振波形及び容量値の変化を示す図である。
【図４】バリキャップの平均容量値を説明するための図である。
【図５】電源変動によるバリキャップの平均容量値の変化率を示す図である。
【図６】図６（Ａ）〜（Ｃ）はバリキャップの構造例を示す図である。
【図７】図７（Ａ）及び（Ｂ）はバリキャップの他の構造例を示す図である。
【図８】図８（Ａ）〜（Ｃ）はバリキャップのさらに他の構造例を示す図である。
【図９】図９（Ａ）〜（Ｃ）は本実施形態によるＰＬＬ回路の構成例を示す図である。
【図１０】図１０（Ａ）〜（Ｃ）は本実施形態による他のＰＬＬ回路の構成例を示す図である。
【図１１】図１１（Ａ）〜（Ｃ）は他のＬＣＶＣＯの構成例を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は他のループフィルタの構成例を示す図である。
【図１３】図１３（Ａ）及び（Ｂ）はさらに他のループフィルタの構成例を示す図である。
【図１４】発振周波数の電源電圧依存特性を示す図である。
【図１５】図１５（Ａ）及び（Ｂ）は電源変動による位相ずれを示す図である。
【図１６】図１６（Ａ）〜（Ｃ）は従来技術によるＰＬＬ回路の構成を示す図である。
【図１７】図１７（Ａ）〜（Ｃ）はループフィルタ、ＬＣＶＣＯ及びバリキャップの構成を示す図である。
【図１８】図１８（Ａ）及び（Ｂ）はバリキャップの容量値の時間変化を示す図である。
【図１９】図１９（Ａ）及び（Ｂ）は電源変動による発振波形及び容量変化を示す図である。
【図２０】バリキャップの平均容量値を説明するための図である。
【符号の説明】
２０１ ループフィルタ
２１０ ＬＣ共振型電圧制御発振器（ＬＣＶＣＯ）
９０１ 位相比較器
９０２ チャージポンプ
９０３，１００３ ループフィルタ
９０４，１００４ ＬＣＶＣＯ
９０５，９０６ 増幅器
９０７ 分周器
１６０１ 位相比較器
１６０２ チャージポンプ
１６０３ ループフィルタ
１６０４ ＬＣＶＣＯ
１６０５ 増幅器
１６０７ 分周器
Claims (10)
- 参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が大きくなるＰＬＬ回路。 - 前記電圧制御発振器は、電源電位及び基準電位間に接続される請求項１記載のＰＬＬ回路。
- さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する請求項１記載のＰＬＬ回路。
- さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する請求項１記載のＰＬＬ回路。 - さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する請求項１記載のＰＬＬ回路。
- 参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が小さくなるＰＬＬ回路。 - 前記基準電位はグランドである請求項６記載のＰＬＬ回路。
- 前記電圧制御発振器は、電源電位及び基準電位間に接続される請求項６記載のＰＬＬ回路。
- さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する請求項６記載のＰＬＬ回路。
- さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する請求項６記載のＰＬＬ回路。
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| JP (1) | JP2004186776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042338A (ja) * | 2004-07-22 | 2006-02-09 | Commissariat A L'energie Atomique | 線形容量を有する電圧制御発振器 |
| JP2006180513A (ja) * | 2004-12-22 | 2006-07-06 | Agere Systems Inc | 容量結合周波数制御をもつ低電力分散ｃｍｏｓ発振器回路 |
| CN111123671A (zh) * | 2018-11-01 | 2020-05-08 | 联想图像（天津）科技有限公司 | 变频电路、曝光装置及打印机 |
-
2002
- 2002-11-29 JP JP2002348361A patent/JP2004186776A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042338A (ja) * | 2004-07-22 | 2006-02-09 | Commissariat A L'energie Atomique | 線形容量を有する電圧制御発振器 |
| JP2006180513A (ja) * | 2004-12-22 | 2006-07-06 | Agere Systems Inc | 容量結合周波数制御をもつ低電力分散ｃｍｏｓ発振器回路 |
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