JP2004186776A - Pll回路 - Google Patents
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Abstract
【課題】電源変動した場合に、電圧制御発振器内の可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることを課題とする。
【解決手段】参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタ(903)と、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器(904)とを有するPLL回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【選択図】 図9
【解決手段】参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタ(903)と、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器(904)とを有するPLL回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【選択図】 図9
Description
【0001】
【発明の属する技術分野】
本発明は、PLL(Phase−Locked−Loop)回路に関する。
【0002】
【従来の技術】
PLL回路には、VCO(電圧制御発振器)として、バリキャップ(バラクタ、可変容量)により発振周波数を変化させるVCOを有するものがある。このようなVCOは特にバリキャプとインダクタを用いる共振型のVCO(LCVCOと呼ばれる)が多く、高周波で動作する。分野としては、高周波回路(RF回路)のPLL回路や高速インターフェース用のPLL回路に適用され、産業的に現在非常に有望な分野である。
【0003】
図16(A)は、従来技術によるPLL回路の構成を示す。位相比較器1601は、参照信号(クロック)Ref及び分周器1607からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器1601は、参照信号Refに対する分周器1607からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号dnを、逆に遅れている場合はアップ信号upを出力する。アップ/ダウン信号up,dnは、チャージポンプ1602に入力される。チャージポンプ1602は、アップ/ダウン信号up,dnに応じてループフィルタ(ローパスフィルタ)1603内の容量に電荷を充電又は放電する。ループフィルタ1603は、LCVCO1604及びグランド間に接続される(例えば非特許文献1及び2参照)。
【0004】
図16(B)は、ループフィルタ1603の構成例を示す。端子1611及び端子1612は接続され、その端子の電圧をVcntlとする。端子1611はチャージポンプ1602に接続され、端子1612はLCVCO1604に接続される。抵抗R1及び容量C1の直列接続は、端子1611及びグランド間に接続される。容量C2は、端子1611及びグランド間に接続される。
【0005】
チャージポンプ1602は、ダウン信号dnが入力されると、ループフィルタ1603から電流を引き抜き、電圧Vcntlを下げる。逆に、チャージポンプ1602は、アップ信号upが入力されると、ループフィルタ1603に電流を注入し、電圧Vcntlを上げる。LCVCO1604は、図16(C)に示すように制御電圧Vcntlに応じて発振周波数が変化する。よって、ダウン信号dnの場合は電圧Vcntlが下がり、発振周波数が低下する。アップ信号upの場合は、電圧Vcntlが上がり発振周波数が増加する。図16(C)では、制御電圧Vcntl−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号up及びダウン信号dnの極性を逆にすることになる。LCVCO1604は、電圧Vcntlに応じた周波数で信号を発振する。分周器1607は、LCVCO1604の発振信号を分周して帰還信号を位相比較器1601へ出力する。このようにして、参照信号Refと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【0006】
LCVCO1604の出力がPLL回路の出力になる。分周器1607が2倍の周期に分周する場合には、LCVCO1604は参照信号Refの2倍の周波数の信号を出力する。分周器1607は削除することもできる。その場合、LCVCO1604は参照信号Refと同一の周波数の信号を出力する。
【0007】
図17(A)は、ループフィルタ1603及びLCVCO1604の構成を示す。LCVCO1604の内部構成を説明する。pチャネルMOSトランジスタM3は、ゲートが出力端子out2に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out1に接続される。pチャネルMOSトランジスタM4は、ゲートが出力端子out1に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out2に接続される。インダクタMLは、出力端子out1及びout2間に接続される。バリキャップ(可変容量又はバラクタ)MC1は、出力端子out1及び端子1611間に接続される。バリキャップMC2は、出力端子out2及び端子1611間に接続される。nチャネルMOSトランジスタM1は、ゲートが出力端子out2に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out1に接続される。nチャネルMOSトランジスタM2は、ゲートが出力端子out1に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out2に接続される。LCVCO1604は、左右対称になっており、制御電圧Vcntlに応じた周波数で、出力端子out1及びout2から差動信号を出力する。
【0008】
図17(B)は、バリキャップMC1及びMC2の構造例を示す。p型シリコン基板1711上に、n型ウエル1712が設けられる。n+型領域1713及び1714は、n型ウエル1712内に設けられる。シリコン酸化膜1715及びその上のゲートポリシリコン1716は、n+型領域1713及び1714の間の領域の上に設けられる。端子VGは、ゲートポリシリコン1716に接続される。端子VSは、n+型領域1713及び1714に接続される。端子VSに対する端子VGの電圧を電圧VGSとする。バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが端子1611に接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが端子1611に接続される。
【0009】
図17(C)は、バリキャップMC1及びMC2の特性を示す。横軸は印加電圧VGSを示し、縦軸は端子VS及びVG間の容量値Cを示す。バリキャップMC1及びMC2は、電圧VGSが高くなるほど容量値Cが大きくなる。
【0010】
【非特許文献1】
Green et.al., ”15.1 OC−192 Transmitter in Standard 0.18um CMOS”, ISSCC2002, February 5, 2002, p. 248−249
【非特許文献2】
Cao et.al., ”15.2 OC−192 Receiver in Standard 0.18um CMOS”, ISSCC2002, 15.2, February 5, 2002, p. 250−251
【特許文献1】
特開平5−243844号公報
【特許文献2】
特開平9−135166号公報
【0011】
【発明が解決しようとする課題】
一般に、PLL回路において、その出力信号は、周波数の変動が小さく、ジッタが小さいことが望まれる。実際のPLL回路では、理想状態でないためにPLL回路に電源変動が生じ、それがもとで周波数の変動を招き、ジッタが増加してしまうという問題がある。この周波数変動は、特に電源変動によるLCVCO1604の発振周波数の変動に起因しており、電源変動に強いLCVCOが望まれている。
【0012】
ここで、電源変動によりLCVCO1604の発振周波数が変動する理由を説明する。そのためにまず、LCVCO1604の発振周波数がどのように決められるかを説明する。LCVCO1604の発振周波数は、近似的に以下のように与えられる。
fo=1/[2π×{Ls×(Cv+Cp)}1/2] ・・・(1)
【0013】
ここで、LsはインダクタMLのインダクタンス値2Lsの1/2の値、CvはバリキャップMC1及びMC2の各容量値、Cpは出力端子out1及びout2の各寄生容量である。ここで、LCVCO1604は、電圧Vcntlを変化させることでバリキャップMC1及びMC2の容量値Cvを変化させ、LCVCO1604の周波数を変化させている。
【0014】
次に、このバリキャップMC1及びMC2がLCVCO1604で使われる場合に、式(1)の容量値Cvがどのような値になるかを説明する。このバリキャップMC1及びMC2を実際にLCVCO1604で使用する場合は、端子VGを出力端子out1又はout2側に接続、端子VSを端子1611に接続する。LCVCO1604の発振時には、出力端子out1及びout2の電圧は、約VDD/2を中心に大きく正弦波振動する。その振動周波数が、先の式(1)で決まる値であるが、このとき、式(1)中の容量値Cvはどのように決まるかを考える。
【0015】
図18(A)において、特性1801は、図17(C)の容量値C−印加電圧VGS特性と同じである。出力信号1802は、出力端子out1又はout2の出力信号であり、縦軸が時間を示し、横軸が電圧を示す。参照信号Refと帰還信号との位相が一致しているとする。出力信号1802は、発振振幅がVDDである。特性1803は、出力信号1802に応じたバリキャップMC1,MC2の容量値Cを示し、縦軸が容量値Cであり、横軸が時間tである。
【0016】
バリキャップMC1,MC2の端子VGには直流電圧だけでなく、交流電圧も印加されるので、LCVCO1604の共振周波数を決める容量値Cvは、発振波形の1周期にわたっての容量値を平均した値Cvaになる。ただし、バリキャップMC1,MC2の容量変化が発振周波数の変動に十分追従できると仮定する。これは現在の利用分野のほとんどの場合に当てはまる。よって、式(1)を書き直すと式(2)のようになる。
fo=1/[2π×{Ls×(Cva+Cp)}1/2] ・・・(2)
ここで、CvaはバリキャップMC1,MC2の端子VGが交流変動している場合の1周期の平均容量である。
【0017】
図18(B)において、出力信号1812は、出力信号1802の発振振幅を大きくした信号である。特性1803は出力信号1802に応じたバリキャップMC1,MC2の容量値特性であり、特性1813は出力信号1812に応じたバリキャップMC1,MC2の容量値特性である。平均的な容量値Cは出力信号の発振振幅にも依存している。つまり、Cvaは発振振幅の関数でもある。このことも、電源変動によるLCVCO1604の発振周波数の変動に関係する。
【0018】
では、電源変動によるLCVCO1604の発振周波数の変動原因を説明する。なお、ここでは説明を分かりやすくするためにバリキャップMC1,MC2のC−V特性1801を折れ線近似して、図19(A)の特性1901として示す。このようにしても、説明の一般性は失われない。図17(A)において、バリキャップMC1,MC2の端子VGは、出力端子out1(又はout2)に接続されており、その直流電位は、nチャネルMOSトランジスタM1とpチャネルMOSトランジスタM3の直流抵抗の比で与えられ、通常VDD/2程度に設定される。また、端子VSは、端子1611に接続されている。このようにバリキャップMC1,MC2の両端には、VGS=VDD/2−Vcntlの直流電圧が印加されており、先の説明からその直流電圧値と発振振幅で決まる平均容量によって、発振周波数が決められることになる。発振周波数が変動しないためには、この平均容量が変動しないことが必要となる。
【0019】
図19(A)において、出力信号1902に応じたバリキャップMC1,MC2の容量値特性1903を示す。出力信号1902は、振幅がVDDであり、横軸が電圧Vであり、縦軸が時間tである。特性1903は、横軸が容量値Cであり、縦軸が時間tである。ここで、容量値Cの時間変化特性1903は、本来直線にはならないが、ここでも近似的に直線で表すことにする。この近似により、大きな影響はなく、本実施形態の原理を説明するのに十分である。
【0020】
図19(B)に、図17(A)の構成で、電源電位がVDDからVDD+ΔVDDに変動した場合を示す。出力信号1912の振幅は、VDD+ΔVDDになる。バリキャップMC1,MC2の容量値特性1913は、電源電位がVDD+ΔVDDの出力信号1912に応じた特性である。バリキャップMC1,MC2の容量値特性1903は、電源電位がVDDの出力信号1902(図19(A))に応じた特性である。
【0021】
このとき、Cvaがどのように変わるかを見ることで、発振周波数がどのように変わるかが分かる(式(2))。バリキャップMC1,MC2にかかる直流電圧の変動と交流振幅の変動をそれぞれ考える。まず直流電圧であるが、端子VG、つまり出力端子out1又はout2の直流電位は、VDD/2からVDD/2+ΔVDD/2に変化する。この時、電圧Vcntlはグランドのまま変動しないとすると、バリキャップMC1,MC2の両端の電位差VGSは、ΔVDD/2だけ大きくなる。
【0022】
次に、LCVCO1604の発振振幅の変化を見る。LCVCO1604は、ΔVDD
の電源変動により発振振幅の直流電位がΔVDD/2だけ増加する。さて、この時に平均容量Cvaがどのように変化するかを考える。直流的にバイアスポイントが、C−V曲線の右側すなわち容量が大きくなる方向に変化していること、かつ、発振振幅もVDDからVDD+ΔVDDに増加するので、平均的な容量が増加していることが分かる。
【0023】
図20は、電源電圧がVDDのときの容量値特性2001及び電源電圧がVDD+ΔVDDのときの容量値特性2002を示す。横軸が時間tであり、縦軸が容量値Cである。特性2001の1周期の平均容量Cave1及び特性2002の1周期の平均容量Cave2は、以下の通りである。
Cave1=[(5*5)+1*4*(1/2)*2+3*4+1*4*(1/2)*2+5*1]/10=5
Cave2=[(6*5)+0.5*3*(1/2)*2+4*3+0.8*5*(1/2)*2+5*1]/10=5.55
【0024】
容量値C(縦軸)と時間t(横軸)を任意の単位で示しているが、計算で示したとおり、電源がΔVDD変化した場合、平均容量は11%増加していることがわかる。まとめると、電源電圧の変動(今の場合ΔVDDの増加)によって、1)直流(DC)バイアスポイントの変化と、2)発振振幅の変化の両方の影響で平均容量値が変化し、両方の変化が平均容量Cvaが増加する方向に働き、結果的に発振周波数が減少してしまう。なお、電源電圧がΔVDDだけ小さくなった場合も同様に考えられ、DCポイントの低下と発振振幅の低下により、平均容量Cvaは減少し、その結果発振周波数が増加してしまう。このような電源変動による発振周波数の変化はできるだけ抑えることが望まれている。
【0025】
本発明の目的は、電源変動した場合に、電圧制御発振器内のバリキャップ(可変容量)の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることである。
【0026】
【課題を解決するための手段】
本発明の一観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するPLL回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【0027】
ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【0028】
本発明の他の観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するPLL回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が小さくなる。
【0029】
ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【0030】
【発明の実施の形態】
図1(A)及び(B)は、本発明の実施形態によるPLL回路で使用するバリキャップ(可変容量又はバラクタ)の容量値C−電圧V特性を示す。図1(A)の特性は、電圧Vが高くなるほど容量値Cが大きくなる。図1(B)の特性は、電圧Vが高くなるほど容量値Cが小さくなる。
【0031】
バリキャップの制御電圧Vcntlに接続するループフィルタにおいて、そのループフィルタの容量の基準電位をバリキャップのC−V特性に応じて異なるようにする。その際に、1)バリキャップのC−V特性が、電圧Vの増加とともに容量値Cが増加する図1(A)の場合は、ループフィルタの容量の基準電位を電源(VDD)側にし、2) バリキャップのC−V特性が、電圧Vの増加とともに容量値Cが減少する図1(B)の場合は、ループフィルタの容量の基準電位をグランド(GND)側にする。ここでC−V特性の電圧Vは、バリキャップがMOSタイプの場合(図6(A)〜(C)参照)、ソース/ドレイン側を基準としたゲート電圧である。また、バリキャップがPN接合(PN−Junction)タイプの場合(図7(A)及び(B)参照)は、N側を基準としたP側の電圧である。
【0032】
次に、本実施形態の原理を説明する。図2は、ループフィルタ201及びLC共振型電圧制御発振器(以下、LCVCOという)210の構成例を示す。本実施形態の特徴は、バリキャップMC1及びMC2の特性が図1(A)の特性であるときに、ループフィルタ201の基準電位を電源電位VDDにすることである。
【0033】
まず、ループフィルタ201の構成例を示す。端子INの電圧をVcntlとする。抵抗R1及び容量C1の直列接続は、端子IN及び電源電位VDD間に接続される。容量C2は、端子IN及び電源電位VDD間に接続される。
【0034】
次に、LCVCO210の構成例を説明する。pチャネルMOSトランジスタM3は、ゲートが出力端子out2に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out1に接続される。pチャネルMOSトランジスタM4は、ゲートが出力端子out1に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out2に接続される。インダクタ(コイル)MLは、出力端子out1及びout2間に接続される。バリキャップMC1は、出力端子out1及び端子IN間に接続される。バリキャップMC2は、出力端子out2及び端子IN間に接続される。nチャネルMOSトランジスタM1は、ゲートが出力端子out2に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out1に接続される。nチャネルMOSトランジスタM2は、ゲートが出力端子out1に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out2に接続される。LCVCO210は、左右対称になっており、制御電圧Vcntlに応じた周波数で、出力端子out1及びout2から差動信号を出力する。バリキャップMC1及びMC2は、図1(A)のC−V特性を有する。その電圧V及び容量値Cは、バリキャップMC1,MC2の両端の電圧及び容量値である。なお、バリキャップMC1,MC2は、出力端子out1,out2及び端子IN間に直接接続される場合に限らず、他の素子(例えば容量)を介して接続してもよい。
【0035】
図19(A)に示したように、電源がVDDのとき、出力信号1902及び容量値特性1903は上述のようになる。
【0036】
図3は、電源がVDDからVDD+ΔVDDに増加した場合のDCバイアスポイントと発振振幅の変化の様子を示す。C−V特性301は、図1(A)のC−V特性を直線近似したものである。この近似は、上述のように、説明の一般性は失われない。C−V特性301、出力信号302及び容量値特性303は、図19(B)のC−V特性1901、出力信号1912及び容量値特性1913に対応するものである。
【0037】
出力信号302は、LCVCO210の出力端子out1又はout2の出力信号であり、その振幅は、VDD+ΔVDDになる。バリキャップMC1,MC2の容量値特性303は、電源電位がVDD+ΔVDDの出力信号302に応じた特性である。バリキャップMC1,MC2の容量値特性304は、電源電位がVDDの出力信号に応じた特性であり、図19(A)の特性1903に相当する。
【0038】
LCVCO210の出力信号out1,out2の直流電位は(VDD+ΔVDD)/2であるので、電源変動に伴ってΔVDD/2だけ増加する。一方、電圧Vcntlは、電源VDD基準になっているので、Vcntl+ΔVDDとなる。結果的に、バリキャップMC1,MC2の両端の電位差は、ΔVDD/2だけ下がることになる。LCVCO210の発振振幅は、電源電圧となるので、VDD+ΔVDDとなる。
【0039】
図4は、図3の容量値特性303及び304を示し、図20と比較する。横軸が時間tであり、縦軸が容量値Cである。電源がVDD+ΔVDDのときの特性303の1周期の平均容量Cave1、及び電源がVDDのときの特性304の1周期の平均容量Cave2は、以下の通りである。
Cave1=[(5*5)+1*4*(1/2)*2+3*4+1*4*(1/2)*2+5*1]/10=5
Cave2=[(4*5)+1*5*(1/2)*2+3*5+0.5*3*(1/2)*2+5*1]/10=4.65
【0040】
平均容量Cave2は、平均容量Cave1に対して7%減少する。よって先に示した図20の場合に比べて、変化量が小さくなっていることが分かる。本実施形態の場合は、DCバイアスが低下し、一方発振振幅が増大するので互いにキャンセルする方向に働いており、変化量が抑えられていると考えられる。この効果により、電源電圧の変化による平均容量の変化を抑えることができ、発振周波数の変動を抑えることが出来るわけである。
【0041】
図5に、シミュレーションで求めた平均容量の変化率とLCVCOの発振周波数の変化率を示す。参考例は、図17(A)の回路を使用し、バリキャップを図1(A)の特性にした。電源電圧を1.2V及び1.35Vのときの平均バリキャップ容量値及びLCVCOの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は6.57%であり、発振周波数の変化率は−1.87%であった。
【0042】
本実施形態は、図2の回路を使用し、バリキャップを図1(A)の特性にした。電源電圧を1.2V及び1.35Vのときの平均バリキャップ容量値及びLCVCOの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は−3.41%であり、発振周波数の変化率は0.34%であった。本実施形態は、参考例に比べ、明らかに平均容量値の変化が小さく、発振周波数の変化も小さいことが分かる。
【0043】
図6(A)〜(C)、図7(A)、(B)、図8(A)〜(C)は、上記の原理を適用するためのバリキャップMC1及びMC2(図2)の構造例を示す。図6(A)〜(C)及び図7(A)、(B)は、図1(A)のように、電圧Vの増加に伴い容量値Cが大きくなる特性(以下、右上がり特性という)である。図8(A)〜(C)は、図1(B)のように、電圧Vの増加に伴い容量値Cが小さくなる特性(以下、右下がり特性という)である。
【0044】
バリキャップは、電圧によって容量値を変化できる電圧制御可変容量が一般的に使われる。その素子構造としては、nMOS又はPMOS構造を用いたもので反転タイプと言われるもの、同じく蓄積タイプ(アキュミレーション,accumulation)といわれるもの、PN−接合容量を用いるものなどがある。
【0045】
図6(A)は、右上がり特性のバリキャップMC1及びMC2の構造例を示す。p型シリコン基板601上に、n型ウエル602が設けられる。n+型領域603及び604は、n型ウエル602内に設けられる。シリコン酸化膜605及びその上のゲートポリシリコン606は、n+型領域603及び604の間の領域の上に設けられる。端子VGは、ゲートポリシリコン606に接続される。端子VSは、n+型領域603及び604に接続される。端子VSに対する端子VGの電圧を電圧VGSとする。図2において、バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが端子INに接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが端子INに接続される。
【0046】
これは、MOS構造の蓄積タイプ、別名Poly−Nwell容量とも呼ばれるものであり、PMOSトランジスタのソース及びドレイン部をp+ではなく、n+タイプにしたものであり、通常のMOS工程で形成可能なものである。
【0047】
図6(B)は、右上がり特性のバリキャップMC1及びMC2の他の構造例を示す。図6(A)のバリキャップと異なる点のみを説明する。その他の点は、図6(A)のものと同じである。n型ウエル602内に、p型ウエル611を設ける。n+型領域603及び604は、p型ウエル611内に設けられる。
【0048】
図6(C)は、図6(A)及び図6(B)のバリキャップのC−V特性を示し、右上がり特性になる。横軸が電圧VGSであり、縦軸が端子VG及びVS間の容量値Cである。図6(A)及び図6(B)のバリキャップの構造の違いは、横軸の電圧VGSがシフトする特性の違いとなって現れる。
【0049】
図7(A)は、右上がり特性のPN接合型バリキャップMC1及びMC2の構造例を示す。p型シリコン基板701上に、n型ウエル702が設けられる。p型ウエル703は、n型ウエル702内に設けられる。p+型領域704,705及びn+型領域706は、p型ウエル703内に設けられる。端子VGは、p+型領域704及び705に接続される。端子VSは、n+型領域706に接続される。端子VSに対する端子VGの電圧を電圧VGSとする。図2において、バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが端子INに接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが端子INに接続される。図7(B)は、図7(A)のバリキャップのC−V特性を示し、右上がり特性になる。横軸が電圧VGSであり、縦軸が端子VG及びVS間の容量値Cである。この特性は、図6(C)の特性に比べ、傾きがなだらかになる。
【0050】
図8(A)は、右下がり特性のバリキャップMC1及びMC2の構造例を示す。図6(A)のバリキャップと異なる点のみを説明する。p+型領域813及び814が、図6(A)のn+型領域603及び604の代わりに設けられる。その他の点は、図6(A)のものと同じである。
【0051】
図8(B)は、右下がり特性のバリキャップMC1及びMC2の他の構造例を示す。図6(B)のバリキャップと異なる点のみを説明する。p+型領域803及び804が、図6(B)のn+型領域603及び604の代わりに設けられる。その他の点は、図6(B)のものと同じである。
【0052】
図8(C)は、図8(A)及び(B)のバリキャップのC−V特性を示し、右下がり特性になる。横軸が電圧VGSであり、縦軸が端子VG及びVS間の容量値Cである。
【0053】
図9(A)は、本実施形態によるPLL回路の構成例を示す。位相比較器901は、参照信号(クロック)Ref及び分周器907からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器901は、参照信号Refに対する分周器907からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号dnを、逆に遅れている場合はアップ信号upを出力する。アップ/ダウン信号up,dnは、チャージポンプ902に入力される。チャージポンプ902は、アップ/ダウン信号up,dnに応じてループフィルタ(ローパスフィルタ)903内の容量に電荷を充電又は放電する。ループフィルタ903は、LCVCO904及び電源電位VDD間に接続される。
【0054】
ループフィルタ903の構成例を示す。チャージポンプ902及びLCVCO904は接続され、その接続線の電圧をVcntlとする。抵抗R1及び容量C1の直列接続は、電圧Vcntlの線及び電源電位VDD間に接続される。容量C2は、電圧Vcntlの線及び電源電位VDD間に接続される。
【0055】
チャージポンプ902は、ダウン信号dnが入力されると、ループフィルタ903から電流を引き抜き、電圧Vcntlを下げる。逆に、チャージポンプ902は、アップ信号upが入力されると、ループフィルタ903に電流を注入し、電圧Vcntlを上げる。LCVCO904は、図16(C)に示すように制御電圧Vcntlに応じて発振周波数が変化する。よって、ダウン信号dnの場合は電圧Vcntlが下がり、発振周波数が低下する。アップ信号upの場合は、電圧Vcntlが上がり発振周波数が増加する。図16(C)では、制御電圧Vcntl−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号up及びダウン信号dnの極性を逆にすることになる。LCVCO904は、電圧Vcntlに応じた周波数で信号を発振する。増幅器906は、LCVCO904の発振信号を増幅して分周器907へ出力する。分周器907は、増幅器906の出力信号を分周して、帰還信号として位相比較器901へ出力する。このようにして、参照信号Refと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【0056】
LCVCO904の出力は、増幅器905で増幅されてPLL回路の出力になる。分周器907が2倍の周期に分周する場合には、LCVCO904は参照信号Refの2倍の周波数の信号を出力する。分周器907は削除することもできる。その場合、LCVCO904は参照信号Refと同一の周波数の信号を出力する。
【0057】
増幅器906は、削除してもよい。分周器907の入力インピーダンスが大きかったり、LCVCO904から分周器907までの配線長が長いことがある。その場合に、増幅器906をバッファとして設ければ、上記の式(1)及び(2)の出力端子out1及びout2の各寄生容量Cpを小さくすることができる。増幅器905も、削除してもよい。
【0058】
図9(B)は、図9(A)のLCVCO904の構成例を示す。LCVCO904は、図2のLCVCO210と同じ構成である。バリキャップMC1及びMC2は、図6(A)、(B)又は図7(A)の右上がり特性のバリキャップである。ただし、バリキャップMC1及びMC2は、同じ構造にする必要がある。バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが電圧Vcntlの線に接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが電圧Vcntlの線に接続される。
【0059】
図9(C)は、図9(A)のLCVCO904の他の構成例を示す。このLCVCOは、図9(B)のLCVCOと基本的に同じ構成である。ただし、バリキャップMC1及びMC2は、図8(A)又は(B)のバリキャップであり、接続を逆にする。すなわち、バリキャップMC1は、端子VSが出力端子out1に接続され、端子VGが電圧Vcntlの線に接続される。バリキャップMC2は、端子VSが出力端子out2に接続され、端子VGが電圧Vcntlの線に接続される。端子VG及びVSの接続を逆にすることにより、図8(A)及び(B)のバリキャップは右上がり特性になる。
【0060】
図10(A)は、他のPLL回路の構成例を示す。このPLL回路は、図9(A)のループフィルタ903の代わりに、ループフィルタ1003を設けている。ループフィルタ903では容量C1及びC2を電源電位VDDに接続していたが、ループフィルタ1003では容量C1及びC2をグランド電位GNDに接続する。また、図9(A)のLCVCO904の代わりに、LCVCO1004を設ける。その他の点は、図9(A)と同じである。
【0061】
図10(B)は、図10(A)のLCVCO1004の構成例を示す。LCVCO1004は、図9(B)のLCVCO904と基本的に同じ構成である。ただし、バリキャップMC1及びMC2は、図8(A)又は(B)の右下がり特性のバリキャップである。バリキャップMC1及びMC2は、同じ構造にする必要がある。バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが電圧Vcntlの線に接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが電圧Vcntlの線に接続される。
【0062】
図17(A)〜(C)では、ループフィルタ1603をグランドに接続し、右上がり特性のバリキャップMC1,MC2を使用している。それに対し、本実施形態では、ループフィルタ1003をグランドに接続し、右下がり特性のバリキャップMC1,MC2を使用している。
【0063】
図10(C)は、図10(A)のLCVCO1004の他の構成例を示す。このLCVCOは、図10(B)のLCVCOと基本的に同じ構成である。ただし、バリキャップMC1及びMC2は、図6(A)、(B)又は図7(A)のバリキャップであり、接続を逆にする。すなわち、バリキャップMC1は、端子VSが出力端子out1に接続され、端子VGが電圧Vcntlの線に接続される。バリキャップMC2は、端子VSが出力端子out2に接続され、端子VGが電圧Vcntlの線に接続される。端子VG及びVSの接続を逆にすることにより、図6(A)、(B)及び図7(A)のバリキャップは右下がり特性になる。
【0064】
図11(A)は、他のLCVCOの構成例を示す。このLCVCOは、図2のLCVCO210に対して、トランジスタMTNを追加したものである。nチャネルMOSトランジスタMTNは、ゲートがバイアス電位bpに接続され、ソースがグランドGNDに接続され、ドレインがトランジスタM1及びM2のソースに接続される。
【0065】
図11(B)は、他のLCVCOの構成例を示す。インダクタML1は、電源VDD及び出力端子out1間に接続される。インダクタML2は、電源VDD及び出力端子out2間に接続される。バリキャップMC1は、出力端子out1及び電圧Vcntlの線間に接続される。バリキャップMC2は、出力端子out2及び電圧Vcntlの線間に接続される。nチャネルMOSトランジスタM1は、ゲートが出力端子out2に接続され、ドレインが出力端子out1に接続され、ソースがnチャネルMOSトランジスタMTNのドレインに接続される。nチャネルMOSトランジスタM2は、ゲートが出力端子out1に接続され、ドレインが出力端子out2に接続され、ソースがnチャネルMOSトランジスタMTNのドレインに接続される。トランジスタMTNは、ゲートがバイアス電位bpに接続され、ソースがグランドGNDに接続される。
【0066】
図11(C)は、他のLCVCOの構成例を示す。このLCVCOは、図11(B)のLCVCOに対して、トランジスタMTNを削除し、トランジスタMTPを追加したものである。pチャネルMOSトランジスタMTPは、ゲートがバイアス電位bpに接続され、ソースが電源VDDに接続され、ドレインがインダクタML1及びML2に接続される。トランジスタM1及びM2のソースは、グランドGNDに接続される。
【0067】
図12(A)は、他のループフィルタの構成例を示す。図9(A)のループフィルタ903の代わりに、ループフィルタ1203を設ける。ループフィルタ1203は、容量C1が電源VDD及び電圧Vcntlの線の間に接続される。
【0068】
図12(B)は、他のループフィルタの構成例を示す。図10(A)のループフィルタ1003の代わりに、ループフィルタ1213を設ける。ループフィルタ1213は、容量C1がグランドGND及び電圧Vcntlの線の間に接続される。
【0069】
図13(A)は、他のループフィルタの構成例を示す。このループフィルタは、図2(A)のループフィルタ201に抵抗R2を追加したものである。抵抗R2は、端子IN及び容量C1間に接続される。基準電位としては、電源VDD又はグランドGNDに接続する。
【0070】
図13(B)は、他のループフィルタの構成例を示す。このループフィルタは、図13(A)のループフィルタに抵抗R3を追加したものである。抵抗R3は、容量C1及びC2間に接続される。基準電位としては、電源VDD又はグランドGNDに接続する。
【0071】
図14は、図9(A)のPLL回路、図9(B)のLCVCO、図6(A)のバリキャップを用いた場合のLCVCOの発振周波数の電源電圧依存性特性1401を実際のLSIで測定した結果として示す。合わせて、図17(A)〜(C)のPLL回路を用いた場合のLCVCOの発振周波数の電源電圧依存性特性1402を示す。横軸が電源電圧[V]であり、縦軸がLCVCOの発振周波数[GHz]である。
【0072】
特性1401は、ループフィルタの基準電位を電源VDDに接続し、図9(A)の電圧Vcntlとして外部から固定電圧をVDD基準で与えてLCVCOの発振周波数の電源依存性を測定した結果である。参考特性1402は、ループフィルタの基準電位をグランドに接続し、電源依存性を測定した結果である。
【0073】
電源VDDに対する発振周波数の変化が小さいほど良い特性であるが、本実施形態の特性1401のほうが明らかに良いことが分かる。定量的には本実施形態の特性1401の変化率は0.11 GHz/Vで、特性1402は−0.82 GHz/Vである。本実施形態の特性1401の方が約1/8の小ささであることが分かる。
【0074】
図15(A)は、PLL回路全体での特性のシミュレーション結果を示す。電源電圧VDDが図15(B)のように変化したときのLCVCOのクロック(PLL出力)の理想的なクロック(周期変動なし)との位相差の時間変化[ps]を示している。横軸がサイクル数であり、縦軸が理想的なクロックからの位相のずれ[ps]である。本実施形態の特性1501は図14の特性1401で使用したPLL回路の特性であり、参考特性1502は図14の特性1402で使用したPLL回路の特性である。
【0075】
参考特性1502は−3.9ps(peak−to−peak)に対して本実施形態の特性1501は2.4ps(peak−to−peak)であり、本実施形態の特性1501の方があきらかに変動が小さいことが分かる。この場合は、図14(B)に示したように、電源変動周波数が338MHz、電源が1.2Vを中心に50mVの振幅で変動する場合であるが、本実施形態と参考例の差は、電源変動周波数が低くなればなるほど大きくなり、本実施形態の効果が顕著にあらわれる。
【0076】
以上のように、図9(A)〜(C)に示すように、ループフィルタ903を電源電位VDDに接続し、LCVCO904内のバリキャップ(可変容量)MC1,MC2を右上がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びLCVCOの発振周波数の変動を小さくすることができる。例えば、電源がΔVDD増加すると、直流(DC)バイアスが低下し、発振振幅が増加するので互いにキャンセルする方向に働き、変化量が抑えられる。
【0077】
同様に、図10(A)〜(C)に示すように、ループフィルタ1003をグランド電位GNDに接続し、LCVCO1004内のバリキャップ(可変容量)MC1,MC2を右下がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びLCVCOの発振周波数の変動を小さくすることができる。
【0078】
なお、グランド電位の代わりに、基準電位VSSを用いてもよい。基準電位VSSは、グランド以外の電位でもよい。
【0079】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0080】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
(付記1)参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が大きくなるPLL回路。
(付記2)前記電圧制御発振器は、電源電位及び基準電位間に接続される付記1記載のPLL回路。
(付記3)さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記1記載のPLL回路。
(付記4)さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記1記載のPLL回路。
(付記5)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記1記載のPLL回路。
(付記6)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記1記載のPLL回路。
(付記7)さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記1記載のPLL回路。
(付記8)さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記1記載のPLL回路。
(付記9)前記電圧制御発振器は、前記可変容量及びインダクタを有する付記1記載のPLL回路。
(付記10)前記ループフィルタは、前記容量及び抵抗を有する付記1記載のPLL回路。
(付記11)参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が小さくなるPLL回路。
(付記12)前記基準電位はグランドである付記11記載のPLL回路。
(付記13)前記電圧制御発振器は、電源電位及び基準電位間に接続される付記11記載のPLL回路。
(付記14)さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記11記載のPLL回路。
(付記15)さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記11記載のPLL回路。
(付記16)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記11記載のPLL回路。
(付記17)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記11記載のPLL回路。
(付記18)さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記11記載のPLL回路。
(付記19)さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記11記載のPLL回路。
(付記20)前記電圧制御発振器は、前記可変容量及びインダクタを有する付記11記載のPLL回路。
(付記21)前記ループフィルタは、前記容量及び抵抗を有する付記11記載のPLL回路。
【0081】
【発明の効果】
以上説明したように、ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
また、ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の実施形態によるPLL回路で使用するバリキャップの容量値−電圧特性を示す図である。
【図2】ループフィルタ及びLCVCOの構成例を示す図である。
【図3】電源電圧が変動したときの発振波形及び容量値の変化を示す図である。
【図4】バリキャップの平均容量値を説明するための図である。
【図5】電源変動によるバリキャップの平均容量値の変化率を示す図である。
【図6】図6(A)〜(C)はバリキャップの構造例を示す図である。
【図7】図7(A)及び(B)はバリキャップの他の構造例を示す図である。
【図8】図8(A)〜(C)はバリキャップのさらに他の構造例を示す図である。
【図9】図9(A)〜(C)は本実施形態によるPLL回路の構成例を示す図である。
【図10】図10(A)〜(C)は本実施形態による他のPLL回路の構成例を示す図である。
【図11】図11(A)〜(C)は他のLCVCOの構成例を示す図である。
【図12】図12(A)及び(B)は他のループフィルタの構成例を示す図である。
【図13】図13(A)及び(B)はさらに他のループフィルタの構成例を示す図である。
【図14】発振周波数の電源電圧依存特性を示す図である。
【図15】図15(A)及び(B)は電源変動による位相ずれを示す図である。
【図16】図16(A)〜(C)は従来技術によるPLL回路の構成を示す図である。
【図17】図17(A)〜(C)はループフィルタ、LCVCO及びバリキャップの構成を示す図である。
【図18】図18(A)及び(B)はバリキャップの容量値の時間変化を示す図である。
【図19】図19(A)及び(B)は電源変動による発振波形及び容量変化を示す図である。
【図20】バリキャップの平均容量値を説明するための図である。
【符号の説明】
201 ループフィルタ
210 LC共振型電圧制御発振器(LCVCO)
901 位相比較器
902 チャージポンプ
903,1003 ループフィルタ
904,1004 LCVCO
905,906 増幅器
907 分周器
1601 位相比較器
1602 チャージポンプ
1603 ループフィルタ
1604 LCVCO
1605 増幅器
1607 分周器
【発明の属する技術分野】
本発明は、PLL(Phase−Locked−Loop)回路に関する。
【0002】
【従来の技術】
PLL回路には、VCO(電圧制御発振器)として、バリキャップ(バラクタ、可変容量)により発振周波数を変化させるVCOを有するものがある。このようなVCOは特にバリキャプとインダクタを用いる共振型のVCO(LCVCOと呼ばれる)が多く、高周波で動作する。分野としては、高周波回路(RF回路)のPLL回路や高速インターフェース用のPLL回路に適用され、産業的に現在非常に有望な分野である。
【0003】
図16(A)は、従来技術によるPLL回路の構成を示す。位相比較器1601は、参照信号(クロック)Ref及び分周器1607からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器1601は、参照信号Refに対する分周器1607からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号dnを、逆に遅れている場合はアップ信号upを出力する。アップ/ダウン信号up,dnは、チャージポンプ1602に入力される。チャージポンプ1602は、アップ/ダウン信号up,dnに応じてループフィルタ(ローパスフィルタ)1603内の容量に電荷を充電又は放電する。ループフィルタ1603は、LCVCO1604及びグランド間に接続される(例えば非特許文献1及び2参照)。
【0004】
図16(B)は、ループフィルタ1603の構成例を示す。端子1611及び端子1612は接続され、その端子の電圧をVcntlとする。端子1611はチャージポンプ1602に接続され、端子1612はLCVCO1604に接続される。抵抗R1及び容量C1の直列接続は、端子1611及びグランド間に接続される。容量C2は、端子1611及びグランド間に接続される。
【0005】
チャージポンプ1602は、ダウン信号dnが入力されると、ループフィルタ1603から電流を引き抜き、電圧Vcntlを下げる。逆に、チャージポンプ1602は、アップ信号upが入力されると、ループフィルタ1603に電流を注入し、電圧Vcntlを上げる。LCVCO1604は、図16(C)に示すように制御電圧Vcntlに応じて発振周波数が変化する。よって、ダウン信号dnの場合は電圧Vcntlが下がり、発振周波数が低下する。アップ信号upの場合は、電圧Vcntlが上がり発振周波数が増加する。図16(C)では、制御電圧Vcntl−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号up及びダウン信号dnの極性を逆にすることになる。LCVCO1604は、電圧Vcntlに応じた周波数で信号を発振する。分周器1607は、LCVCO1604の発振信号を分周して帰還信号を位相比較器1601へ出力する。このようにして、参照信号Refと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【0006】
LCVCO1604の出力がPLL回路の出力になる。分周器1607が2倍の周期に分周する場合には、LCVCO1604は参照信号Refの2倍の周波数の信号を出力する。分周器1607は削除することもできる。その場合、LCVCO1604は参照信号Refと同一の周波数の信号を出力する。
【0007】
図17(A)は、ループフィルタ1603及びLCVCO1604の構成を示す。LCVCO1604の内部構成を説明する。pチャネルMOSトランジスタM3は、ゲートが出力端子out2に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out1に接続される。pチャネルMOSトランジスタM4は、ゲートが出力端子out1に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out2に接続される。インダクタMLは、出力端子out1及びout2間に接続される。バリキャップ(可変容量又はバラクタ)MC1は、出力端子out1及び端子1611間に接続される。バリキャップMC2は、出力端子out2及び端子1611間に接続される。nチャネルMOSトランジスタM1は、ゲートが出力端子out2に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out1に接続される。nチャネルMOSトランジスタM2は、ゲートが出力端子out1に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out2に接続される。LCVCO1604は、左右対称になっており、制御電圧Vcntlに応じた周波数で、出力端子out1及びout2から差動信号を出力する。
【0008】
図17(B)は、バリキャップMC1及びMC2の構造例を示す。p型シリコン基板1711上に、n型ウエル1712が設けられる。n+型領域1713及び1714は、n型ウエル1712内に設けられる。シリコン酸化膜1715及びその上のゲートポリシリコン1716は、n+型領域1713及び1714の間の領域の上に設けられる。端子VGは、ゲートポリシリコン1716に接続される。端子VSは、n+型領域1713及び1714に接続される。端子VSに対する端子VGの電圧を電圧VGSとする。バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが端子1611に接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが端子1611に接続される。
【0009】
図17(C)は、バリキャップMC1及びMC2の特性を示す。横軸は印加電圧VGSを示し、縦軸は端子VS及びVG間の容量値Cを示す。バリキャップMC1及びMC2は、電圧VGSが高くなるほど容量値Cが大きくなる。
【0010】
【非特許文献1】
Green et.al., ”15.1 OC−192 Transmitter in Standard 0.18um CMOS”, ISSCC2002, February 5, 2002, p. 248−249
【非特許文献2】
Cao et.al., ”15.2 OC−192 Receiver in Standard 0.18um CMOS”, ISSCC2002, 15.2, February 5, 2002, p. 250−251
【特許文献1】
特開平5−243844号公報
【特許文献2】
特開平9−135166号公報
【0011】
【発明が解決しようとする課題】
一般に、PLL回路において、その出力信号は、周波数の変動が小さく、ジッタが小さいことが望まれる。実際のPLL回路では、理想状態でないためにPLL回路に電源変動が生じ、それがもとで周波数の変動を招き、ジッタが増加してしまうという問題がある。この周波数変動は、特に電源変動によるLCVCO1604の発振周波数の変動に起因しており、電源変動に強いLCVCOが望まれている。
【0012】
ここで、電源変動によりLCVCO1604の発振周波数が変動する理由を説明する。そのためにまず、LCVCO1604の発振周波数がどのように決められるかを説明する。LCVCO1604の発振周波数は、近似的に以下のように与えられる。
fo=1/[2π×{Ls×(Cv+Cp)}1/2] ・・・(1)
【0013】
ここで、LsはインダクタMLのインダクタンス値2Lsの1/2の値、CvはバリキャップMC1及びMC2の各容量値、Cpは出力端子out1及びout2の各寄生容量である。ここで、LCVCO1604は、電圧Vcntlを変化させることでバリキャップMC1及びMC2の容量値Cvを変化させ、LCVCO1604の周波数を変化させている。
【0014】
次に、このバリキャップMC1及びMC2がLCVCO1604で使われる場合に、式(1)の容量値Cvがどのような値になるかを説明する。このバリキャップMC1及びMC2を実際にLCVCO1604で使用する場合は、端子VGを出力端子out1又はout2側に接続、端子VSを端子1611に接続する。LCVCO1604の発振時には、出力端子out1及びout2の電圧は、約VDD/2を中心に大きく正弦波振動する。その振動周波数が、先の式(1)で決まる値であるが、このとき、式(1)中の容量値Cvはどのように決まるかを考える。
【0015】
図18(A)において、特性1801は、図17(C)の容量値C−印加電圧VGS特性と同じである。出力信号1802は、出力端子out1又はout2の出力信号であり、縦軸が時間を示し、横軸が電圧を示す。参照信号Refと帰還信号との位相が一致しているとする。出力信号1802は、発振振幅がVDDである。特性1803は、出力信号1802に応じたバリキャップMC1,MC2の容量値Cを示し、縦軸が容量値Cであり、横軸が時間tである。
【0016】
バリキャップMC1,MC2の端子VGには直流電圧だけでなく、交流電圧も印加されるので、LCVCO1604の共振周波数を決める容量値Cvは、発振波形の1周期にわたっての容量値を平均した値Cvaになる。ただし、バリキャップMC1,MC2の容量変化が発振周波数の変動に十分追従できると仮定する。これは現在の利用分野のほとんどの場合に当てはまる。よって、式(1)を書き直すと式(2)のようになる。
fo=1/[2π×{Ls×(Cva+Cp)}1/2] ・・・(2)
ここで、CvaはバリキャップMC1,MC2の端子VGが交流変動している場合の1周期の平均容量である。
【0017】
図18(B)において、出力信号1812は、出力信号1802の発振振幅を大きくした信号である。特性1803は出力信号1802に応じたバリキャップMC1,MC2の容量値特性であり、特性1813は出力信号1812に応じたバリキャップMC1,MC2の容量値特性である。平均的な容量値Cは出力信号の発振振幅にも依存している。つまり、Cvaは発振振幅の関数でもある。このことも、電源変動によるLCVCO1604の発振周波数の変動に関係する。
【0018】
では、電源変動によるLCVCO1604の発振周波数の変動原因を説明する。なお、ここでは説明を分かりやすくするためにバリキャップMC1,MC2のC−V特性1801を折れ線近似して、図19(A)の特性1901として示す。このようにしても、説明の一般性は失われない。図17(A)において、バリキャップMC1,MC2の端子VGは、出力端子out1(又はout2)に接続されており、その直流電位は、nチャネルMOSトランジスタM1とpチャネルMOSトランジスタM3の直流抵抗の比で与えられ、通常VDD/2程度に設定される。また、端子VSは、端子1611に接続されている。このようにバリキャップMC1,MC2の両端には、VGS=VDD/2−Vcntlの直流電圧が印加されており、先の説明からその直流電圧値と発振振幅で決まる平均容量によって、発振周波数が決められることになる。発振周波数が変動しないためには、この平均容量が変動しないことが必要となる。
【0019】
図19(A)において、出力信号1902に応じたバリキャップMC1,MC2の容量値特性1903を示す。出力信号1902は、振幅がVDDであり、横軸が電圧Vであり、縦軸が時間tである。特性1903は、横軸が容量値Cであり、縦軸が時間tである。ここで、容量値Cの時間変化特性1903は、本来直線にはならないが、ここでも近似的に直線で表すことにする。この近似により、大きな影響はなく、本実施形態の原理を説明するのに十分である。
【0020】
図19(B)に、図17(A)の構成で、電源電位がVDDからVDD+ΔVDDに変動した場合を示す。出力信号1912の振幅は、VDD+ΔVDDになる。バリキャップMC1,MC2の容量値特性1913は、電源電位がVDD+ΔVDDの出力信号1912に応じた特性である。バリキャップMC1,MC2の容量値特性1903は、電源電位がVDDの出力信号1902(図19(A))に応じた特性である。
【0021】
このとき、Cvaがどのように変わるかを見ることで、発振周波数がどのように変わるかが分かる(式(2))。バリキャップMC1,MC2にかかる直流電圧の変動と交流振幅の変動をそれぞれ考える。まず直流電圧であるが、端子VG、つまり出力端子out1又はout2の直流電位は、VDD/2からVDD/2+ΔVDD/2に変化する。この時、電圧Vcntlはグランドのまま変動しないとすると、バリキャップMC1,MC2の両端の電位差VGSは、ΔVDD/2だけ大きくなる。
【0022】
次に、LCVCO1604の発振振幅の変化を見る。LCVCO1604は、ΔVDD
の電源変動により発振振幅の直流電位がΔVDD/2だけ増加する。さて、この時に平均容量Cvaがどのように変化するかを考える。直流的にバイアスポイントが、C−V曲線の右側すなわち容量が大きくなる方向に変化していること、かつ、発振振幅もVDDからVDD+ΔVDDに増加するので、平均的な容量が増加していることが分かる。
【0023】
図20は、電源電圧がVDDのときの容量値特性2001及び電源電圧がVDD+ΔVDDのときの容量値特性2002を示す。横軸が時間tであり、縦軸が容量値Cである。特性2001の1周期の平均容量Cave1及び特性2002の1周期の平均容量Cave2は、以下の通りである。
Cave1=[(5*5)+1*4*(1/2)*2+3*4+1*4*(1/2)*2+5*1]/10=5
Cave2=[(6*5)+0.5*3*(1/2)*2+4*3+0.8*5*(1/2)*2+5*1]/10=5.55
【0024】
容量値C(縦軸)と時間t(横軸)を任意の単位で示しているが、計算で示したとおり、電源がΔVDD変化した場合、平均容量は11%増加していることがわかる。まとめると、電源電圧の変動(今の場合ΔVDDの増加)によって、1)直流(DC)バイアスポイントの変化と、2)発振振幅の変化の両方の影響で平均容量値が変化し、両方の変化が平均容量Cvaが増加する方向に働き、結果的に発振周波数が減少してしまう。なお、電源電圧がΔVDDだけ小さくなった場合も同様に考えられ、DCポイントの低下と発振振幅の低下により、平均容量Cvaは減少し、その結果発振周波数が増加してしまう。このような電源変動による発振周波数の変化はできるだけ抑えることが望まれている。
【0025】
本発明の目的は、電源変動した場合に、電圧制御発振器内のバリキャップ(可変容量)の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることである。
【0026】
【課題を解決するための手段】
本発明の一観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するPLL回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が大きくなる。
【0027】
ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【0028】
本発明の他の観点によれば、参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、ループフィルタに入力端子が接続され、入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を出力端子から発振する電圧制御発振器とを有するPLL回路が提供される。帰還信号は、上記の出力信号又は出力信号に基づく信号である。電圧制御発振器内の可変容量は、入力端子の電位を基準にした出力端子の電圧が高くなるほど容量値が小さくなる。
【0029】
ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【0030】
【発明の実施の形態】
図1(A)及び(B)は、本発明の実施形態によるPLL回路で使用するバリキャップ(可変容量又はバラクタ)の容量値C−電圧V特性を示す。図1(A)の特性は、電圧Vが高くなるほど容量値Cが大きくなる。図1(B)の特性は、電圧Vが高くなるほど容量値Cが小さくなる。
【0031】
バリキャップの制御電圧Vcntlに接続するループフィルタにおいて、そのループフィルタの容量の基準電位をバリキャップのC−V特性に応じて異なるようにする。その際に、1)バリキャップのC−V特性が、電圧Vの増加とともに容量値Cが増加する図1(A)の場合は、ループフィルタの容量の基準電位を電源(VDD)側にし、2) バリキャップのC−V特性が、電圧Vの増加とともに容量値Cが減少する図1(B)の場合は、ループフィルタの容量の基準電位をグランド(GND)側にする。ここでC−V特性の電圧Vは、バリキャップがMOSタイプの場合(図6(A)〜(C)参照)、ソース/ドレイン側を基準としたゲート電圧である。また、バリキャップがPN接合(PN−Junction)タイプの場合(図7(A)及び(B)参照)は、N側を基準としたP側の電圧である。
【0032】
次に、本実施形態の原理を説明する。図2は、ループフィルタ201及びLC共振型電圧制御発振器(以下、LCVCOという)210の構成例を示す。本実施形態の特徴は、バリキャップMC1及びMC2の特性が図1(A)の特性であるときに、ループフィルタ201の基準電位を電源電位VDDにすることである。
【0033】
まず、ループフィルタ201の構成例を示す。端子INの電圧をVcntlとする。抵抗R1及び容量C1の直列接続は、端子IN及び電源電位VDD間に接続される。容量C2は、端子IN及び電源電位VDD間に接続される。
【0034】
次に、LCVCO210の構成例を説明する。pチャネルMOSトランジスタM3は、ゲートが出力端子out2に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out1に接続される。pチャネルMOSトランジスタM4は、ゲートが出力端子out1に接続され、ソースが電源電位VDDに接続され、ドレインが出力端子out2に接続される。インダクタ(コイル)MLは、出力端子out1及びout2間に接続される。バリキャップMC1は、出力端子out1及び端子IN間に接続される。バリキャップMC2は、出力端子out2及び端子IN間に接続される。nチャネルMOSトランジスタM1は、ゲートが出力端子out2に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out1に接続される。nチャネルMOSトランジスタM2は、ゲートが出力端子out1に接続され、ソースがグランド電位GNDに接続され、ドレインが出力端子out2に接続される。LCVCO210は、左右対称になっており、制御電圧Vcntlに応じた周波数で、出力端子out1及びout2から差動信号を出力する。バリキャップMC1及びMC2は、図1(A)のC−V特性を有する。その電圧V及び容量値Cは、バリキャップMC1,MC2の両端の電圧及び容量値である。なお、バリキャップMC1,MC2は、出力端子out1,out2及び端子IN間に直接接続される場合に限らず、他の素子(例えば容量)を介して接続してもよい。
【0035】
図19(A)に示したように、電源がVDDのとき、出力信号1902及び容量値特性1903は上述のようになる。
【0036】
図3は、電源がVDDからVDD+ΔVDDに増加した場合のDCバイアスポイントと発振振幅の変化の様子を示す。C−V特性301は、図1(A)のC−V特性を直線近似したものである。この近似は、上述のように、説明の一般性は失われない。C−V特性301、出力信号302及び容量値特性303は、図19(B)のC−V特性1901、出力信号1912及び容量値特性1913に対応するものである。
【0037】
出力信号302は、LCVCO210の出力端子out1又はout2の出力信号であり、その振幅は、VDD+ΔVDDになる。バリキャップMC1,MC2の容量値特性303は、電源電位がVDD+ΔVDDの出力信号302に応じた特性である。バリキャップMC1,MC2の容量値特性304は、電源電位がVDDの出力信号に応じた特性であり、図19(A)の特性1903に相当する。
【0038】
LCVCO210の出力信号out1,out2の直流電位は(VDD+ΔVDD)/2であるので、電源変動に伴ってΔVDD/2だけ増加する。一方、電圧Vcntlは、電源VDD基準になっているので、Vcntl+ΔVDDとなる。結果的に、バリキャップMC1,MC2の両端の電位差は、ΔVDD/2だけ下がることになる。LCVCO210の発振振幅は、電源電圧となるので、VDD+ΔVDDとなる。
【0039】
図4は、図3の容量値特性303及び304を示し、図20と比較する。横軸が時間tであり、縦軸が容量値Cである。電源がVDD+ΔVDDのときの特性303の1周期の平均容量Cave1、及び電源がVDDのときの特性304の1周期の平均容量Cave2は、以下の通りである。
Cave1=[(5*5)+1*4*(1/2)*2+3*4+1*4*(1/2)*2+5*1]/10=5
Cave2=[(4*5)+1*5*(1/2)*2+3*5+0.5*3*(1/2)*2+5*1]/10=4.65
【0040】
平均容量Cave2は、平均容量Cave1に対して7%減少する。よって先に示した図20の場合に比べて、変化量が小さくなっていることが分かる。本実施形態の場合は、DCバイアスが低下し、一方発振振幅が増大するので互いにキャンセルする方向に働いており、変化量が抑えられていると考えられる。この効果により、電源電圧の変化による平均容量の変化を抑えることができ、発振周波数の変動を抑えることが出来るわけである。
【0041】
図5に、シミュレーションで求めた平均容量の変化率とLCVCOの発振周波数の変化率を示す。参考例は、図17(A)の回路を使用し、バリキャップを図1(A)の特性にした。電源電圧を1.2V及び1.35Vのときの平均バリキャップ容量値及びLCVCOの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は6.57%であり、発振周波数の変化率は−1.87%であった。
【0042】
本実施形態は、図2の回路を使用し、バリキャップを図1(A)の特性にした。電源電圧を1.2V及び1.35Vのときの平均バリキャップ容量値及びLCVCOの発振周波数を測定した。その結果、平均バリキャップ容量値の変化率は−3.41%であり、発振周波数の変化率は0.34%であった。本実施形態は、参考例に比べ、明らかに平均容量値の変化が小さく、発振周波数の変化も小さいことが分かる。
【0043】
図6(A)〜(C)、図7(A)、(B)、図8(A)〜(C)は、上記の原理を適用するためのバリキャップMC1及びMC2(図2)の構造例を示す。図6(A)〜(C)及び図7(A)、(B)は、図1(A)のように、電圧Vの増加に伴い容量値Cが大きくなる特性(以下、右上がり特性という)である。図8(A)〜(C)は、図1(B)のように、電圧Vの増加に伴い容量値Cが小さくなる特性(以下、右下がり特性という)である。
【0044】
バリキャップは、電圧によって容量値を変化できる電圧制御可変容量が一般的に使われる。その素子構造としては、nMOS又はPMOS構造を用いたもので反転タイプと言われるもの、同じく蓄積タイプ(アキュミレーション,accumulation)といわれるもの、PN−接合容量を用いるものなどがある。
【0045】
図6(A)は、右上がり特性のバリキャップMC1及びMC2の構造例を示す。p型シリコン基板601上に、n型ウエル602が設けられる。n+型領域603及び604は、n型ウエル602内に設けられる。シリコン酸化膜605及びその上のゲートポリシリコン606は、n+型領域603及び604の間の領域の上に設けられる。端子VGは、ゲートポリシリコン606に接続される。端子VSは、n+型領域603及び604に接続される。端子VSに対する端子VGの電圧を電圧VGSとする。図2において、バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが端子INに接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが端子INに接続される。
【0046】
これは、MOS構造の蓄積タイプ、別名Poly−Nwell容量とも呼ばれるものであり、PMOSトランジスタのソース及びドレイン部をp+ではなく、n+タイプにしたものであり、通常のMOS工程で形成可能なものである。
【0047】
図6(B)は、右上がり特性のバリキャップMC1及びMC2の他の構造例を示す。図6(A)のバリキャップと異なる点のみを説明する。その他の点は、図6(A)のものと同じである。n型ウエル602内に、p型ウエル611を設ける。n+型領域603及び604は、p型ウエル611内に設けられる。
【0048】
図6(C)は、図6(A)及び図6(B)のバリキャップのC−V特性を示し、右上がり特性になる。横軸が電圧VGSであり、縦軸が端子VG及びVS間の容量値Cである。図6(A)及び図6(B)のバリキャップの構造の違いは、横軸の電圧VGSがシフトする特性の違いとなって現れる。
【0049】
図7(A)は、右上がり特性のPN接合型バリキャップMC1及びMC2の構造例を示す。p型シリコン基板701上に、n型ウエル702が設けられる。p型ウエル703は、n型ウエル702内に設けられる。p+型領域704,705及びn+型領域706は、p型ウエル703内に設けられる。端子VGは、p+型領域704及び705に接続される。端子VSは、n+型領域706に接続される。端子VSに対する端子VGの電圧を電圧VGSとする。図2において、バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが端子INに接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが端子INに接続される。図7(B)は、図7(A)のバリキャップのC−V特性を示し、右上がり特性になる。横軸が電圧VGSであり、縦軸が端子VG及びVS間の容量値Cである。この特性は、図6(C)の特性に比べ、傾きがなだらかになる。
【0050】
図8(A)は、右下がり特性のバリキャップMC1及びMC2の構造例を示す。図6(A)のバリキャップと異なる点のみを説明する。p+型領域813及び814が、図6(A)のn+型領域603及び604の代わりに設けられる。その他の点は、図6(A)のものと同じである。
【0051】
図8(B)は、右下がり特性のバリキャップMC1及びMC2の他の構造例を示す。図6(B)のバリキャップと異なる点のみを説明する。p+型領域803及び804が、図6(B)のn+型領域603及び604の代わりに設けられる。その他の点は、図6(B)のものと同じである。
【0052】
図8(C)は、図8(A)及び(B)のバリキャップのC−V特性を示し、右下がり特性になる。横軸が電圧VGSであり、縦軸が端子VG及びVS間の容量値Cである。
【0053】
図9(A)は、本実施形態によるPLL回路の構成例を示す。位相比較器901は、参照信号(クロック)Ref及び分周器907からの帰還信号の位相を比較して両者の位相差を検出する。具体的には、位相比較器901は、参照信号Refに対する分周器907からの帰還信号の位相差を検出し、帰還信号の位相が進んでいる場合はダウン信号dnを、逆に遅れている場合はアップ信号upを出力する。アップ/ダウン信号up,dnは、チャージポンプ902に入力される。チャージポンプ902は、アップ/ダウン信号up,dnに応じてループフィルタ(ローパスフィルタ)903内の容量に電荷を充電又は放電する。ループフィルタ903は、LCVCO904及び電源電位VDD間に接続される。
【0054】
ループフィルタ903の構成例を示す。チャージポンプ902及びLCVCO904は接続され、その接続線の電圧をVcntlとする。抵抗R1及び容量C1の直列接続は、電圧Vcntlの線及び電源電位VDD間に接続される。容量C2は、電圧Vcntlの線及び電源電位VDD間に接続される。
【0055】
チャージポンプ902は、ダウン信号dnが入力されると、ループフィルタ903から電流を引き抜き、電圧Vcntlを下げる。逆に、チャージポンプ902は、アップ信号upが入力されると、ループフィルタ903に電流を注入し、電圧Vcntlを上げる。LCVCO904は、図16(C)に示すように制御電圧Vcntlに応じて発振周波数が変化する。よって、ダウン信号dnの場合は電圧Vcntlが下がり、発振周波数が低下する。アップ信号upの場合は、電圧Vcntlが上がり発振周波数が増加する。図16(C)では、制御電圧Vcntl−発振周波数特性が右上がりの場合を示したが、右下がりの場合も考えられる。その場合、アップ信号up及びダウン信号dnの極性を逆にすることになる。LCVCO904は、電圧Vcntlに応じた周波数で信号を発振する。増幅器906は、LCVCO904の発振信号を増幅して分周器907へ出力する。分周器907は、増幅器906の出力信号を分周して、帰還信号として位相比較器901へ出力する。このようにして、参照信号Refと帰還信号の位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【0056】
LCVCO904の出力は、増幅器905で増幅されてPLL回路の出力になる。分周器907が2倍の周期に分周する場合には、LCVCO904は参照信号Refの2倍の周波数の信号を出力する。分周器907は削除することもできる。その場合、LCVCO904は参照信号Refと同一の周波数の信号を出力する。
【0057】
増幅器906は、削除してもよい。分周器907の入力インピーダンスが大きかったり、LCVCO904から分周器907までの配線長が長いことがある。その場合に、増幅器906をバッファとして設ければ、上記の式(1)及び(2)の出力端子out1及びout2の各寄生容量Cpを小さくすることができる。増幅器905も、削除してもよい。
【0058】
図9(B)は、図9(A)のLCVCO904の構成例を示す。LCVCO904は、図2のLCVCO210と同じ構成である。バリキャップMC1及びMC2は、図6(A)、(B)又は図7(A)の右上がり特性のバリキャップである。ただし、バリキャップMC1及びMC2は、同じ構造にする必要がある。バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが電圧Vcntlの線に接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが電圧Vcntlの線に接続される。
【0059】
図9(C)は、図9(A)のLCVCO904の他の構成例を示す。このLCVCOは、図9(B)のLCVCOと基本的に同じ構成である。ただし、バリキャップMC1及びMC2は、図8(A)又は(B)のバリキャップであり、接続を逆にする。すなわち、バリキャップMC1は、端子VSが出力端子out1に接続され、端子VGが電圧Vcntlの線に接続される。バリキャップMC2は、端子VSが出力端子out2に接続され、端子VGが電圧Vcntlの線に接続される。端子VG及びVSの接続を逆にすることにより、図8(A)及び(B)のバリキャップは右上がり特性になる。
【0060】
図10(A)は、他のPLL回路の構成例を示す。このPLL回路は、図9(A)のループフィルタ903の代わりに、ループフィルタ1003を設けている。ループフィルタ903では容量C1及びC2を電源電位VDDに接続していたが、ループフィルタ1003では容量C1及びC2をグランド電位GNDに接続する。また、図9(A)のLCVCO904の代わりに、LCVCO1004を設ける。その他の点は、図9(A)と同じである。
【0061】
図10(B)は、図10(A)のLCVCO1004の構成例を示す。LCVCO1004は、図9(B)のLCVCO904と基本的に同じ構成である。ただし、バリキャップMC1及びMC2は、図8(A)又は(B)の右下がり特性のバリキャップである。バリキャップMC1及びMC2は、同じ構造にする必要がある。バリキャップMC1は、端子VGが出力端子out1に接続され、端子VSが電圧Vcntlの線に接続される。バリキャップMC2は、端子VGが出力端子out2に接続され、端子VSが電圧Vcntlの線に接続される。
【0062】
図17(A)〜(C)では、ループフィルタ1603をグランドに接続し、右上がり特性のバリキャップMC1,MC2を使用している。それに対し、本実施形態では、ループフィルタ1003をグランドに接続し、右下がり特性のバリキャップMC1,MC2を使用している。
【0063】
図10(C)は、図10(A)のLCVCO1004の他の構成例を示す。このLCVCOは、図10(B)のLCVCOと基本的に同じ構成である。ただし、バリキャップMC1及びMC2は、図6(A)、(B)又は図7(A)のバリキャップであり、接続を逆にする。すなわち、バリキャップMC1は、端子VSが出力端子out1に接続され、端子VGが電圧Vcntlの線に接続される。バリキャップMC2は、端子VSが出力端子out2に接続され、端子VGが電圧Vcntlの線に接続される。端子VG及びVSの接続を逆にすることにより、図6(A)、(B)及び図7(A)のバリキャップは右下がり特性になる。
【0064】
図11(A)は、他のLCVCOの構成例を示す。このLCVCOは、図2のLCVCO210に対して、トランジスタMTNを追加したものである。nチャネルMOSトランジスタMTNは、ゲートがバイアス電位bpに接続され、ソースがグランドGNDに接続され、ドレインがトランジスタM1及びM2のソースに接続される。
【0065】
図11(B)は、他のLCVCOの構成例を示す。インダクタML1は、電源VDD及び出力端子out1間に接続される。インダクタML2は、電源VDD及び出力端子out2間に接続される。バリキャップMC1は、出力端子out1及び電圧Vcntlの線間に接続される。バリキャップMC2は、出力端子out2及び電圧Vcntlの線間に接続される。nチャネルMOSトランジスタM1は、ゲートが出力端子out2に接続され、ドレインが出力端子out1に接続され、ソースがnチャネルMOSトランジスタMTNのドレインに接続される。nチャネルMOSトランジスタM2は、ゲートが出力端子out1に接続され、ドレインが出力端子out2に接続され、ソースがnチャネルMOSトランジスタMTNのドレインに接続される。トランジスタMTNは、ゲートがバイアス電位bpに接続され、ソースがグランドGNDに接続される。
【0066】
図11(C)は、他のLCVCOの構成例を示す。このLCVCOは、図11(B)のLCVCOに対して、トランジスタMTNを削除し、トランジスタMTPを追加したものである。pチャネルMOSトランジスタMTPは、ゲートがバイアス電位bpに接続され、ソースが電源VDDに接続され、ドレインがインダクタML1及びML2に接続される。トランジスタM1及びM2のソースは、グランドGNDに接続される。
【0067】
図12(A)は、他のループフィルタの構成例を示す。図9(A)のループフィルタ903の代わりに、ループフィルタ1203を設ける。ループフィルタ1203は、容量C1が電源VDD及び電圧Vcntlの線の間に接続される。
【0068】
図12(B)は、他のループフィルタの構成例を示す。図10(A)のループフィルタ1003の代わりに、ループフィルタ1213を設ける。ループフィルタ1213は、容量C1がグランドGND及び電圧Vcntlの線の間に接続される。
【0069】
図13(A)は、他のループフィルタの構成例を示す。このループフィルタは、図2(A)のループフィルタ201に抵抗R2を追加したものである。抵抗R2は、端子IN及び容量C1間に接続される。基準電位としては、電源VDD又はグランドGNDに接続する。
【0070】
図13(B)は、他のループフィルタの構成例を示す。このループフィルタは、図13(A)のループフィルタに抵抗R3を追加したものである。抵抗R3は、容量C1及びC2間に接続される。基準電位としては、電源VDD又はグランドGNDに接続する。
【0071】
図14は、図9(A)のPLL回路、図9(B)のLCVCO、図6(A)のバリキャップを用いた場合のLCVCOの発振周波数の電源電圧依存性特性1401を実際のLSIで測定した結果として示す。合わせて、図17(A)〜(C)のPLL回路を用いた場合のLCVCOの発振周波数の電源電圧依存性特性1402を示す。横軸が電源電圧[V]であり、縦軸がLCVCOの発振周波数[GHz]である。
【0072】
特性1401は、ループフィルタの基準電位を電源VDDに接続し、図9(A)の電圧Vcntlとして外部から固定電圧をVDD基準で与えてLCVCOの発振周波数の電源依存性を測定した結果である。参考特性1402は、ループフィルタの基準電位をグランドに接続し、電源依存性を測定した結果である。
【0073】
電源VDDに対する発振周波数の変化が小さいほど良い特性であるが、本実施形態の特性1401のほうが明らかに良いことが分かる。定量的には本実施形態の特性1401の変化率は0.11 GHz/Vで、特性1402は−0.82 GHz/Vである。本実施形態の特性1401の方が約1/8の小ささであることが分かる。
【0074】
図15(A)は、PLL回路全体での特性のシミュレーション結果を示す。電源電圧VDDが図15(B)のように変化したときのLCVCOのクロック(PLL出力)の理想的なクロック(周期変動なし)との位相差の時間変化[ps]を示している。横軸がサイクル数であり、縦軸が理想的なクロックからの位相のずれ[ps]である。本実施形態の特性1501は図14の特性1401で使用したPLL回路の特性であり、参考特性1502は図14の特性1402で使用したPLL回路の特性である。
【0075】
参考特性1502は−3.9ps(peak−to−peak)に対して本実施形態の特性1501は2.4ps(peak−to−peak)であり、本実施形態の特性1501の方があきらかに変動が小さいことが分かる。この場合は、図14(B)に示したように、電源変動周波数が338MHz、電源が1.2Vを中心に50mVの振幅で変動する場合であるが、本実施形態と参考例の差は、電源変動周波数が低くなればなるほど大きくなり、本実施形態の効果が顕著にあらわれる。
【0076】
以上のように、図9(A)〜(C)に示すように、ループフィルタ903を電源電位VDDに接続し、LCVCO904内のバリキャップ(可変容量)MC1,MC2を右上がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びLCVCOの発振周波数の変動を小さくすることができる。例えば、電源がΔVDD増加すると、直流(DC)バイアスが低下し、発振振幅が増加するので互いにキャンセルする方向に働き、変化量が抑えられる。
【0077】
同様に、図10(A)〜(C)に示すように、ループフィルタ1003をグランド電位GNDに接続し、LCVCO1004内のバリキャップ(可変容量)MC1,MC2を右下がり特性にすることにより、電源変動した場合に、バリキャップの平均容量値の変化及びLCVCOの発振周波数の変動を小さくすることができる。
【0078】
なお、グランド電位の代わりに、基準電位VSSを用いてもよい。基準電位VSSは、グランド以外の電位でもよい。
【0079】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0080】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
(付記1)参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が大きくなるPLL回路。
(付記2)前記電圧制御発振器は、電源電位及び基準電位間に接続される付記1記載のPLL回路。
(付記3)さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記1記載のPLL回路。
(付記4)さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記1記載のPLL回路。
(付記5)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記1記載のPLL回路。
(付記6)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記1記載のPLL回路。
(付記7)さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記1記載のPLL回路。
(付記8)さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記1記載のPLL回路。
(付記9)前記電圧制御発振器は、前記可変容量及びインダクタを有する付記1記載のPLL回路。
(付記10)前記ループフィルタは、前記容量及び抵抗を有する付記1記載のPLL回路。
(付記11)参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が小さくなるPLL回路。
(付記12)前記基準電位はグランドである付記11記載のPLL回路。
(付記13)前記電圧制御発振器は、電源電位及び基準電位間に接続される付記11記載のPLL回路。
(付記14)さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する付記11記載のPLL回路。
(付記15)さらに、参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプを有する付記11記載のPLL回路。
(付記16)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器を有する付記11記載のPLL回路。
(付記17)さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する付記11記載のPLL回路。
(付記18)さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する付記11記載のPLL回路。
(付記19)さらに、前記電圧制御発振器の出力信号を増幅するための増幅器と、
前記増幅器が増幅した出力信号を分周して前記帰還信号を出力するための分周器と
を有する付記11記載のPLL回路。
(付記20)前記電圧制御発振器は、前記可変容量及びインダクタを有する付記11記載のPLL回路。
(付記21)前記ループフィルタは、前記容量及び抵抗を有する付記11記載のPLL回路。
【0081】
【発明の効果】
以上説明したように、ループフィルタを電源電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど大きくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
また、ループフィルタを基準電位に接続し、電圧制御発振器内の可変容量を電圧が高くなるほど小さくなる特性にすることにより、電源変動した場合に、可変容量の平均容量値の変化を小さくし、電圧制御発振器の発振周波数の変動を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の実施形態によるPLL回路で使用するバリキャップの容量値−電圧特性を示す図である。
【図2】ループフィルタ及びLCVCOの構成例を示す図である。
【図3】電源電圧が変動したときの発振波形及び容量値の変化を示す図である。
【図4】バリキャップの平均容量値を説明するための図である。
【図5】電源変動によるバリキャップの平均容量値の変化率を示す図である。
【図6】図6(A)〜(C)はバリキャップの構造例を示す図である。
【図7】図7(A)及び(B)はバリキャップの他の構造例を示す図である。
【図8】図8(A)〜(C)はバリキャップのさらに他の構造例を示す図である。
【図9】図9(A)〜(C)は本実施形態によるPLL回路の構成例を示す図である。
【図10】図10(A)〜(C)は本実施形態による他のPLL回路の構成例を示す図である。
【図11】図11(A)〜(C)は他のLCVCOの構成例を示す図である。
【図12】図12(A)及び(B)は他のループフィルタの構成例を示す図である。
【図13】図13(A)及び(B)はさらに他のループフィルタの構成例を示す図である。
【図14】発振周波数の電源電圧依存特性を示す図である。
【図15】図15(A)及び(B)は電源変動による位相ずれを示す図である。
【図16】図16(A)〜(C)は従来技術によるPLL回路の構成を示す図である。
【図17】図17(A)〜(C)はループフィルタ、LCVCO及びバリキャップの構成を示す図である。
【図18】図18(A)及び(B)はバリキャップの容量値の時間変化を示す図である。
【図19】図19(A)及び(B)は電源変動による発振波形及び容量変化を示す図である。
【図20】バリキャップの平均容量値を説明するための図である。
【符号の説明】
201 ループフィルタ
210 LC共振型電圧制御発振器(LCVCO)
901 位相比較器
902 チャージポンプ
903,1003 ループフィルタ
904,1004 LCVCO
905,906 増幅器
907 分周器
1601 位相比較器
1602 チャージポンプ
1603 ループフィルタ
1604 LCVCO
1605 増幅器
1607 分周器
Claims (10)
- 参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、電源電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が大きくなるPLL回路。 - 前記電圧制御発振器は、電源電位及び基準電位間に接続される請求項1記載のPLL回路。
- さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する請求項1記載のPLL回路。
- さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する請求項1記載のPLL回路。 - さらに、前記電圧制御発振器の出力信号を増幅して前記帰還信号を出力するための増幅器を有する請求項1記載のPLL回路。
- 参照信号及び帰還信号の位相差に応じた電荷を充電又は放電するための容量を含み、基準電位に接続されるループフィルタと、
前記ループフィルタに入力端子が接続され、前記入力端子及び出力端子間に直接又は他の素子を介して接続される可変容量を含み、前記ループフィルタ内の容量に蓄積される電荷量に応じた周波数で出力信号を前記出力端子から発振する電圧制御発振器とを有し、
前記帰還信号は前記出力信号又は前記出力信号に基づく信号であり、
前記電圧制御発振器内の可変容量は前記入力端子の電位を基準にした前記出力端子の電圧が高くなるほど容量値が小さくなるPLL回路。 - 前記基準電位はグランドである請求項6記載のPLL回路。
- 前記電圧制御発振器は、電源電位及び基準電位間に接続される請求項6記載のPLL回路。
- さらに、前記電圧制御発振器が発振する出力信号を分周して前記帰還信号を出力するための分周器を有する請求項6記載のPLL回路。
- さらに、参照信号及び帰還信号の位相を比較して両者の位相差を検出するための位相比較器と、
前記参照信号及び帰還信号の位相差に応じて前記ループフィルタ内の容量に電荷を充電又は放電するためのチャージポンプと
を有する請求項6記載のPLL回路。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006042338A (ja) * | 2004-07-22 | 2006-02-09 | Commissariat A L'energie Atomique | 線形容量を有する電圧制御発振器 |
JP2006180513A (ja) * | 2004-12-22 | 2006-07-06 | Agere Systems Inc | 容量結合周波数制御をもつ低電力分散cmos発振器回路 |
CN111123671A (zh) * | 2018-11-01 | 2020-05-08 | 联想图像(天津)科技有限公司 | 变频电路、曝光装置及打印机 |
-
2002
- 2002-11-29 JP JP2002348361A patent/JP2004186776A/ja not_active Withdrawn
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