KR20150105230A - 입력 바이어스 전류 감소를 위한 장치 및 방법 - Google Patents

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Abstract

전자회로의 입력 바이어스 전류를 감소시키기 위한 장치 및 방법이 본원에서 제공된다. 어떤 구현예에서, 전자회로는 제1 입력 단자, 제2 입력 단자, 입력 회로, 및 적어도 제1 입력 스위치 및 제2 입력 스위치를 포함하는 복수의 입력 스위치를 포함한다. 제1 입력 스위치는 제1 입력 단자와 입력 회로의 제1 입력 사이에 전기적으로 연결되고, 제2 입력 스위치는 제2 입력 단자와 입력 회로의 제2 입력 사이에 전기적으로 연결되고, 제1 입력 스위치 및 제2 입력 스위치는 클럭 신호를 사용하여 개방 및 폐쇄될 수 있다. 전자회로는 클럭 신호의 천이 동안 제1 입력 스위치 및 제2 입력 스위치를 통해 전하 주입을 보상하기 위한 전하 보상 회로를 추가로 포함한다.

Description

입력 바이어스 전류 감소를 위한 장치 및 방법{APPARATUS AND METHODS FOR INPUT BIAS CURRENT REDUCTION}
발명의 실시예는 전자 디바이스에 관한 것으로, 특히 전자회로에서 입력 바이어스 전류 감소에 관한 것이다.
전자회로는 증폭 회로와 같은 입력 회로, 및 스위치들 -이를 통해 입력 신호가 입력 회로에 제공된다- 을 포함할 수 있다. 예를 들면, 증폭 회로의 차동 입력에 한쌍의 전계 효과 트랜지스터(FET)가 포함될 수 있고, FET의 게이트 전압은 차동 입력 신호를 통과 또는 차단하기 위해 FET를 턴 온 또는 턴 오프하는 클럭 신호를 사용하여 제어될 수 있다.
전자회로에 입력 스위치를 포함하는 것은 다양한 목적에 유용할 수 있다. 예를 들면, 증폭기는 증폭기의 동작을 쵸핑 또는 오토제로화 하기 위해 입력 스위치를 사용할 수 있다. 또 다른 예에서, 스위치드 커패시터 회로는 스위치드 커패시터 회로가 동작하는 국면을 부분적으로 제어하기 위해 사용되는 입력 스위치를 포함할 수 있다.
일 실시예에서, 전자회로가 제공된다. 전자회로는 제1 입력 단자, 제2 입력 단자, 제1 입력 및 제2 입력을 포함하는 입력 회로, 및 하나 이상의 클럭 신호들에 의해 제어되는 복수의 입력 스위치들을 포함한다. 복수의 입력 스위치들은 제1 입력 단자와 입력 회로의 제1 입력 간에 전기적으로 연결된 제1 입력 스위치, 및 제2 입력 단자와 입력 회로의 제2 입력 간에 전기적으로 연결된 제2 입력 스위치를 포함한다. 전자회로는 제1 출력 및 제2 출력을 포함하는 전하 보상 회로를 추가로 포함한다. 전하 보상 회로는 하나 이상의 클럭 신호들의 적어도 한 천이에 연관된 복수의 입력 스위치들에 의해 주입된 전하를 보상하게 구성된다.
또 다른 실시예에서, 입력 바이어스 전류를 감소시키는 방법이 제공된다. 방법은 전자회로의 제1 입력 단자와 제2 입력 단자 간에 차동 입력 전압을 제공하는 단계를 포함하고, 전자회로는 복수의 입력 스위치들 및 입력 회로를 포함한다. 방법은 하나 이상의 클럭 신호들을 사용하여 상기 복수의 입력 스위치들을 제어하는 단계를 추가로 포함하고, 복수의 입력 스위치들은 제1 입력 단자와 입력 회로의 제1 입력 간에 전기적으로 연결된 제1 입력 스위치, 및 제2 입력 단자와 입력 회로의 제2 입력 간에 전기적으로 연결된 제2 입력 스위치를 포함한다. 방법은 전하 보상 회로를 사용하여 하나 이상의 클럭 신호들의 적어도 한 천이에 연관된 복수의 입력 스위치들에 의해 주입된 전하를 보상하는 단계를 추가로 포함한다.
또 다른 실시예에서, 장치가 제공된다. 장치는 제1 입력 단자, 제2 입력 단자, 제1 입력 및 제2 입력을 포함하는 입력 회로, 하나 이상의 클럭 신호들에 의해 제어되는 복수의 입력 스위치들을 포함한다. 복수의 입력 스위치들은 제1 입력 단자와 입력 회로의 제1 입력 간에 전기적으로 연결된 제1 입력 스위치, 및 제2 입력 단자와 입력 회로의 제2 입력 간에 전기적으로 연결된 제2 입력 스위치를 포함한다. 장치는 복수의 입력 스위치들에 의해 주입된 전하를 보상하는 수단을 추가로 포함한다.
도 1a는 전자회로의 일 실시예의 개요도이다.
도 1b는 전자회로의 또 다른 실시예의 개요도이다.
도 1c는 전자회로의 또 다른 실시예의 개요도이다.
도 2는 전자회로의 또 다른 실시예의 개요도이다.
도 3a는 쵸퍼 증폭기의 일 실시예의 개요도이다.
도 3b는 쵸퍼 증폭기의 또 다른 실시예의 개요도이다.
도 4는 도 3b의 쵸퍼 증폭기에서 사용될 수 있는 전압 발생 회로의 일 실시예의 개요도이다.
도 5는 쵸퍼 증폭기의 또 다른 실시예의 개요도이다.
도 6은 쵸퍼 증폭기의 또 다른 실시예의 개요도이다.
도 7는 전자회로의 또 다른 실시예의 개요도이다.
도 8는 쵸퍼 증폭기의 또 다른 실시예의 개요도이다.
어떤 실시예의 다음 상세한 설명은 발명의 특정 실시예의 여러 설명을 제공한다. 그러나, 발명은 청구항에 의해 정의 및 보호되는 다수의 서로 다른 방식들로 실시될 수 있다. 이 설명에서, 유사한 참조부호가 동일 또는 기능적으로 유사한 요소들을 나타낼 수 있는 도면을 참조한다.
어떤 전자회로는 차동 입력 신호를 통과 또는 차단하기 위해 입력 스위치를 사용할 수 있다. 예를 들면, 일 예에서, 쵸퍼 증폭기는 증폭 회로에 제공되기 전에 쵸핑 클럭 신호를 사용하여 차동 입력 신호를 변조하기 위해 사용될 수 있는 입력 쵸핑 스위치를 포함할 수 있다. 또 다른 예에서, 오토제로 증폭기는 오토제로 국면과 증폭 국면 사이에 증폭기의 동작을 제어하기 위해 사용될 수 있는 오토제로를 포함할 수 있고, 차동 입력 신호는 증폭 국면 동안 오토제로 스위치를 통해 통과할 수 있다. 입력 스위치를 사용하는 전자회로의 다른 예는 아날로그-디지털 변환기(ADC) 및 스위치드 커패시터 회로를 포함한다.
전자회로에서 입력 스위치를 사용하는 것이 다양한 응용에서 유용할 수 있을지라도, 입력 스위치는 또한 전하 주입을 발생할 수 있다. 예를 들면, 하나 이상의 클럭 신호를 사용하여 제어되는 게이트를 가진 전계-효과 트랜지스터(FETs)를 사용하여 입력 스위치가 구현될 때, 클럭 신호 천이에 응하여 기생 게이트-대-소스 및/또는 게이트-대-드레인 커패시터를 통해 변위 전류가 흐를 수 있다. 주입된 전하는 시간이 지남에 따라 축적될 수 있어 입력 바이어스 전류가 흐르게 할 수 있는데, 이는 바람직하지 못할 수 있다.
전하 보상 회로를 포함하는 전자회로의 예의 개요
입력 바이어스 전류를 감소시키는 장치 및 방법이 본원에서 제공된다. 어떤 구현예에서, 전자회로는 제1 입력 단자, 제2 입력 단자, 입력 회로, 및, 적어도 제1 입력 스위치와 제2 입력 스위치를 포함하는 복수의 입력 스위치를 포함한다. 제1 입력 스위치는 제1 입력 단자와 입력 회로의 제1 입력 간에 전기적으로 연결되고, 제2 입력 스위치는 제2 입력 단자와 입력 회로의 제2 입력 간에 전기적으로 연결되고, 제1 입력 스위치 및 제2 입력 스위치는 클럭 신호를 사용하여 개방되고 폐쇄될 수 있다. 전자회로는 클럭 신호의 천이 동안에 제1 입력 스위치 및 제2 입력 스위치를 통해 전하 주입을 보상하기 위한 전하 보상 회로를 추가로 포함한다.
어떤 구현예에서, 전하 보상 회로는 다수의 전하 제어 값 중 하나를 설정할 수 있는 전하 제어 신호를 수신할 수 있다. 전하 제어 신호는 클럭 신호의 천이에 연관된 복수의 입력 스위치의 전하 주입을 보상하기 위해 입력 회로의 제1 입력 및 제2 입력에 전하 보상 회로가 발생하는 전하의 량을 제어하기 위해 사용될 수 있다. 어떤 구성에서, 전하 제어 신호는 테스트 동안에 결정된 전하 보상 값을 저장한 프로그램가능 메모리에 의해 발생된다. 다른 구성에서, 전하 보상 값은 교정 사이클 동안 칩 상에서 결정된다.
도 1a는 전자회로(10)의 일 실시예의 개요도이다. 전자회로(10)는 제1 또는 비-반전 입력 전압 단자(VIN+), 제2 또는 반전 입력 전압 단자(VIN-), 제1 입력 스위치(1), 제2 입력 스위치(2), 입력 회로(3), 전하 보상 회로(4), 및 프로그램가능 메모리(5)를 포함한다.
제1 입력 스위치(1)는 제1 클럭 신호(CLK1)를 수신하는 제어 입력, 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결된 스위치 입력, 및 입력 회로(3)의 제1 입력에 그리고 전하 보상 회로(4)의 제1 출력에 전기적으로 연결된 스위치 출력을 포함한다. 제2 입력 스위치(2)는 제1 클럭 신호(CLK1)를 수신하는 제어 입력, 반전 입력 전압 단자(VIN-)에 전기적으로 연결된 스위치 입력, 및 입력 회로(3)의 제2 입력에 그리고 전하 보상 회로(4)의 제2 출력에 전기적으로 연결된 스위치 출력을 포함한다. 예시된 구성에서, 전하 보상 회로(4)는 제2 클럭 신호(CLK2) 및 프로그램가능 메모리(5)에 의해 발생되는 전하 제어 신호(QCNTL)를 수신하게 더욱 구성된다.
도 1a에 도시된 바와 같이, 제1 기생 커패시터(C1)는 제1 입력 스위치(1)의 제어 입력과 입력 회로(3)의 제1 입력 사이에 있을 수 있다. 또한, 제2 기생 커패시터(C2)는 제2 입력 스위치(2)의 제어 입력과 입력 회로(3)의 제2 입력 사이에 있을 수 있다. 제1 및 제2 기생 커패시터(C1, C2)는, 예를 들면, 기생 접합 커패시턴스 및/또는 상호연결 간에 용량성 결합을 포함하여, 다양한 원인으로부터 기인일 수 있다.
제1 클럭 신호(CLK1)의 천이 동안, 전하는 입력 회로의 제1 입력 및 제2 입력에 혹은 이로부터 흐를 수 있다. 예를 들면, 일시적 변위 전류는 제1 클럭 신호(CLK1)의 천이 동안 제1 및 제2 기생 커패시터(C1, C2)를 통해 흐를 수 있다. 보상 없이, 전하는 전자회로(10)의 입력 바이어스 전류에 기여할 수 있다.
예시된 전하 보상 회로(4)는 제1 및 제2 기생 커패시터(C1, C2)를 통해 전하 주입을 상쇄 또는 보상하기 위해 전하 보상을 제공하기 위해 사용될 수 있다. 예를 들면, 전하 보상 회로(4)는 제1 클럭 신호(CLK1)의 천이에 연관된 전하 주입을 보상하기 위해 입력 회로의 제1 입력에서 입력 회로의 제1 입력을 발생하고 입력 회로의 제2 입력에서 제2 전하 량을 발생하기 위해 사용될 수 있다.
어떤 구현예에서, 전하 제어 신호(QCNTL)는 입력 회로의 제1 입력에 그리고 입력 회로의 제2 입력에 서로 다른 전하 량을 발생하게 전하 보상 회로(4)를 구성하기 위해 사용될 수 있다. 예를 들면, 일 실시예에서, 전하 보상 회로(4)는 제1 및 제2 기생 커패시터(C1, C2)에서 차이들, 예컨대 제조 변동 및/또는 회로 레이아웃으로부터 비롯되는 시스템적 오프셋에 연관된 커패시턴스 차이를 보상하기 위해 사용될 수 있다. 그러나, 제1 및 제2 기생 커패시터(C1, C2)가 실질적으로 동일한 커패시턴스를 갖는 구성에서와 같이, 예컨대 입력 회로의 제1 입력 및 제2 입력에 전하 보상 회로(4)에 의해 발생되는 전하가 실질적으로 동일할 수 있는 구현과 같은, 다른 구성이 가능하다.
전하 보상 회로(4)는 제1 클럭 신호(CLK1)의 상승에지 및 하강에지에 응하여 반대 극성의 전하를 발생하게 구성될 수 있다. 예를 들면, 제1 및 제2 기생 커패시터(C1, C2)에 의해 주입된 전하의 극성은 제1 클럭 신호의 천이가 상승에지 또는 하강에지인지 여부에 따를 수 있고, 이에 따라 제1 클럭 신호(CLK1)의 상승에지를 보상하기 위해 전하 보상 회로(4)에 의해 발생되는 전하의 극성은 제1 클럭 신호(CLK1)의 하강에지를 보상하기 위해 발생되는 전하의 극성과는 반대일 수 있다.
전하 보상 회로(4)에 의해 제공되는 전하 보상의 량은 전하 제어 신호(QCNTL)를 사용하여 제어될 수 있다. 예시된 구성에서, 전하 제어 신호(QCNTL)는 프로그램가능 메모리(5)에 의해 발생되며, 전하 보상 회로의 제1 출력에 발생되는 제1 전하의 크기 및 전하 보상 회로의 제2 출력에서 발생되는 제2 전하의 크기를 제어하는 다수-비트 디지털 신호를 포함할 수 있다. 일 실시예에서, 전하 제어 신호(QCNTL)는 n 비트를 포함하는 디지털 신호이며, n은 약 6 비트 내지 약 12 비트의 범위 내에서 선택된다. 그러나, n의 다른 값이 가능하다. 또한, 어떤 실시예에서, 전하 제어 신호(QCNTL)는 아날로그 전압 또는 전류와 같은 아날로그 신호를 포함한다.
어떤 구성에서, 전하 제어 신호(QCNTL)의 값은 공장 테스트 동안 결정될 수 있고, 프로그램가능 메모리(5) 내 보유될 수 있다. 예를 들면, 전자회로의 입력 바이어스 전류의 크기는 자동 테스트 장비(ATE)를 사용하여 테스트 동안 관찰될 수 있고, 전하 제어 신호(QCNTL)의 값은 관찰에 기초하여 선택될 수 있다. 예를 들면, 관찰된 최소 입력 바이어스 전류에 연관된 전하 제어 신호(QCNTL)의 값은 프로그램가능 메모리(5) 내에 저장될 수 있다.
어떤 구성에서, 프로그램가능 메모리(5)는 예를 들면, 플래시 메모리, 판독 전용 메모리(ROM), 휴즈 및/또는 안티-휴즈를 사용하여 구현된 메모리, 및/또는 자기 저장 디바이스를 포함하여, 비휘발성 메모리를 포함할 수 있다. 그러나, 파워-업 동안 전하 제어 신호의 선택된 값에 대응하는 데이터로 프로그램되는 휘발성 메모리를 프로그램가능 메모리(5)가 포함하는 구현과 같은 다른 구성이 가능하다.
제1 입력 스위치(1) 및 제2 입력 스위치(2)는 예를 들면, 전계-효과 트랜지스터(FET)를 포함하여 매우 다양한 구조를 사용하여 구현될 수 있다. 일 실시예에서, 제1 입력 스위치 및 제2 입력 스위치는 금속 산화물 반도체(MOS) 트랜지스터로서 구현된다. 이들 MOS 트랜지스터는 다결정 실리콘과 같은, 금속 이외의 물질로부터 만들어지는 게이트를 가질 수 있고 실리콘 산화물 이외의 유전체, 예컨대 실리콘 질화물 또는 고-k 유전체로부터 만들어진 유전체 "산화물" 영역을 가질 수 있음이 이해될 것이다.
예시된 구성에서, 전하 보상 회로(4)는 제2 클럭 신호(CLK2)를 수신한다. 일 실시예에서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 반전된 버전에 대응할 수 있다. 그러나, 다른 구성이 가능하다. 예를 들면, 또 다른 실시예에서 제1 입력 스위치(1) 및 제2 입력 스위치(2) 그리고 전하 보상 회로(4)는 공통 클럭 신호를 사용하여 동작한다. 또 다른 실시예에서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 주파수의 배수인 주파수를 갖는다. 예를 들면, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 약 2배 혹은 제1 클럭 신호(CLK1)의 약 3배 혹은 제1 클럭 신호(CLK1)의 약 4배 이상인 주파수를 가질 수 있다.
도 1a가 2개의 입력 스위치를 포함하는 전자회로를 도시할지라도, 본원에 교시되는 바는 추가의 입력 스위치를 포함한 구성들에 적용할 수 있다.
도 1b는 전자회로(20)의 또 다른 실시예의 개요도이다. 전자회로(20)는 비-반전 입력 전압 단자(VIN+), 반전 입력 전압 단자(VIN-), 제1 입력 스위치(1), 제2 입력 스위치(2), 입력 회로(3), 및 전하 보상 회로(4)를 포함하는데, 이들은 앞서 기술된 바와 같을 수 있다. 예시된 전자회로(20)는 교정 제어 신호(CAL)를 수신하는, 입력 전류 검출 회로(15)를 추가로 포함한다.
도 1b에 도시된 바와 같이, 입력 전류 검출 회로(15)는 비-반전 입력 전압 단자(VIN+)에 그리고 제1 입력 스위치(1)의 스위치 입력에 전기적으로 연결된 제1 입력, 반전 입력 전압 단자(VIN-)에 그리고 제2 입력 스위치(2)의 스위치 입력에 전기적으로 연결된 제2 입력, 및 전하 제어 신호(QCNTL)를 발생하는 출력을 포함한다. 어떤 구현예에서, 입력 전류 검출 회로(15)는 교정 제어 신호(CAL)의 활성화에 응하여 전하 제어 신호(QCNTL)의 설정 또는 값을 결정하기 위해 사용될 수 있다.
예를 들면, 일 실시예에서, 입력 전류 검출 회로(15)는 다수의 값을 통해 전하 제어 신호(QCNTL)를 시퀀스하는 상태머신을 포함한다. 또한, 입력 전류 검출 회로(15)는 교정 동안 비-반전 및 반전 입력 전압 단자(VIN+, VIN-)의 전압 레벨을 제어할 수 있고, 전하 제어 신호(QCNTL)의 서로 다른 테스트 값들에 대해 전자회로의 입력 바이어스 전류를 관찰할 수 있다. 또한, 입력 전류 검출 회로(15)는 이를테면 전하 제어 신호(QCNTL)를 관찰된 최소 입력 바이어스 전류 크기에 연관된 설정에 설정함으로써, 관찰에 기초하여 전하 제어 신호(QCNTL)를 설정할 수 있다.
전자회로(20)의 추가의 상세는 앞서 기술된 것들과 유사할 수 있다.
도 1c는 전자회로(25)의 또 다른 실시예의 개요도이다.
도 1c의 전자회로(25)는 전하 보상 회로(4)의 제1 출력이 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결되고, 전하 보상 회로(4)의 제2 출력이 반전 입력 전압 단자(VIN-)에 전기적으로 연결되는 구성을 전자회로(25)가 도시한 것을 제외하고, 도 1a의 전자회로(10)와 유사하다.
도 1c에 도시된 바와 같이, 제3 기생 커패시터(C3)는 제1 입력 스위치(1)의 제어 입력과 비-반전 입력 전압 단자(VIN+) 사이에 있을 수 있다. 또한, 제4 기생 커패시터(C4)는 제2 입력 스위치(2)의 제어 입력과 반전 입력 전압 단자(VIN-) 사이에 있을 수 있다.
예시된 전하 보상 회로(4)는 제3 및 제4 기생 커패시터(C3, C4)를 통해 전하 주입을 상쇄 또는 보상하기 위해 전하 보상을 제공하기 위해 사용될 수 있다. 예를 들면, 전하 보상 회로(4)는 제1 클럭 신호(CLK1)의 천이에 연관된 전하 주입을 보상하기 위해서 비-반전 입력 전압 단자(VIN+)에 제1 전하량을 발생하고 반전 입력 전압 단자(VIN-)에 제2 전하량을 발생하기 위해 사용될 수 있다.
도 2는 전자회로(30)의 또 다른 실시예의 개요도이다. 전자회로(30)는 비-반전 입력 전압 단자(VIN+), 반전 입력 전압 단자(VIN-), 제1 입력 스위치(1), 제2 입력 스위치(2), 및 입력 회로(3)를 포함하는데, 이들은 앞서 기술된 바와 같을 수 있다. 예시된 전자회로(30)는 클럭 인버터(23) 및 전하 보상 회로(24)를 추가로 포함한다.
예시된 구성에서, 클럭 인버터(23)는 비-반전된 클럭 신호(CLK)를 수신하는 입력, 및 제1 입력 스위치(1) 및 제2 입력 스위치(2)의 제어 입력들에 전기적으로 연결된 출력을 포함한다. 예시된 클럭 인버터(23)는 제1 전압(V1) 및 제2 전압(V2)을 사용하여 파워를 받는다. 제1 입력 스위치(1) 및 제2 입력 스위치(2)가 클럭 인버터에 의해 발생되는 클럭 신호에 의해 제어되는 것으로서 도시되었을지라도, 본원에 교시되는 바는 예를 들면, 다른 로직 회로를 포함한, 다른 회로를 사용하는 구성에 적용할 수 있다.
예시된 전하 보상 회로(24)는 제1 전하 보상 인버터(21), 제2 전하 보상 인버터(22), 제1 전하 보상 커패시터(27), 제2 전하 보상 커패시터(28), 및 디지털-아날로그 변환기(DAC)(29)를 포함한다. 예시된 전하 보상 회로가 전하 보상 인버터를 사용할지라도, 본원에 교시되는 바는 예를 들면, 다른 로직 회로를 포함한 다른 회로를 사용하는 구성에 적용할 수 있다.
DAC(29)는 전하 제어 신호(QCNTL)를 수신하고, 전하 제어 신호(QCNTL)의 값에 기초하여 제1 DAC 전압(VDAC1) 및 제2 DAC 전압(VDAC2)을 발생한다. 제1 전하 보상 인버터(21)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제1 전하 보상 커패시터(27)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제1 전하 보상 커패시터(27)는 입력 회로(3)의 제1 입력에 전기적으로 연결된 제2 단부를 추가로 포함한다. 제2 전하 보상 인버터(22)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제2 전하 보상 커패시터(28)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제2 전하 보상 커패시터(28)는 입력 회로(3)의 제2 입력에 전기적으로 연결된 제2 단부를 추가로 포함한다. 도 2에 도시된 바와 같이, 제1 전하 보상 인버터(21)는 제1 전압(V1) 및 제1 DAC 전압(VDAC1)을 사용하여 파워를 받고, 전하 보상 인버터(22)는 제1 전압(V1) 및 제2 DAC 전압(VDAC2)를 사용하여 파워를 받는다.
예시된 구성에서, 클럭 인버터(23)의 출력은 비-반전된 클럭 신호(CLK)의 하강에지에 응하여 약 제1 전압(V1)에서 약 제2 전압(V2)으로 천이할 수 있고, 비-반전된 클럭 신호(CLK)의 상승에지에 응하여 약 제2 전압(V2)에서 약 제1 전압(V1)로 천이할 수 있다. 따라서, 제1 입력 스위치(1)는 비-반전된 클럭 신호(CLK)의 하강에지에 응하여 C1*(V2-V1)과 거의 동일한 전하를 주입할 수 있고, 비-반전된 클럭 신호(CLK)의 상승에지에 응하여 C1*(V1-V2)와 거의 동일한 전하를 주입할 수 있다. 또한, 제2 입력 스위치(2)는 비-반전된 클럭 신호(CLK)의 하강에지에 응하여 C2*(V2-V1)와 거의 동일한 전하를 주입할 수 있고, 비-반전된 클럭 신호(CLK)의 상승에지에 응하여 C2*(V1-V2)과 거의 동일한 전하를 주입할 수 있다.
예시된 전하 보상 회로(24)는 제1 입력 스위치(1) 및 제2 입력 스위치(2)에 연관된 전하 주입을 보상하기 위해 사용될 수 있다. 예를 들면, 반전된 클럭 신호(CLKB)은 비-반전된 클럭 신호(CLK)에 관하여 반전된 될 수 있고, 전하 보상 회로(24) 는비-반전된 클럭 신호(CLK)가 천이할 때 입력 스위치 전하 주입을 보상하는 전하를 발생할 수 있다.
예를 들면, 제1 전하 보상 인버터(21)의 출력은 비-반전된 클럭 신호(CLK)가 상승하고 반전된 클럭 신호(CLKB)가 하강할 때 약 제1 전압(V1)에서 약 제1 DAC 전압(VDAC1)로 천이할 수 있고, 비-반전된 클럭 신호(CLK)가 하강하고 반전된 클럭 신호(CLKB)가 상승할 때 약 제1 DAC 전압(VDAC1)에서 약 제1 전압(V1)로 천이할 수 있다. 또한, 제2 전하 보상 인버터(22)의 출력은 비-반전된 클럭 신호(CLK)가 상승하고 반전된 클럭 신호(CLKB)가 하강할 때 약 제1 전압(V1)에서 약 제2 DAC 전압(VDAC2)로 천이할 수 있고, 비-반전된 클럭 신호(CLK)가 하강하고 반전된 클럭 신호(CLKB)가 상승할 때 약 제2 DAC 전압(VDAC2)에서 약 제1 전압(V1)로 천이할 수 있다.
또한, 제1 및 제2 보상 커패시터(27, 28)의 커패시턴스가 값(CCOMP)과 거의 같을 때, 전하 보상 회로(24)는 비-반전된 클럭 신호(CLK)가 상승할 때 입력 회로의 제1 입력과 CCOMP*(VDAC1-V1)과 거의 동일한 전하 및 입력 회로의 제2 입력에 CCOMP*(VDAC2-V1)과 거의 동일한 전하를 주입할 수 있다. 또한, 전하 보상 회로(24)는 비-반전된 클럭 신호(CLK)가 하강할 때 입력 회로의 제1 입력에 CCOMP*(V1-VDAC1)와 거의 동일한 전하 및 입력 회로의 제2 입력에 CCOMP*(V1-VDAC2)와 거의 동일한 전하를 주입할 수 있다.
DAC(29)는 전하 제어 신호(QCNTL)에 기초하여 제1 및 제2 DAC 전압(VDAC1, VDAC2)의 전압 레벨을 제어할 수 있다. 일 실시예에서, 전하 제어 신호(QCNTL)는 |CCOMP*(VDAC1-V1)|이 |C1*(V2-V1)|과 거의 동일하게, 그리고 |CCOMP*(VDAC2-V1)| 이 |C2*(V2-V1)|와 거의 동일하게 되도록 선택된 값을 가질 수 있다. 이러한 식으로 전하 제어 신호(QCNTL)의 값을 선택함으로써 전하 보상 회로(24)는 제1 입력 스위치(1) 및 제2 입력 스위치(2)를 통해 전하 주입을 실질적으로 상쇄하게 있게 된다.
전자회로(30)의 추가의 상세는 앞서 기술된 것들과 유사할 수 있다.
도 3a는 쵸퍼 증폭기(130)의 일 실시예의 개요도이다. 쵸퍼 증폭기(130)는 비-반전 입력 전압 단자(VIN+), 반전 입력 전압 단자(VIN-), 출력 전압 단자(VOUT), 제1 입력 FET(131), 제2 입력 FET(132), 제3 입력 FET(133), 제4 입력 FET(134), 증폭 회로(135), 전하 보상 회로(136), 제1 클럭 인버터(137), 및 제2 클럭 인버터(138)를 포함한다. 쵸퍼 증폭기(130)는 비-반전된 클럭 신호(CLK), 반전된 클럭 신호(CLKB), 및 전하 제어 신호(QCNTL)를 수신한다.
제1 클럭 인버터(137)는 비-반전된 클럭 신호(CLK)를 수신하는 입력, 및 제1 입력 FET(131)의 게이트에 그리고 제2 입력 FET(132)의 게이트에 전기적으로 연결된 출력을 포함한다. 제1 입력 FET(131)는 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결된 드레인, 및 제1 노드(N1)에 증폭 회로(135)의 제1 입력에 전기적으로 연결된 소스를 추가로 포함한다. 제2 입력 FET(132)는 반전 입력 전압 단자(VIN-)에 전기적으로 연결된 드레인, 및 제2 노드(N2)에 증폭 회로(135)의 제2 입력에 전기적으로 연결된 소스를 추가로 포함한다. 증폭 회로(135)는 출력 전압 단자(VOUT)에 전기적으로 연결된 출력을 추가로 포함한다. 제2 클럭 인버터(138)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제3 입력 FET(133)의 게이트에 그리고 제4 입력 FET(134)에 게이트에 전기적으로 연결된 출력을 포함한다. 제3 입력 FET(133)는 반전 입력 전압 단자(VIN-)에 전기적으로 연결된 드레인, 및 제1 노드(N1)에 전기적으로 연결된 소스를 추가로 포함한다. 제4 입력 FET(134)는 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결된 드레인, 및 제2 노드(N2)에 전기적으로 연결된 소스를 추가로 포함한다. 제1 및 제2 클럭 인버터(137, 138)는 제1 전압(V1) 및 제2 전압(V2)를 사용하여 파워를 받는다.
예시된 구성에서, 전하 보상 회로(136)는 제1 전하 보상 인버터(141), 제2 전하 보상 인버터(142), 제3 전하 보상 인버터(143), 제4 전하 보상 인버터(144), DAC(29), 제1 전하 보상 커패시터(151), 제2 전하 보상 커패시터(152), 제3 전하 보상 커패시터(153), 및 제4 전하 보상 커패시터(154)를 포함한다. DAC(29)는 전하 제어 신호(QCNTL)를 수신하며, 제1 DAC 전압(VDAC1) 및 제2 DAC 전압(VDAC2)를 발생한다.
제1 전하 보상 인버터(141)는 비-반전된 클럭 신호(CLK)를 수신하는 입력, 및 제1 전하 보상 커패시터(151)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제1 전하 보상 커패시터(151)는 제1 노드(N1)에 증폭 회로(135)의 제1 입력에 전기적으로 연결된 제2 단부를 추가로 포함한다. 제2 전하 보상 인버터(142)는 비-반전된 클럭 신호(CLK)를 수신하는 입력, 및 제2 전하 보상 커패시터(152)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제2 전하 보상 커패시터(152)는 제2 노드(N2)에 증폭 회로(135)의 제2 입력에 전기적으로 연결된 제2 단부를 추가로 포함한다. 제3 전하 보상 인버터(143)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제3 전하 보상 커패시터(153)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제3 전하 보상 커패시터(153)는 제1 노드(N1)에 전기적으로 연결된 제2 단부를 추가로 포함한다. 제4 전하 보상 인버터(144)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제4 전하 보상 커패시터(154)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제4 전하 보상 커패시터(154)는 제2 노드(N2)에 전기적으로 연결된 제2 단부를 추가로 포함한다.
예시된 쵸퍼 증폭기(130)는 비-반전 및 반전 입력 전압 단자(VIN+, VIN-) 간에 수신된 차동 입력 신호에 대해 쵸핑 동작을 수행하기 위해 사용될 수 있다.
예를 들면, 쵸퍼 증폭기(130)의 제1 국면 동안에, 비-반전된 및 반전된 클럭 신호(CLK, CLKB)는 제1 및 제2 입력 FET(131, 132)을 턴 온하고 제3 및 제4 입력 FET(133, 134)를 턴 오프하여, 그럼으로써 차동 입력 신호를 증폭 회로(135)에 제공하기 위해 사용될 수 있다. 또한, 쵸퍼 증폭기(130)의 제2 국면 동안에, 비-반전된 및 반전된 클럭 신호(CLK, CLKB)는 제1 및 제2 입력 FET(131, 132)을 턴 오프하고 제3 및 제4 입력 FET(133, 134)는 턴 온하여, 그럼으로써 차동 입력 신호를 반전된 극성을 갖고 증폭 회로(135)에 제공하기 위해 사용될 수 있다.
제1 내지 제4 입력 FET(131-134)의 스위칭은 클럭 신호의 쵸핑 주파수에 의해 차동 입력 신호의 주파수 스펙트럼을 변조 또는 업-시프트하기 위해 동작할 수 있고, 증폭 회로(135)의 출력 쵸핑 스위치(139)는 쵸핑 주파수에 의해 증폭된 입력 신호의 주파수 스펙트럼을 복조 또는 다운-시프트하기 위해 사용될 수 있다. 증폭 회로(135)는 제1 내지 제4 입력 FET(131-134), 다음에 쵸퍼 증폭기의 신호 경로 내에 위치되기 때문에, 증폭기의 입력 오프셋은 제1 내지 제4 입력 FET(131-134)의 스위칭에 의해 변조되지 않을 것이다. 그보다는, 증폭기의 입력 오프셋은 차동 입력 신호로부터 주파수적으로 분리될 수 있고, 이에 따라 필터링에 의해 제거될 수 있다.
비-반전된 클럭 신호(CLK)의 천이에 응하여, 전하는 제1 및 제2 입력 FET(131, 132)에 연관된 기생 커패시터를 통해 제1 및 제2 노드(N1, N2) 상에 주입될 수 있다. 기생 커패시터는 예를 들면, 게이트-대-소스 커패시턴스에 연관될 수 있다. 유사하게, 반전된 클럭 신호(CLKB)의 천이에 응하여, 전하는 제3 및 제4 입력 FET(133, 134)에 연관된 기생 커패시터를 통해 제1 및 제2 노드(N1, N2) 상에 주입될 수 있다.
어떤 구성에서, 제1 및 제2 입력 FET(131, 132)은 제3 및 제4 입력 FET(133, 134)과 동일한 폭 및 길이를 갖게 구현된다. 제1 및 제2 입력 FET(131, 132)의 게이트는 제3 및 제4 입력 FET(133, 134)의 게이트를 제어하기 위해 사용되는 클럭 신호에 관하여 반전된 극성의 클럭 신호로 제어되기 때문에, 제1 및 제2 입력 FET(131, 132)에 의해 주입된 전하는 부분적으로 제3 및 제4 입력 FET(133, 134)에 의해 주입된 전하에 의해 상쇄될 수 있다. 그럼에도불구하고, 보상없이, 제1 및 제2 입력 FET(131, 132)와 제3 및 제4 입력 FET(133, 134) 간에 커패시턴스 오정합은 순 포지티브 또는 네거티브 전하 주입을 초래할 수 있다.
전하 보상 회로(136)는 비-반전된 및 반전된 클럭 신호(CLK, CLKB)의 천이에 연관된 제1 내지 제4 입력 FET(131-134)을 통해 전하 주입 및 전하 주입 오정합을 보상하고, 그럼으로써 증폭기의 입력 바이어스 전류를 감소시키기 위해 사용될 수 있다.
도 3a에 도시된 바와 같이, 제1 및 제4 전하 보상 인버터(141, 144)는 제1 전압(V1) 및 제1 DAC 전압(VDAC1)를 사용하여 파워를 받는다. 또한, 제2 및 제3 전하 보상 인버터(142, 143)는 제1 전압(V1) 및 제2 DAC 전압(VDAC2)을 사용하여 파워를 받는다. 또한, 전하 제어 신호(QCNTL)는 제1 및 제2 DAC 전압(VDAC1, VDAC2)의 전압 레벨을 제어하고, 그럼으로써 전하 보상 회로(136)에 의해 제1 및 제2 노드(N1, N2) 상에 주입되는 전하량을 제어하기 위해 사용될 수 있다.
예를 들면, 일 실시예에서, 제1 입력 FET(131)의 게이트와 증폭 회로(135)의 제1 입력 간에 제1 기생 커패시턴스는 C1과 거의 동일하며, 제2 입력 FET132의 게이트와 증폭 회로(135)의 제2 입력 간에 제2 기생 커패시턴스는 C1+ΔC21과 거의 동일하다. 또한, 제3 입력 FET(133)의 게이트와 증폭 회로(135)의 제1 입력 간에 제3 기생 커패시턴스는 C3과 거의 동일하며, 제4 입력 FET(134)의 게이트와 증폭 회로(135)의 제2 입력 간에 제4 기생 커패시턴스는 C3+ΔC43과 거의 동일하다. 또한, 보상 전에, 각각 비-반전 입력 단자(VIN+) 및 반전 입력 단자(VIN-)에 쵸퍼 증폭기의 원 입력 바이어스 전류(IORIG +, IORIG -)의 크기는 아래 식(1)에 의해 근사화되며, fchop는 비-반전된 및 반전된 클럭 신호(CLK, CLKB)의 주파수이다.
식(1)
Figure pat00001
또한, 전하 보상 회로(136)에 의해 쵸퍼 증폭기의 비-반전 입력 단자(VIN+) 및 반전 입력 단자(VIN-)에 발생된 보상 전류(ICOMP +, ICOMP -)의 크기는 아래 식(2)에 의해 근사화될 수 있고, C151는 제1 전하 보상 커패시터(151)의 커패시턴스이며, C152는 제2 전하 보상 커패시터(152)의 커패시턴스이며, C153는 제3 전하 보상 커패시터(153)의 커패시턴스이며, C154는 제4 전하 보상 커패시터(154)의 커패시턴스이다.
식(2)
Figure pat00002
따라서, 예시된 전하 보상 회로(136)는 제3 및 제4 입력 FET(133, 134)에 의해 주입된 전하들 간에 전하 주입 오정합 관하여, 제1 및 제2 입력 FET(131, 132)에 의해 주입된 전하들 간에 전하 주입 오정합을 보상하기 위해 사용될 수 있다.
어떤 구성에서, 제3 및 제4 입력 FET(133, 134) 간에 기생 커패시턴스 오정합(ΔC43)에 관하여, 제1 및 제2 입력 FET(131, 132) 간에 기생 커패시턴스 오정합(ΔC21)은 제1 내지 제4 입력 FET(131-134)의 명목상의 기생 커패시턴스(C1, C3)에 비해 비교적 작을 수 있다. 또한, 어떤 구성에서, 제1 내지 제4 전하 보상 커패시터(151-154)의 커패시턴스는 제1 내지 제4 입력 FET(131-134)의 명목상의 기생 커패시턴스(C1, C3)보다 작을 수 있어, 제1 내지 제4 전하 보상 커패시터(151-154)의 제조 변동은 전하 보상 회로(136)의 수행에 비교적 작은 영향을 미칠 수 있다.
도 3b는 쵸퍼 증폭기(150)의 또 다른 실시예의 개요도이다. 도 3b의 쵸퍼 증폭기(150)는 도 3b의 쵸퍼 증폭기(150)가 도 3a의 전하 보상 회로(136)에 관하여 상이한 배열로 구현되는 전하 보상 회로(156)를 포함하는 것을 제외하고, 도 3a의 쵸퍼 증폭기(130)와 유사하다.
예를 들면, 도 3b의 전하 보상 회로(156)는 전압 발생 회로(155), 제1 내지 제4 전하 보상 인버터(141-144), 및 제1 내지 제4 전하 보상 커패시터(151-154)를 포함한다. 도 3b에 도시된 바와 같이, 전압 발생 회로(155)는 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결된 제1 입력, 반전 입력 전압 단자(VIN-)에 전기적으로 연결된 제2 입력, 및 전하 제어 신호(QCNTL)를 수신하는 제3 입력을 포함한다. 또한, 전압 발생 회로(155)는 제1 전압(V1)을 발생하는 제1 출력, 제2 전압(V2)을 발생하는 제2 출력, 제1 DAC 전압(VDAC1)을 발생하는 제3 출력, 및 제2 DAC 전압(VDAC2)를 발생하는 제4 출력을 포함한다.
전압 발생 회로(155)는 비-반전 및 반전 입력 전압 단자(VIN+, VIN-)의 공통-모드 전압에 기초하여 제1 및 제2 전압(V1, V2)의 전압 레벨을 제어하기 위해 사용될 수 있다. 어떤 구현예에서 제1 및 제2 전압(V1, V2)은 비-반전 및 반전 입력 전압 단자(VIN+, VIN-)의 공통-모드 전압을 추적한다. 예를 들면, 일 실시예에서, 제1 전압(V1)의 전압 레벨은 공통-모드 전압과 거의 동일하고, 제2 전압(V2)의 전압 레벨은 공통-모드 전압 플러스 고정된 전압(VS)과 거의 동일하다.
또한, 전압 발생 회로(155)는 전하 제어 신호(QCNTL)에 기초하여, 그리고 제1 및 제2 전압(V1, V2)의 전압 레벨에 기초하여, DAC 전압(VDAC1)의 전압 레벨 및 제2 DAC 전압(VDAC2)의 전압 레벨을 제어하기 위해 사용될 수 있다.
예시된 구성은 증폭기의 입력 공통-모드 전압에 기초하여 제1 및 제2 클럭 인버터(137, 138)에 의해 사용되는 파워 서플라이의 전압 레벨을 잇점이 있게 제어한다. 이러한 식으로 쵸퍼 증폭기를 구성하는 것은 입력 공통-모드 전압에 변화에 비교적 일정한 제1 내지 제4 입력 FET(131-134)에 연관된 전하 주입을 유지하는데 도움을 줄 수 있다. 또한, 예시된 구성은 전하 제어 신호(QCNTL) 및 증폭기의 입력 공통-모드 전압 둘 다에 기초하여 제1 내지 제4 전하 보상 인버터(141-144)에 의해 사용되는 파워 서플라이의 전압 레벨을 제어한다.
따라서, 예시된 전하 보상 수법은 전하 보상을 제1 내지 제4 입력 FET(131-134)에 제공하기 위해 사용될 수 있고, 전하 보상은 넓은 범위의 입력 공통-모드 전압 레벨에 걸쳐 유지될 수 있다. 쵸퍼 증폭기(150)의 추가의 상세는 앞서 기술된 것들과 유사할 수 있다.
도 4는 도 3b의 쵸퍼 증폭기(150)에서 사용될 수 있는 전압 발생 회로(160)의 일 실시예의 개요도이다. 예시된 전압 발생 회로(160)은 공통-모드 전압 검출 회로(161), 버퍼 회로(162), 프로그램가능 전류원(163), 전압원(164), 제1 전류 스티어링 FET(165), 제2 전류 스티어링 FET(166), 제1 저항기(167), 제2 저항기(168), 제1 커패시터(171), 및 제2 커패시터(172)를 포함한다.
도 4에 도시된 바와 같이, 공통-모드 전압 검출 회로(161)는 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결된 제1 입력, 반전 입력 전압 단자(VIN-)에 전기적으로 연결된 제2 입력, 및 공통-모드 전압(VCM)을 발생하게 구성된 출력을 포함한다. 버퍼 회로(162)는 공통-모드 전압(VCM)을 수신하는 비-반전 입력, 반전 입력, 및 피드백을 제공하기 위해 반전 입력에 전기적으로 연결된 출력을 포함한다. 버퍼 회로(162)의 출력은 공통-모드 전압(VCM)의 것과 거의 동일한 전압 레벨을 가질 수 있는 제1 전압(V1)을 발생한다.
전압원(164)은 제1 전압(V1)과 제2 전압(V2) 간에 전기적으로 연결되고, 제1 전압(V1)의 전압에 관하여 제2 전압(V2)의 전압 레벨을 제어하기 위해 사용될 수 있다. 전압원(164)이 값(VS)을 가질 때, 전압 발생 회로(160)에 의해 발생되는 제2 전압(V2)은 약 VS+VCM의 전압 레벨을 가질 수 있다.
예시된 구성에서, 전하 제어 신호(QCNTL)<n-1:0>은 n 비트를 포함하는 디지털 신호에 대응하며, n은 2보다 크거나 같은 정수이다. 당업자가 알게 되는 바와 같이, n 비트의 디지털 신호 X은 비트들의 벡터로서 표현될 수 있고, 이것은 X<0>, X<1>, X<n-1>로 표기될 수 있고, i번째 비트와 j번째 비트 사이에 일 범위의 비트는 X<i:j>로서 표기된다.
프로그램가능 전류원(163)은 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-2:0>을 수신하는 제어 입력을 포함한다. 프로그램가능 전류원(163)은 저 파워 서플라이 전압(VSS)에 전기적으로 연결된 제1 단부, 및 제1 전류 스티어링 FET(165)의 소스에 그리고 제2 전류 스티어링 FET(166)의 소스에 전기적으로 연결된 제2 단부를 포함한다. 제1 전류 스티어링 FET(165)은 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-1>을 수신하는 게이트를 추가로 포함한다. 또한, 제2 전류 스티어링 FET(166)는 비트 QCNTL<n-1> 또는 QCNTL<n-1>_B의 반전된 버전을 수신하는 게이트를 추가로 포함한다. 도 4가 제1 및 제2 전류 스티어링 FET(165, 166)의 게이트를 제어하기 위해 전하 제어 신호(QCNTL)<n-1:0>의 최상위 비트(MSB)가 사용되는 구성을 도시할지라도, 본원에 교시되는 바는 다른 구성에 적용할 수 있다.
제1 저항기(167)는 제2 전압(V2)에 전기적으로 연결된 제1 단부, 및 제1 DAC 전압(VDAC1)를 발생하게 구성된 노드에 제1 전류 스티어링 FET(165)의 드레인에 전기적으로 연결된 제2 단부를 포함한다. 제2 저항기(168)는 제2 전압(V2)에 전기적으로 연결된 제1 단부, 및 제 2 DAC 전압(VDAC2)을 발생하게 구성된 노드에 제 2 전류 스티어링 FET(166)의 드레인에 전기적으로 연결된 제2 단부를 포함한다. 제1 커패시터(171)은 제1 DAC 전압(VDAC1)과 제1 전압(V1) 사이에 전기적으로 연결되고, 제2 커패시터(172)는 제2 DAC 전압(VDAC2)와 제1 전압(V1) 사이에 전기적으로 연결된다. 제1 및 제2 커패시터(171, 172)는 제1 및 제2 DAC 전압(VDAC1, VDAC2)의 전압 레벨을 안정화하기 위해 사용될 수 있다. 예를 들면, 제1 및 제2 커패시터(171, 172)은 DAC 전압을 사용하여 파워를 받는 회로가 활성이 되었을 때 제1 및 제2 DAC 전압(VDAC1, VDAC2)의 전압 변화를 제한하기 위해 사용될 수 있다.
전하 제어 신호(QCNTL)<n-1:0>은 제1 및 제2 전압(V1, V2)의 전압 레벨에 관하여 제1 DAC 전압(VDAC1)의 전압 레벨 및 제2 DAC 전압(VDAC2)의 전압 레벨을 제어하기 위해 사용될 수 있다.
예를 들면, 예시된 구성에서, 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-2:0>은 프로그램가능 전류원(163)에 의해 발생되는 프로그램가능 전류의 크기를 제어하기 위해 사용될 수 있고, 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-1>은 프로그램가능 전류가 제1 저항기(167)를 통해서 흐를 것인지 아니면 제2 저항기(168)를 통해서 흐를 것인지를 제어하기 위해 사용될 수 있다. 예를 들면, 전하 제어 신호의 비트 QCNTL<n-1>가 논리적으로 로우일 때, 제1 DAC 전압(VDAC1)은 제2 전압(V2)의 것과 거의 동일한 전압을 가질 수 있고, 제2 DAC 전압(VDAC2)은 V2-IPRGM*R과 거의 동일한 전압을 가질 수 있고, R은 제1 및 제2 저항기(167, 168)의 저항이며, IPRGM는 프로그램가능 전류원(163)에 의해 발생되는 프로그램가능 전류이다. 또한, 전하 제어 신호의 비트 QCNTL<n-1>이 논리적으로 하이일 때, 제2 DAC 전압(VDAC2)은 제2 전압(V2)의 것과 거의 동일한 전압을 가질 수 있고, 제1 DAC 전압(VDAC1)은 V2-IPRGM*R과 거의 동일한 전압을 가질 수 있다.
따라서, 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-1>는 제1 DAC 전압(VDAC1)이 제2 DAC 전압(VDAC2)보다 클 것인지 아니면 그 반대일 것인지를 제어하여, 그럼으로써 전압 발생 회로(160)를 사용하여 전하 보상 회로에 의해 발생되는 전하의 전하 극성을 제어하기 위해 사용될 수 있다. 또한, 전하 보상 회로에 의해 발생되는 전하의 크기는 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-2:0>에 의해 제어될 수 있다. 그러나, 다른 구성이 가능하다.
일 실시예에서, 제1 및 제2 저항기(167, 168) 및/또는 프로그램가능 전류원(163)은 보상 부재 쵸퍼 증폭기의 입력 바이어스 전류의 온도 의존성에 매칭하게 구성된 온도 의존성을 가질 수 있다. 이러한 식으로 전하 보상 회로를 구성하는 것은 온도 변화에 대해 정확한 전하 보상을 제공하는데 도움을 줄 수 있다. 그러나, 제1 및 제2 저항기(167, 168) 및/또는 프로그램가능 전류원(163)이 예를 들면, 비교적 작은 량의 온도 의존성을 포함한, 다른 온도 의존성을 갖는 구현과 같은, 다른 구성이 가능하다.
도 5는 쵸퍼 증폭기(180)의 또 다른 실시예의 개요도이다. 도 5의 쵸퍼 증폭기(180)는 도 5의 쵸퍼 증폭기(180)가 도 3a의 전하 보상 회로(136)에 관하여 상이한 배열로 구현된 전하 보상 회로(186)를 포함하는 것을 제외하고, 도 3a의 쵸퍼 증폭기(130)와 유사하다.
예를 들면, 도 5의 전하 보상 회로(186)는 제1 내지 제4 전하 보상 인버터(191-194), 제1 내지 제4 가변 커패시터(181-184), 및 DAC(185)를 포함한다.
도 5에 도시된 바와 같이, DAC(185)는 전하 제어 신호(QCNTL)을 수신하고, 전하 제어 신호(QCNTL)의 값에 기초하여 제1 커패시터 튜닝 전압(VTUNE1) 및 제2 커패시터 튜닝 전압(VTUNE2)을 발생한다. 또한, 제1 전하 보상 인버터(191)는 비-반전된 클럭 신호(CLK)를 수신하는 입력, 및 제1 가변 커패시터(181)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제1 가변 커패시터(181)는 제1 노드(N1)에 증폭 회로(135)의 제1 입력에 전기적으로 연결된 제2 단부, 및 제1 커패시터 튜닝 전압(VTUNE1)을 수신하는 커패시턴스 제어 입력을 추가로 포함한다. 또한, 제2 전하 보상 인버터(192)는 비-반전된 클럭 신호(CLK)를 수신하는 입력, 및 제2 가변 커패시터(182)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제2 가변 커패시터(182)는 제2 노드(N2)에 증폭 회로(135)의 제2 입력에 전기적으로 연결된 제2 단부, 및 제2 커패시터 튜닝 전압(VTUNE2)을 수신하는 커패시턴스 제어 입력을 추가로 포함한다. 또한, 제3 전하 보상 인버터(193)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제3 가변 커패시터(183)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제3 가변 커패시터(183)는 제1 노드(N1)에 전기적으로 연결된 제2 단부, 및 제2 커패시터 튜닝 전압(VTUNE2)을 수신하는 커패시턴스 제어 입력을 추가로 포함한다. 또한, 제4 전하 보상 인버터(194)는 반전된 클럭 신호(CLKB)를 수신하는 입력, 및 제4 가변 커패시터(184)의 제1 단부에 전기적으로 연결된 출력을 포함한다. 제4 가변 커패시터(184)는 제2 노드(N2)에 전기적으로 연결된 제2 단부, 및 제1 커패시터 튜닝 전압(VTUNE1)을 수신하는 커패시턴스 제어 입력을 추가로 포함한다. 예시된 구성에서, 제1 내지 제4 전하 보상 인버터(191-194)는 제1 및 제2 전압(V1, V2)를 사용하여 파워를 받는다.
제1 내지 제4 전하 보상 인버터(141-144)에 파워를 공급하기 위해 사용되는 전압들 간에 전압차를 제어함으로써 선택가능한 량의 전하 보상을 제공하는 도 3a의 전하 보상 회로(136)와는 반대로, 도 5의 전하 보상 회로(186)는 제1 내지 제4 가변 커패시터(181-184)의 커패시턴스를 제어함으로써 선택가능한 량의 전하 보상을 제공한다. 예를 들면, 제1 노드(N1)에 전하 보상 회로(186)에 의해 발생되는 전하량은 제1 및 제3 가변 커패시터(181, 183)의 커패시턴스를 선택함으로써 제어될 수 있고, 제2 노드(N2)에 전하 보상 회로(186)에 의해 발생된 전하량은 제2 및 제4 가변 커패시터(182, 184)의 커패시턴스를 선택함으로써 제어될 수 있다.
제1 내지 제4 가변 커패시터(181-184)은 임의의 적합한 방식으로 구현될 수 있다. 일 실시예에서, 제1 내지 제4 가변 커패시터(181-184)는 바랙터를 포함하는데, 이것은 아날로그 튜닝 전압에 기초하여 커패시턴스를 가질 수 있다.
커패시터 상에 저장되는 전하 Q는 V*C과 거의 같을 수 있는데, V는 커패시터에 걸리는 전압이고 C는 커패시터의 커패시턴스이다. 위에 기술된 바와 같이, 도 3a의 전하 보상 회로(136)는 제1 내지 제4 전하 보상 인버터(141-144)에 파워를 공급하기 위해 사용되는 전압들 간에 전압차를 제어함으로써 선택가능한 량의 전하 보상을 제공하며, 도 5의 전하 보상 회로(186)는 제1 내지 제4 가변 커패시터(181-184)의 커패시턴스를 제어함으로써 선택가능한 량의 전하 보상을 제공한다. 그러나, 본원에 교시되는 바는 전하 보상 회로가 전압 및 커패시턴스 둘 다를 제어함으로써 전하 보상을 제공하는 구성에도 적용할 수 있다.
도 6은 쵸퍼 증폭기(190)의 또 다른 실시예의 개요도이다. 도 6의 쵸퍼 증폭기(190)는 도 6의 쵸퍼 증폭기(190)가 도 5의 전하 보상 회로(186)에 관하여 상이한 배열로 구현된 전하 보상 회로(196)를 포함하는 것을 제외하고, 도 5의 쵸퍼 증폭기(180)와 유사하다.
예를 들면, 도 6의 전하 보상 회로(196)는 제1 내지 제4 전하 보상 인버터(191-194) 및 제1 내지 제4 커패시터 어레이(101-104)를 포함한다. 도 6에 도시된 바와 같이, 제1 커패시터 어레이(101)는 제1 전하 보상 인버터(191)의 출력에 전기적으로 연결된 제1 단부, 제1 노드(N1)에 전기적으로 연결된 제2 단부, 및 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<m-1:0>을 수신하는 제어 입력을 포함하며, m은 n 미만의 정수이다. 또한, 제2 커패시터 어레이(102)는 제2 전하 보상 인버터(192)의 출력에 전기적으로 연결된 제1 단부, 제2 노드(N2)에 전기적으로 연결된 제2 단부, 및 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-1:m>를 수신하는 제어 입력을 포함한다. 또한, 제3 커패시터 어레이(103)는 제3 전하 보상 인버터(193)의 출력에 전기적으로 연결된 제1 단부, 제1 노드(N1)에 전기적으로 연결된 제2 단부, 및 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<n-1:m>을 수신하는 제어 입력을 포함한다. 또한, 제4 커패시터 어레이(104)는 제4 전하 보상 인버터(194)의 출력에 전기적으로 연결된 제1 단부, 제2 노드(N2)에 전기적으로 연결된 제2 단부, 및 전하 제어 신호(QCNTL)<n-1:0>의 비트 QCNTL<m-1:0>을 수신하는 제어 입력을 포함한다.
도 6의 전하 보상 회로(196)는 도 6이 가변 커패시터의 아날로그 튜닝 전압을 제어함에 의해서가 아니라 커패시터 어레이의 디지털 설정을 제어함으로써 전하 보상이 제공되는 수법을 도시한 것을 제외하고, 도 5의 전하 보상 회로(186)와 유사하다. 일 실시예에서, 제1 내지 제4 커패시터 어레이(101-104)는 복수의 커패시터를 포함하고 각각은 연관된 스위치를 갖는다. 또한, 스위치는 커패시터 어레이의 디지털 설정에 기초하여 제어되고, 그럼으로써 커패시터 어레이의 활성 커패시턴스를 결정할 수 있다.
도 6의 쵸퍼 증폭기(190)의 추가의 상세는 앞서 기술된 것들과 유사할 수 있다.
선택가능 회로 채널을 포함하는 전자회로의 예의 개요
어떤 구현예에서, 전자회로는 제1 입력 단자, 제2 입력 단자, 입력 회로, 및 하나 이상의 클럭 신호를 사용하여 동작하는 복수의 회로 채널을 포함한다. 회로 채널은 서로 병렬로 전기적으로 연결되고, 각 회로 채널은 선택 로직 회로 및 복수의 입력 스위치를 포함한다. 입력 회로는 제1 입력 및 제2 입력을 포함하고, 회로 채널의 입력 스위치는 제1 및 제2 입력 단자와 입력 회로의 제1 입력 및 제2 입력 간에 전기적으로 연결된다. 채널 선택 회로는 이를테면 하나 이상의 클럭 신호를 게이트함으로써, 전자회로 내 동작을 위해 하나 이상의 회로 채널을 활성화하기 위해 사용될 수 있는 채널 선택 신호를 수신한다.
또한, 채널 선택 신호의 값은 전자회로를 위한 비교적 낮은 입력 바이어스 전류를 제공하기 위해 선택된다. 예를 들면, 처리 변동에 연관된 오정합은 회로 채널의 입력 스위치가 서로 다른 전하량 주입을 발생하는 것에 이르게 할 수 있다. 또한, 채널 선택 신호의 값은 거의 최소 입력 바이어스 전류를 갖는 회로 채널들의 조합에 대응하기 위해 선택될 수 있다. 예를 들면, 어떤 구현예에서, 채널 선택 신호는 테스트 동안 입력 바이어스 전류의 관찰에 기초하여 결정된 데이터와 같은, 프로그램가능 메모리 내 저장된 데이터에 기초하여 발생된다. 또 다른 예에서, 전자회로가 동작하기 위한 회로 채널들의 조합은 채널 선택 신호들의 서로 다른 값들에 대해 입력 바이어스 전류가 관찰되는 교정 사이클 동안 칩 상에서 결정된다.
도 7은 전자회로(200)의 또 다른 실시예의 개요도이다. 전자회로(200)는 비-반전 입력 전압 단자(VIN+), 반전 입력 전압 단자(VIN-), 입력 회로(3), 및 제1 내지 제3 회로 채널(201a-201c)을 포함한다. 또한, 전자회로(200)는 비-반전된 클럭 신호(CLK), 반전된 클럭 신호(CLKB), 제1 채널 선택 신호(SEL1), 제2 채널 선택 신호(SEL2), 및 제3 채널 선택 신호(SEL3)를 수신한다.
제1 회로 채널(201a)은 제1 복수의 입력 스위치(202a) 및 제1 선택 로직 회로(203a)를 포함한다. 제1 복수의 입력 스위치(202a)는 비-반전 및 반전 입력 전압 단자(VIN+, VIN-)와 입력 회로의 제1 입력과 제2 입력 간에 전기적으로 연결된다. 제1 선택 로직 회로(203a)는 제1 채널 선택 신호(SEL1)와 비-반전된 및 반전된 클럭 신호(CLK, CLKB)를 수신한다. 또한, 제1 선택 로직 회로(203a)는 제1 복수의 입력 스위치(202a)를 위한 제1 비-반전된 로컬 클럭 신호 및 제1 반전된 로컬 클럭 신호를 발생한다. 제2 회로 채널(201b)은 제2 복수의 입력 스위치(202b) 및 제2 선택 로직 회로(203b)를 포함한다. 제2 복수의 입력 스위치(202b)는 비-반전 및 반전 입력 전압 단자(VIN+, VIN-)와 입력 회로의 제1 입력 및 제2 입력 간에 전기적으로 연결된다. 제2 선택 로직 회로(203b)는 제2 채널 선택 신호(SEL2)와 비-반전된 및 반전된 클럭 신호(CLK, CLKB)를 수신한다. 또한, 제2 선택 로직 회로(203b)는 제2 복수의 입력 스위치(202b)에 대해 제2 비-반전된 로컬 클럭 신호 및 제2 반전된 로컬 클럭 신호를 발생한다. 제3 회로 채널(201c)은 제3 복수의 입력 스위치(202c) 및 제3 선택 로직 회로(203c)를 포함한다. 제3 복수의 입력 스위치(202c)은 비-반전 및 반전 입력 전압 단자(VIN+, VIN-)와 입력 회로의 제1 입력 및 제2 입력 간에 전기적으로 연결된다. 제3 선택 로직 회로(203c)는 제3 채널 선택 신호(SEL3)와 비-반전된 및 반전된 클럭 신호(CLK, CLKB)를 수신한다. 또한, 제3 선택 로직 회로(203c)는 제3 복수의 입력 스위치(202c)에 대한 제3 비-반전된 로컬 클럭 신호 및 제3 반전된 로컬 클럭 신호를 발생한다.
도 7이 3개의 회로 채널을 사용하는 구성을 예시할지라도, 본원에 교시되는 바는 더 많은 또는 더 적은 회로 채널을 사용하는 구성에 적용할 수 있다.
제1 내지 제3 채널 선택 신호(SEL1-SEL3)는 전자회로의 신호 경로 내 동작으로부터 각각 제1 내지 제3 복수의 입력 스위치(202a-202c)를 포함하거나 배제하기 위해 사용될 수 있다. 예를 들면, 제1 채널 선택 신호(SEL1)가 비활성화되었을 때, 제1 선택 로직 회로(203a)는 제1 복수의 입력 스위치(202a)를 턴 오프 또는 개방하기 위해서 제1 비-반전된 로컬 클럭 신호 및 제1 반전된 로컬 클럭 신호를 제어할 수 있다. 그러나, 제1 채널 선택 신호(SEL1)가 활성화되었을 때, 제1 선택 로직 회로(203a)는 비-반전된 클럭 신호(CLK)에 기초하여 제1 비-반전된 로컬 클럭 신호를 제어할 수 있고, 제1 복수의 입력 스위치(202a)가 전자회로의 신호 경로에서 동작하게 반전된 클럭 신호(CLKB)에 기초하여 제1 반전된 로컬 클럭 신호를 제어할 수 있다. 예를 들면, 일 실시예에서, 제1 선택 로직 회로(203a)는 제1 채널 선택 신호(SEL1)에 기초하여 비-반전된 및 반전된 클럭 신호(CLK, CLKB)를 게이트한다. 유사하게, 제2 및 제3 선택 로직 회로(203b, 203c)는 각각 제2 및 제3 채널 선택 신호(SEL2, SEL3)에 기초하여, 각각 제2 및 제3 복수의 입력 스위치(202b, 202c)를 제어하기 위해 사용될 수 있다.
제1 내지 제3 채널 선택 신호(SEL1-SEL3)는 전자회로(200)에 대한 비교적 낮은 입력 바이어스 전류를 제공하기 위해 선택된 값을 가질 수 있다. 예를 들면, 제조 변동은 서로에 관하여 오정합을 갖는 입력 스위치를 초래할 수 있다. 오정합은 클럭 신호 천이 동안 입력 스위치에 의해 주입되는 전하량에 차이들에 이르게 할 수 있다.
일 실시예에서, 제1 내지 제3 채널 선택 신호(SEL1-SEL3)의 값은 도 1a의 프로그램가능 메모리(5)와 같은 프로그램가능 메모리에 저장된 데이터에 기초하여 결정된다. 또한, 전자회로(200)의 테스트 동안, 전자회로의 입력 바이어스 전류는 채널 선택 신호들의 서로 다른 값들에 대해 관찰될 수 있고, 거의 관찰된 최소 입력 바이어스 전류를 갖는 값은 전자회로(200)가 동작 동안 선택된 값으로 동작하게, 선택될 수 있다.
또 다른 실시예에서, 제1 내지 제3 채널 선택 신호(SEL1-SEL3)의 값은 교정 사이클 동안 칩 상에서 결정된다. 예를 들면, 전자회로(200)는 도 1b의 입력 전류 검출 회로(15)와 같은, 입력 전류 검출 회로를 포함할 수 있다. 또한, 입력 전류 검출 회로는 교정 사이클 동안 채널 선택 신호들의 서로 다른 값들에 대해 전자회로의 입력 바이어스 전류를 관찰하기 위해 사용될 수 있다. 또한, 입력 전류 검출 회로는 이를테면 채널 선택 신호를 관찰된 최소 입력 바이어스 전류 크기에 연관된 값에 설정함으로써, 입력 바이어스 전류 관찰에 기초하여 제1 내지 제3 채널 선택 신호(SEL1-SEL3)의 값을 설정할 수 있다.
회로 채널들의 선택된 조합은 하나 이상의 활성 회로 채널들에 연관될 수 있다. 예를 들면, n 회로 채널을 포함하는 구성에서, 적어도 한 회로 채널이 활성인 2n-1 채널 조합들이 있을 것이며, 이들 조합들 전부 또는 부분은 거의 최소 입력 바이어스 전류로 조합을 선택하기 위해 관찰될 수 있다.
어떤 구성에서, 활성 채널들의 수는 원 입력 바이어스 전류에 관계없이 활성 스위치들의 수를 일정하게 유지하기 위해서, 사전에 결정될 수 있다. 예를 들면, n 회로 채널을 포함하는 구성에서, m 회로 채널은 활성인 것으로서 선택될 수 있고, m은 n보다 작은 정수이다. 이러한 구성에서, n은 (nCm) 채널 조합이 가용할 수 있는 m을 선택한다.
도 8은 쵸퍼 증폭기(220)의 또 다른 실시예의 개요도이다. 쵸퍼 증폭기(220)는 비-반전 및 반전 입력 전압 단자(VIN+, VIN-), 출력 전압 단자(VOUT), 제1 선택 인버터(224), 제1 회로 채널(221a), 및 제2 회로 채널(221b)을 포함한다. 도 8에 도시된 바와 같이, 쵸퍼 증폭기(220)는 비-반전된 채널 선택 신호(SEL), 비-반전된 클럭 신호(CLK), 및 반전된 클럭 신호(CLKB)를 수신한다. 또한, 제1 선택 인버터(224)는 반전된 채널 선택 신호(SELB)를 발생하기 위해 비-반전된 채널 선택 신호(SEL)을 논리적으로 반전하게 구성된다.
제1 회로 채널(221a)은 제1 선택 로직 회로(223a), 및 제1 FET(231a), 제2 FET(232a), 제3 FET(233a), 및 제4 FET(234a)을 포함하는 제1 복수의 입력 스위치들을 포함한다. 제1 선택 로직 회로(223a)는 제1 및 제2 FET(231a, 232a)의 게이트를 제어하기 위한 제1 비-반전된 로컬 클럭 신호를 발생하기 위해 비-반전된 클럭 신호(CLK) 및 비-반전된 채널 선택 신호(SEL)의 논리 AND 동작을 수행하게 구성된 제1 AND 게이트(241a)를 포함한다. 또한, 제1 선택 로직 회로(223a)는 제3 및 제4 FET(233a, 234a)의 게이트를 제어하기 위한 제1 반전된 로컬 클럭 신호를 발생하기 위해 반전된 클럭 신호(CLKB) 및 비-반전된 채널 선택 신호(SEL)의 논리 AND 동작을 수행하게 구성된 제2 AND 게이트(242a)를 추가로 포함한다. 제1 및 제4 FET(231a, 234a)의 드레인은 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결되고, 제2 및 제3 FET(232a, 233a)의 드레인은 반전 입력 전압 단자(VIN-)에 전기적으로 연결된다. 또한, 제1 및 제3 FET(231a, 233a)의 소스는 증폭 회로(135)의 제1 입력에 전기적으로 연결되고, 제2 및 제4 FET(232a, 234a)의 소스는 증폭 회로(135)의 제2 입력에 전기적으로 연결된다.
제2 회로 채널(222a)는 제2 선택 로직 회로(223b), 및 제1 FET(231b), 제2 FET(232b), 제3 FET(233b), 및 제4 FET(234b)를 포함하는 제2 복수의 입력 스위치들을 포함한다. 제2 선택 로직 회로(223b)는 제1 및 제2 FET(231b, 232b)의 게이트를 제어하기 위한 제2 비-반전된 로컬 클럭 신호를 발생하기 위해 비-반전된 클럭 신호(CLK) 및 반전된 채널 선택 신호(SELB)의 논리 AND 동작을 수행하게 구성된 제1 AND 게이트(241b)을 포함한다. 또한, 제2 선택 로직 회로(223b)는 제3 및 제4 FET(233b, 234b)의 게이트를 제어하기 위한 제2 반전된 로컬 클럭 신호를 발생하기 위해 반전된 클럭 신호(CLKB) 및 반전된 채널 선택 신호(SELB)의 논리 AND 동작을 수행하게 구성된 제2 AND 게이트(242b)를 추가로 포함한다. 제1 및 제4 FET(231b, 234b)의 드레인은 비-반전 입력 전압 단자(VIN+)에 전기적으로 연결되고, 제2 및 제3 FET(232b, 233b)의 드레인은 반전 입력 전압 단자(VIN-)에 전기적으로 연결된다. 또한, 제1 및 제3 FET(231b, 233b)의 소스는 증폭 회로(135)의 제1 입력에 전기적으로 연결되고, 제2 및 제4 FET(232b, 234b)의 소스는 증폭 회로(135)의 제2 입력에 전기적으로 연결된다.
일 실시예에서, 쵸퍼 증폭기(220)의 입력 바이어스 전류는 비-반전된 채널 선택 신호(SEL)가 논리적으로 로우일 때, 그리고 비-반전된 채널 선택 신호(SEL)가 논리적으로 하이일 때 측정된다. 또한, 더 작은 입력 바이어스 전류를 갖는 비-반전된 채널 선택 신호(SEL)의 값은 쵸퍼 증폭기(220)가 동작 동안 선택된 값으로 동작하게, 선택될 수 있다. 일 실시예에서, 입력 바이어스 전류의 측정은 쵸퍼 증폭기(220)를 포함하는 제조된 집적회로(IC)의 테스트 동안 수행된다. 그후에, IC의 프로그램가능 메모리는 선택된 값에 대응하는 데이터로 프로그램된다. 또 다른 실시예에서, 입력 바이어스 전류의 측정은 교정 사이클 동안 칩 상에서 수행된다.
도 8이 2개의 회로 채널을 포함하는 쵸퍼 증폭기의 구성을 도시할지라도, 본원에 교시되는 바는 추가의 회로 채널을 포함하는 쵸퍼 증폭기에 적용할 수 있다. 또한, 어떤 구성에서, 채널 선택 신호는 한번에 하나 이상의 회로 채널을 활성화하기 위해 사용될 수 있다.
쵸퍼 증폭기(220)의 추가의 상세는 앞서 기술된 것들과 유사할 수 있다.
전술한 설명 및 청구항은 요소 및 특징을 함께 "연결" 또는 "결합"되는 것으로서 언급할 수 있다. 본원에서 사용되는 바와 같이, 달리 분명히 언급하지 않는 한, "연결된"은 한 요소/특징이 또다른 요소/특징에 반드시 기계적으로는 아닌, 직접 또는 간접적으로 연결되는 것을 의미한다. 마찬가지로, 달리 분명히 언급하지 않는한, "결합된"은 한 요소/특징이 또다른 요소/특징에 반드시 기계적으로는 아닌, 직접 또는 간접적으로 결합되는 것을 의미한다. 이에 따라, 도면에 도시된 여러 개요도가 요소 및 성분들의 예시적 배열을 도시할지라도, 추가의 개재되는 요소, 디바이스, 특징, 또는 성분이 실제 실시예에 미리 설정될 수 있다(도시된 회로의 기능이 악영향을 받지 않는 것으로 가정하고).
응용
위에 기술된 수법을 채용하는 디바이스는 다양한 전자 디바이스 내에 구현될 수 있다. 전자 디바이스의 예는 소비자 전자 제품, 소비자 전자 제품의 부분, 전자 테스트 장비, 의료 이미징 및 모니터링, 등을 포함할 수 있는데, 그러나 이들로 제한되지 않는다. 전자 디바이스의 예는 또한 메모리 칩, 메모리 모듈, 광학 네트워크 또는 다른 통신 네트워크의 회로, 및 디스크 드라이버 회로를 포함할 수 있다. 소비자 전자 제품은 모바일 전화, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 휴대 컴퓨터, 개인용 디지털 보조장치(PDA), 마이크로웨이브, 냉장고, 자동자, 스테레오 시스템, 카세트 레코더 또는 플레이어, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대 메모리 칩, 워서, 드라이어, 워서/드라이어, 복사기, 패시밀 기계, 스캐너, 다기능 주변 디바이스, 손목 시계, 시계, 등을 포함할 수 있는데, 그러나 이들로 제한되지 않는다. 또한, 전자 디바이스는 미완성된 제품을 포함할 수 있다.
이 발명이 어떤 실시예에 관련하여 기술되었을지라도, 본원에 개시된 모든 특징 및 잇점을 제공하지 않는 실시예를 포함하여, 당업자에게 명백한 그외 다른 실시예는 이 발명의 범위 내에 있다. 또한, 위에 기술된 여러 실시예는 다른 실시예를 제공하게 조합될 수 있다. 또한, 일 실시예의 맥락에서 제시된 어떤 특징은 다른 실시예에도 포함될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항을 참조함으로써만 정의된다.

Claims (24)

  1. 전자회로에 있어서,
    제1 입력 단자 및 제2 입력 단자;
    제1 입력 및 제2 입력을 포함하는 입력 회로;
    상기 제1 입력 단자와 상기 입력 회로의 상기 제1 입력 간에 전기적으로 연결된 제1 입력 스위치, 및 상기 제2 입력 단자와 상기 입력 회로의 상기 제2 입력 간에 전기적으로 연결된 제2 입력 스위치를 포함하고, 하나 이상의 클럭 신호들에 의해 제어되는, 복수의 입력 스위치들; 및
    제1 출력 및 제2 출력을 포함하고, 상기 하나 이상의 클럭 신호들의 적어도 한 천이에 연관된 상기 복수의 입력 스위치들에 의해 주입된 전하를 보상하게 구성된, 전하 보상 회로를 포함하는, 전자회로.
  2. 청구항 1에 있어서, 상기 전하 보상 회로의 상기 제1 출력은 상기 입력 회로의 상기 제1 입력에 전기적으로 연결되고, 상기 전하 보상 회로의 상기 제2 출력은 상기 입력 회로의 상기 제2 입력에 전기적으로 연결되는, 전자회로.
  3. 청구항 1에 있어서, 상기 전하 보상 회로의 상기 제1 출력은 상기 제1 입력 단자에 전기적으로 연결되고, 상기 전하 보상 회로의 상기 제2 출력은 상기 제2 입력 단자에 전기적으로 연결되는, 전자회로.
  4. 청구항 1에 있어서, 상기 전하 보상 회로는 전하 제어 신호를 수신하게 구성되고, 상기 전하 제어 신호의 값은 상기 전하 보상 회로의 상기 제1 출력에서 발생되는 제1 전하량, 및 상기 전하 보상 회로의 상기 제2 출력에서 발생되는 제2 전하량을 제어하는, 전자회로.
  5. 청구항 4에 있어서, 상기 전하 제어 신호의 상기 값을 저장된 데이터에 기초하여 제어하게 구성된 프로그램가능 메모리를 추가로 포함하는, 전자회로.
  6. 청구항 4에 있어서, 상기 전하 제어 신호를 발생하게 구성된 입력 전류 검출 회로를 추가로 포함하고, 상기 입력 전류 검출 회로는 상기 전하 제어 신호의 복수의 테스트 값들의 각각에 대해 상기 전자회로의 입력 바이어스 전류를 관찰하는 것에 기초하여 상기 전하 제어 신호의 상기 값을 결정하게 구성된, 전자회로.
  7. 청구항 4에 있어서, 상기 전하 보상 회로는,
    전하 보상 클럭 신호를 수신하게 구성된 입력 및 출력을 갖는 제1 로직 회로;
    상기 제1 로직 회로의 상기 출력에 전기적으로 연결된 제1 단부 및 상기 입력 회로의 상기 제1 입력에 전기적으로 연결된 제2 단부를 갖는 제1 커패시터 구조;
    상기 전하 보상 클럭 신호를 수신하게 구성된 입력 및 출력을 갖는 제2 로직 회로; 및
    상기 제2 로직 회로의 상기 출력에 전기적으로 연결된 제1 단부 및 상기 입력 회로의 제2 입력에 전기적으로 연결된 제2 단부를 갖는 제2 커패시터 구조를 포함하는, 전자회로.
  8. 청구항 7에 있어서, 상기 전하 보상 회로는 상기 전하 제어 신호를 수신하고 상기 전하 제어 신호의 상기 값에 기초하여 제1 DAC 전압 및 제2 DAC 전압을 발생하게 구성된 디지털-아날로그 변환기(DAC)를 추가로 포함하고, 상기 제1 로직 회로는 부분적으로 상기 제1 DAC 전압에 의해 파워를 받고, 상기 제2 로직 회로는 부분적으로 상기 제2 DAC 전압에 의해 파워를 받는, 전자회로.
  9. 청구항 7에 있어서, 상기 제1 로직 회로는 제1 인버터를 포함하고, 상기 제2 로직 회로는 제2 인버터를 포함하는, 전자회로.
  10. 청구항 7에 있어서, 상기 전하 보상 회로는 상기 전하 제어 신호를 수신하고 상기 전하 제어 신호의 상기 값에 기초하여 제1 튜닝 전압 및 제2 튜닝 전압을 발생하게 구성된 DAC를 추가로 포함하고,
    상기 제1 커패시터 구조는 제1 가변 커패시터를 포함하고, 상기 제1 가변 커패시터의 커패시턴스는 상기 제1 튜닝 전압에 의해 튜닝가능하고,
    상기 제2 커패시터 구조는 제2 가변 커패시터을 포함하고, 상기 제2 가변 커패시터의 커패시턴스는 상기 제2 튜닝 전압에 의해 튜닝가능한, 전자회로.
  11. 청구항 7에 있어서, 상기 전하 제어 신호는 복수의 비트들을 포함하고 상기 제1 커패시터 구조는 제1 커패시터 어레이를 포함하고, 상기 제1 커패시터 어레이의 활성 커패시턴스는 상기 복수의 비트들의 제1 부분에 의해 선택될 수 있고,
    상기 제2 커패시터 구조는 제2 커패시터 어레이를 포함하고, 상기 제2 커패시터 어레이의 활성 커패시턴스는 상기 복수의 비트들의 제2 부분에 의해 선택될 수 있는, 전자회로.
  12. 청구항 1에 있어서, 상기 제1 입력 스위치는 상기 하나 이상의 클럭 신호들의 제1 클럭 신호를 수신하게 구성된 게이트, 상기 제1 입력 단자에 전기적으로 연결된 드레인, 및 상기 입력 회로의 상기 제1 입력에 전기적으로 연결된 소스를 갖는 제1 전계-효과 트랜지스터(FET)를 포함하고,
    상기 제2 입력 스위치는 상기 제1 클럭 신호를 수신하게 구성된 게이트, 상기 제2 입력 단자에 전기적으로 연결된 드레인, 및 상기 입력 회로의 상기 제2 입력에 전기적으로 연결된 소스를 갖는 제2 FET를 포함하는, 전자회로.
  13. 청구항 12에 있어서, 상기 복수의 입력 스위치들은 상기 하나 이상의 클럭 신호들의 제2 클럭 신호를 수신하게 구성된 게이트, 상기 제2 입력 단자에 전기적으로 연결된 드레인, 및 상기 입력 회로의 상기 제1 입력에 전기적으로 연결된 소스를 갖는 제3 FET; 및
    상기 제2 클럭 신호를 수신하게 구성된 게이트, 상기 제1 입력 단자에 전기적으로 연결된 드레인, 및 상기 입력 회로의 상기 제2 입력에 전기적으로 연결된 소스를 가진 제4 FET를 추가로 포함하고,
    상기 입력 회로는 쵸퍼 증폭기의 증폭 회로를 포함하는, 전자회로.
  14. 청구항 13에 있어서, 상기 전하 보상 회로는,
    제1 로직 회로, 제2 로직 회로, 제3 로직 회로, 및 제4 로직 회로를 포함하는 복수의 로직 회로들;
    제1 커패시터 구조, 제2 커패시터 구조, 제3 커패시터 구조, 및 제4 커패시터 구조를 포함하는 복수의 커패시터 구조들을 포함하고,
    상기 제1 커패시터 구조는 상기 제1 로직 회로의 출력에 전기적으로 연결된 제1 단부 및 상기 입력 회로의 상기 제1 입력에 전기적으로 연결된 제2 단부를 포함하고,
    상기 제2 커패시터 구조는 상기 제2 로직 회로의 출력에 전기적으로 연결된 제1 단부 및 상기 입력 회로의 상기 제2 입력에 전기적으로 연결된 제2 단부를 포함하며,
    상기 제3 커패시터 구조는 상기 제3 로직 회로의 출력에 전기적으로 연결된 제1 단부 및 상기 입력 회로의 상기 제1 입력에 전기적으로 연결된 제2 단부를 포함하고,
    상기 제4 커패시터 구조는 상기 제4 로직 회로의 출력에 전기적으로 연결된 제1 단부 및 상기 입력 회로의 상기 제2 입력에 전기적으로 연결된 제2 단부를 포함하는, 전자회로.
  15. 청구항 14에 있어서, 상기 제1 로직 회로는 제1 극성의 제1 전하 보상 클럭 신호를 수신하게 구성된 입력을 추가로 포함하고,
    상기 제2 로직 회로는 상기 제1 전하 보상 클럭 신호를 수신하게 구성된 입력을 추가로 포함하고,
    상기 제3 로직 회로는 상기 제1 극성에 반대되는 제2 극성의 제2 전하 보상 클럭 신호를 수신하게 구성된 입력을 추가로 포함하고,
    상기 제4 로직 회로는 상기 제2 전하 보상 클럭 신호를 수신하게 구성된 입력을 추가로 포함하는, 전자회로.
  16. 청구항 14에 있어서, 상기 전하 보상 회로는 전하 제어 신호를 수신하고 상기 전하 제어 신호의 값에 기초하여 제1 DAC 전압 및 제2 DAC 전압을 발생하게 구성된 DAC을 포함하고,
    상기 제1 및 제4 로직 회로들은 부분적으로 상기 제1 DAC 전압에 의해 파워를 받고,
    상기 제2 및 제3 로직 회로들은 부분적으로 상기 제2 DAC 전압에 의해 파워를 받는, 전자회로.
  17. 청구항 14에 있어서, 제1 전압, 제2 전압, 제1 DAC 전압 및 제2 DAC 전압을 발생하게 구성된 전압 발생 회로를 추가로 포함하고, 상기 전압 발생 회로는 상기 제1 입력 단자 및 상기 제2 입력 단자의 공통-모드 전압에 기초하여 상기 제1 전압 및 상기 제2 전압을 발생하게 구성되고, 상기 전압 발생 회로는 전하 제어 신호의 값에 그리고 상기 제1 및 제2 전압들의 전압 레벨들에 기초하여 상기 제1 DAC 전압 및 상기 제2 DAC 전압을 발생하게 더욱 구성되며,
    상기 전하 보상 회로는 상기 복수의 입력 스위치들에 의해 주입된 전하를 상기 제1 및 제2 DAC 전압들에 기초하여 보상하게 구성되는, 전자회로.
  18. 청구항 17에 있어서, 상기 제1 클럭 신호를 발생하게 구성된 제1 클럭 로직 회로;
    상기 제2 클럭 신호를 발생하게 구성된 제2 클럭 로직 회로를 추가로 포함하고, 상기 제1 및 제4 로직 회로들은 상기 제1 DAC 전압 및 상기 제1 전압에 의해 파워를 받고,
    상기 제2 및 제3 로직 회로들은 상기 제2 DAC 전압 및 상기 제1 전압에 의해 파워를 받고,
    상기 제1 및 제2 클럭 로직 회로들은 상기 제1 및 제2 전압들에 의해 파워를 받는, 전자회로.
  19. 청구항 14에 있어서,
    상기 전하 보상 회로는 전하 제어 신호를 수신하고 상기 전하 제어 신호의 값에 기초하여 제1 튜닝 전압 및 제2 튜닝 전압을 발생하게 구성된 DAC를 추가로 포함하고,
    상기 제1 커패시터 구조는 제1 가변 커패시터를 포함하고, 상기 제1 가변 커패시터의 커패시턴스는 상기 제1 튜닝 전압에 의해 튜닝가능하고,
    상기 제2 커패시터 구조는 제2 가변 커패시터를 포함하고, 상기 제2 가변 커패시터의 커패시턴스는 상기 제2 튜닝 전압에 의해 튜닝가능하고,
    상기 제3 커패시터 구조는 제3 가변 커패시터를 포함하고, 상기 제3 가변 커패시터의 커패시턴스는 상기 제2 튜닝 전압에 의해 튜닝가능하며,
    상기 제4 커패시터 구조는 제4 가변 커패시터를 포함하고, 상기 제4 가변 커패시터의 커패시턴스는 상기 제1 튜닝 전압에 의해 튜닝가능한, 전자회로.
  20. 청구항 14에 있어서, 상기 전하 보상 회로는 복수의 비트들을 포함하는 전하 제어 신호를 수신하게 구성되고,
    상기 제1 커패시터 구조는 제1 커패시터 어레이를 포함하고,
    상기 제1 커패시터 어레이의 활성 커패시턴스는 상기 복수의 비트들의 제1 부분에 의해 선택가능하며,
    상기 제2 커패시터 구조는 제2 커패시터 어레이를 포함하고, 상기 제2 커패시터 어레이의 활성 커패시턴스는 상기 복수의 비트들의 제2 부분에 의해 선택가능하며,
    상기 제3 커패시터 구조는 제3 커패시터 어레이를 포함하고, 상기 제3 커패시터 어레이의 활성 커패시턴스는 상기 복수의 비트들의 상기 제2 부분에 의해 선택가능하며,
    상기 제4 커패시터 구조는 제4 커패시터 어레이를 포함하고, 상기 제4 커패시터 어레이의 활성 커패시턴스는 상기 복수의 비트들의 상기 제1 부분에 의해 선택가능한, 전자회로.
  21. 입력 바이어스 전류를 감소시키는 방법에 있어서,
    전자회로의 제1 입력 단자와 제2 입력 단자 간에 차동 입력 전압을 제공하는 단계로서, 상기 전자회로는 복수의 입력 스위치들 및 입력 회로를 포함하는 것인, 단계;
    하나 이상의 클럭 신호들을 사용하여 상기 복수의 입력 스위치들을 제어하는 단계로서, 상기 복수의 입력 스위치들은 상기 제1 입력 단자와 상기 입력 회로의 상기 제1 입력 간에 전기적으로 연결된 제1 입력 스위치, 및 상기 제2 입력 단자와 상기 입력 회로의 상기 제2 입력 간에 전기적으로 연결된 제2 입력 스위치를 포함하는 것인, 단계; 및
    전하 보상 회로를 사용하여 상기 하나 이상의 클럭 신호들의 적어도 한 천이에 연관된 상기 복수의 입력 스위치들에 의해 주입된 전하를 보상하는 단계를 포함하는, 입력 바이어스 전류 감소 방법.
  22. 청구항 21에 있어서, 상기 입력 회로의 상기 제1 입력에 제1 전하량 보상을 전하 제어 신호의 값에 기초하여 제어하는 단계; 및
    상기 입력 회로의 상기 제2 입력에 제2 전하량 보상을 상기 전하 제어 신호의 상기 값에 기초하여 제어하는 단계를 추가로 포함하는, 입력 바이어스 전류 감소 방법.
  23. 청구항 22에 있어서, 프로그램가능 메모리에 저장된 데이터에 기초하여 상기 전하 제어 신호의 상기 값을 제어하는 단계를 추가로 포함하는, 입력 바이어스 전류 감소 방법.
  24. 제1 입력 단자 및 제2 입력 단자;
    제1 입력 및 제2 입력을 포함하는 입력 회로;
    상기 제1 입력 단자와 상기 입력 회로의 상기 제1 입력 간에 전기적으로 연결된 제1 입력 스위치, 및
    상기 제2 입력 단자와 상기 입력 회로의 상기 제2 입력 간에 전기적으로 연결된 제2 입력 스위치를 포함하며,
    하나 이상의 클럭 신호들에 의해 제어되는 복수의 입력 스위치들; 및
    상기 복수의 입력 스위치들에 의해 주입된 전하를 보상하는 수단을 포함하는, 장치.
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