JP2005268859A - 半導体集積回路装置 - Google Patents

Abstract

【課題】標準的なＣＭＯＳ集積回路製造技術との高い互換性と十分な低雑音特性を高い費用対効果で実現できるように、安価で、かつ極めて低雑音の全差動型増幅器を構成する半導体集積回路装置を提供する。
【解決手段】多数のＦＥＴが集積化される全差動型半導増幅器を構成する体集積回路装置において、全体の雑音に寄与する割合が高い素子を全て単一極性のチャネルを有するＪＦＥＴに置き換えることにより、低周波成分雑音の大半を取り除き、極低雑音化された増幅回路を有する。
【選択図】図１

Description

本発明は、電気信号を扱う半導体集積回路装置に係り、ｎチャネルＭＯＳＦＥＴならびにｐチャネルＭＯＳＦＥＴのＣＭＯＳ標準素子に加えて低雑音性のＪＦＥＴ素子等からなり、これらを効果的に組み合わせた極低雑音の半導体集積回路装置に関するものである。

従来、ＣＭＯＳ集積回路の低雑音化としては半導体デバイスそのものの低雑音化、ないし回路動作による低雑音化が並列的に行われてきた。

（１）低雑音デバイスの集積化（Ｂｉ−ＣＭＯＳ技術）による低雑音アナログ回路の形成について説明する。

ＣＭＯＳ集積回路と低雑音アナログ集積回路を集積化する場合、一般にはバイポーラトランジスタとＭＯＳＦＥＴを同じ半導体チップ上に集積化するＢｉ−ＣＭＯＳ技術が用いられてきた。本方式は、ＣＭＯＳ部分でディジタルロジック回路を形成し、低雑音性が要求されるアナログ回路部分にはバイポーラ回路を用いるもので、それぞれ確立された技術の集合体であり、確実な高性能化が達成される。その一方で、バイポーラトランジスタとＣＭＯＳの集積化はＣＭＯＳのみの場合と比較して製造プロセスが相当に複雑であり、それによって、製造コストが大幅に増加する。製造コストを抑えるには、全ての回路素子をＣＭＯＳ構成とすることが最も有効である。

ＭＯＳＦＥＴ素子自体の低雑音化は、製造技術の向上による素子内部の結晶欠陥や界面準位の低減によって成し遂げられてきた。しかし、ＭＯＳＦＥＴ素子で発生する低周波成分雑音（１／ｆ雑音）が支配的な雑音になるというＣＭＯＳの本質的な欠点を解消するに至っていない。

（２）回路構成の改善、工夫による低雑音ＣＭＯＳアナログ回路の形成について説明する。

トランジスタ素子の改善以外の手法として、回路構成、回路動作によって１／ｆ雑音を低減する従来手法もある。

第一の例として、ｎ型ポリシリコンゲートを有するＣＭＯＳ集積回路の場合、ｐチャネルＭＯＳＦＥＴが閾値調整イオン注入を必要とすることから導電チャネルが埋め込み型となり、ｎチャネルＭＯＳＦＥＴと比較して１／ｆ雑音が小さくなることが一般に知られている。この特性を利用して、雑音の主な支配源と考えられてきた増幅回路の差動入力素子対をｐチャネルＭＯＳＦＥＴとした増幅回路がある。その一例を図９に示す（下記非特許文献１参照）。

図９はかかる従来の入力差動素子対をｐチャネルＭＯＳＦＥＴで構成した演算増幅器の例を示す図である。

この図において、Ｍ１、Ｍ２は入力段入力トランジスタ、Ｍ３、Ｍ４は入力段負荷トランジスタ、Ｍ７は入力段電流源トランジスタ、Ｍ１０、Ｍ１１、Ｍ１２は位相補償用トランジスタ、Ｍ８は出力段電流源トランジスタ、Ｍ５は出力段駆動トランジスタである。

これは、入力段入力トランジスタＭ１とＭ２が入力差動対となるｐチャネルＭＯＳＦＥＴである。この回路構成は、同相入力電圧がＶｓｓと同じになっても動作するため、低電圧動作を必要とする場合に用いられることが多い。入力段入力トランジスタＭ１、Ｍ２をｐチャネルＭＯＳＦＥＴとすることで低雑音化は行われるが、ここで負荷素子となる入力段負荷トランジスタＭ３、Ｍ４はｎチャネルＭＯＳＦＥＴとなるため、設計を十分に工夫しない限り有効な低雑音化は行えない。また、低雑音化効果も入力素子が寄与している雑音成分に対してのみであるため、全体的な低雑音効果は小さいといえる。

ＣＭＯＳ構成によるその他の１／ｆ雑音低減技術としては、第二の例として、チョッパスタビライゼーションと呼ばれる技術が多く用いられる。その原理的構成を図１０に示す（下記非特許文献２参照）。

図１０は従来の全差動増幅器を用いたチョッパスタビライズド増幅器の例を示す図である。

ここで、１は全差動増幅器、２は信号変調用スイッチ回路、３は信号復調用スイッチ回路、４は低域通過フィルタ回路である。

信号変調用スイッチ回路２と信号復調用スイッチ回路３は、上下の配線間の低周波の信号の電位差をφとφ（バー付き）の端子に入力される切り替えクロック信号の周波数に変調したり、逆に復調したりする働きを有する。この技術では、全差動増幅器１に低周波の信号が入力される前に信号変調用スイッチ回路２において信号をクロック周波数（高周波）に変調し、その変調された信号が全差動増幅器１に入力され、高周波の交流信号として増幅される。その際、増幅器１内部で発生する１／ｆ雑音は変調増幅された信号に低周波雑音として加えられる。その後、信号復調用スイッチ回路３において再度クロック周波数で復調された信号はもとの直流付近の周波数帯域に復調されるが、その際、増幅器１内部で発生した１／ｆ雑音は逆に高周波に変調されるため、増幅器１で発生する１／ｆ雑音は低域通過フィルタ回路４によって除去され、信号から分離させることが可能となる。

本方式は簡便に高いＳ／Ｎ比を得られることから、ＣＭＯＳアナログ信号処理においてよく用いられている。しかしながら、変調された周波数の高調波成分まで増幅できる広い信号帯域を有する増幅器を用いる必要性があるため、それに伴う様々な弊害が発生する。また、信号をスイッチングすることにより、スイッチング雑音の増加が生じることや、出力で高周波に変調された雑音成分を除去するために後段に低域通過フィルタ回路を必要とすることなど、通常の増幅器と比較して構成、設計共に複雑化してしまう。

第三の例として、オートゼロ（自動オフセット補償）技術も低周波雑音を低減するＣＭＯＳ回路技術の一つである。この技術では、定期的に増幅器が有する零点オフセット電圧を検出し、一時的に容量素子にその電圧を蓄積して、オフセット電圧と互いに相殺させる。

図１１は従来の自動オフセット補償回路の例を示す図（下記非特許文献３参照）であり、図１１（ａ）は増幅器出力が単極性（シングルエンド）の場合であり、図１１（ｂ）は出力が差動となっている全差動の場合であるが、動作に本質的な違いはない。

図１１において、Ｃはオフセット電圧記憶用容量素子、ＳＷ１は入力端子切り換え用スイッチ回路、ＳＷ２は出力帰還用スイッチ回路、ΔＶは増幅器の仮想入力オフセット電圧である。

シングルエンドの場合〔図１１（ａ）〕と差動出力の場合〔図１１（ｂ）〕でそれぞれ、オフセット電圧記憶用の容量素子Ｃが１個ならびに２個備わっている。この自動オフセット補償回路はオフセット電圧を容量素子Ｃに記憶する動作と、その電圧を用いて入力オフセット電圧を打ち消しながら増幅する動作とを交互に繰り返しながら動作する。まず、容量素子Ｃにオフセット電圧を記憶する動作モードでは、入力側の入力端子切り換え用スイッチ回路ＳＷ１と出力帰還用スイッチ回路ＳＷ２を閉じて増幅器出力に入力オフセット電圧（−ΔＶ）を生じるように接続し、その電圧が容量素子Ｃに充電される。次に、増幅器として動作するモードでは、入力端子切り換え用スイッチ回路ＳＷ１と出力帰還用スイッチ回路ＳＷ２は開かれ、容量素子Ｃに充電された電圧（−ΔＶ）が増幅器の入力オフセット電圧（ΔＶ）を相殺するため、入力オフセット電圧がほぼ０Ｖの状態で増幅器として動作する。この動作により、モードの切り替え周波数（クロック周波数）よりも十分に低くかつ直流オフセット電圧に近い周波数帯域の低周波雑音、すなわち１／ｆ雑音も同様に打ち消されるため、結果として１／ｆ雑音の低減効果がある。

しかしながら、この回路は一種のサンプルホールド回路と同様の動作を行う必要があるため、信号エイリアスの発生防止用フィルタが必要などの点で回路が複雑化する。また、スイッチング技術を用いるために、スイッチング雑音が増加したり、広帯域の増幅器が必要となるなど、第二の例に示したチョッパスタビライゼーションと同様の問題が発生する。

（３）低雑音ＪＦＥＴ素子の混載による低雑音アナログ回路の形成について説明する。

ＪＦＥＴ素子はＣＭＯＳ製造工程に僅かな変更と追加を行うだけで形成できる低雑音トランジスタである。これまで、本願発明者らのグループではこのＪＦＥＴ−ＭＯＳ集積化技術について研究を行い報告してきた。

図１２は従来のＪＦＥＴとＣＭＯＳ回路を一体化した半導体集積回路装置の断面模式図である（下記非特許文献４参照）。

この図において、１１はｎ型基板、１２，１３はｐ型ウェル、１４はｎチャネルＭＯＳＦＥＴ、１５はｐチャネルＭＯＳＦＥＴ、１６はｎチャネルＪＦＥＴ素子である。

ここでは、ｐ型ウェル１２，１３をｎ型基板１１に形成しているため、ｎチャネルＭＯＳＦＥＴ１４はｐ型ウェル１２中に、ｐチャネルＭＯＳＦＥＴ１５はｎ型基板１１上に形成されることになる。ここでｎチャネルＪＦＥＴ素子１６はｐ型ウェル１３を用いて形成されているため、ｐ型ウェル１３中にｎチャネルをもつｎチャネルＪＦＥＴが集積化されている。

その他、ＣＭＯＳには、逆にｐチャネルＭＯＳＦＥＴをｎ型ウェル中に形成する製造法やｐ型およびｎ型の２つのウェルを形成してｎチャネルＭＯＳＦＥＴならびにｐチャネルＭＯＳＦＥＴをそれぞれ形成する製造法がある。これらの場合、ＪＦＥＴはｐ型チャネルを有するものとして形成された方が好ましい場合もあるが、いずれにせよ、ＪＦＥＴとＭＯＳＦＥＴを集積化する手法としては本質的な違いはない。ウェルを利用したＪＦＥＴの形成は、その製作工程の大部分をウェル中に製作するＭＯＳＦＥＴ（図１２ではｎチャネルＭＯＳＦＥＴ１４）と共通化できるため、製造コストにはほとんど影響がないレベルの変更で実現することができる。実際に必要な増加工程をあげると、フォトマスク工程が１回と、追加イオン注入が２回のみである。

この方法で作製したｎチャネルＪＦＥＴ、ならびにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのゲート換算雑音測定結果を図１３に示す（下記非特許文献４参照）。なお、図１３において、横軸は周波数〔Ｈｚ〕、縦軸は入力換算雑音〔ｄＢＶ／Ｈｚ^0.5 〕である。この図から明らかなように、ＣＭＯＳと集積化したＪＦＥＴであってもＭＯＳＦＥＴと比較して非常に低い１／ｆ雑音特性を有していることがわかる。

これに加えて、さらにウェル中のＪＦＥＴとは逆極性のチャネルを有するＪＦＥＴを基板側に形成することも技術的には可能である。しかし、それに伴う工程変更によって製造コストは当然ながら上昇する上、ウェル中に形成したＪＦＥＴと比較して基板側に形成したＪＦＥＴは十分な電流制御能力を発揮することができない。よって、その費用対効果は小さく、単極性のチャネルを有するＪＦＥＴ−ＣＭＯＳ混載集積化技術を用いていかに低雑音のアナログ集積回路を形成するかが、高い費用対効果を発揮する低雑音増幅回路形成の重要な点となる。

ところで、ウェル中に形成するＪＦＥＴと同じ極性のチャネルを有するＭＯＳＦＥＴを、回路中でＪＦＥＴに置き換えることにより、もとあったＭＯＳＦＥＴの発する雑音を大部分除去することが可能である。よって、ＪＦＥＴと置き換えるＭＯＳＦＥＴは回路中で支配的に雑音を発生する素子であるほど効果が高い。

図１４は本願発明者らによって報告されたＪＦＥＴ−ＣＭＯＳ混載低雑音増幅器の一例を示す図である（下記非特許文献５参照）。

本回路は折り返しカスコード構成をとった１段型の演算増幅器となっている。本来ならば全てのｎチャネルデバイスはｎチャネルＭＯＳＦＥＴで構成されているものであるが、ここでは雑音に寄与する割合が高い部分のｎチャネルデバイス２１，２２が全てｎチャネルＪＦＥＴによって置き換えられている。このｎチャネルＪＦＥＴへの置き換えにより、回路全体の１／ｆ雑音は完全なＣＭＯＳ構成の場合と比較して約６分の１程度に低減されるという実験結果を得た。しかしながら、一般的なＣＭＯＳ回路において、主要な雑音源はｎチャネルＭＯＳＦＥＴならびにｐチャネルＭＯＳＦＥＴの両極性の素子である場合が多く、ｐチャネルの素子を含めて全てをＪＦＥＴ化することはこれまで報告されていない。図１２、及び１４に示した集積回路装置の場合も、回路雑音に主要な影響を及ぼすｐチャネルＭＯＳＦＥＴがそのまま残されており、それによって回路全体の雑音はやはり１／ｆ雑音が支配的となっている。雑音源となっているｐチャネルＭＯＳＦＥＴ部分をｐチャネルＪＦＥＴ化することで低雑音化を図ることができるが、上述した通り、それは費用対効果が小さい。
ＶＬＳＩ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ａｎａｌｏｇ ａｎｄ Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔｓ，Ｒ．Ｌ．Ｇｅｉｇｅｒ，Ｐ．Ｅ．Ａｌｌｅｎ，Ｎ．Ｒ．Ｓｔｒａｄｅｒ，ＭｃＧＲＡＷ−ＨＩＬＬ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＤＩＴＩＯＮＳ，Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｅｒｉｅｓ，ｐ．４９３） Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ，Ａ．Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ Ｐｕｂｌｉｃａｔｉｏｎ ＪＯＨＮ ＷＩＬＥＹ＆ＳＯＮＳ，ｐ．５０４ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ；Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊ．Ｅ．Ｆｒａｎｃａ，Ｙ．Ｔｓｉｖｉｄｉｓ，Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ Ｉｎｃ．，ｐ．１０８） 高尾英邦，浅岡力弥，澤田和明，川人祥二，石田誠，"低雑音センサインターフェース回路に向けたＪＦＥＴ混載ＣＭＯＳ技術"，電気学会論文誌 センサ・マイクロマシン準部門誌，Ｖｏｌ．１２３，Ｎｏ．１０，ｐｐ．４２２−４２８，２００３） Ｈ．Ｔａｋａｏ，Ｙ．Ｉｔｏ，Ｋ．Ｓｅｒｇｅ，Ｋ．Ｓａｗａｄａ，Ｍ．Ｉｓｈｉｄａ，Ｌｏｗ−Ｎｏｉｓｅ ＪＦＥＴ−ＣＭＯＳ Ａｍｐｌｉｆｉｅｒｓ ｆｏｒ Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ｓｍａｒｔ Ｓｅｎｓｏｒ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２０th Ｓｅｎｓｏｒ Ｓｙｍｐｏｓｉｕｍ，ｐｐ．２８９−２９４，２００３） Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ，Ａ．Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ Ｐｕｂｌｉｃａｔｉｏｎ ＪＯＨＮ ＷＩＬＥＹ＆ＳＯＮＳ，ｐ１７０

上述のとおり、標準的なＣＭＯＳ集積回路製造技術との高い互換性（すなわち低い製造コスト）と十分な低雑音特性を高い費用対効果で実現できる解決手段は知られていない。

本発明は、上記状況に鑑みて、安価で、かつ極めて低雑音の半導体集積回路装置を提供することを目的とする。

本発明は、上記目的を達成するために、
〔１〕複数のＦＥＴが集積化される半導体集積回路装置において、全体の雑音に寄与する割合が高い素子を全て単一極性のチャネルを有するＪＦＥＴに置き換えることにより、低周波成分雑音の大半が取り除かれて極低雑音化された増幅回路を有することを特徴とする。

〔２〕上記〔１〕記載の半導体集積回路装置において、アナログ信号増幅回路の初段増幅器の信号入力用ＦＥＴおよび初段増幅器負荷用ＦＥＴを単一極性のチャネルを有するＪＦＥＴに置き換えることを特徴とする。

〔３〕上記〔１〕又は〔２〕記載の半導体集積回路装置において、前記増幅回路の増幅段は１段ないし複数段を含むことを特徴とする。

〔４〕上記〔１〕記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｎチャネルＪＦＥＴに置き換えることを特徴とする。

〔５〕上記〔１〕記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｐチャネルＪＦＥＴに置き換えることを特徴とする。

〔６〕上記〔１〕記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｎチャネルＪＦＥＴに置き換えた全差動増幅器とすることを特徴とする。

〔７〕上記〔１〕記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｐチャネルＪＦＥＴに置き換えた全差動増幅器とすることを特徴とする。

本発明によれば、以下のような効果を奏することができる。

本発明は複数のＦＥＴが集積化される半導体集積回路装置において、全体の雑音に寄与する割合が高い素子をすべてｎ型もしくはｐ型のいずれか一方のチャネルを有するＪＦＥＴに置き換えることで、１／ｆ雑音を取り除き、通常のＣＭＯＳと同等に安価で、かつ極めて低雑音の増幅回路並びにそれを集積化した高性能システムＬＳＩを提供することができる。

単一極性のＪＦＥＴを集積化する製造工程の僅かな変更を許容すれば、本発明により信号処理回路の極低雑音化が達成される。よって、現在盛んに製品開発されているＣＭＯＳシステムＬＳＩのアナログ回路部のダイナミックレンジを飛躍的に向上させることができる。また、メモリ等のセンスアンプやロジック回路の比較器などの感度も極めて向上させることができる。具体的には、ＭＯＳＦＥＴと比較して雑音が１％程度のＪＦＥＴを効果的に用いることで、回路から発生する雑音を１％程度にまで低減させることが可能であり、他の要因を考慮しても回路のダイナミックレンジや最小検出分解能を３０〜４０ｄＢ程度向上させることが可能である。その一方で、製造工程の変更によるＪＦＥＴの集積化がもたらすコスト上の増加分は１％以下と予想され、極めて高い費用対効果を得られると期待できる。

また、本発明の手法は、半導体材料が異なるＭＩＳ集積回路、例えばシリコンカーバイド（ＳｉＣ）基板上やダイヤモンド（Ｃ）基板上のＭＩＳ集積回路においても、ＪＦＥＴなどの低雑音素子を形成して適用することが可能である。

本発明は、電気信号を扱う半導体集積回路装置に係り、ｎチャネルＭＯＳＦＥＴならびにｐチャネルＭＯＳＦＥＴのＣＭＯＳ標準素子に加えて低雑音性のＪＦＥＴ素子等からなり、これらを効果的に組み合わせた集積回路装置を形成することで極低雑音の集積回路装置を提供する。特に、低周波信号を取り扱うアナログ集積回路において高ＳＮ比の信号処理を実現する。また、高いＳＮ比が要求される一部のディジタル集積回路においても高い低雑音性能を達成できる。

以下、本発明の実施の形態について詳細に説明する。

図１は本発明の実施例を示す全ての主要な雑音源をｎチャネルＪＦＥＴ化した全差動増幅器の構成図である。

この図において、３１は入力用ｎチャネルＪＦＥＴ、３２は出力段下部負荷用ｎチャネルＪＦＥＴ、３３は出力段上部電流源ｎチャネルＪＦＥＴ、３４は信号伝達用ゲート接地ｐチャネルＭＯＳＦＥＴ、３５は入力段電流源ｎチャネルＭＯＳＦＥＴ、３６は出力段上部負荷用ｎチャネルＭＯＳＦＥＴである。

ここでは、全ての主要な雑音源を１種類のチャネル（ここではｎチャネル）のＪＦＥＴで置き換えた全差動型増幅器を構成している。すなわち、本回路は、図１４と同じく、折り返しカスコード構成を有する１段増幅型の演算増幅器であり、ｐチャネルＭＯＳＦＥＴをｎチャネルＪＦＥＴで置き換え、全ての主要な雑音源を単一極性のチャネルを有するＪＦＥＴに置き換えるようにしている。

図１において、３１Ａは入力ｎチャネルＭＯＳＦＥＴをｎチャネルＪＦＥＴに置き換えた部分、３２ＡはｎチャネルＭＯＳＦＥＴ定電流源をｎチャネルＪＦＥＴに置き換えた部分、３３Ａは図１４に示した回路と同様、通常ならばｐチャネルＭＯＳＦＥＴ定電流源であるところをｎチャネルＪＦＥＴに置き換えた部分である。これら三つがｎチャネルＪＦＥＴに置き換える前の本回路の支配的な雑音源となるトランジスタ群である。

本発明によれば、ｐチャネルＭＯＳＦＥＴは図１に示すようにゲート−ソース間を短絡して０ＶにバイアスされたｎチャネルＪＦＥＴ３３に置き換えることが可能である。これによって支配的な雑音源が全てｎチャネルＪＦＥＴによって置き換えられたことになる。

なお、雑音の主要な発生源となっていた置き換え部分３１〜３３以外の素子についてみれば、図１において、３４は入力トランジスタ（入力用ｎチャネルＪＦＥＴ）３１から発生する信号を出力の負荷トランジスタ（出力段下部負荷用ｎチャネルＪＦＥＴ）に伝達するための、ゲート接地された信号伝達用ゲート接地ｐチャネルＭＯＳＦＥＴ、３５は入力差動対（入力用ｎチャネルＪＦＥＴ）を流れる電流を決定する電流源の入力段電流源ｎチャネルＭＯＳＦＥＴ、３６はカスコード接続された負荷素子となる部分の上段部の出力段上部負荷用ｎチャネルＭＯＳＦＥＴである。

ｐチャネルＭＯＳＦＥＴ３４とｎチャネルＭＯＳＦＥＴ３６はそのソース端子がそれぞれｎチャネルＪＦＥＴ３３とｎチャネルＪＦＥＴ３２によって電源ラインＶｄｄとＶｓｓから分離されているため、これらの素子から発生する雑音は高い出力抵抗を持つ定電流源のｎチャネルＪＦＥＴ３３とｎチャネルＪＦＥＴ３２によってほとんど打ち消され、出力には表れ難いので無視できる。また、ｎチャネルＭＯＳＦＥＴ３５で発生する雑音は差動構成となっている本実施例においては同相成分としての影響しか与えず、回路の高い同相信号除去性能によって打ち消されるためその影響も無視できる。よって、本実施例の回路構成においては、極低雑音のＪＦＥＴが回路の雑音を決定する要因となっており、全体の雑音が極めて低く抑えられる。また、全てのＪＦＥＴがｎチャネル１種類で十分な機能を果たしている。なお、本実施例では全てのＪＦＥＴはｎ型チャネルで実現されているが、全てのトランジスタのチャネル極性、ならびに電源線の極性を反転して形成した増幅回路においても本質的に全く同じ効果が得られる。

図２は図１に示した本発明の実施例にかかる増幅回路と、従来技術である図１４に示した増幅回路の雑音特性を比較したものである。

この図から明らかなように、従来技術においては、主要な雑音源であるｐチャネルＭＯＳＦＥＴが残されている分だけ、低周波において１／ｆ雑音が大きい。それと比較して、本実施例においては極めて小さい１／ｆ雑音しか表れていない。図中には示されていないが、同様の全差動回路構成を完全なＣＭＯＳ構成で形成した場合においては、その１／ｆ雑音は本実施例と比較して数十倍以上大きいことが同じく実験的に確認されている。

その他の実施例として、ＣＭＯＳ２段増幅型演算増幅器への適用を示す。

図３は比較例としての典型的なＣＭＯＳ構成の２段増幅型演算増幅器の例を示す図である（上記非特許文献６参照）。

この図において、Ａ１は入力段差動増幅器、Ａ２は出力段増幅器、Ｓ１は電圧レベルシフト回路である。

この図に示すように、ＣＭＯＳ構成の差動増幅器からなる入力段差動増幅器Ａ１とＣＭＯＳ構成の出力段増幅器Ａ２が直列に接続され、高い増幅利得を得る。本実施例では、直流電圧レベルの整合を取るため、Ａ１，Ａ２（２段）間の接続に電圧レベルシフト回路Ｓ１を用いているが、演算増幅器の特性に本質的影響はない。この２段増幅型演算増幅器の原理を示したのが図４である。

この図４は、比較例としての従来から知られている図３の２段型演算増幅器の原理的構成を示す図である。

この図において、ＮＭ１，ＮＭ２は信号入力用ｎチャネルＭＯＳＦＥＴ、ＰＭ１，ＰＭ２は初段増幅器負荷用ｐチャネルＭＯＳＦＥＴ、４０は電流源、４１は第１の電源、４２は第２の電源、４３は出力増幅器である。

ここで、電源４１の電源線には電源４２よりも高い電圧が与えられているものとする。この２段増幅型演算増幅器においては、全体の雑音に大きく寄与するのは入力段の増幅器のみである。なぜならば、初段側で発生する雑音は、入力換算値で考えた場合、雑音の大きさに直接影響するのに対し、入力から見た出力段の雑音は入力段において増幅された後に発生する雑音であるため、入力段利得分だけその影響量が小さいためである。よって、入力段の増幅利得が十分高い場合、出力段増幅器で発生する雑音が全体に寄与する割合は十分小さくなる。また、入力段増幅器の中でも雑音に大きく寄与するのは信号入力用ｎチャネルＭＯＳＦＥＴのＮＭ１、ＮＭ２、初段増幅器負荷用ｐチャネルＭＯＳＦＥＴのＰＭ１、ＰＭ２の４素子のみであり、電流源４０の部分は同相信号雑音のみ生じるため、雑音にほとんど寄与しない。よって、ＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２の４素子のみを低雑音素子に置き換えれば、２段増幅型演算増幅器全体を低雑音化することができる。

図５は本発明の第２実施例を示す入力段増幅器を全て単一極性チャネルのｎチャネルＪＦＥＴとした２段増幅型演算増幅器の例を示す図である。

この図において、ＮＪ１，ＮＪ２は信号入力用ｎチャネルＪＦＥＴ、ＮＪ３，ＮＪ４は初段増幅器負荷用ｎチャネルＪＦＥＴ、５０は電流源、５１は第１の電源、５２は第２の電源、５３は出力増幅器である。

このように、初段増幅器の信号入力用ＦＥＴをＮＪ１，ＮＪ２に、初段増幅器負荷用ＦＥＴをＮＪ３，ＮＪ４に置き換えるようにしたので、低雑音の２段増幅型演算増幅器を形成することができる。ここでは入力部のｎチャネルＭＯＳＦＥＴが低雑音のｎチャネルＪＦＥＴに置き換えられているが、本実施例の最も特徴とする点は、ＣＭＯＳ増幅器において雑音に大きく寄与している電流源もしくは能動負荷として働くＭＯＳＦＥＴを反対の極性のチャネルを有するＪＦＥＴに置き換えることである。

すなわち、入力段増幅器の負荷素子であるｐチャネルＭＯＳＦＥＴ（図４におけるＰＭ１とＰＭ２）がｎチャネルＪＦＥＴ（図５におけるＮＪ３とＮＪ４）に置き換えられている。これにより、入力段増幅器で主な雑音源となるｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを全て低雑音のｎチャネルＪＦＥＴ一種類で形成できるため、この２段増幅型演算増幅器から生じる雑音全体が大幅に低減され、回路の製作工程上も複雑化を招くことはない。

上記の実施例は全てｎチャネルのＪＦＥＴで構成したものであるが、ｐチャネルのＪＦＥＴを用いても同様に性能的に等価な回路を得ることができる。

図６は本発明の第３実施例を示す入力段増幅器を全て単一極性チャネルのｐチャネルＪＦＥＴとした２段増幅型演算増幅器の例を示す図である。

この図において、ＰＪ１，ＰＪ２は信号入力用ｐチャネルＪＦＥＴ、ＰＪ３，ＰＪ４は初段増幅器負荷用ｐチャネルＪＦＥＴである。

この実施例においても、入力段増幅器で主な雑音源となるｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを全て低雑音のｐチャネルＪＦＥＴ一種類に置き換えることができるため、この２段増幅型演算増幅器から生じる雑音全体が大幅に低減され、回路の製作工程上も複雑化を招くことはない。

上記はシングルエンド型の２段増幅型演算増幅器であったが、２段増幅型の差動出力型（全差動型）演算増幅器も同様に実現できる。

図７は本発明の第４実施例を示す入力段増幅器の主要雑音源を全てｎチャネルＪＦＥＴで形成した全差動演算増幅器の例を示す図である。

この図において、ＮＪ１，ＮＪ２は信号入力用ｎチャネルＪＦＥＴ、ＮＪ３，ＮＪ４は初段増幅器負荷用ｎチャネルＪＦＥＴである。

この実施例においても、入力段増幅器で主な雑音源となるｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを全て低雑音のｎチャネルＪＦＥＴ一種類に置き換えることができるため、この２段型演算増幅器から生じる雑音全体が大幅に低減され、回路の製作工程上も複雑化を招くことはない。

図８は本発明の第５実施例を示す入力段増幅器の主要雑音源を全てｐチャネルＪＦＥＴで形成した全差動演算増幅器の例を示す図である。

この図において、ＰＪ１，ＰＪ２は信号入力用ｐチャネルＪＦＥＴ、ＰＪ３，ＰＪ４は初段増幅器負荷用ｐチャネルＪＦＥＴである。

この実施例においても、入力段増幅器で主な雑音源となるｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを全て低雑音のｐチャネルＪＦＥＴ一種類に置き換えることができるため、この２段型演算増幅器から生じる雑音全体が大幅に低減され、回路の製作工程上も複雑化を招くことはない。

なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。

本発明の半導体集積回路装置は、現在盛んに開発されているＣＭＯＳシステムＬＳＩのアナログ回路部のダイナミックレンジを飛躍的に向上させる効果があり、集積化製造工程の僅かな変更で実現可能であるので、半導体集積化システム開発に資するところが大である。

本発明の実施例を示す全ての主要な雑音源をｎチャネルＪＦＥＴ化した全差動増幅器の構成図である。 図１に示した本発明の実施例にかかる増幅回路と、従来技術である図１４に示した増幅回路の雑音特性を比較した図である。 比較例としての典型的なＣＭＯＳ構成の２段増幅型演算増幅器の例を示す図である。 図３に示した比較例としての２段増幅型演算増幅器の原理的構成を示す図である。 本発明の第２実施例を示す入力段増幅器を全て単一極性チャネルのｎチャネルＪＦＥＴとした２段増幅型演算増幅器の例を示す図である。 本発明の第３実施例を示す入力段増幅器を全て単一極性チャネルのｐチャネルＪＦＥＴとした２段増幅型演算増幅器の例を示す図である。 本発明の第４実施例を示す入力段増幅器の主要雑音源を全てｎチャネルＪＦＥＴで形成した全差動演算増幅器の例を示す図である。 本発明の第５実施例を示す入力段増幅器の主要雑音源を全てｐチャネルＪＦＥＴで形成した全差動演算増幅器の例を示す図である。 従来の入力差動素子対をｐチャネルＭＯＳＦＥＴで構成した演算増幅器の例を示す図である。 従来の全差動増幅器を用いたチョッパスタビライズド増幅器の例を示す図である。 従来の自動オフセット補償回路の例を示す図である。 従来のＪＦＥＴとＣＭＯＳ回路を一体化した半導体集積回路装置の断面模式図である。 図１２の構造を有する集積回路におけるｎチャネルＪＦＥＴ、ならびにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのゲート換算雑音測定結果を示す図である。 本願発明者らによって報告されたＪＦＥＴ−ＣＭＯＳ混載低雑音増幅器の一例を示す図である。

符号の説明

３１ 入力用ｎチャネルＪＦＥＴ
３１Ａ 入力ｎチャネルＭＯＳＦＥＴをｎチャネルＪＦＥＴに置き換えた部分
３２ 出力段下部負荷用ｎチャネルＪＦＥＴ
３２Ａ ｎチャネルＭＯＳＦＥＴ定電流源をｎチャネルＪＦＥＴに置き換えた部分
３３ 出力段上部電流源ｎチャネルＪＦＥＴ
３３Ａ 通常ならばｐチャネルＭＯＳＦＥＴ定電流源であるところをｎチャネルＪＦＥＴに置き換えた部分
３４ 信号伝達用ゲート接地ｐチャネルＭＯＳＦＥＴ
３５ 入力段電流源ｎチャネルＭＯＳＦＥＴ
３６ 出力段上部負荷用ｎチャネルＭＯＳＦＥＴ
５０ 電流源
５１ 第１の電源
５２ 第２の電源
５３ 出力増幅器
ＮＪ１，ＮＪ２ 信号入力用ｎチャネルＪＦＥＴ
ＮＪ３，ＮＪ４ 初段増幅器負荷用ｎチャネルＪＦＥＴ
ＰＪ１，ＰＪ２ 信号入力用ｐチャネルＪＦＥＴ
ＰＪ３，ＰＪ４ 初段増幅器負荷用ｐチャネルＪＦＥＴ

Claims (7)

1. 複数のＦＥＴが集積化される半導体集積回路装置において、全体の雑音に寄与する割合が高い素子を全て単一極性のチャネルを有するＪＦＥＴに置き換えることにより、低周波成分雑音の大半が取り除かれて極低雑音化された増幅回路を有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、アナログ信号増幅回路の初段増幅器の信号入力用ＦＥＴおよび初段増幅器負荷用ＦＥＴを単一極性のチャネルを有するＪＦＥＴに置き換えることを特徴とする半導体集積回路装置。
3. 請求項１又は２記載の半導体集積回路装置において、前記増幅回路の増幅段は１段ないし複数段を含むことを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｎチャネルＪＦＥＴに置き換えることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｐチャネルＪＦＥＴに置き換えることを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｎチャネルＪＦＥＴに置き換えた全差動増幅器とすることを特徴とする半導体集積回路装置。
7. 請求項１記載の半導体集積回路装置において、前記増幅回路の入力段増幅器を全て単一極性のｐチャネルＪＦＥＴに置き換えた全差動増幅器とすることを特徴とする半導体集積回路装置。

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