JP6210518B2 - 入力バイアス電流低減のための装置および方法 - Google Patents
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Description
本発明の実施形態は電子デバイスに関し、特に、電子回路における入力バイアス電流の低減に関する。
例えば、本願発明は以下の項目を提供する。
(項目1)
第1の入力端子および第2の入力端子と、
第1の入力および第2の入力を含む入力回路と、
1つ以上のクロック信号によって制御される複数の入力スイッチであって、
上記第1の入力端子と上記入力回路の上記第1の入力との間に電気的に接続された第1の入力スイッチと、
上記第2の入力端子と上記入力回路の上記第2の入力との間に電気的に接続された第2の入力スイッチと、を含む、複数の入力スイッチと、
第1の出力および第2の出力を備える電荷補償回路と、を備え、上記電荷補償回路が上記1つ以上のクロック信号の少なくとも1つの遷移に付随する上記複数の入力スイッチによって注入される電荷を補償するように構成される、電子回路。
(項目2)
上記電荷補償回路の上記第1の出力が上記入力回路の上記第1の入力に電気的に接続され、上記電荷補償回路の上記第2の出力が上記入力回路の上記第2の入力に電気的に接続される、上記項目に記載の電子回路。
(項目3)
上記電荷補償回路の上記第1の出力が上記第1の入力端子に電気的に接続され、上記電荷補償回路の上記第2の出力が上記第2の入力端子に電気的に接続される、上記項目のいずれか一項に記載の電子回路。
(項目4)
上記電荷補償回路が電荷制御信号を受け取るように構成され、上記電荷制御信号の値が上記電荷補償回路の上記第1の出力に生成された第1の電荷の量と上記電荷補償回路の上記第2の出力に生成された第2の電荷の量とを制御する、上記項目のいずれか一項に記載の電子回路。
(項目5)
中に記憶されたデータに基づいて上記電荷制御信号の値を制御するように構成されるプログラマブルメモリをさらに備える、上記項目のいずれか一項に記載の電子回路。
(項目6)
上記電荷制御信号を生成するように構成される入力電流検出回路をさらに備え、上記入力電流検出回路が、上記電荷制御信号の複数のテスト値のそれぞれに関する上記電子回路の入力バイアス電流の観察に基づいて上記電荷制御信号の値を決定するように構成される、上記項目のいずれか一項に記載の電子回路。
(項目7)
上記電荷補償回路が
電荷補償クロック信号を受け取るように構成される入力と出力とを有する第1の論理回路と、
上記第1の論理回路の上記出力に電気的に接続された第1の端部と上記入力回路の上記第1の入力に電気的に接続された第2の端部とを有する第1のキャパシタ構造と、
上記電荷補償クロック信号を受け取るように構成される入力と出力とを有する第2の論理回路と、
上記第2の論理回路の上記出力に電気的に接続された第1の端部と上記入力回路の上記第2の入力に電気的に接続された第2の端部とを有する第2のキャパシタ構造と、を備える、上記項目のいずれか一項に記載の電子回路。
(項目8)
上記電荷補償回路が、
上記電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1のDAC電圧および第2のDAC電圧を生成するように構成されるデジタル/アナログ変換器(DAC)をさらに備え、
上記第1の論理回路が上記第1のDAC電圧によって部分的に電力供給され、
上記第2の論理回路が上記第2のDAC電圧によって部分的に電力供給される、上記項目のいずれか一項に記載の電子回路。
(項目9)
上記第1の論理回路が第1のインバータを備え、上記第2の論理回路が第2のインバータを備える、上記項目のいずれか一項に記載の電子回路。
(項目10)
上記電荷補償回路が、
上記電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1の同調電圧および第2の同調電圧を生成するように構成されるDACを、さらに備え、
上記第1のキャパシタ構造が第1の可変キャパシタを備え、上記第1の可変キャパシタのキャパシタンスが上記第1の同調電圧によって同調可能であり、
上記第2のキャパシタ構造が第2の可変キャパシタを備え、上記第2の可変キャパシタのキャパシタンスが上記第2の同調電圧によって同調可能である、上記項目のいずれか一項に記載の電子回路。
(項目11)
上記電荷制御信号が複数のビットを備え、
上記第1のキャパシタ構造が第1のキャパシタアレイを備え、上記第1のキャパシタアレイの有効キャパシタンスが上記複数のビットの第1の部分によって選択可能であり、
上記第2のキャパシタ構造が第2のキャパシタアレイを備え、上記第2のキャパシタアレイの有効キャパシタンスが上記複数のビットの第2の部分によって選択可能である、上記項目のいずれか一項に記載の電子回路。
(項目12)
上記第1の入力スイッチが、上記1つ以上のクロック信号のうちの第1のクロック信号を受け取るように構成されるゲートと、上記第1の入力端子に電気的に接続されたドレインと、上記入力回路の上記第1の入力に電気的に接続されたソースと、を有する第1の電界効果トランジスタ(FET)と、を備え、
上記第2の入力スイッチが、上記第1のクロック信号を受け取るように構成されるゲートと、上記第2の入力端子に電気的に接続されたドレインと、上記入力回路の上記第2の入力に電気的に接続されたソースと、を有する第2のFETを備える、上記項目のいずれか一項に記載の電子回路。
(項目13)
上記複数の入力スイッチが、
上記1つ以上のクロック信号のうちの第2のクロック信号を受け取るように構成されるゲートと、上記第2の入力端子に電気的に接続されたドレインと、上記入力回路の上記第1の入力に電気的に接続されたソースと、を有する、第3のFETと、
上記第2のクロック信号を受け取るように構成されるゲートと、上記第1の入力端子に電気的に接続されたドレインと、上記入力回路の上記第2の入力に電気的に接続されたソースと、を有する、第4のFETと、をさらに備え、
上記入力回路がチョッパ型増幅器の増幅回路を備える、上記項目のいずれか一項に記載の電子回路。
(項目14)
上記電荷補償回路が、
第1の論理回路と、第2の論理回路と、第3の論理回路と、第4の論理回路と、を備える、複数の論理回路と、
第1のキャパシタ構造と、第2のキャパシタ構造と、第3のキャパシタ構造と、第4のキャパシタ構造と、を備える、複数のキャパシタ構造と、を備え、
上記第1のキャパシタ構造が、上記第1の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第1の入力に電気的に接続された第2の端部と、を含み、
上記第2のキャパシタ構造が、上記第2の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第2の入力に電気的に接続された第2の端部と、を含み、
上記第3のキャパシタ構造が、上記第3の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第1の入力に電気的に接続された第2の端部と、を含み、
上記第4のキャパシタ構造が、上記第4の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第2の入力に電気的に接続された第2の端部と、を含む、上記項目のいずれか一項に記載の電子回路。
(項目15)
上記第1の論理回路が、第1の極性の第1の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第2の論理回路が、上記第1の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第3の論理回路が、上記第1の極性と反対である第2の極性の第2の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第4の論理回路が、上記第2の電荷補償クロック信号を受け取るように構成される入力をさらに含む、上記項目のいずれか一項に記載の電子回路。
(項目16)
上記電荷補償回路が、
電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1のDAC電圧および第2のDAC電圧を生成するように構成されるDACを、備え、
上記第1および第4の論理回路が上記第1のDAC電圧によって部分的に電力供給され、
上記第2および第3の論理回路が上記第2のDAC電圧によって部分的に電力供給される、上記項目のいずれか一項に記載の電子回路。
(項目17)
第1の電圧、第2の電圧、第1のDAC電圧および第2のDAC電圧を生成するように構成される電圧生成回路をさらに備え、上記電圧生成回路が、上記第1の入力端子および上記第2の入力端子のコモンモード電圧に基づいて、上記第1の電圧および上記第2の電圧を生成するように構成され、上記電圧生成回路が、電荷制御信号の値および上記第1および第2の電圧の電圧レベルに基づいて、上記第1のDAC電圧および上記第2のDAC電圧を生成するようにさらに構成され、
上記電荷補償回路が、上記第1および第2のDAC電圧に基づいて、上記複数の入力スイッチによって注入される電荷を補償するように構成される、上記項目のいずれか一項に記載の電子回路。
(項目18)
上記第1のクロック信号を生成するように構成される第1のクロック論理回路と、
上記第2のクロック信号を生成するように構成される第2のクロック論理回路と、をさらに備え、
上記第1および第4の論理回路が上記第1のDAC電圧および上記第1の電圧によって電力供給され、
上記第2および第3の論理回路が上記第2のDAC電圧および上記第1の電圧によって電力供給され、
上記第1および第2のクロック論理回路が上記第1および第2の電圧によって電力供給される、上記項目のいずれか一項に記載の電子回路。
(項目19)
上記電荷補償回路が、
電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1の同調電圧および第2の同調電圧を生成するように構成されるDACを、さらに備え、
上記第1のキャパシタ構造が第1の可変キャパシタを備え、上記第1の可変キャパシタのキャパシタンスが上記第1の同調電圧によって調整可能であり、
上記第2のキャパシタ構造が第2の可変キャパシタを備え、上記第2の可変キャパシタのキャパシタンスが上記第2の同調電圧によって調整可能であり、
上記第3のキャパシタ構造が第3の可変キャパシタを備え、上記第3の可変キャパシタのキャパシタンスが上記第2の同調電圧によって調整可能であり、
上記第4のキャパシタ構造が第4の可変キャパシタを備え、上記第4の可変キャパシタのキャパシタンスが上記第1の同調電圧によって調整可能である、上記項目のいずれか一項に記載の電子回路。
(項目20)
上記電荷補償回路が複数のビットを備える電荷制御信号を受け取るように構成され、
上記第1のキャパシタ構造が第1のキャパシタアレイを備え、上記第1のキャパシタアレイの有効キャパシタンスが上記複数のビットの第1の部分によって選択可能であり、
上記第2のキャパシタ構造が第2のキャパシタアレイを備え、上記第2のキャパシタアレイの有効キャパシタンスが上記複数のビットの第2の部分によって選択可能であり、
上記第3のキャパシタ構造が第3のキャパシタアレイを備え、上記第3のキャパシタアレイの有効キャパシタンスが上記複数のビットの上記第2の部分によって選択可能であり、
上記第4のキャパシタ構造が第4のキャパシタアレイを備え、上記第4のキャパシタアレイの有効キャパシタンスが上記複数のビットの上記第1の部分によって選択可能である、上記項目のいずれか一項に記載の電子回路。
(項目21)
入力バイアス電流を低減する方法であって、
複数の入力スイッチおよび入力回路を備える電子回路である上記電子回路の第1の入力端子と第2の入力端子との間に差動入力電圧を提供することと、
上記第1の入力端子と上記入力回路の上記第1の入力との間に電気的に接続された第1の入力スイッチと、上記第2の入力端子と上記入力回路の上記第2の入力との間に電気的に接続された第2の入力スイッチと、を備える上記複数の入力スイッチである上記複数の入力スイッチを1つ以上のクロック信号を使用して制御することと、
電荷補償回路を使用して上記1つ以上のクロック信号の少なくとも1つの遷移に付随する上記複数の入力スイッチによって注入される電荷を補償することと、を備える、方法。
(項目22)
電荷制御信号の値に基づいて上記入力回路の上記第1の入力における第1の電荷補償の量を制御することと、
上記電荷制御信号の上記値に基づいて上記入力回路の上記第2の入力における第2の電荷補償の量を制御することと、をさらに備える、上記項目に記載の方法。
(項目23)
プログラマブルメモリに記憶されたデータに基づいて上記電荷制御信号の上記値を制御することを、さらに備える、上記項目のいずれか一項に記載の方法。
(項目24)
第1の入力端子および第2の入力端子と、
第1の入力および第2の入力を含む入力回路と、
1つ以上のクロック信号によって制御される複数の入力スイッチであって、
上記第1の入力端子と上記入力回路の上記第1の入力との間に電気的に接続された第1の入力スイッチと、
上記第2の入力端子と上記入力回路の上記第2の入力との間に電気的に接続された第2の入力スイッチと、を備える、上記複数の入力スイッチと、
上記複数の入力スイッチによって注入される電荷を補償するための手段と、を備える装置。
(摘要)
本明細書では、電子回路の入力バイアス電流を低減するための装置および方法を提供する。特定の実装形態では、電子回路は、第1の入力端子と、第2の入力端子と、入力回路と、少なくとも第1の入力スイッチおよび第2の入力スイッチを含む複数の入力スイッチと、を含む。第1の入力スイッチは、第1の入力端子と入力回路の第1の入力との間に電気的に接続され、第2の入力スイッチは、第2の入力端子と入力回路の第2の入力との間に電気的に接続され、第1および第2の入力スイッチは、クロック信号を使用して開閉することができる。電子回路は、クロック信号の遷移中に第1および第2の入力スイッチを介する電荷の注入を補償するための電荷補償回路をさらに含む。
(電荷補償回路を含む電子回路の実施例の概要)
特定の実装形態では、電子回路は、第1の入力端子と、第2の入力端子と、入力回路と、1つ以上のクロック信号を使用して動作する複数の回路チャネルと、を含む。回路チャネルは、互いに電気的に並列に接続され、それぞれの回路チャネルは、選択論理回路と複数の入力スイッチとを含む。入力回路は、第1の入力と第2の入力とを含み、回路チャネルの入力スイッチは、第1および第2の入力端子と入力回路の第1および第2の入力との間に電気的に接続される。チャネル選択回路は、1つ以上のクロック信号をゲート制御することなどにより、電子回路の動作のために1つ以上の回路チャネルを活性化するために使用され得るチャネル選択信号を受け取る。
上述の方式を採用するデバイスは、様々な電子デバイスに実装することができる。電子デバイスの実施例は、限定されないが、消費者向け電子製品、消費者向け電子製品の部品、電子テスト装置、医療用撮像および監視、等を含むことができる。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、ディスクドライバー回路を含むことができる。消費者向け電子製品は、限定されないが、携帯電話、電話、テレビ、コンピュータモニター、コンピュータ、ハンドヘルドコンピュータ、パーソナルデジタルアシスタント(PDA)、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダーまたはプレーヤー、DVDプレーヤー、CDプレーヤー、VCR、MP3プレーヤー、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機/乾燥機、コピー機、ファクシミリ装置、スキャナー、多機能周辺デバイス、腕時計、時計、等を含むことができる。さらに、電子デバイスは未完成品を含むことができる。
Claims (24)
- 電子回路であって、前記電子回路は、
第1の入力端子(VIN+)および第2の入力端子(VIN−)と、
第1の入力および第2の入力を含む入力回路(3;135)と、
1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)によって制御される複数の入力スイッチ(1〜2;131〜134)であって、前記複数の入力スイッチは、
前記第1の入力端子と前記入力回路の前記第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、
前記第2の入力端子と前記入力回路の前記第2の入力との間に電気的に接続された第2の入力スイッチ(2;132)と
を含む、複数の入力スイッチと、
第1の出力と第2の出力と論理回路(21;141)とデジタル/アナログ変換器(DAC)(29;155)とを備える電荷補償回路(24;136;156)と
を備え、
前記デジタル/アナログ変換器(DAC)は、アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、
前記電荷補償回路は、前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷補償回路によって生成される電荷の量を制御するように構成されている、電子回路。 - 前記電荷補償回路の前記第1の出力は、前記入力回路の前記第1の入力に電気的に接続されており、前記電荷補償回路の前記第2の出力は、前記入力回路の前記第2の入力に電気的に接続されている、請求項1に記載の電子回路。
- 前記電荷補償回路の前記第1の出力は、前記第1の入力端子に電気的に接続されており、前記電荷補償回路の前記第2の出力は、前記第2の入力端子に電気的に接続されている、請求項1に記載の電子回路。
- 前記デジタル/アナログ変換器(DAC)(29;155)は、電荷制御信号(QCNTL)を受け取り、前記電荷制御信号に基づいて前記アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、前記第1の出力において前記電荷補償回路によって第1の量の電荷が生成され、前記第2の出力において前記電荷補償回路によって第2の量の電荷が生成される、請求項1に記載の電子回路。
- プログラマブルメモリ(5)をさらに備え、前記プログラマブルメモリは、前記プログラマブルメモリ内に記憶されたデータに基づいて前記電荷制御信号の値を制御するように構成されている、請求項4に記載の電子回路。
- 前記電荷制御信号を生成するように構成された入力電流検出回路(15)をさらに備える、請求項4に記載の電子回路。
- 前記論理回路は、電荷補償クロック信号(図2のCLKB;図3A、図3BのCLK)を受け取るように構成された入力と出力とを有する第1の論理回路(21;141)であり、
前記電荷補償回路は、
前記第1の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第1の入力に電気的に接続された第2の端部とを有する第1のキャパシタ構造(27;151)と、
前記電荷補償クロック信号を受け取るように構成された入力と出力とを有する第2の論理回路(22;142)と、
前記第2の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第2の入力に電気的に接続された第2の端部とを有する第2のキャパシタ構造(28;152)と
をさらに備える、請求項4に記載の電子回路。 - 電子回路であって、前記電子回路は、
第1の入力端子(VIN+)および第2の入力端子(VIN−)と、
第1の入力および第2の入力を含む入力回路(3;135)と、
1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)によって制御される複数の入力スイッチ(1〜2;131〜134)であって、前記複数の入力スイッチは、
前記第1の入力端子と前記入力回路の前記第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、
前記第2の入力端子と前記入力回路の前記第2の入力との間に電気的に接続された第2の入力スイッチ(2;132)と
を含む、複数の入力スイッチと、
第1の出力および第2の出力を備える電荷補償回路(24;136;156)と
を備え、
前記電荷補償回路は、前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するように構成されており、
前記電荷補償回路は、電荷制御信号(QCNTL)を受け取るように構成されており、前記電荷制御信号の値は、前記電荷補償回路の前記第1の出力において生成される電荷の第1の量と前記電荷補償回路の前記第2の出力において生成される電荷の第2の量とを制御し、
前記電荷補償回路は、
電荷補償クロック信号(図2のCLKB;図3A、図3BのCLK)を受け取るように構成された入力と出力とを有する第1の論理回路(21;141)と、
前記第1の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第1の入力に電気的に接続された第2の端部とを有する第1のキャパシタ構造(27;151)と、
前記電荷補償クロック信号を受け取るように構成された入力と出力とを有する第2の論理回路(22;142)と、
前記第2の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第2の入力に電気的に接続された第2の端部とを有する第2のキャパシタ構造(28;152)と、
前記電荷制御信号を受け取り、前記電荷制御信号の値に基づいて第1のDAC電圧(VDAC1)および第2のDAC電圧(VDAC2)を生成するように構成されたデジタル/アナログ変換器(DAC)(29;155)と
を備え、
前記第1の論理回路は、前記第1のDAC電圧(VDAC1)と供給電圧(V1)とによって電力を供給され、前記第2の論理回路は、前記第2のDAC電圧(VDAC2)と前記供給電圧(V1)とによって電力を供給され、
前記電荷補償回路は、前記第1のDAC電圧と前記供給電圧と前記第1のキャパシタ構造のキャパシタンスとに基づいて前記第1の量の電荷を生成するように構成されており、
前記電荷補償回路は、前記第2のDAC電圧と前記供給電圧と前記第2のキャパシタ構造のキャパシタンスとに基づいて前記第2の量の電荷を生成するように構成されている、電子回路。 - 前記第1の論理回路は、第1のインバータ(21;141)を備え、前記第2の論理回路は、第2のインバータ(22;142)を備える、請求項7に記載の電子回路。
- 前記第1の入力スイッチは、前記1つ以上のクロック信号のうちの第1のクロック信号(137の出力)を受け取るように構成されたゲートと、前記第1の入力端子に電気的に接続されたドレインと、前記入力回路の前記第1の入力に電気的に接続されたソースとを有する第1の電界効果トランジスタ(FET)(131)を備え、
前記第2の入力スイッチは、前記第1のクロック信号を受け取るように構成されたゲートと、前記第2の入力端子に電気的に接続されたドレインと、前記入力回路の前記第2の入力に電気的に接続されたソースとを有する第2のFET(132)を備える、請求項1に記載の電子回路。 - 前記複数の入力スイッチは、
前記1つ以上のクロック信号のうちの第2のクロック信号(138の出力)を受け取るように構成されたゲートと、前記第2の入力端子に電気的に接続されたドレインと、前記入力回路の前記第1の入力に電気的に接続されたソースとを有する第3のFET(133)と、
前記第2のクロック信号を受け取るように構成されたゲートと、前記第1の入力端子に電気的に接続されたドレインと、前記入力回路の前記第2の入力に電気的に接続されたソースとを有する第4のFET(134)と
をさらに備える、請求項10に記載の電子回路。 - 前記電荷補償回路は、
第1の論理回路(141)と第2の論理回路(142)と第3の論理回路(143)と第4の論理回路(144)とを備える複数の論理回路と、
第1のキャパシタ構造(151)と第2のキャパシタ構造(152)と第3のキャパシタ構造(153)と第4のキャパシタ構造(154)とを備える複数のキャパシタ構造と
を備え、
前記第1のキャパシタ構造は、前記第1の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第1の入力に電気的に接続された第2の端部とを含み、
前記第2のキャパシタ構造は、前記第2の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第2の入力に電気的に接続された第2の端部とを含み、
前記第3のキャパシタ構造は、前記第3の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第1の入力に電気的に接続された第2の端部とを含み、
前記第4のキャパシタ構造は、前記第4の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第2の入力に電気的に接続された第2の端部とを含む、請求項11に記載の電子回路。 - 前記第1の論理回路は、第1の電荷補償クロック信号(CLK)を受け取るように構成された入力をさらに含み、
前記第2の論理回路は、前記第1の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
前記第3の論理回路は、前記第1の電荷補償クロック信号と位相が180°異なる第2の電荷補償クロック信号(CLKB)を受け取るように構成された入力をさらに含み、
前記第4の論理回路は、前記第2の電荷補償クロック信号を受け取るように構成された入力をさらに含む、請求項12に記載の電子回路。 - 前記デジタル/アナログ変換器(DAC)(29;155)は、電荷制御信号(QCNTL)を受け取り、前記電荷制御信号の値に基づいて第1のDAC電圧(VDAC1)および第2のDAC電圧(VDAC2)を生成するように構成されており、
前記電荷補償回路は、前記複数の入力スイッチによって注入される前記電荷を補償するように前記入力回路の前記第1の入力および前記第2の入力において電流を生成するように構成されており、前記電流は、前記第1のDAC電圧と前記第2のDAC電圧と前記第1、第2、第3、第4のキャパシタンス構造のそれぞれのキャパシタンスとに基づいて生成される、請求項12に記載の電子回路。 - 前記デジタル/アナログ変換器(DAC)は、前記複数の論理回路のそれぞれに電気的に接続された電圧生成回路(155)であり、前記電圧生成回路は、第1の電圧(V1)と第2の電圧(V 2 )と第1のDAC電圧(VDAC1)と第2のDAC電圧(VDAC2)とを生成するように構成されており、
前記第1の論理回路(141)および前記第4の論理回路(144)は、前記第1のDAC電圧(V DAC1 )および前記第1の電圧(V 1 )によって電力供給され、
前記第2の論理回路(142)および前記第3の論理回路(143)は、前記第2のDAC電圧(V DAC2 )および前記第1の電圧(V 1 )によって電力供給され、
前記電圧生成回路は、前記第1の入力端子および前記第2の入力端子のコモンモード電圧に基づいて、前記第1の電圧と前記第2の電圧とを生成するように構成されており、前記電圧生成回路は、電荷制御信号の値と前記第1の電圧の電圧レベルと前記第2の電圧の電圧レベルとに基づいて、前記第1のDAC電圧と前記第2のDAC電圧とを生成するようにさらに構成されており、
前記電圧生成回路は、前記電荷補償回路によって生成される電荷の量を前記第1のDAC電圧と前記第2のDAC電圧とに基づいて制御することにより、前記複数の入力スイッチによって注入される電荷を補償するように構成されている、請求項12に記載の電子回路。 - 前記第1のクロック信号(137の出力)を生成するように構成された第1のクロック論理回路(137)と、
前記第2のクロック信号(138の出力)を生成するように構成された第2のクロック論理回路(138)と
をさらに備え、
前記第1のクロック論理回路および第2のクロック論理回路は、前記第1の電圧(V 1 )および前記第2の電圧(V 2 )によって電力供給される、請求項15に記載の電子回路。 - 1つ以上のクロック信号の少なくとも1つの遷移の間に複数のスイッチによって電子回路に注入される電荷を補償する方法であって、前記方法は、
前記電子回路の第1の入力端子(VIN+)と第2の入力端子(VIN−)との間に差動入力電圧を提供することであって、前記電子回路は、複数の入力スイッチ(1〜2;131〜134)と入力回路(3;135)とを備える、ことと、
前記1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)を用いて、前記複数の入力スイッチを制御することであって、前記複数の入力スイッチは、前記第1の入力端子と前記入力回路の第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、前記第2の入力端子と前記入力回路の第2の入力との間に電気的に接続された第2の入力スイッチ(2;131)とを備える、ことと、
電荷補償回路を用いて、前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償することであって、前記電荷補償回路は、論理回路(21;141)とデジタル/アナログ変換器(DAC)(29;155)とを含み、前記デジタル/アナログ変換器(DAC)は、アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷補償回路によって生成される電荷の量を制御するように構成されている、ことと
を含む、方法。 - 前記デジタル/アナログ変換器(DAC)は、電荷制御信号(QCNTL)を受け取り、前記電荷制御信号に基づいて前記アナログ電圧信号を生成するように構成されており、
前記方法は、
前記電荷制御信号の値に基づいて前記入力回路の前記第1の入力における電荷補償の第1の量を制御することと、
前記電荷制御信号の値に基づいて前記入力回路の前記第2の入力における電荷補償の第2の量を制御することと
をさらに含む、請求項17に記載の方法。 - 前記電荷制御信号の値は、プログラマブルメモリ(5)に記憶されたデータに基づいている、請求項18に記載の方法。
- 第1の入力端子(VIN+)および第2の入力端子(VIN−)と、
第1の入力および第2の入力を含む入力回路(3;135)と、
1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)によって制御される複数の入力スイッチ(1〜2;131〜134)であって、前記複数の入力スイッチは、
前記第1の入力端子と前記入力回路の前記第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、
前記第2の入力端子と前記入力回路の前記第2の入力との間に電気的に接続された第2の入力スイッチ(2;132)と
を備える、前記複数の入力スイッチと、
前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するための手段であって、前記電荷を補償するための手段は、論理回路(21;141)とデジタル/アナログ変換器(DAC)(29;155)とを含み、前記デジタル/アナログ変換器(DAC)は、アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷を補償するための手段によって生成される電荷の量を制御するように構成されている、電荷を補償するための手段と
を備える装置。 - 請求項11〜16のいずれか一項に記載の電子回路を含むチョッパ型増幅器。
- 前記論理回路(21;141)は、キャパシタの第1の端部に接続された出力を含み、前記キャパシタの第2の端部は、前記入力回路の前記第1の入力に接続されている、請求項1に記載の電子回路。
- 前記論理回路(21;141)は、キャパシタの第1の端部に接続された出力を含み、前記キャパシタの第2の端部は、前記入力回路の前記第1の入力に接続されている、請求項17に記載の方法。
- 前記論理回路(21;141)は、キャパシタの第1の端部に接続された出力を含み、前記キャパシタの第2の端部は、前記入力回路の前記第1の入力に接続されている、請求項20に記載の装置。
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