JP6210518B2 - 入力バイアス電流低減のための装置および方法 - Google Patents

入力バイアス電流低減のための装置および方法 Download PDF

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Description

背景
本発明の実施形態は電子デバイスに関し、特に、電子回路における入力バイアス電流の低減に関する。
電子回路は、増幅回路などの入力回路、および入力信号が入力回路に提供されるスイッチを含めることができる。例えば、一対の電界効果トランジスタ(FET)は、増幅回路の差動入力に含めることができ、FETのゲート電圧は、差動入力信号を通過または阻止するためにFETをオンまたはオフさせるクロック信号を使用して制御され得る。
電子回路内に入力スイッチを含めると、様々な目的に有用であり得る。例えば、増幅器は、増幅器のチョッピングまたはオートゼロ動作のために入力スイッチを使用することができる。別の実施例では、スイッチトキャパシタ回路は、スイッチトキャパシタ回路が動作する段階を制御するために部分的に使用される入力スイッチを含めることができる。
一実施形態では、電子回路が提供される。電子回路は、第1の入力端子と、第2の入力端子と、第1の入力と、第2の入力と、を含む入力回路と、1つ以上のクロック信号によって制御される複数の入力スイッチと、を含む。複数の入力スイッチは、第1の入力端子と入力回路の第1の入力との間に電気的に接続された第1の入力スイッチと、第2の入力端子と入力回路の第2との入力の間に電気的に接続された第2の入力スイッチと、を含む。電子回路は、第1の出力および第2の出力を含む電荷補償回路をさらに含む。電荷補償回路は、1つ以上のクロック信号の少なくとも1つの遷移に付随する複数の入力スイッチによって注入される電荷を補償するように構成される。
別の実施形態では、入力バイアス電流を低減する方法が提供される。この方法は、電子回路の第1の入力端子と第2の入力端子との間に差動入力電圧を提供することを含み、電子回路は複数の入力スイッチおよび入力回路を含む。この方法は、1つ以上のクロック信号を使用して複数の入力スイッチを制御することをさらに含み、複数の入力スイッチは、第1の入力端子と入力回路の第1の入力との間に電気的に接続された第1の入力スイッチと、第2の入力端子と入力回路の第2の入力との間に電気的に接続された第2の入力スイッチと、を含む。この方法は、電荷補償回路を使用して1つ以上のクロック信号の少なくとも1つの遷移に付随する複数の入力スイッチによって注入される電荷を補償することをさらに含む。
別の実施形態では、装置が提供される。この装置は、第1の入力端子と、第2の入力端子と、第1の入力と第2の入力と、を含む入力回路と、1つ以上のクロック信号によって制御される複数の入力スイッチと、を含む。複数の入力スイッチは、第1の入力端子と入力回路の第1の入力との間に電気的に接続された第1の入力スイッチと、第2の入力端子と入力回路の第2の入力との間に電気的に接続された第2の入力スイッチと、を含む。この装置は、複数の入力スイッチによって注入される電荷を補償するための手段をさらに含む。
例えば、本願発明は以下の項目を提供する。
(項目1)
第1の入力端子および第2の入力端子と、
第1の入力および第2の入力を含む入力回路と、
1つ以上のクロック信号によって制御される複数の入力スイッチであって、
上記第1の入力端子と上記入力回路の上記第1の入力との間に電気的に接続された第1の入力スイッチと、
上記第2の入力端子と上記入力回路の上記第2の入力との間に電気的に接続された第2の入力スイッチと、を含む、複数の入力スイッチと、
第1の出力および第2の出力を備える電荷補償回路と、を備え、上記電荷補償回路が上記1つ以上のクロック信号の少なくとも1つの遷移に付随する上記複数の入力スイッチによって注入される電荷を補償するように構成される、電子回路。
(項目2)
上記電荷補償回路の上記第1の出力が上記入力回路の上記第1の入力に電気的に接続され、上記電荷補償回路の上記第2の出力が上記入力回路の上記第2の入力に電気的に接続される、上記項目に記載の電子回路。
(項目3)
上記電荷補償回路の上記第1の出力が上記第1の入力端子に電気的に接続され、上記電荷補償回路の上記第2の出力が上記第2の入力端子に電気的に接続される、上記項目のいずれか一項に記載の電子回路。
(項目4)
上記電荷補償回路が電荷制御信号を受け取るように構成され、上記電荷制御信号の値が上記電荷補償回路の上記第1の出力に生成された第1の電荷の量と上記電荷補償回路の上記第2の出力に生成された第2の電荷の量とを制御する、上記項目のいずれか一項に記載の電子回路。
(項目5)
中に記憶されたデータに基づいて上記電荷制御信号の値を制御するように構成されるプログラマブルメモリをさらに備える、上記項目のいずれか一項に記載の電子回路。
(項目6)
上記電荷制御信号を生成するように構成される入力電流検出回路をさらに備え、上記入力電流検出回路が、上記電荷制御信号の複数のテスト値のそれぞれに関する上記電子回路の入力バイアス電流の観察に基づいて上記電荷制御信号の値を決定するように構成される、上記項目のいずれか一項に記載の電子回路。
(項目7)
上記電荷補償回路が
電荷補償クロック信号を受け取るように構成される入力と出力とを有する第1の論理回路と、
上記第1の論理回路の上記出力に電気的に接続された第1の端部と上記入力回路の上記第1の入力に電気的に接続された第2の端部とを有する第1のキャパシタ構造と、
上記電荷補償クロック信号を受け取るように構成される入力と出力とを有する第2の論理回路と、
上記第2の論理回路の上記出力に電気的に接続された第1の端部と上記入力回路の上記第2の入力に電気的に接続された第2の端部とを有する第2のキャパシタ構造と、を備える、上記項目のいずれか一項に記載の電子回路。
(項目8)
上記電荷補償回路が、
上記電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1のDAC電圧および第2のDAC電圧を生成するように構成されるデジタル/アナログ変換器(DAC)をさらに備え、
上記第1の論理回路が上記第1のDAC電圧によって部分的に電力供給され、
上記第2の論理回路が上記第2のDAC電圧によって部分的に電力供給される、上記項目のいずれか一項に記載の電子回路。
(項目9)
上記第1の論理回路が第1のインバータを備え、上記第2の論理回路が第2のインバータを備える、上記項目のいずれか一項に記載の電子回路。
(項目10)
上記電荷補償回路が、
上記電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1の同調電圧および第2の同調電圧を生成するように構成されるDACを、さらに備え、
上記第1のキャパシタ構造が第1の可変キャパシタを備え、上記第1の可変キャパシタのキャパシタンスが上記第1の同調電圧によって同調可能であり、
上記第2のキャパシタ構造が第2の可変キャパシタを備え、上記第2の可変キャパシタのキャパシタンスが上記第2の同調電圧によって同調可能である、上記項目のいずれか一項に記載の電子回路。
(項目11)
上記電荷制御信号が複数のビットを備え、
上記第1のキャパシタ構造が第1のキャパシタアレイを備え、上記第1のキャパシタアレイの有効キャパシタンスが上記複数のビットの第1の部分によって選択可能であり、
上記第2のキャパシタ構造が第2のキャパシタアレイを備え、上記第2のキャパシタアレイの有効キャパシタンスが上記複数のビットの第2の部分によって選択可能である、上記項目のいずれか一項に記載の電子回路。
(項目12)
上記第1の入力スイッチが、上記1つ以上のクロック信号のうちの第1のクロック信号を受け取るように構成されるゲートと、上記第1の入力端子に電気的に接続されたドレインと、上記入力回路の上記第1の入力に電気的に接続されたソースと、を有する第1の電界効果トランジスタ(FET)と、を備え、
上記第2の入力スイッチが、上記第1のクロック信号を受け取るように構成されるゲートと、上記第2の入力端子に電気的に接続されたドレインと、上記入力回路の上記第2の入力に電気的に接続されたソースと、を有する第2のFETを備える、上記項目のいずれか一項に記載の電子回路。
(項目13)
上記複数の入力スイッチが、
上記1つ以上のクロック信号のうちの第2のクロック信号を受け取るように構成されるゲートと、上記第2の入力端子に電気的に接続されたドレインと、上記入力回路の上記第1の入力に電気的に接続されたソースと、を有する、第3のFETと、
上記第2のクロック信号を受け取るように構成されるゲートと、上記第1の入力端子に電気的に接続されたドレインと、上記入力回路の上記第2の入力に電気的に接続されたソースと、を有する、第4のFETと、をさらに備え、
上記入力回路がチョッパ型増幅器の増幅回路を備える、上記項目のいずれか一項に記載の電子回路。
(項目14)
上記電荷補償回路が、
第1の論理回路と、第2の論理回路と、第3の論理回路と、第4の論理回路と、を備える、複数の論理回路と、
第1のキャパシタ構造と、第2のキャパシタ構造と、第3のキャパシタ構造と、第4のキャパシタ構造と、を備える、複数のキャパシタ構造と、を備え、
上記第1のキャパシタ構造が、上記第1の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第1の入力に電気的に接続された第2の端部と、を含み、
上記第2のキャパシタ構造が、上記第2の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第2の入力に電気的に接続された第2の端部と、を含み、
上記第3のキャパシタ構造が、上記第3の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第1の入力に電気的に接続された第2の端部と、を含み、
上記第4のキャパシタ構造が、上記第4の論理回路の出力に電気的に接続された第1の端部と、上記入力回路の上記第2の入力に電気的に接続された第2の端部と、を含む、上記項目のいずれか一項に記載の電子回路。
(項目15)
上記第1の論理回路が、第1の極性の第1の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第2の論理回路が、上記第1の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第3の論理回路が、上記第1の極性と反対である第2の極性の第2の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第4の論理回路が、上記第2の電荷補償クロック信号を受け取るように構成される入力をさらに含む、上記項目のいずれか一項に記載の電子回路。
(項目16)
上記電荷補償回路が、
電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1のDAC電圧および第2のDAC電圧を生成するように構成されるDACを、備え、
上記第1および第4の論理回路が上記第1のDAC電圧によって部分的に電力供給され、
上記第2および第3の論理回路が上記第2のDAC電圧によって部分的に電力供給される、上記項目のいずれか一項に記載の電子回路。
(項目17)
第1の電圧、第2の電圧、第1のDAC電圧および第2のDAC電圧を生成するように構成される電圧生成回路をさらに備え、上記電圧生成回路が、上記第1の入力端子および上記第2の入力端子のコモンモード電圧に基づいて、上記第1の電圧および上記第2の電圧を生成するように構成され、上記電圧生成回路が、電荷制御信号の値および上記第1および第2の電圧の電圧レベルに基づいて、上記第1のDAC電圧および上記第2のDAC電圧を生成するようにさらに構成され、
上記電荷補償回路が、上記第1および第2のDAC電圧に基づいて、上記複数の入力スイッチによって注入される電荷を補償するように構成される、上記項目のいずれか一項に記載の電子回路。
(項目18)
上記第1のクロック信号を生成するように構成される第1のクロック論理回路と、
上記第2のクロック信号を生成するように構成される第2のクロック論理回路と、をさらに備え、
上記第1および第4の論理回路が上記第1のDAC電圧および上記第1の電圧によって電力供給され、
上記第2および第3の論理回路が上記第2のDAC電圧および上記第1の電圧によって電力供給され、
上記第1および第2のクロック論理回路が上記第1および第2の電圧によって電力供給される、上記項目のいずれか一項に記載の電子回路。
(項目19)
上記電荷補償回路が、
電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第1の同調電圧および第2の同調電圧を生成するように構成されるDACを、さらに備え、
上記第1のキャパシタ構造が第1の可変キャパシタを備え、上記第1の可変キャパシタのキャパシタンスが上記第1の同調電圧によって調整可能であり、
上記第2のキャパシタ構造が第2の可変キャパシタを備え、上記第2の可変キャパシタのキャパシタンスが上記第2の同調電圧によって調整可能であり、
上記第3のキャパシタ構造が第3の可変キャパシタを備え、上記第3の可変キャパシタのキャパシタンスが上記第2の同調電圧によって調整可能であり、
上記第4のキャパシタ構造が第4の可変キャパシタを備え、上記第4の可変キャパシタのキャパシタンスが上記第1の同調電圧によって調整可能である、上記項目のいずれか一項に記載の電子回路。
(項目20)
上記電荷補償回路が複数のビットを備える電荷制御信号を受け取るように構成され、
上記第1のキャパシタ構造が第1のキャパシタアレイを備え、上記第1のキャパシタアレイの有効キャパシタンスが上記複数のビットの第1の部分によって選択可能であり、
上記第2のキャパシタ構造が第2のキャパシタアレイを備え、上記第2のキャパシタアレイの有効キャパシタンスが上記複数のビットの第2の部分によって選択可能であり、
上記第3のキャパシタ構造が第3のキャパシタアレイを備え、上記第3のキャパシタアレイの有効キャパシタンスが上記複数のビットの上記第2の部分によって選択可能であり、
上記第4のキャパシタ構造が第4のキャパシタアレイを備え、上記第4のキャパシタアレイの有効キャパシタンスが上記複数のビットの上記第1の部分によって選択可能である、上記項目のいずれか一項に記載の電子回路。
(項目21)
入力バイアス電流を低減する方法であって、
複数の入力スイッチおよび入力回路を備える電子回路である上記電子回路の第1の入力端子と第2の入力端子との間に差動入力電圧を提供することと、
上記第1の入力端子と上記入力回路の上記第1の入力との間に電気的に接続された第1の入力スイッチと、上記第2の入力端子と上記入力回路の上記第2の入力との間に電気的に接続された第2の入力スイッチと、を備える上記複数の入力スイッチである上記複数の入力スイッチを1つ以上のクロック信号を使用して制御することと、
電荷補償回路を使用して上記1つ以上のクロック信号の少なくとも1つの遷移に付随する上記複数の入力スイッチによって注入される電荷を補償することと、を備える、方法。
(項目22)
電荷制御信号の値に基づいて上記入力回路の上記第1の入力における第1の電荷補償の量を制御することと、
上記電荷制御信号の上記値に基づいて上記入力回路の上記第2の入力における第2の電荷補償の量を制御することと、をさらに備える、上記項目に記載の方法。
(項目23)
プログラマブルメモリに記憶されたデータに基づいて上記電荷制御信号の上記値を制御することを、さらに備える、上記項目のいずれか一項に記載の方法。
(項目24)
第1の入力端子および第2の入力端子と、
第1の入力および第2の入力を含む入力回路と、
1つ以上のクロック信号によって制御される複数の入力スイッチであって、
上記第1の入力端子と上記入力回路の上記第1の入力との間に電気的に接続された第1の入力スイッチと、
上記第2の入力端子と上記入力回路の上記第2の入力との間に電気的に接続された第2の入力スイッチと、を備える、上記複数の入力スイッチと、
上記複数の入力スイッチによって注入される電荷を補償するための手段と、を備える装置。
(摘要)
本明細書では、電子回路の入力バイアス電流を低減するための装置および方法を提供する。特定の実装形態では、電子回路は、第1の入力端子と、第2の入力端子と、入力回路と、少なくとも第1の入力スイッチおよび第2の入力スイッチを含む複数の入力スイッチと、を含む。第1の入力スイッチは、第1の入力端子と入力回路の第1の入力との間に電気的に接続され、第2の入力スイッチは、第2の入力端子と入力回路の第2の入力との間に電気的に接続され、第1および第2の入力スイッチは、クロック信号を使用して開閉することができる。電子回路は、クロック信号の遷移中に第1および第2の入力スイッチを介する電荷の注入を補償するための電荷補償回路をさらに含む。
図1Aは、電子回路の一実施形態の概略図である。 図1Bは、電子回路の別の実施形態の概略図である。 図1Cは、電子回路の別の実施形態の概略図である。 図2は、電子回路の別の実施形態の概略図である。 図3Aは、チョッパ型増幅器の一実施形態の概略図である。 図3Bは、チョッパ型増幅器の別の実施形態の概略図である。 図4は、図3Bのチョッパ型増幅器で使用され得る電圧生成回路の一実施形態の概略図である。 図5は、チョッパ型増幅器の別の実施形態の概略図である。 図6は、チョッパ型増幅器の別の実施形態の概略図である。 図7は、電子回路の別の実施形態の概略図である。 図8は、チョッパ型増幅器の別の実施形態の概略図である。
特定の実施形態の以下の詳細な説明は、本発明の具体的な実施形態の様々な説明を提示する。しかしながら、本発明は、特許請求の範囲によって定義されて包含されるように、多数の異なる方法で具体化することができる。この説明では、同じ参照番号が同一のまたは機能的に類似する要素を示し得る図面を参照する。
特定の電子回路は、差動入力信号を通過または阻止するために入力スイッチを使用することができる。例えば、一実施例では、チョッパ型増幅器は、増幅回路に提供される前にチョッピングクロック信号を使用して差動入力信号を変調するために使用され得る入力チョッピングスイッチを含めることができる。別の実施例では、オートゼロ増幅器は、オートゼロ段階と増幅段階との間の増幅器の動作を制御するために使用され得るオートゼロスイッチを含めることができ、差動入力信号は、増幅段階中にオートゼロスイッチを通過することができる。入力スイッチを使用する電子回路の他の実施例は、アナログ/デジタル変換器(ADC)およびスイッチトキャパシタ回路を含む。
電子回路で入力スイッチを使用することは、様々な用途で有用であり得るが、入力スイッチはまた、電荷の注入を生成し得る。例えば、入力スイッチが1つ以上のクロック信号を使用して制御されるゲートを有する電界効果トランジスタ(FET)を使用して実装されると、変位電流は、クロック信号遷移に応じて、寄生ゲート/ソース間および/またはゲート/ドレイン間のキャパシタを通って流れることができる。注入された電荷は、時間の経過とともに蓄積することができ、入力バイアス電流の流れをもたらす可能性があり、望ましくないことであり得る。
(電荷補償回路を含む電子回路の実施例の概要)
本明細書では、入力バイアス電流を低減するための装置および方法を提供する。特定の実装形態では、電子回路は、第1の入力端子と、第2の入力端子と、入力回路と、少なくとも第1の入力スイッチおよび第2の入力スイッチを含む複数の入力スイッチと、を含む。第1の入力スイッチは、第1の入力端子と入力回路の第1の入力との間に電気的に接続され、第2の入力スイッチは、第2の入力端子と入力回路の第2の入力との間に電気的に接続され、第1および第2の入力スイッチは、クロック信号を使用して開閉することができる。電子回路は、クロック信号の遷移時に第1および第2の入力スイッチを通る電荷の注入を補償するための電荷補償回路をさらに含む。
特定の実装形態では、電荷補償回路は、複数の電荷制御値のうちの1つに設定され得る電荷制御信号を受け取ることができる。電荷制御信号は、電荷補償回路がクロック信号の遷移に付随する複数の入力スイッチの電荷の注入を補償するために入力回路の第1および第2の入力に生成する電荷の量を制御するために使用することができる。特定の構成では、電荷制御信号は、テスト中に決定される電荷補償値を記憶するプログラマブルメモリによって生成される。他の構成では、電荷補償値は、較正サイクル中にオンチップで決定される。
図1Aは、電子回路10の一実施形態の概略図である。電子回路10は、第1または非反転入力電圧端子VIN+と、第2または反転入力電圧端子VIN−と、第1の入力スイッチ1と、第2の入力スイッチ2と、入力回路3と、電荷補償回路4と、プログラマブルメモリ5と、を含む。
第1の入力スイッチ1は、第1のクロック信号CLK1を受け取る制御入力と、非反転入力電圧端子VIN+に電気的に接続されるスイッチ入力と、入力回路3の第1の入力および電荷補償回路4の第1の出力に電気的に接続されるスイッチ出力と、を含む。第2の入力スイッチ2は、第1のクロック信号CLK1を受け取る制御入力と、反転入力電圧端子VIN−に電気的に接続されるスイッチ入力と、入力回路3の第2の入力および電荷補償回路4の第2の出力に電気的に接続されるスイッチ出力と、を含む。図示の構成では、電荷補償回路4は、第2のクロック信号CLK2と、プログラマブルメモリ5によって生成された電荷制御信号QCNTLと、を受け取るようにさらに構成される。
図1Aに示されるように、第1の寄生キャパシタCは、第1の入力スイッチ1の制御入力と入力回路3の第1の入力との間に存在し得る。さらに、第2の寄生キャパシタCは、第2の入力スイッチ2の制御入力と入力回路3の第2の入力との間に存在し得る。第1および第2の寄生キャパシタC、Cは、様々な源から生じ得て、例えば、寄生接合キャパシタンスおよび/または相互接続間の容量性結合を含む。
第1のクロック信号CLK1の遷移中に、電荷は入力回路の第1および第2の入力の内外に流れ得る。例えば、一時的な変位電流は、第1のクロック信号CLK1の遷移中に、第1および第2の寄生キャパシタC、Cを介して流れ得る。補償がない場合、電荷は電子回路10の入力バイアス電流に寄与し得る。
図示の電荷補償回路4は、第1および第2の寄生キャパシタC、Cを通る電荷の注入を相殺または補償するための電荷補償を提供するために使用され得る。例えば、電荷補償回路4は、入力回路の第1の入力に第1の電荷の量を生成し、入力回路の第2の入力に第2の電荷の量を生成して、第1のクロック信号CLK1の遷移に付随する電荷の注入を補償するために使用され得る。
特定の実装形態では、電荷制御信号QCNTLは、入力回路の第1の入力および入力回路の第2の入力に異なる電荷の量を生成するように電荷補償回路4を構成するために使用され得る。例えば、一実施形態では、電荷補償回路4は、回路レイアウトに起因する製造バラツキおよび/またはシステマティックオフセットに関連するキャパシタンス差などの第1および第2の寄生キャパシタC、Cの差を補償するために使用され得る。しかしながら、他の構成も可能であり、例えば、第1および第2の寄生キャパシタC、Cが実質的に等しいキャパシタンスを有する構成では、入力回路の第1および第2の入力に電荷補償回路4によって生成された電荷が実質的に等しくあり得る実装形態が可能である。
電荷補償回路4は、第1のクロック信号CLK1の立上りおよび立下りに応じて反対の極性の電荷を生成するように構成され得る。例えば、第1および第2の寄生キャパシタC、Cによって注入される電荷の極性は、第1のクロック信号の遷移が立上りエッジまたは立下りエッジであるかどうかに依存することができ、したがって第1のクロック信号CLK1の立上りエッジを補償するために電荷補償回路4によって生成される電荷の極性は、第1のクロック信号CLK1の立下りエッジを補償するために生成される電荷の極性と反対であり得る。
電荷補償回路4によって提供される電荷補償の量は、電荷制御信号QCNTLを使用して制御され得る。図示の構成では、電荷制御信号QCNTLは、プログラマブルメモリ5によって生成され、電荷補償回路の第1の出力に生成される第1の電荷の大きさおよび電荷補償回路の第2の出力に生成される第2の電荷の大きさを制御するマルチビットのデジタル信号を備え得る。一実施形態では、電荷制御信号QCNTLは、nビットからなるデジタル信号であり、nは約6ビット〜約12ビットの範囲内にあるように選択される。しかしながら、他の値のnも可能である。さらに、特定の実施形態では、電荷制御信号QCNTLは、アナログ電圧または電流などのアナログ信号を備える。
特定の構成では、電荷制御信号QCNTLの値は、工場テスト中に決定することができ、プログラマブルメモリ5に保持することができる。例えば、電気回路の入力バイアス電流の大きさは、自動テスト装置(ATE)を使用するテスト中に観察することができ、電荷制御信号QCNTLの値は、観察に基づいて選択され得る。例えば、最小の観察された入力バイアス電流に関連する電荷制御信号QCNTLの値がプログラマブルメモリ5に記憶され得る。
特定の構成では、プログラマブルメモリ5は、例えばフラッシュメモリ、読取専用メモリ(ROM)、ヒューズおよび/またはアンチヒューズを使用して実装されるメモリ、および/または磁気記憶デバイスを含む不揮発性メモリを含み得る。しかしながら、他の構成も可能であり、例えばプログラマブルメモリ5が電源投入時に電荷制御信号の選択された値に対応するデータがプログラムされる揮発性メモリを含む実装形態が可能である。
第1および第2の入力スイッチ1、2は、例えば電界効果トランジスタ(FET)を含む広範の様々な構造を使用して実装され得る。一実施形態では、第1および第2の入力スイッチは、金属酸化物半導体(MOS)トランジスタとして実装される。これらのMOSトランジスタは、多結晶シリコンなどの金属以外の材料から作られたゲートを有することができ、窒化シリコンまたは高誘電率誘電体などの酸化シリコン以外の誘電体から作られた誘電体「酸化物」領域を有することができることを理解するであろう。
図示の構成では、電荷補償回路4は第2のクロック信号CLK2を受け取る。一実施形態では、第2のクロック信号CLK2は、第1のクロック信号CLK1の反転型に対応し得る。しかしながら、他の構成も可能である。例えば、別の実施形態では、第1および第2の入力スイッチ1、2および電荷補償回路4は、共通のクロック信号を使用して動作する。さらに別の実施形態では、第2のクロック信号CLK2は、第1のクロック信号CLK1の周波数の倍数である周波数を有する。例えば、第2のクロック信号CLK2は、第1のクロック信号CLK1の約2倍、第1のクロック信号CLK1の約3倍、または第1のクロック信号CLK1の約4倍以上である周波数を有し得る。
図1Aは、2つの入力スイッチを含む電子回路を示しているが、本明細書の教示は、追加の入力スイッチを含む構成に適用可能である。
図1Bは、別の実施形態の電子回路20の概略図である。電子回路20は、前述したような、非反転入力電圧端子VIN+と、反転入力電圧端子VIN−と、第1の入力スイッチ1と、第2の入力スイッチ2と、入力回路3と、電荷補償回路4と、を含む。図示の電子回路20は、較正制御信号CALを受け取る入力電流検出回路15をさらに含む。
図1Bに示すように、入力電流検出回路15は、非反転入力電圧端子VIN+と第1の入力スイッチ1のスイッチ入力とに電気的に接続された第1の入力と、反転入力電圧端子VIN−と第2の入力スイッチ2のスイッチ入力とに電気的に接続された第2の入力と、電荷制御信号QCNTLを生成する出力と、を含む。特定の実装形態では、入力電流検出回路15は、較正制御信号CALの活性化に応じて、電荷制御信号QCNTLの設定または値を決定するために使用され得る。
例えば、一実施形態では、入力電流検出回路15は、複数の値を介して電荷制御信号QCNTLを配列するステートマシンを含む。さらに、入力電流検出回路15は、較正時に非反転および反転入力電圧端子VIN+、VIN−の電圧レベルを制御することができ、電荷制御信号QCNTLの異なるテスト値に対する電子回路の入力バイアス電流を観察することができる。さらに、入力電流検出回路15は、電荷制御信号QCNTLを最小の観察された入力バイアス電流の大きさに関連する設定に設定することなどにより、観察に基づいて電荷制御信号QCNTLを設定することができる。
電子回路20のその他の詳細は、前述のものと同様であり得る。
図1Cは、別の実施形態の電子回路25の概略図である。
図1Cの電子回路25は、電子回路25が、電荷補償回路4の第1の出力が非反転入力電圧端子VIN+に電気的に接続されて、電荷補償回路4の第2の出力が反転入力電圧端子VIN−に電気的に接続される構成を示すことを除いて、図1Aの電子回路10と同様である。
図1Cに示すように、第3の寄生キャパシタCは第1の入力スイッチ1の制御入力と非反転入力電圧端子VIN+との間に存在し得る。さらに、第4の寄生キャパシタCは第2の入力スイッチ2の制御入力と反転入力電圧端子VIN−との間に存在し得る。
図示の電荷補償回路4は、第3および第4の寄生キャパシタC、Cを介する電荷の注入を相殺または補償するための電荷補償を提供するために使用され得る。例えば、電荷補償回路4は、第1のクロック信号CLK1の遷移に付随する電荷の注入を補償するために非反転入力電圧端子VIN+に第1の電荷の量を生成し、反転入力電圧端子VIN−に第2の電荷量を生成するために使用され得る。
図2は、別の実施形態の電子回路30の概略図である。電子回路30は、前述のように、非反転入力電圧端子VIN+と、反転入力電圧端子VIN−と、第1の入力スイッチ1と、第2の入力スイッチ2と、入力回路3と、を含む。図示の電子回路30は、クロックインバータ23と電荷補償回路24とをさらに含む。
図示の構成では、クロックインバータ23は、非反転クロック信号CLKを受け取る入力と、第1および第2の入力スイッチ1、2の制御入力に電気的に接続された出力と、を含む。図示のクロックインバータ23は、第1の電圧Vおよび第2の電圧Vを使用して電力供給される。第1および第2の入力スイッチ1、2は、クロックインバータが生成したクロック信号によって制御されるように示されているが、本明細書の教示は、例えば他の論理回路を含む他の回路を使用する構成に適用可能である。
図示の電荷補償回路24は、第1の電荷補償インバータ21と、第2の電荷補償インバータ22と、第1の電荷補償キャパシタ27と、第2の電荷補償キャパシタ28と、デジタル/アナログ変換器(DAC)29と、を含む。図示の電荷補償回路は電荷補償インバータを使用するが、本明細書の教示は、例えば他の論理回路を含む他の回路使用する構成に適用可能である。
DAC29は、電荷制御信号QCNTLを受け取り、電荷制御信号QCNTLの値に基づいて第1のDAC電圧VDAC1と第2のDAC電圧VDAC2とを生成する。第1の電荷補償インバータ21は、反転クロック信号CLKBを受け取る入力と、第1の電荷補償キャパシタ27の第1の端部に電気的に接続された出力と、を含む。第1の電荷補償キャパシタ27は、入力回路3の第1の入力に電気的に接続された第2の端部をさらに含む。第2の電荷補償インバータ22は、反転クロック信号CLKBを受け取る入力と、第2の電荷補償キャパシタ28の第1の端部に電気的に接続された出力と、を含む。第2の電荷補償キャパシタ28は、入力回路3の第2の入力に電気的に接続された第2の端部をさらに含む。図2に示すように、第1の電荷補償インバータ21は、第1の電圧Vおよび第1のDAC電圧VDAC1を使用して電力供給され、第2の電荷補償インバータ22は、第1の電圧Vおよび第2のDAC電圧VDAC2を使用して電力供給される。
図示の構成では、クロックインバータ23の出力は、非反転クロック信号CLKの立下りエッジに応じて約第1の電圧Vから約第2の電圧Vへ遷移でき、非反転クロック信号CLKの立上りエッジに応じて約第2の電圧Vから約第1の電圧Vへ遷移できる。したがって、第1の入力スイッチ1は、非反転クロック信号CLKの立下りエッジに応じてC*(V−V)にほぼ等しい電荷を注入でき、非反転クロック信号CLKの立上りエッジに応じてC*(V−V)にほぼ等しい電荷を注入できる。さらに、第2の入力スイッチ2は非反転クロック信号CLKの立下りエッジに応じてC*(V−V)にほぼ等しい電荷を注入でき、非反転クロック信号CLKの立上りエッジに応じてC*(V−V)にほぼ等しい電荷を注入できる。
図示の電荷補償回路24は、第1および第2の入力スイッチ1、2に関連する電荷の注入を補償するために使用され得る。例えば、反転クロック信号CLKBは、非反転クロック信号CLKに対して反転することができ、電荷補償回路24は、非反転クロック信号CLKが変位するとき、入力スイッチ電荷注入を補償する電荷を生成することができる。
例えば、第1の電荷補償インバータ21の出力は、非反転クロック信号CLKが立上って反転クロック信号CLKBが立下るとき、約第1の電圧Vから約第1のDAC電圧VDAC1に遷移でき、非反転クロック信号CLKが立下って反転クロック信号CLKBが立上るとき、約第1のDAC電圧VDAC1から約第1の電圧Vに遷移できる。さらに、第2の電荷補償インバータ22の出力は、非反転クロック信号CLKが立上って反転クロック信号CLKBが立下るとき、約第1の電圧Vから約第2のDAC電圧VDAC2に遷移でき、非反転クロック信号CLKが立下って反転クロック信号CLKBが立上るとき、約第2のDAC電圧VDAC2から約第1の電圧Vに遷移できる。
さらに、第1および第2の補償キャパシタ27、28のキャパシタンスが値CCOMPにほぼ等しいとき、電荷補償回路24は、非反転クロック信号CLKが立上るとき、入力回路の第1の入力にCCOMP*(VDAC1−V)にほぼ等しい電荷と、入力回路の第2の入力にCCOMP*(VDAC2−V)にほぼ等しい電荷と、を注入できる。さらに、電荷補償回路24は、非反転クロック信号CLKが立下るとき、入力回路の第1の入力にCCOMP*(V−VDAC1)にほぼ等しい電荷と、入力回路の第2の入力にCCOMP*(V−VDAC2)にほぼ等しい電荷と、を注入できる。
DAC29は、電荷制御信号QCNTLに基づいて、第1および第2のDAC電圧VDAC1、VDAC2の電圧レベルを制御できる。一実施形態では、電荷制御信号QCNTLは、|CCOMP*(VDAC1−V)|が|C*(V−V)|にほぼ等しいように、かつ|CCOMP*(VDAC2−V)|が|C*(V−V)|にほぼ等しいように、選択された値を有することができる。このように電荷制御信号QCNTLの値を選択することは、電荷補償回路24が第1および第2の入力スイッチ1、2を通る電荷の注入を実質的に相殺することをもたらすことができる。
電子回路30のその他の詳細は、前述のものと同様であり得る。
図3Aは、チョッパ型増幅器130の一実施形態の概略図である。チョッパ型増幅器130は、非反転入力電圧端子VIN+と、反転入力電圧端子VIN−と、出力電圧端子VOUTと、第1の入力FET131と、第2の入力FET132と、第3の入力FET133と、第4の入力FET134と、増幅回路135と、電荷補償回路136と、第1のクロックインバータ137と、第2のクロックインバータ138と、を含む。チョッパ型増幅器130は、非反転クロック信号CLKと、反転クロック信号CLKBと、電荷制御信号QCNTLと、を受け取る。
第1のクロックインバータ137は、非反転クロック信号CLKを受け取る入力と、第1の入力FET131のゲートおよび第2の入力FET132のゲートに電気的に接続された出力と、を含む。第1の入力FET131は、非反転入力電圧端子VIN+に電気的に接続されたドレインと、第1のノードNで増幅回路135の第1の入力に電気的に接続されたソースと、をさらに含む。第2の入力FET132は、反転入力電圧端子VIN−に電気的に接続されたドレインと、第2のノードNで増幅回路135の第2の入力に電気的に接続されたソースと、をさらに含む。増幅回路135は、出力電圧端子VOUTに電気的に接続された出力をさらに含む。第2のクロックインバータ138は、反転クロック信号CLKBを受け取る入力と、第3の入力FET133のゲートおよび第4の入力FET134のゲートに電気的に接続された出力と、を含む。第3の入力FET133は、反転入力電圧端子VIN−に電気的に接続されたドレインと、第1のノードNに電気的に接続されたソースと、をさらに含む。第4の入力FET134は、非反転入力電圧端子VIN+に電気的に接続されたドレインと、第2のノードNに電気的に接続されたソースと、をさらに含む。第1および第2のクロックインバータ137、138は、第1の電圧Vおよび第2の電圧Vを使用して電力供給される。
図示の構成では、電荷補償回路136は、第1の電荷補償インバータ141と、第2の電荷補償インバータ142と、第3の電荷補償インバータ143と、第4の電荷補償インバータ144と、DAC29と、第1の電荷補償キャパシタ151と、第2の電荷補償キャパシタ152と、第3の電荷補償キャパシタ153と、第4の電荷補償キャパシタ154と、を含む。DAC29は、電荷制御信号QCNTLを受け取り、第1のDAC電圧VDAC1および第2のDAC電圧VDAC2を生成する。
第1の電荷補償インバータ141は、非反転クロック信号CLKを受け取る入力と、第1の電荷補償キャパシタ151の第1の端部に電気的に接続された出力と、を含む。第1の電荷補償キャパシタ151は、第1のノードNで増幅回路135の第1の入力に電気的に接続された第2の端部をさらに含む。第2の電荷補償インバータ142は、非反転クロック信号CLKを受け取る入力と、第2の電荷補償キャパシタ152の第1の端部に電気的に接続された出力と、を含む。第2の電荷補償キャパシタ152は、第2のノードNで増幅回路135の第2の入力に電気的に接続された第2の端部をさらに含む。第3の電荷補償インバータ143は、反転クロック信号CLKBを受け取る入力と、第3の電荷補償キャパシタ153の第1の端部に電気的に接続された出力と、を含む。第3の電荷補償キャパシタ153は、第1のノードNに電気的に接続された第2の端部をさらに含む。第4の電荷補償インバータ144は、反転クロック信号CLKBを受け取る入力と、第4の電荷補償キャパシタ154の第1の端部に電気的に接続された出力と、を含む。第4の電荷補償キャパシタ154は、第2のノードNに電気的に接続された第2の端部をさらに含む。
図示のチョッパ型増幅器130は、非反転および反転入力電圧端子VIN+、VIN−の間で受け取られる差動入力信号にチョッピング操作を実行するために使用され得る。
例えば、チョッパ型増幅器130の第1の段階中に、非反転および反転クロック信号CLK、CLKBは、第1および第2の入力FET131、132をオンさせ、第3および第4の入力FET133、134をオフさせて、増幅回路135に差動入力信号を提供するために使用され得る。さらに、チョッパ型増幅器130の第2の段階中に、非反転および反転クロック信号CLK、CLKBは、第1および第2の入力FET131、132をオフさせ、第3および第4の入力FET133、134をオンさせて、反転された極性で差動入力信号を増幅回路135に提供するために使用され得る。
第1〜第4の入力FET131〜134のスイッチングは、クロック信号のチョッピング周波数によって差動入力信号の周波数スペクトルを変調またはアップシフトするように動作することができ、増幅回路135の出力チョッピングスイッチ139は、チョッピング周波数によって増幅された入力信号の周波数スペクトルを復調またはダウンシフトするために使用され得る。増幅回路135は、第1〜第4の入力FET131〜134の後のチョッパ型増幅器の信号パス内に配置されるので、増幅器の入力オフセットは、第1〜第4の入力FET131〜134のスイッチングによって変調されるべきでない。そうではなく、増幅器の入力オフセットは、周波数で差動入力信号から分離することができ、したがってフィルター処理によって除去することができる。
非反転クロック信号CLKの遷移に応じて、電荷は第1および第2の入力FET131、132に付随する寄生キャパシタを介して第1および第2のノードN、Nに注入され得る。寄生キャパシタは、例えば、ゲート/ソース間のキャパシタンスに関連付けられ得る。同様に、反転クロック信号CLKBの遷移に応じて、電荷は第3および第4の入力FET133、134に付随する寄生キャパシタを介して第1および第2のノードN、Nに注入され得る。
特定の構成では、第1および第2の入力FET131、132は、第3および第4の入力FET133、134とほぼ同じ幅および長さを有するように実装される。第1および第2の入力FET131、132のゲートは、第3および第4の入力FET133、134のゲートを制御するために使用されるクロック信号に対して反転された極性のクロック信号を用いて制御されるので、第1および第2の入力FET131、132によって注入される電荷は、第3および第4の入力FET133、134によって注入される電荷によって部分的に相殺され得る。それでも、補償がない場合、第1および第2の入力FET131、132と第3および第4の入力FET133、134との間のキャパシタンスの不整合は、正味の正または負の電荷の注入をもたらし得る。
電荷補償回路136は、非反転および反転クロック信号CLK、CLKBの遷移に付随する第1〜第4の入力FET131〜134を介する電荷の注入および電荷の注入の不整合を補償し、それによって増幅器の入力バイアス電流を低減するために使用され得る。
図3Aに示すように、第1および第4の電荷補償インバータ141、144は、第1の電圧Vおよび第1のDAC電圧VDAC1を使用して電力供給される。さらに、第2および第3の電荷補償インバータ142、143は、第1の電圧Vおよび第2のDAC電圧VDAC2を使用して電力供給される。さらに、電荷制御信号QCNTLは、第1および第2のDAC電圧VDAC1、VDAC2の電圧レベルを制御し、それにより電荷補償回路136によって第1および第2のノードN、Nに注入される電荷の量を制御するために使用され得る。
例えば、一実施形態では、第1の入力FET131のゲートと増幅回路135の第1の入力との間の第1の寄生キャパシタンスは、Cにほぼ等しく、第2の入力FET132のゲートと増幅回路135の第2の入力との間の第2の寄生キャパシタンスは、C+ΔC21にほぼ等しい。さらに、第3の入力FET133のゲートと増幅回路135の第1の入力との間の第3の寄生キャパシタンスは、Cにほぼ等しく、第4の入力FET134のゲートと増幅回路135の第2の入力との間の第4の寄生キャパシタンスは、C+ΔC43にほぼ等しい。さらに、非反転入力端子VIN+および反転入力端子VIN−におけるチョッパ型増幅器の元の入力バイアス電流IORIG+とIORIG−の大きさは、補償前で、下記の式1によってそれぞれ近似される、その式で、fchopは非反転および反転クロック信号CLK、CLKBの周波数である。
さらに、電荷補償回路136によってチョッパ型増幅器の非反転入力端子VIN+および反転入力端子VIN−に生成される補償電流ICOMP+、ICOMP−の大きさは、下記の式2によって近似される、その式で、C151は第1の電荷補償キャパシタ151のキャパシタンスであり、C152は第2の電荷補償キャパシタ152のキャパシタンスであり、C153は第3の電荷補償キャパシタ153のキャパシタンスであり、C154は第4の電荷補償キャパシタ154のキャパシタンスである。
したがって、図示の電荷補償回路136は、第3および第4の入力FET133、134によって注入される電荷間の電荷の注入の不整合に対して、第1および第2の入力FET131、132によって注入される電荷間の電荷の注入の不整合を補償するために使用され得る。
特定の構成では、第3と第4の入力FET133、134間の寄生キャパシタンスの不整合ΔC43に対する第1と第2の入力FET131、132間の寄生キャパシタンスの不整合ΔC21は、第1〜第4の入力FET131〜134の公称の寄生キャパシタンスC、Cと比較すると、比較的小さくあり得る。さらに、特定の構成では、第1〜第4の電荷補償キャパシタ151〜154のキャパシタンスは、第1〜第4の入力FET131〜134の公称の寄生キャパシタンスC、Cよりも小さくあり得るので、第1〜第4の電荷補償キャパシタ151〜154の製造バラツキは、電荷補償回路136の性能に対して比較的僅かな影響を有する。
図3Bは、別の実施形態のチョッパ型増幅器150の概略図である。図3Bのチョッパ型増幅器150は、図3Bのチョッパ型増幅器150が図3Aの電荷補償回路136に対して異なる配設で実装された電荷補償回路156を含めることを除けば、図3Aのチョッパ型増幅器130と同様である。
例えば、図3Bの電荷補償回路156は、電圧生成回路155と、第1〜第4の電荷補償インバータ141〜144と、第1〜第4の電荷補償キャパシタ151〜154と、を含む。図3Bに示すように、電圧生成回路155は、非反転入力電圧端子VIN+に電気的に接続された第1の入力と、反転入力電圧端子VIN−に電気的に接続された第2の入力と、電荷制御信号QCNTLを受け取る第3の入力と、を含む。さらに、電圧生成回路155は、第1の電圧Vを生成する第1の出力と、第2の電圧Vを生成する第2の出力と、第1のDAC電圧VDAC1を生成する第3の出力と、第2のDAC電圧VDAC2を生成する第4の出力と、を含む。
電圧生成回路155は、非反転および反転入力電圧端子VIN+、VIN−のコモンモード電圧に基づいて、第1および第2の電圧V、Vの電圧レベルを制御するために使用され得る。特定の実装形態では、第1および第2の電圧V、Vは非反転および反転入力電圧端子VIN+、VIN−のコモンモード電圧を追従する。例えば、一実施形態では、第1の電圧Vの電圧レベルは、コモンモード電圧にほぼ等しく、第2の電圧Vの電圧レベルは、コモンモード電圧プラス固定電圧Vにほぼ等しい。
さらに、電圧生成回路155は、電荷制御信号QCNTLと、第1および第2の電圧V1、V2の電圧レベルと、に基づいて、DAC電圧VDAC1の電圧レベルおよび第2のDAC電圧VDAC2の電圧レベルを制御するために使用され得る。
図示の構成は、増幅器の入力コモンモード電圧に基づいて第1および第2のクロックインバータ137、138によって使用される電源の電圧レベルを有利に制御する。このようにチョッパ型増幅器を構成することは、入力コモンモード電圧の変化に対して第1〜第4の入力FET131〜134に関連する電荷の注入を比較的一定に維持することを可能にする。さらに、図示の構成は、電荷制御信号QCNTLと増幅器の入力コモンモード電圧の両方に基づいて、第1〜第4の電荷補償インバータ141〜144によって使用される電源の電圧レベルを制御する。
したがって、図示の電荷補償方式は、第1〜第4の入力FET131〜134に電荷補償を提供するために使用することができ、電荷補償は、広範囲の入力コモンモード電圧レベルにわたって維持され得る。チョッパ型増幅器150のその他の詳細は、前述のものと同様であり得る。
図4は、図3Bのチョッパ型増幅器150で使用され得る電圧生成回路160の一実施形態の概略図である。図示の電圧生成回路160は、コモンモード電圧検出回路161と、バッファ回路162と、プログラマブル電流源163と、電源164と、第1の電流操作FET165と、第2の電流操作FET166と、第1の抵抗体167と、第2の抵抗体168と、第1のキャパシタ171と、第2のキャパシタ172と、を含む。
図4に示すように、コモンモード電圧検出回路161は、非反転入力電圧端子VIN+に電気的に接続された第1の入力と、反転入力電圧端子VIN−に電気的に接続された第2の入力と、コモンモード電圧VCMを生成するように構成された出力と、を含む。バッファ回路162は、コモンモード電圧VCMを受け取る非反転入力と、反転入力と、反転入力に電気的に接続されてフィードバックを提供する出力と、を含む。バッファ回路162の出力は、コモンモード電圧VCMの電圧レベルにほぼ等しい電圧レベルを有することができる第1の電圧Vを生成する。
電源164は、第1の電圧Vと第2の電圧Vとの間に電気的に接続され、第1の電圧Vの電圧に対して第2の電圧Vの電圧レベルを制御するために使用され得る。電源164が値Vを有するとき、電圧生成回路160によって生成される第2の電圧Vは、約V+VCMの電圧レベルを有することができる。
図示の構成では、電荷制御信号QCNTL<n−1:0>はnビットからなるデジタル信号に対応し、nは2以上の整数である。当業者が理解するように、nビットのデジタル信号Xは、X<0>、X<1>、…X<n−1>とラベル付けすることができ、i番目のビットとj番目のビットとの間のビットの範囲がX<i:j>としてラベル付けされる、nビットのベクトルとして表現できる。
プログラマブル電流源163は、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−2:0>を受け取る制御入力を含む。プログラマブル電流源163は、電源の低電源電圧VSSに電気的に接続された第1の端部と、第1の電流操作FET165のソースおよび第2の電流操作FET166のソースに電気的に接続された第2の端部と、を含む。第1の電流操作FET165は、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−1>を受け取るゲートをさらに含む。さらに、第2の電流操作FET166は、ビットQCNTL<n−1>またはQCNTL<n−1>_Bの反転型を受け取るゲートをさらに含む。図4は、電荷制御信号QCNTL<n−1:0>のうちの最上位ビット(MSB)が第1および第2の電流操作FET165、166のゲートを制御するために使用される構成を示しているが、本明細書の教示は他の構成に適用可能である。
第1の抵抗体167は、第2の電圧Vに電気的に接続された第1の端部と、第1のDAC電圧VDAC1を生成するように構成されたノードで第1の電流操作FET165のドレインに電気的に接続された第2の端部と、を含む。第2の抵抗体168は、第2の電圧Vに電気的に接続された第1の端部と、第2のDAC電圧VDAC2を生成するように構成されたノードで第2の電流操作FET166のドレインに電気的に接続された第2の端部と、を含む。第1のキャパシタ171は、第1のDAC電圧VDAC1と第1の電圧Vとの間に電気的に接続され、第2のキャパシタ172は、第2のDAC電圧VDAC2と第1の電圧Vとの間に電気的に接続される。第1および第2のキャパシタ171、172は、第1および第2のDAC電圧VDAC1、VDAC2の電圧レベルを安定化するために使用され得る。例えば、第1および第2のキャパシタ171、172は、DAC電圧を使用して電力供給される回路が有効であるとき、第1および第2のDAC電圧VDAC1、VDAC2の電圧変化を制限するために使用され得る。
電荷制御信号QCNTL<n−1:0>は、第1および第2の電圧V、Vの電圧レベルに対して、第1のDAC電圧VDAC1の電圧レベルおよび第2のDAC電圧VDAC2の電圧レベルを制御するために使用され得る。
例えば、図示の構成では、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−2:0>は、プログラマブル電流源163によって生成されるプログラマブル電流の大きさを制御するために使用することができ、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−1>は、プログラマブル電流が第1の抵抗体167を介して、または第2の抵抗体168を介して流れるかどうかを制御するために使用することができる。例えば、電荷制御信号のビットQCNTL<n−1>が論理的に低であるとき、第1のDAC電圧VDAC1は第2の電圧Vの電圧にほぼ等しい電圧を有することができ、第2のDAC電圧VDAC2はV−IPRGM*Rにほぼ等しい電圧を有することができ、Rは第1および第2抵抗体167、168の抵抗であり、IPRGMはプログラマブル電流源163によって生成されるプログラマブル電流である。さらに、電荷制御信号のビットQCNTL<n−1>が論理的に高であるとき、第2のDAC電圧VDAC2は第2の電圧Vの電圧にほぼ等しい電圧を有することができ、第1のDAC電圧VDAC1はV−IPRGM*Rにほぼ等しい電圧を有することができる。
したがって、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−1>は、第1のDAC電圧VDAC1が第2のDAC電圧VDAC2よりも大きいか、またはその逆であるかを制御し、それにより電圧生成回路160を使用して電荷補償回路によって生成される電荷の電荷極性を制御するために使用され得る。さらに、電荷補償回路によって生成される電荷の大きさは、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−2:0>によって制御され得る。しかしながら、他の構成も可能である。
一実施形態では、第1および第2の抵抗体167、168および/またはプログラマブル電流源163は、チョッパ型増幅器がない補償の入力バイアス電流の温度依存性に整合するように構成された温度依存性を有し得る。電荷補償回路をこのように構成することは、温度変化に対して正確な電荷補償を提供することを支援することができる。しかしながら、第1および第2の抵抗体167、168および/またはプログラマブル電流源163が、例えば比較的小さい量の温度依存性を含めて他の温度依存性を有する実装形態などの他の構成も可能である。
図5は、別の実施形態のチョッパ型増幅器180の概略図である。図5のチョッパ型増幅器180は、図5のチョッパ型増幅器180が図3Aの電荷補償回路136に対して異なる配設で実装された電荷補償回路186を含めることを除いて、図3Aのチョッパ型増幅器130と同様である。
例えば、図5の電荷補償回路186は、第1〜第4の電荷補償インバータ191〜194と、第1〜第4の可変キャパシタ181〜184と、DAC185と、を含む。
図5に示すように、DAC185は、電荷制御信号QCNTLを受け取り、電荷制御信号QCNTLの値に基づいて、第1のキャパシタ同調電圧VTUNE1および第2のキャパシタ同調電圧VTUNE2を生成する。さらに、第1の電荷補償インバータ191は、非反転クロック信号CLKを受け取る入力と、第1の可変キャパシタ181の第1の端部に電気的に接続された出力と、を含む。第1の可変キャパシタ181は、第1のノードNで増幅回路135の第1の入力に電気的に接続された第2の端部と、第1のキャパシタ同調電圧VTUNE1を受け取るキャパシタンス制御入力と、をさらに含む。さらに、第2の電荷補償インバータ192は、非反転クロック信号CLKを受け取る入力と、第2の可変キャパシタ182の第1の端部に電気的に接続された出力と、を含む。第2の可変キャパシタ182は、第2のノードNで増幅回路135の第2の入力に電気的に接続された第2の端部と、第2のキャパシタ同調電圧VTUNE2を受け取るキャパシタンス制御入力と、をさらに含む。さらに、第3の電荷補償インバータ193は、反転クロック信号CLKBを受け取る入力と、第3の可変キャパシタ183の第1の端部に電気的に接続された出力と、を含む。第3の可変キャパシタ183は、第1のノードNに電気的に接続された第2の端部と、第2のキャパシタ同調電圧VTUNE2を受け取るキャパシタンス制御入力と、をさらに含む。さらに第4の電荷補償インバータ194は、反転クロック信号CLKBを受け取る入力と、第4の可変キャパシタ184の第1の端部に電気的に接続された出力と、を含む。第4の可変キャパシタ184は、第2のノードNに電気的に接続された第2の端部と、第1のキャパシタ同調電圧VTUNE1を受け取るキャパシタンス制御入力と、をさらに含む。図示の構成では、第1〜第4の電荷補償インバータ191〜194は、第1および第2の電圧V、Vを使用して電力供給される。
第1〜第4の電荷補償インバータ141〜144に電力供給するために使用される電圧間の電圧差を制御することによって電荷補償の選択可能な量を提供する図3Aの電荷補償回路136とは対照的に、図5の電荷補償回路186は、第1〜第4の可変キャパシタ181〜184のキャパシタンスを制御することによって電荷補償の選択可能な量を提供する。例えば、第1のノードNで電荷補償回路186によって生成される電荷の量は、第1および第3の可変キャパシタ181、183のキャパシタンスを選択することによって制御することができ、第2のノードNで電荷補償回路186によって生成される電荷の量は、第2および第4の可変キャパシタ182、184のキャパシタンスを選択することによって制御することができる。
第1〜第4の可変キャパシタ181〜184は、任意の適当な方法で実装され得る。一実施形態では、第1〜第4の可変キャパシタ181〜184は、アナログ同調電圧に基づくキャパシタンスを有することができるバラクタを含む。
キャパシタに保存された電荷QはV*Cにほぼ等しく、Vはキャパシタにわたる電圧であり、Cはキャパシタのキャパシタンスである。上述のように、図3Aの電荷補償回路136は、第1〜第4の電荷補償インバータ141〜144に電力供給するために使用される電圧間の電圧差を制御することによって電荷補償の選択可能な量を提供し、図5の電荷補償回路186は、第1〜第4の可変キャパシタ181〜184のキャパシタンスを制御することによって電荷補償の選択可能な量を提供する。しかしながら、本明細書の教示はまた、電荷補償回路が電圧およびキャパシタンスの両方を制御することによって電荷補償を提供する構成に適用可能である。
図6は、別の実施形態のチョッパ型増幅器190の概略図である。図6のチョッパ型増幅器190は、図6のチョッパ型増幅器190が図5の電荷補償回路186に対して異なる配設で実装された電荷補償回路196を含めることを除いて、図5のチョッパ型増幅器180と同様である。
例えば、図6の電荷補償回路196は、第1〜第4の電荷補償インバータ191〜194と、第1〜第4のキャパシタアレイ101〜104と、を含む。図6に示すように、第1のキャパシタアレイ101は、第1の電荷補償インバータ191の出力に電気的に接続された第1の端部と、第1のノードNに電気的に接続された第2の端部と、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<m−1:0>、mはn未満の整数である、を受け取る制御入力と、を含む。さらに、第2のキャパシタアレイ102は、第2の電荷補償インバータ192の出力に電気的に接続された第1の端部と、第2のノードNに電気的に接続された第2の端部と、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−1:m>を受け取る制御入力と、を含む。さらに、第3のキャパシタアレイ103は、第3の電荷補償インバータ193の出力に電気的に接続された第1の端部と、第1のノードNに電気的に接続された第2の端部と、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<n−1:m>を受け取る制御入力と、を含む。さらに、第4のキャパシタアレイ104は、第4の電荷補償インバータ194の出力に電気的に接続された第1の端部と、第2のノードNに電気的に接続された第2の端部と、電荷制御信号QCNTL<n−1:0>のうちのビットQCNTL<m−1:0>を受け取る制御入力と、を含む。
図6の電荷補償回路196は、図6が可変キャパシタのアナログの同調電圧を制御することによるのでなく、キャパシタアレイのデジタル設定を制御することによって電荷補償が提供される方式を示すことを除いて、図5の電荷補償回路186と同様である。一実施形態では、第1〜第4のキャパシタアレイ101〜104は、それぞれが関連するスイッチを有する複数のキャパシタを含む。さらに、スイッチはキャパシタアレイのデジタル設定に基づいて制御することができ、それによってキャパシタアレイの有効キャパシタンスが決定される。
図6のチョッパ型増幅器190のその他の詳細は、前述のものと同様であり得る。
(選択可能な回路チャネルを含める電子回路の実施例の概要)
特定の実装形態では、電子回路は、第1の入力端子と、第2の入力端子と、入力回路と、1つ以上のクロック信号を使用して動作する複数の回路チャネルと、を含む。回路チャネルは、互いに電気的に並列に接続され、それぞれの回路チャネルは、選択論理回路と複数の入力スイッチとを含む。入力回路は、第1の入力と第2の入力とを含み、回路チャネルの入力スイッチは、第1および第2の入力端子と入力回路の第1および第2の入力との間に電気的に接続される。チャネル選択回路は、1つ以上のクロック信号をゲート制御することなどにより、電子回路の動作のために1つ以上の回路チャネルを活性化するために使用され得るチャネル選択信号を受け取る。
さらに、チャネル選択信号の値は、電子回路に比較的低い入力バイアス電流を提供するように選択される。例えば、処理バラツキに関連する不整合は、電荷の注入の異なる量を生成する回路チャネルの入力スイッチにつながる可能性がある。さらに、チャネル選択信号の値は、ほぼ最小の入力バイアス電流を有する回路チャネルの組合せに対応するように選択され得る。例えば、特定の実装形態では、チャネル選択信号は、テスト時の入力バイアス電流の観察に基づいて決定されるデータなどのプログラマブルメモリに記憶されたデータに基づいて、生成される。別の実施例では、電子回路で動作する回路チャネルの組合せは、チャネル選択信号の異なる値に関して入力バイアス電流が観察される較正サイクル時にオンチップで決定される。
図7は、別の実施形態の電子回路200の概略図である。電子回路200は、非反転入力電圧端子VIN+と、反転入力電圧端子VIN−と、入力回路3と、第1〜第3の回路チャネル201a〜201cと、を含む。さらに、電子回路200は、非反転クロック信号CLKと、反転クロック信号CLKBと、第1のチャネル選択信号SEL1と、第2のチャネル選択信号SEL2と、第3のチャネル選択信号SEL3と、を受け取る。
第1の回路チャネル201aは、第1の複数の入力スイッチ202aと第1の選択論理回路203aとを含む。第1の複数の入力スイッチ202aは、非反転および反転入力電圧端子VIN+、VIN−と入力回路の第1および第2の入力との間に電気的に接続される。第1の選択論理回路203aは、第1のチャネル選択信号SEL1と、非反転および反転クロック信号CLK、CLKBと、を受け取る。さらに、第1の選択論理回路203aは、第1の複数の入力スイッチ202aのための第1の非反転ローカルクロック信号および第1の反転ローカルクロック信号を生成する。第2の回路チャネル201bは、第2の複数の入力スイッチ202bと第2の選択論理回路203bとを含む。第2の複数の入力スイッチ202bは、非反転および反転入力電圧端子VIN+、VIN−と入力回路の第1および第2の入力との間に電気的に接続される。第2の選択論理回路203bは、第2のチャネル選択信号SEL2と、非反転および反転クロック信号CLK、CLKBと、を受け取る。さらに、第2の選択論理回路203bは、第2の複数の入力スイッチ202bのための第2の非反転ローカルクロック信号および第2の反転ローカルクロック信号を生成する。第3の回路チャネル201cは、第3の複数の入力スイッチ202cと第3の選択論理回路203cとを含む。第3の複数の入力スイッチ202cは、非反転および反転入力電圧端子VIN+、VIN−と入力回路の第1および第2の入力との間に電気的に接続される。第3の選択論理回路203cは、第3のチャネル選択信号SEL3と、非反転および反転クロック信号CLK、CLKBと、を受け取る。さらに、第3の選択論理回路203cは、第3の複数の入力スイッチ202cのための第3の非反転ローカルクロック信号および第3の反転ローカルクロック信号を生成する。
図7は、3つの回路チャネルを使用する構成を示しているが、本明細書の教示は、より多数のまたはより少数の回路チャネルを使用する構成に適用可能である。
第1〜第3のチャネル選択信号SEL1〜SEL3は、電子回路の信号パス内の動作から第1〜第3の複数の入力スイッチ202a〜202cをそれぞれ包含または除外するために使用され得る。例えば、第1のチャネル選択信号SEL1が不活性化されると、第1の選択論理回路203aは、第1の非反転ローカルクロック信号および第1の反転ローカルクロック信号を制御して第1の複数の入力スイッチ202aをオフする、または開くことができる。しかしながら、第1のチャネル選択信号SEL1が活性化されると、第1の選択論理回路203aは、第1の複数の入力スイッチ202aが電子回路の信号パスで動作するように、非反転クロック信号CLKに基づいて第1の非反転ローカルクロック信号を制御でき、また反転クロック信号CLKBに基づいて第1の反転ローカルクロック信号を制御できる。例えば、一実施形態では、第1の選択論理回路203aは、第1のチャネル選択信号SEL1に基づいて非反転および反転クロック信号CLK、CLKBをゲート制御する。同様に第2および第3の選択論理回路203b、203cは、それぞれ第2および第3のチャネル選択信号SEL2、SEL3に基づいて、第2および第3の複数の入力スイッチ202b、202cをそれぞれ制御するために使用され得る。
第1〜第3のチャネル選択信号SEL1〜SEL3は、電子回路200に比較的低い入力バイアス電流を提供するように選択される値を有することができる。例えば、製造バラツキは、互いに不整合を有する入力スイッチをもたらす可能性がある。この不整合は、クロック信号遷移時に入力スイッチによって注入される電荷の量の差につながる可能性がある。
一実施形態では、第1〜第3のチャネル選択信号SEL1〜SEL3の値は、図1Aのプログラマブルメモリ5などのプログラマブルメモリに記憶されたデータに基づいて決定される。さらに、電子回路200のテスト時、電子回路の入力バイアス電流はチャネル選択信号の異なる値に関して観察することができ、ほぼ最小の観察された入力バイアス電流を有する値を選択することができ、電子回路200は、動作時、選択された値で動作する。
別の実施形態では、第1〜第3のチャネル選択信号SEL1〜SEL3の値は、較正サイクル時にオンチップで決定される。例えば、電子回路200は、図1Bの入力電流検出回路15などの入力電流検出回路を含み得る。さらに、入力電流検出回路は、較正サイクル時にチャネル選択信号の異なる値に関して電子回路の入力バイアス電流を観察するために使用され得る。さらに、入力電流検出回路は、チャネル選択信号を最小の観察された入力バイアス電流の大きさに関連する値に設定することなどにより、入力バイアス電流の観察に基づいて、第1〜第3のチャネル選択信号SEL1〜SEL3の値を設定することができる。
回路チャネルの選択された組合せは、1つ以上の有効回路チャネルに関連付けることができる。例えば、n個の回路チャネルを含む構成では、少なくとも1つの回路チャネルが有効である2−1個のチャネルの組合せが存在し、これらの組合せの全部または一部を観察してほぼ最小の入力バイアス電流を有する組合せを選択することができる。
特定の構成では、有効チャネルの数は、元の入力バイアス電流に関係なく有効スイッチの数を一定に維持するように予め決定され得る。例えば、n個の回路チャネルを含む構成では、m個の回路チャネルを有効として選択することができる、mはnよりも小さい整数である。このような構成では、n個からm個を選択する(nCm)通りのチャネル組合せが利用可能であり得る。
図8は、別の実施形態のチョッパ型増幅器220の概略図である。チョッパ型増幅器220は、非反転および反転入力電圧端子VIN+、VIN−と、出力電圧端子VOUTと、第1の選択インバータ224と、第1の回路チャネル221aと、第2の回路チャネル221bと、を含む。図8に示すように、チョッパ型増幅器220は、非反転チャネル選択信号SELと、非反転クロック信号CLKと、反転クロック信号CLKBと、を受け取る。さらに、第1の選択インバータ224は、非反転チャネル選択信号SELを論理的に反転して反転チャネル選択信号SELBを生成するように構成される。
第1の回路チャネル221aは、第1の選択論理回路223aを含み、また第1のFET231aと、第2のFET232aと、第3のFET233aと、第4のFET234aとを含む第1の複数の入力スイッチを含む。第1の選択論理回路223aは、非反転クロック信号CLKと非反転チャネル選択信号SELとの論理AND演算を実行して第1および第2のFET231a、232aのゲートを制御するための第1の非反転ローカルクロック信号を生成するように構成された第1のANDゲート241aを含む。さらに、第1の選択論理回路223aは、反転クロック信号CLKBと非反転チャネル選択信号SELとの論理AND演算を実行して第3および第4のFET233a、234aのゲートを制御するための第1の反転ローカルクロック信号を生成するように構成された第2のANDゲート242aをさらに含む。第1および第4のFET231a、234aのドレインは、非反転入力電圧端子VIN+に電気的に接続され、第2および第3のFET232a、233aのドレインは、反転入力電圧端子VIN−に電気的に接続される。さらに、第1および第3のFET231a、233aのソースは、増幅回路135の第1の入力に電気的に接続され、第2および第4のFET232a、234aのソースは、増幅回路135の第2の入力に電気的に接続される。
第2の回路チャネル222aは、第2の選択論理回路223bを含み、また第1のFET231bと、第2のFET232bと、第3のFET233bと、第4のFET234bとを含む第2の複数の入力スイッチを含む。第2の選択論理回路223bは、非反転クロック信号CLKと反転チャネル選択信号SELBとの論理AND演算を実行して第1および第2のFET231b、232bのゲートを制御するための第2の非反転ローカルクロック信号を生成するように構成された第1のANDゲート241bを含む。さらに、第2の選択論理回路223bは、反転クロック信号CLKBと反転チャネル選択信号SELBとの論理AND演算を実行して第3および第4のFET233b、234bのゲートを制御するための第2の反転ローカルクロック信号を生成するように構成された第2のANDゲート242bをさらに含む。第1および第4のFET231b、234bのドレインは、非反転入力電圧端子VIN+に電気的に接続され、第2および第3のFET232b、233bのドレインは、反転入力電圧端子VIN−に電気的に接続される。さらに、第1および第3のFET231b、233bのソースは、増幅回路135の第1の入力に電気的に接続され、第2および第4のFET232b、234bのソースは、増幅回路135の第2の入力に電気的に接続される。
一実施形態では、非反転チャネル選択信号SELが論理的に低であるときと、非反転チャネル選択信号SELが論理的に高であるときに、チョッパ型増幅器220の入力バイアス電流が測定される。さらに、より小さい入力バイアス電流を有する非反転チャネル選択信号SELの値が選択され得て、チョッパ型増幅器220は、動作時、選択された値で動作する。一実施形態では、入力バイアス電流の測定は、チョッパ型増幅器220を含む製造された集積化回路(IC)のテスト時に実行される。その後、ICのプログラマブルメモリは、選択された値に対応するデータでプログラムされる。別の実施形態では、入力バイアス電流の測定は、較正サイクル時にオンチップで実行される。
図8は、2つの回路チャネルを含むチョッパ型増幅器の構成を示すが、本明細書の教示は、その他の回路チャネルを含むチョッパ型増幅器に適用可能である。さらに、特定の構成では、チャネル選択信号は、1度に1つよりも多い回路チャネルを活性化するために使用され得る。
チョッパ型増幅器220のその他の詳細は、前述のものと同様であり得る。
前述の説明および特許請求の範囲は、要素または特徴を共に「接続されている」または「結合されている」として参照することができる。本明細書で使用されているように、特に明記しない限り、「接続されている」は1つの要素/特徴が別の要素に直接的にまたは間接的に、必ずしも機械的ではなく、接続されていることを意味する。同様に、特に明記しない限り、「結合されている」は、1つの要素/特徴が別の要素/特徴に直接的にまたは間接的に、必ずしも機械的ではなく、結合されていることを意味する。このように、図に示される様々な概略図は、要素および構成要素の例示的な配設を示すが、その他の介在する要素、デバイス、特徴、または構成要素が実際の実施形態に存在することができる(図示の回路の機能が悪影響を受けないことを仮定して)。
(応用)
上述の方式を採用するデバイスは、様々な電子デバイスに実装することができる。電子デバイスの実施例は、限定されないが、消費者向け電子製品、消費者向け電子製品の部品、電子テスト装置、医療用撮像および監視、等を含むことができる。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、ディスクドライバー回路を含むことができる。消費者向け電子製品は、限定されないが、携帯電話、電話、テレビ、コンピュータモニター、コンピュータ、ハンドヘルドコンピュータ、パーソナルデジタルアシスタント(PDA)、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダーまたはプレーヤー、DVDプレーヤー、CDプレーヤー、VCR、MP3プレーヤー、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機/乾燥機、コピー機、ファクシミリ装置、スキャナー、多機能周辺デバイス、腕時計、時計、等を含むことができる。さらに、電子デバイスは未完成品を含むことができる。
本発明は特定の実施形態の観点から説明したが、当業者に明らかである他の実施形態はまた、本明細書に記載された特徴および利点の全てを提供していない実施形態を含めて、本発明の範囲内である。さらに、前述の様々な実施形態は、別の実施形態を提供するために組み合わせ可能である。さらに、一実施形態の文脈に示される特定の特徴は、同様に他の実施形態に組み込むことができる。したがって、本発明の範囲は添付の特許請求の範囲の参照によってのみ定義される。

Claims (24)

  1. 電子回路であって、前記電子回路は、
    第1の入力端子(VIN+)および第2の入力端子(VIN−)と、
    第1の入力および第2の入力を含む入力回路(3;135)と、
    1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)によって制御される複数の入力スイッチ(1〜2;131〜134)であって、前記複数の入力スイッチは、
    前記第1の入力端子と前記入力回路の前記第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、
    前記第2の入力端子と前記入力回路の前記第2の入力との間に電気的に接続された第2の入力スイッチ(2;132)と
    を含む、複数の入力スイッチと、
    第1の出力と第2の出力と論理回路(21;141)とデジタル/アナログ変換器(DAC)(29;155)とを備える電荷補償回路(24;136;156)と
    を備え、
    前記デジタル/アナログ変換器(DAC)は、アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、
    前記電荷補償回路は、前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷補償回路によって生成される電荷の量を制御するように構成されている、電子回路。
  2. 前記電荷補償回路の前記第1の出力は、前記入力回路の前記第1の入力に電気的に接続されており、前記電荷補償回路の前記第2の出力は、前記入力回路の前記第2の入力に電気的に接続されている、請求項1に記載の電子回路。
  3. 前記電荷補償回路の前記第1の出力は、前記第1の入力端子に電気的に接続されており、前記電荷補償回路の前記第2の出力は、前記第2の入力端子に電気的に接続されている、請求項1に記載の電子回路。
  4. 前記デジタル/アナログ変換器(DAC)(29;155)は、電荷制御信号(QCNTL)を受け取り、前記電荷制御信号に基づいて前記アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、前記第1の出力において前記電荷補償回路によって第1の量の電荷が生成され、前記第2の出力において前記電荷補償回路によって第2の量の電荷が生成される、請求項1に記載の電子回路。
  5. プログラマブルメモリ(5)をさらに備え、前記プログラマブルメモリは、前記プログラマブルメモリ内に記憶されたデータに基づいて前記電荷制御信号の値を制御するように構成されている、請求項4に記載の電子回路。
  6. 前記電荷制御信号を生成するように構成された入力電流検出回路(15)をさらに備える、請求項4に記載の電子回路。
  7. 前記論理回路は、電荷補償クロック信号(図2のCLKB;図3A、図3BのCLK)を受け取るように構成された入力と出力とを有する第1の論理回路(21;141)であり、
    前記電荷補償回路は、
    前記第1の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第1の入力に電気的に接続された第2の端部とを有する第1のキャパシタ構造(27;151)と、
    前記電荷補償クロック信号を受け取るように構成された入力と出力とを有する第2の論理回路(22;142)と、
    前記第2の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第2の入力に電気的に接続された第2の端部とを有する第2のキャパシタ構造(28;152)と
    をさらに備える、請求項4に記載の電子回路。
  8. 電子回路であって、前記電子回路は、
    第1の入力端子(VIN+)および第2の入力端子(VIN−)と、
    第1の入力および第2の入力を含む入力回路(3;135)と、
    1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)によって制御される複数の入力スイッチ(1〜2;131〜134)であって、前記複数の入力スイッチは、
    前記第1の入力端子と前記入力回路の前記第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、
    前記第2の入力端子と前記入力回路の前記第2の入力との間に電気的に接続された第2の入力スイッチ(2;132)と
    を含む、複数の入力スイッチと、
    第1の出力および第2の出力を備える電荷補償回路(24;136;156)と
    を備え、
    前記電荷補償回路は、前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するように構成されており、
    前記電荷補償回路は、電荷制御信号(QCNTL)を受け取るように構成されており、前記電荷制御信号の値は、前記電荷補償回路の前記第1の出力において生成される電荷の第1の量と前記電荷補償回路の前記第2の出力において生成される電荷の第2の量とを制御し、
    前記電荷補償回路は、
    電荷補償クロック信号(図2のCLKB;図3A、図3BのCLK)を受け取るように構成された入力と出力とを有する第1の論理回路(21;141)と、
    前記第1の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第1の入力に電気的に接続された第2の端部とを有する第1のキャパシタ構造(27;151)と、
    前記電荷補償クロック信号を受け取るように構成された入力と出力とを有する第2の論理回路(22;142)と、
    前記第2の論理回路の前記出力に電気的に接続された第1の端部と前記入力回路の前記第2の入力に電気的に接続された第2の端部とを有する第2のキャパシタ構造(28;152)と、
    前記電荷制御信号を受け取り、前記電荷制御信号の値に基づいて第1のDAC電圧(VDAC1)および第2のDAC電圧(VDAC2)を生成するように構成されたデジタル/アナログ変換器(DAC)(29;155)と
    を備え、
    前記第1の論理回路は、前記第1のDAC電圧(VDAC1)と供給電圧(V)とによって電力を供給され、前記第2の論理回路は、前記第2のDAC電圧(VDAC2)と前記供給電圧(V)とによって電力を供給され、
    前記電荷補償回路は、前記第1のDAC電圧と前記供給電圧と前記第1のキャパシタ構造のキャパシタンスとに基づいて前記第1の量の電荷を生成するように構成されており、
    前記電荷補償回路は、前記第2のDAC電圧と前記供給電圧と前記第2のキャパシタ構造のキャパシタンスとに基づいて前記第2の量の電荷を生成するように構成されている、電子回路。
  9. 前記第1の論理回路は、第1のインバータ(21;141)を備え、前記第2の論理回路は、第2のインバータ(22;142)を備える、請求項7に記載の電子回路。
  10. 前記第1の入力スイッチは、前記1つ以上のクロック信号のうちの第1のクロック信号(137の出力)を受け取るように構成されたゲートと、前記第1の入力端子に電気的に接続されたドレインと、前記入力回路の前記第1の入力に電気的に接続されたソースとを有する第1の電界効果トランジスタ(FET)(131)を備え、
    前記第2の入力スイッチは、前記第1のクロック信号を受け取るように構成されたゲートと、前記第2の入力端子に電気的に接続されたドレインと、前記入力回路の前記第2の入力に電気的に接続されたソースとを有する第2のFET(132)を備える、請求項1に記載の電子回路。
  11. 前記複数の入力スイッチは、
    前記1つ以上のクロック信号のうちの第2のクロック信号(138の出力)を受け取るように構成されたゲートと、前記第2の入力端子に電気的に接続されたドレインと、前記入力回路の前記第1の入力に電気的に接続されたソースとを有する第3のFET(133)と、
    前記第2のクロック信号を受け取るように構成されたゲートと、前記第1の入力端子に電気的に接続されたドレインと、前記入力回路の前記第2の入力に電気的に接続されたソースとを有する第4のFET(134)と
    をさらに備える、請求項10に記載の電子回路。
  12. 前記電荷補償回路は、
    第1の論理回路(141)と第2の論理回路(142)と第3の論理回路(143)と第4の論理回路(144)とを備える複数の論理回路と、
    第1のキャパシタ構造(151)と第2のキャパシタ構造(152)と第3のキャパシタ構造(153)と第4のキャパシタ構造(154)とを備える複数のキャパシタ構造と
    を備え、
    前記第1のキャパシタ構造は、前記第1の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第1の入力に電気的に接続された第2の端部とを含み、
    前記第2のキャパシタ構造は、前記第2の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第2の入力に電気的に接続された第2の端部とを含み、
    前記第3のキャパシタ構造は、前記第3の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第1の入力に電気的に接続された第2の端部とを含み、
    前記第4のキャパシタ構造は、前記第4の論理回路の出力に電気的に接続された第1の端部と、前記入力回路の前記第2の入力に電気的に接続された第2の端部とを含む、請求項11に記載の電子回路。
  13. 前記第1の論理回路は、第1の電荷補償クロック信号(CLK)を受け取るように構成された入力をさらに含み、
    前記第2の論理回路は、前記第1の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
    前記第3の論理回路は、前記第1の電荷補償クロック信号と位相が180°異なる第2の電荷補償クロック信号(CLKB)を受け取るように構成された入力をさらに含み、
    前記第4の論理回路は、前記第2の電荷補償クロック信号を受け取るように構成された入力をさらに含む、請求項12に記載の電子回路。
  14. 前記デジタル/アナログ変換器(DAC)(29;155)は、電荷制御信号(QCNTL)を受け取り、前記電荷制御信号の値に基づいて第1のDAC電圧(VDAC1)および第2のDAC電圧(VDAC2)を生成するように構成されており、
    前記電荷補償回路は、前記複数の入力スイッチによって注入される前記電荷を補償するように前記入力回路の前記第1の入力および前記第2の入力において電流を生成するように構成されており、前記電流は、前記第1のDAC電圧と前記第2のDAC電圧と前記第1、第2、第3、第4のキャパシタンス構造のそれぞれのキャパシタンスとに基づいて生成される、請求項12に記載の電子回路。
  15. 前記デジタル/アナログ変換器(DAC)は、前記複数の論理回路のそれぞれ電気的に接続された電圧生成回路(155)であり、前記電圧生成回路は、第1の電圧(V)と第2の電圧(V )と第1のDAC電圧(VDAC1)と第2のDAC電圧(VDAC2)とを生成するように構成されており、
    前記第1の論理回路(141)および前記第4の論理回路(144)は、前記第1のDAC電圧(V DAC1 )および前記第1の電圧(V )によって電力供給され、
    前記第2の論理回路(142)および前記第3の論理回路(143)は、前記第2のDAC電圧(V DAC2 )および前記第1の電圧(V )によって電力供給され、
    前記電圧生成回路は、前記第1の入力端子および前記第2の入力端子のコモンモード電圧に基づいて、前記第1の電圧と前記第2の電圧とを生成するように構成されており、前記電圧生成回路は、電荷制御信号の値と前記第1の電圧の電圧レベルと前記第2の電圧の電圧レベルとに基づいて、前記第1のDAC電圧と前記第2のDAC電圧とを生成するようにさらに構成されており、
    前記電圧生成回路は、前記電荷補償回路によって生成される電荷の量を前記第1のDAC電圧と前記第2のDAC電圧とに基づいて制御することにより、前記複数の入力スイッチによって注入される電荷を補償するように構成されている、請求項12に記載の電子回路。
  16. 前記第1のクロック信号(137の出力)を生成するように構成された第1のクロック論理回路(137)と、
    前記第2のクロック信号(138の出力)を生成するように構成された第2のクロック論理回路(138)と
    をさらに備え
    前記第1のクロック論理回路および第2のクロック論理回路は、前記第1の電圧(V および前記第2の電圧(V によって電力供給される、請求項15に記載の電子回路。
  17. 1つ以上のクロック信号の少なくとも1つの遷移の間に複数のスイッチによって電子回路に注入される電荷を補償する方法であって、前記方法は、
    前記電子回路の第1の入力端子(VIN+)と第2の入力端子(VIN−)との間に差動入力電圧を提供することであって、前記電子回路は、複数の入力スイッチ(1〜2;131〜134)と入力回路(3;135)とを備える、ことと、
    前記1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)を用いて、前記複数の入力スイッチを制御することであって、前記複数の入力スイッチは、前記第1の入力端子と前記入力回路の第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、前記第2の入力端子と前記入力回路の第2の入力との間に電気的に接続された第2の入力スイッチ(2;131)とを備える、ことと、
    電荷補償回路を用いて、前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償することであって、前記電荷補償回路は、論理回路(21;141)とデジタル/アナログ変換器(DAC)(29;155)とを含み、前記デジタル/アナログ変換器(DAC)は、アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷補償回路によって生成される電荷の量を制御するように構成されている、ことと
    を含む、方法。
  18. 前記デジタル/アナログ変換器(DAC)は、電荷制御信号(QCNTL)を受け取り、前記電荷制御信号に基づいて前記アナログ電圧信号を生成するように構成されており、
    前記方法は、
    前記電荷制御信号の値に基づいて前記入力回路の前記第1の入力における電荷補償の第1の量を制御することと、
    前記電荷制御信号の値に基づいて前記入力回路の前記第2の入力における電荷補償の第2の量を制御することと
    をさらに含む、請求項17に記載の方法。
  19. 前記電荷制御信号の値は、プログラマブルメモリ(5)に記憶されたデータに基づいている、請求項18に記載の方法。
  20. 第1の入力端子(VIN+)および第2の入力端子(VIN−)と、
    第1の入力および第2の入力を含む入力回路(3;135)と、
    1つ以上のクロック信号(図2のCLK;図3A、図3BのCLK、CLKB)によって制御される複数の入力スイッチ(1〜2;131〜134)であって、前記複数の入力スイッチは、
    前記第1の入力端子と前記入力回路の前記第1の入力との間に電気的に接続された第1の入力スイッチ(1;131)と、
    前記第2の入力端子と前記入力回路の前記第2の入力との間に電気的に接続された第2の入力スイッチ(2;132)と
    を備える、前記複数の入力スイッチと、
    前記1つ以上のクロック信号の少なくとも1つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するための手段であって、前記電荷を補償するための手段は、論理回路(21;141)とデジタル/アナログ変換器(DAC)(29;155)とを含み、前記デジタル/アナログ変換器(DAC)は、アナログ電圧信号(VDAC1;VDAC2)を生成するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷を補償するための手段によって生成される電荷の量を制御するように構成されている、電荷を補償するための手段と
    を備える装置。
  21. 請求項11〜16のいずれか一項に記載の電子回路を含むチョッパ型増幅器。
  22. 前記論理回路(21;141)は、キャパシタの第1の端部に接続された出力を含み、前記キャパシタの第2の端部は、前記入力回路の前記第1の入力に接続されている、請求項1に記載の電子回路。
  23. 前記論理回路(21;141)は、キャパシタの第1の端部に接続された出力を含み、前記キャパシタの第2の端部は、前記入力回路の前記第1の入力に接続されている、請求項17に記載の方法。
  24. 前記論理回路(21;141)は、キャパシタの第1の端部に接続された出力を含み、前記キャパシタの第2の端部は、前記入力回路の前記第1の入力に接続されている、請求項20に記載の装置。
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