JP6210518B2 - 入力バイアス電流低減のための装置および方法 - Google Patents

入力バイアス電流低減のための装置および方法 Download PDF

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Description

背景
本発明の実施形態は電子デバイスに関し、特に、電子回路における入力バイアス電流の低減に関する。
電子回路は、増幅回路などの入力回路、および入力信号が入力回路に提供されるスイッチを含めることができる。例えば、一対の電界効果トランジスタ（ＦＥＴ）は、増幅回路の差動入力に含めることができ、ＦＥＴのゲート電圧は、差動入力信号を通過または阻止するためにＦＥＴをオンまたはオフさせるクロック信号を使用して制御され得る。
電子回路内に入力スイッチを含めると、様々な目的に有用であり得る。例えば、増幅器は、増幅器のチョッピングまたはオートゼロ動作のために入力スイッチを使用することができる。別の実施例では、スイッチトキャパシタ回路は、スイッチトキャパシタ回路が動作する段階を制御するために部分的に使用される入力スイッチを含めることができる。
一実施形態では、電子回路が提供される。電子回路は、第１の入力端子と、第２の入力端子と、第１の入力と、第２の入力と、を含む入力回路と、１つ以上のクロック信号によって制御される複数の入力スイッチと、を含む。複数の入力スイッチは、第１の入力端子と入力回路の第１の入力との間に電気的に接続された第１の入力スイッチと、第２の入力端子と入力回路の第２との入力の間に電気的に接続された第２の入力スイッチと、を含む。電子回路は、第１の出力および第２の出力を含む電荷補償回路をさらに含む。電荷補償回路は、１つ以上のクロック信号の少なくとも１つの遷移に付随する複数の入力スイッチによって注入される電荷を補償するように構成される。
別の実施形態では、入力バイアス電流を低減する方法が提供される。この方法は、電子回路の第１の入力端子と第２の入力端子との間に差動入力電圧を提供することを含み、電子回路は複数の入力スイッチおよび入力回路を含む。この方法は、１つ以上のクロック信号を使用して複数の入力スイッチを制御することをさらに含み、複数の入力スイッチは、第１の入力端子と入力回路の第１の入力との間に電気的に接続された第１の入力スイッチと、第２の入力端子と入力回路の第２の入力との間に電気的に接続された第２の入力スイッチと、を含む。この方法は、電荷補償回路を使用して１つ以上のクロック信号の少なくとも１つの遷移に付随する複数の入力スイッチによって注入される電荷を補償することをさらに含む。
別の実施形態では、装置が提供される。この装置は、第１の入力端子と、第２の入力端子と、第１の入力と第２の入力と、を含む入力回路と、１つ以上のクロック信号によって制御される複数の入力スイッチと、を含む。複数の入力スイッチは、第１の入力端子と入力回路の第１の入力との間に電気的に接続された第１の入力スイッチと、第２の入力端子と入力回路の第２の入力との間に電気的に接続された第２の入力スイッチと、を含む。この装置は、複数の入力スイッチによって注入される電荷を補償するための手段をさらに含む。
例えば、本願発明は以下の項目を提供する。
（項目１）
第１の入力端子および第２の入力端子と、
第１の入力および第２の入力を含む入力回路と、
１つ以上のクロック信号によって制御される複数の入力スイッチであって、
上記第１の入力端子と上記入力回路の上記第１の入力との間に電気的に接続された第１の入力スイッチと、
上記第２の入力端子と上記入力回路の上記第２の入力との間に電気的に接続された第２の入力スイッチと、を含む、複数の入力スイッチと、
第１の出力および第２の出力を備える電荷補償回路と、を備え、上記電荷補償回路が上記１つ以上のクロック信号の少なくとも１つの遷移に付随する上記複数の入力スイッチによって注入される電荷を補償するように構成される、電子回路。
（項目２）
上記電荷補償回路の上記第１の出力が上記入力回路の上記第１の入力に電気的に接続され、上記電荷補償回路の上記第２の出力が上記入力回路の上記第２の入力に電気的に接続される、上記項目に記載の電子回路。
（項目３）
上記電荷補償回路の上記第１の出力が上記第１の入力端子に電気的に接続され、上記電荷補償回路の上記第２の出力が上記第２の入力端子に電気的に接続される、上記項目のいずれか一項に記載の電子回路。
（項目４）
上記電荷補償回路が電荷制御信号を受け取るように構成され、上記電荷制御信号の値が上記電荷補償回路の上記第１の出力に生成された第１の電荷の量と上記電荷補償回路の上記第２の出力に生成された第２の電荷の量とを制御する、上記項目のいずれか一項に記載の電子回路。
（項目５）
中に記憶されたデータに基づいて上記電荷制御信号の値を制御するように構成されるプログラマブルメモリをさらに備える、上記項目のいずれか一項に記載の電子回路。
（項目６）
上記電荷制御信号を生成するように構成される入力電流検出回路をさらに備え、上記入力電流検出回路が、上記電荷制御信号の複数のテスト値のそれぞれに関する上記電子回路の入力バイアス電流の観察に基づいて上記電荷制御信号の値を決定するように構成される、上記項目のいずれか一項に記載の電子回路。
（項目７）
上記電荷補償回路が
電荷補償クロック信号を受け取るように構成される入力と出力とを有する第１の論理回路と、
上記第１の論理回路の上記出力に電気的に接続された第１の端部と上記入力回路の上記第１の入力に電気的に接続された第２の端部とを有する第１のキャパシタ構造と、
上記電荷補償クロック信号を受け取るように構成される入力と出力とを有する第２の論理回路と、
上記第２の論理回路の上記出力に電気的に接続された第１の端部と上記入力回路の上記第２の入力に電気的に接続された第２の端部とを有する第２のキャパシタ構造と、を備える、上記項目のいずれか一項に記載の電子回路。
（項目８）
上記電荷補償回路が、
上記電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第１のＤＡＣ電圧および第２のＤＡＣ電圧を生成するように構成されるデジタル／アナログ変換器（ＤＡＣ）をさらに備え、
上記第１の論理回路が上記第１のＤＡＣ電圧によって部分的に電力供給され、
上記第２の論理回路が上記第２のＤＡＣ電圧によって部分的に電力供給される、上記項目のいずれか一項に記載の電子回路。
（項目９）
上記第１の論理回路が第１のインバータを備え、上記第２の論理回路が第２のインバータを備える、上記項目のいずれか一項に記載の電子回路。
（項目１０）
上記電荷補償回路が、
上記電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第１の同調電圧および第２の同調電圧を生成するように構成されるＤＡＣを、さらに備え、
上記第１のキャパシタ構造が第１の可変キャパシタを備え、上記第１の可変キャパシタのキャパシタンスが上記第１の同調電圧によって同調可能であり、
上記第２のキャパシタ構造が第２の可変キャパシタを備え、上記第２の可変キャパシタのキャパシタンスが上記第２の同調電圧によって同調可能である、上記項目のいずれか一項に記載の電子回路。
（項目１１）
上記電荷制御信号が複数のビットを備え、
上記第１のキャパシタ構造が第１のキャパシタアレイを備え、上記第１のキャパシタアレイの有効キャパシタンスが上記複数のビットの第１の部分によって選択可能であり、
上記第２のキャパシタ構造が第２のキャパシタアレイを備え、上記第２のキャパシタアレイの有効キャパシタンスが上記複数のビットの第２の部分によって選択可能である、上記項目のいずれか一項に記載の電子回路。
（項目１２）
上記第１の入力スイッチが、上記１つ以上のクロック信号のうちの第１のクロック信号を受け取るように構成されるゲートと、上記第１の入力端子に電気的に接続されたドレインと、上記入力回路の上記第１の入力に電気的に接続されたソースと、を有する第１の電界効果トランジスタ（ＦＥＴ）と、を備え、
上記第２の入力スイッチが、上記第１のクロック信号を受け取るように構成されるゲートと、上記第２の入力端子に電気的に接続されたドレインと、上記入力回路の上記第２の入力に電気的に接続されたソースと、を有する第２のＦＥＴを備える、上記項目のいずれか一項に記載の電子回路。
（項目１３）
上記複数の入力スイッチが、
上記１つ以上のクロック信号のうちの第２のクロック信号を受け取るように構成されるゲートと、上記第２の入力端子に電気的に接続されたドレインと、上記入力回路の上記第１の入力に電気的に接続されたソースと、を有する、第３のＦＥＴと、
上記第２のクロック信号を受け取るように構成されるゲートと、上記第１の入力端子に電気的に接続されたドレインと、上記入力回路の上記第２の入力に電気的に接続されたソースと、を有する、第４のＦＥＴと、をさらに備え、
上記入力回路がチョッパ型増幅器の増幅回路を備える、上記項目のいずれか一項に記載の電子回路。
（項目１４）
上記電荷補償回路が、
第１の論理回路と、第２の論理回路と、第３の論理回路と、第４の論理回路と、を備える、複数の論理回路と、
第１のキャパシタ構造と、第２のキャパシタ構造と、第３のキャパシタ構造と、第４のキャパシタ構造と、を備える、複数のキャパシタ構造と、を備え、
上記第１のキャパシタ構造が、上記第１の論理回路の出力に電気的に接続された第１の端部と、上記入力回路の上記第１の入力に電気的に接続された第２の端部と、を含み、
上記第２のキャパシタ構造が、上記第２の論理回路の出力に電気的に接続された第１の端部と、上記入力回路の上記第２の入力に電気的に接続された第２の端部と、を含み、
上記第３のキャパシタ構造が、上記第３の論理回路の出力に電気的に接続された第１の端部と、上記入力回路の上記第１の入力に電気的に接続された第２の端部と、を含み、
上記第４のキャパシタ構造が、上記第４の論理回路の出力に電気的に接続された第１の端部と、上記入力回路の上記第２の入力に電気的に接続された第２の端部と、を含む、上記項目のいずれか一項に記載の電子回路。
（項目１５）
上記第１の論理回路が、第１の極性の第１の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第２の論理回路が、上記第１の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第３の論理回路が、上記第１の極性と反対である第２の極性の第２の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
上記第４の論理回路が、上記第２の電荷補償クロック信号を受け取るように構成される入力をさらに含む、上記項目のいずれか一項に記載の電子回路。
（項目１６）
上記電荷補償回路が、
電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第１のＤＡＣ電圧および第２のＤＡＣ電圧を生成するように構成されるＤＡＣを、備え、
上記第１および第４の論理回路が上記第１のＤＡＣ電圧によって部分的に電力供給され、
上記第２および第３の論理回路が上記第２のＤＡＣ電圧によって部分的に電力供給される、上記項目のいずれか一項に記載の電子回路。
（項目１７）
第１の電圧、第２の電圧、第１のＤＡＣ電圧および第２のＤＡＣ電圧を生成するように構成される電圧生成回路をさらに備え、上記電圧生成回路が、上記第１の入力端子および上記第２の入力端子のコモンモード電圧に基づいて、上記第１の電圧および上記第２の電圧を生成するように構成され、上記電圧生成回路が、電荷制御信号の値および上記第１および第２の電圧の電圧レベルに基づいて、上記第１のＤＡＣ電圧および上記第２のＤＡＣ電圧を生成するようにさらに構成され、
上記電荷補償回路が、上記第１および第２のＤＡＣ電圧に基づいて、上記複数の入力スイッチによって注入される電荷を補償するように構成される、上記項目のいずれか一項に記載の電子回路。
（項目１８）
上記第１のクロック信号を生成するように構成される第１のクロック論理回路と、
上記第２のクロック信号を生成するように構成される第２のクロック論理回路と、をさらに備え、
上記第１および第４の論理回路が上記第１のＤＡＣ電圧および上記第１の電圧によって電力供給され、
上記第２および第３の論理回路が上記第２のＤＡＣ電圧および上記第１の電圧によって電力供給され、
上記第１および第２のクロック論理回路が上記第１および第２の電圧によって電力供給される、上記項目のいずれか一項に記載の電子回路。
（項目１９）
上記電荷補償回路が、
電荷制御信号を受け取り、上記電荷制御信号の値に基づいて第１の同調電圧および第２の同調電圧を生成するように構成されるＤＡＣを、さらに備え、
上記第１のキャパシタ構造が第１の可変キャパシタを備え、上記第１の可変キャパシタのキャパシタンスが上記第１の同調電圧によって調整可能であり、
上記第２のキャパシタ構造が第２の可変キャパシタを備え、上記第２の可変キャパシタのキャパシタンスが上記第２の同調電圧によって調整可能であり、
上記第３のキャパシタ構造が第３の可変キャパシタを備え、上記第３の可変キャパシタのキャパシタンスが上記第２の同調電圧によって調整可能であり、
上記第４のキャパシタ構造が第４の可変キャパシタを備え、上記第４の可変キャパシタのキャパシタンスが上記第１の同調電圧によって調整可能である、上記項目のいずれか一項に記載の電子回路。
（項目２０）
上記電荷補償回路が複数のビットを備える電荷制御信号を受け取るように構成され、
上記第１のキャパシタ構造が第１のキャパシタアレイを備え、上記第１のキャパシタアレイの有効キャパシタンスが上記複数のビットの第１の部分によって選択可能であり、
上記第２のキャパシタ構造が第２のキャパシタアレイを備え、上記第２のキャパシタアレイの有効キャパシタンスが上記複数のビットの第２の部分によって選択可能であり、
上記第３のキャパシタ構造が第３のキャパシタアレイを備え、上記第３のキャパシタアレイの有効キャパシタンスが上記複数のビットの上記第２の部分によって選択可能であり、
上記第４のキャパシタ構造が第４のキャパシタアレイを備え、上記第４のキャパシタアレイの有効キャパシタンスが上記複数のビットの上記第１の部分によって選択可能である、上記項目のいずれか一項に記載の電子回路。
（項目２１）
入力バイアス電流を低減する方法であって、
複数の入力スイッチおよび入力回路を備える電子回路である上記電子回路の第１の入力端子と第２の入力端子との間に差動入力電圧を提供することと、
上記第１の入力端子と上記入力回路の上記第１の入力との間に電気的に接続された第１の入力スイッチと、上記第２の入力端子と上記入力回路の上記第２の入力との間に電気的に接続された第２の入力スイッチと、を備える上記複数の入力スイッチである上記複数の入力スイッチを１つ以上のクロック信号を使用して制御することと、
電荷補償回路を使用して上記１つ以上のクロック信号の少なくとも１つの遷移に付随する上記複数の入力スイッチによって注入される電荷を補償することと、を備える、方法。
（項目２２）
電荷制御信号の値に基づいて上記入力回路の上記第１の入力における第１の電荷補償の量を制御することと、
上記電荷制御信号の上記値に基づいて上記入力回路の上記第２の入力における第２の電荷補償の量を制御することと、をさらに備える、上記項目に記載の方法。
（項目２３）
プログラマブルメモリに記憶されたデータに基づいて上記電荷制御信号の上記値を制御することを、さらに備える、上記項目のいずれか一項に記載の方法。
（項目２４）
第１の入力端子および第２の入力端子と、
第１の入力および第２の入力を含む入力回路と、
１つ以上のクロック信号によって制御される複数の入力スイッチであって、
上記第１の入力端子と上記入力回路の上記第１の入力との間に電気的に接続された第１の入力スイッチと、
上記第２の入力端子と上記入力回路の上記第２の入力との間に電気的に接続された第２の入力スイッチと、を備える、上記複数の入力スイッチと、
上記複数の入力スイッチによって注入される電荷を補償するための手段と、を備える装置。
（摘要）
本明細書では、電子回路の入力バイアス電流を低減するための装置および方法を提供する。特定の実装形態では、電子回路は、第１の入力端子と、第２の入力端子と、入力回路と、少なくとも第１の入力スイッチおよび第２の入力スイッチを含む複数の入力スイッチと、を含む。第１の入力スイッチは、第１の入力端子と入力回路の第１の入力との間に電気的に接続され、第２の入力スイッチは、第２の入力端子と入力回路の第２の入力との間に電気的に接続され、第１および第２の入力スイッチは、クロック信号を使用して開閉することができる。電子回路は、クロック信号の遷移中に第１および第２の入力スイッチを介する電荷の注入を補償するための電荷補償回路をさらに含む。
図１Ａは、電子回路の一実施形態の概略図である。 図１Ｂは、電子回路の別の実施形態の概略図である。 図１Ｃは、電子回路の別の実施形態の概略図である。 図２は、電子回路の別の実施形態の概略図である。 図３Ａは、チョッパ型増幅器の一実施形態の概略図である。 図３Ｂは、チョッパ型増幅器の別の実施形態の概略図である。 図４は、図３Ｂのチョッパ型増幅器で使用され得る電圧生成回路の一実施形態の概略図である。 図５は、チョッパ型増幅器の別の実施形態の概略図である。 図６は、チョッパ型増幅器の別の実施形態の概略図である。 図７は、電子回路の別の実施形態の概略図である。 図８は、チョッパ型増幅器の別の実施形態の概略図である。
特定の実施形態の以下の詳細な説明は、本発明の具体的な実施形態の様々な説明を提示する。しかしながら、本発明は、特許請求の範囲によって定義されて包含されるように、多数の異なる方法で具体化することができる。この説明では、同じ参照番号が同一のまたは機能的に類似する要素を示し得る図面を参照する。
特定の電子回路は、差動入力信号を通過または阻止するために入力スイッチを使用することができる。例えば、一実施例では、チョッパ型増幅器は、増幅回路に提供される前にチョッピングクロック信号を使用して差動入力信号を変調するために使用され得る入力チョッピングスイッチを含めることができる。別の実施例では、オートゼロ増幅器は、オートゼロ段階と増幅段階との間の増幅器の動作を制御するために使用され得るオートゼロスイッチを含めることができ、差動入力信号は、増幅段階中にオートゼロスイッチを通過することができる。入力スイッチを使用する電子回路の他の実施例は、アナログ／デジタル変換器（ＡＤＣ）およびスイッチトキャパシタ回路を含む。
電子回路で入力スイッチを使用することは、様々な用途で有用であり得るが、入力スイッチはまた、電荷の注入を生成し得る。例えば、入力スイッチが１つ以上のクロック信号を使用して制御されるゲートを有する電界効果トランジスタ（ＦＥＴ）を使用して実装されると、変位電流は、クロック信号遷移に応じて、寄生ゲート／ソース間および／またはゲート／ドレイン間のキャパシタを通って流れることができる。注入された電荷は、時間の経過とともに蓄積することができ、入力バイアス電流の流れをもたらす可能性があり、望ましくないことであり得る。
（電荷補償回路を含む電子回路の実施例の概要）
本明細書では、入力バイアス電流を低減するための装置および方法を提供する。特定の実装形態では、電子回路は、第１の入力端子と、第２の入力端子と、入力回路と、少なくとも第１の入力スイッチおよび第２の入力スイッチを含む複数の入力スイッチと、を含む。第１の入力スイッチは、第１の入力端子と入力回路の第１の入力との間に電気的に接続され、第２の入力スイッチは、第２の入力端子と入力回路の第２の入力との間に電気的に接続され、第１および第２の入力スイッチは、クロック信号を使用して開閉することができる。電子回路は、クロック信号の遷移時に第１および第２の入力スイッチを通る電荷の注入を補償するための電荷補償回路をさらに含む。
特定の実装形態では、電荷補償回路は、複数の電荷制御値のうちの１つに設定され得る電荷制御信号を受け取ることができる。電荷制御信号は、電荷補償回路がクロック信号の遷移に付随する複数の入力スイッチの電荷の注入を補償するために入力回路の第１および第２の入力に生成する電荷の量を制御するために使用することができる。特定の構成では、電荷制御信号は、テスト中に決定される電荷補償値を記憶するプログラマブルメモリによって生成される。他の構成では、電荷補償値は、較正サイクル中にオンチップで決定される。
図１Ａは、電子回路１０の一実施形態の概略図である。電子回路１０は、第１または非反転入力電圧端子ＶＩＮ＋と、第２または反転入力電圧端子ＶＩＮ−と、第１の入力スイッチ１と、第２の入力スイッチ２と、入力回路３と、電荷補償回路４と、プログラマブルメモリ５と、を含む。
第１の入力スイッチ１は、第１のクロック信号ＣＬＫ１を受け取る制御入力と、非反転入力電圧端子ＶＩＮ＋に電気的に接続されるスイッチ入力と、入力回路３の第１の入力および電荷補償回路４の第１の出力に電気的に接続されるスイッチ出力と、を含む。第２の入力スイッチ２は、第１のクロック信号ＣＬＫ１を受け取る制御入力と、反転入力電圧端子ＶＩＮ−に電気的に接続されるスイッチ入力と、入力回路３の第２の入力および電荷補償回路４の第２の出力に電気的に接続されるスイッチ出力と、を含む。図示の構成では、電荷補償回路４は、第２のクロック信号ＣＬＫ２と、プログラマブルメモリ５によって生成された電荷制御信号ＱＣＮＴＬと、を受け取るようにさらに構成される。
図１Ａに示されるように、第１の寄生キャパシタＣ１は、第１の入力スイッチ１の制御入力と入力回路３の第１の入力との間に存在し得る。さらに、第２の寄生キャパシタＣ２は、第２の入力スイッチ２の制御入力と入力回路３の第２の入力との間に存在し得る。第１および第２の寄生キャパシタＣ１、Ｃ２は、様々な源から生じ得て、例えば、寄生接合キャパシタンスおよび／または相互接続間の容量性結合を含む。
第１のクロック信号ＣＬＫ１の遷移中に、電荷は入力回路の第１および第２の入力の内外に流れ得る。例えば、一時的な変位電流は、第１のクロック信号ＣＬＫ１の遷移中に、第１および第２の寄生キャパシタＣ１、Ｃ２を介して流れ得る。補償がない場合、電荷は電子回路１０の入力バイアス電流に寄与し得る。
図示の電荷補償回路４は、第１および第２の寄生キャパシタＣ１、Ｃ２を通る電荷の注入を相殺または補償するための電荷補償を提供するために使用され得る。例えば、電荷補償回路４は、入力回路の第１の入力に第１の電荷の量を生成し、入力回路の第２の入力に第２の電荷の量を生成して、第１のクロック信号ＣＬＫ１の遷移に付随する電荷の注入を補償するために使用され得る。
特定の実装形態では、電荷制御信号ＱＣＮＴＬは、入力回路の第１の入力および入力回路の第２の入力に異なる電荷の量を生成するように電荷補償回路４を構成するために使用され得る。例えば、一実施形態では、電荷補償回路４は、回路レイアウトに起因する製造バラツキおよび／またはシステマティックオフセットに関連するキャパシタンス差などの第１および第２の寄生キャパシタＣ１、Ｃ２の差を補償するために使用され得る。しかしながら、他の構成も可能であり、例えば、第１および第２の寄生キャパシタＣ１、Ｃ２が実質的に等しいキャパシタンスを有する構成では、入力回路の第１および第２の入力に電荷補償回路４によって生成された電荷が実質的に等しくあり得る実装形態が可能である。
電荷補償回路４は、第１のクロック信号ＣＬＫ１の立上りおよび立下りに応じて反対の極性の電荷を生成するように構成され得る。例えば、第１および第２の寄生キャパシタＣ１、Ｃ２によって注入される電荷の極性は、第１のクロック信号の遷移が立上りエッジまたは立下りエッジであるかどうかに依存することができ、したがって第１のクロック信号ＣＬＫ１の立上りエッジを補償するために電荷補償回路４によって生成される電荷の極性は、第１のクロック信号ＣＬＫ１の立下りエッジを補償するために生成される電荷の極性と反対であり得る。
電荷補償回路４によって提供される電荷補償の量は、電荷制御信号ＱＣＮＴＬを使用して制御され得る。図示の構成では、電荷制御信号ＱＣＮＴＬは、プログラマブルメモリ５によって生成され、電荷補償回路の第１の出力に生成される第１の電荷の大きさおよび電荷補償回路の第２の出力に生成される第２の電荷の大きさを制御するマルチビットのデジタル信号を備え得る。一実施形態では、電荷制御信号ＱＣＮＴＬは、ｎビットからなるデジタル信号であり、ｎは約６ビット〜約１２ビットの範囲内にあるように選択される。しかしながら、他の値のｎも可能である。さらに、特定の実施形態では、電荷制御信号ＱＣＮＴＬは、アナログ電圧または電流などのアナログ信号を備える。
特定の構成では、電荷制御信号ＱＣＮＴＬの値は、工場テスト中に決定することができ、プログラマブルメモリ５に保持することができる。例えば、電気回路の入力バイアス電流の大きさは、自動テスト装置（ＡＴＥ）を使用するテスト中に観察することができ、電荷制御信号ＱＣＮＴＬの値は、観察に基づいて選択され得る。例えば、最小の観察された入力バイアス電流に関連する電荷制御信号ＱＣＮＴＬの値がプログラマブルメモリ５に記憶され得る。
特定の構成では、プログラマブルメモリ５は、例えばフラッシュメモリ、読取専用メモリ（ＲＯＭ）、ヒューズおよび／またはアンチヒューズを使用して実装されるメモリ、および／または磁気記憶デバイスを含む不揮発性メモリを含み得る。しかしながら、他の構成も可能であり、例えばプログラマブルメモリ５が電源投入時に電荷制御信号の選択された値に対応するデータがプログラムされる揮発性メモリを含む実装形態が可能である。
第１および第２の入力スイッチ１、２は、例えば電界効果トランジスタ（ＦＥＴ）を含む広範の様々な構造を使用して実装され得る。一実施形態では、第１および第２の入力スイッチは、金属酸化物半導体（ＭＯＳ）トランジスタとして実装される。これらのＭＯＳトランジスタは、多結晶シリコンなどの金属以外の材料から作られたゲートを有することができ、窒化シリコンまたは高誘電率誘電体などの酸化シリコン以外の誘電体から作られた誘電体「酸化物」領域を有することができることを理解するであろう。
図示の構成では、電荷補償回路４は第２のクロック信号ＣＬＫ２を受け取る。一実施形態では、第２のクロック信号ＣＬＫ２は、第１のクロック信号ＣＬＫ１の反転型に対応し得る。しかしながら、他の構成も可能である。例えば、別の実施形態では、第１および第２の入力スイッチ１、２および電荷補償回路４は、共通のクロック信号を使用して動作する。さらに別の実施形態では、第２のクロック信号ＣＬＫ２は、第１のクロック信号ＣＬＫ１の周波数の倍数である周波数を有する。例えば、第２のクロック信号ＣＬＫ２は、第１のクロック信号ＣＬＫ１の約２倍、第１のクロック信号ＣＬＫ１の約３倍、または第１のクロック信号ＣＬＫ１の約４倍以上である周波数を有し得る。
図１Ａは、２つの入力スイッチを含む電子回路を示しているが、本明細書の教示は、追加の入力スイッチを含む構成に適用可能である。
図１Ｂは、別の実施形態の電子回路２０の概略図である。電子回路２０は、前述したような、非反転入力電圧端子ＶＩＮ＋と、反転入力電圧端子ＶＩＮ−と、第１の入力スイッチ１と、第２の入力スイッチ２と、入力回路３と、電荷補償回路４と、を含む。図示の電子回路２０は、較正制御信号ＣＡＬを受け取る入力電流検出回路１５をさらに含む。
図１Ｂに示すように、入力電流検出回路１５は、非反転入力電圧端子ＶＩＮ＋と第１の入力スイッチ１のスイッチ入力とに電気的に接続された第１の入力と、反転入力電圧端子ＶＩＮ−と第２の入力スイッチ２のスイッチ入力とに電気的に接続された第２の入力と、電荷制御信号ＱＣＮＴＬを生成する出力と、を含む。特定の実装形態では、入力電流検出回路１５は、較正制御信号ＣＡＬの活性化に応じて、電荷制御信号ＱＣＮＴＬの設定または値を決定するために使用され得る。
例えば、一実施形態では、入力電流検出回路１５は、複数の値を介して電荷制御信号ＱＣＮＴＬを配列するステートマシンを含む。さらに、入力電流検出回路１５は、較正時に非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−の電圧レベルを制御することができ、電荷制御信号ＱＣＮＴＬの異なるテスト値に対する電子回路の入力バイアス電流を観察することができる。さらに、入力電流検出回路１５は、電荷制御信号ＱＣＮＴＬを最小の観察された入力バイアス電流の大きさに関連する設定に設定することなどにより、観察に基づいて電荷制御信号ＱＣＮＴＬを設定することができる。
電子回路２０のその他の詳細は、前述のものと同様であり得る。
図１Ｃは、別の実施形態の電子回路２５の概略図である。
図１Ｃの電子回路２５は、電子回路２５が、電荷補償回路４の第１の出力が非反転入力電圧端子ＶＩＮ＋に電気的に接続されて、電荷補償回路４の第２の出力が反転入力電圧端子ＶＩＮ−に電気的に接続される構成を示すことを除いて、図１Ａの電子回路１０と同様である。
図１Ｃに示すように、第３の寄生キャパシタＣ３は第１の入力スイッチ１の制御入力と非反転入力電圧端子ＶＩＮ＋との間に存在し得る。さらに、第４の寄生キャパシタＣ４は第２の入力スイッチ２の制御入力と反転入力電圧端子ＶＩＮ−との間に存在し得る。
図示の電荷補償回路４は、第３および第４の寄生キャパシタＣ３、Ｃ４を介する電荷の注入を相殺または補償するための電荷補償を提供するために使用され得る。例えば、電荷補償回路４は、第１のクロック信号ＣＬＫ１の遷移に付随する電荷の注入を補償するために非反転入力電圧端子ＶＩＮ＋に第１の電荷の量を生成し、反転入力電圧端子ＶＩＮ−に第２の電荷量を生成するために使用され得る。
図２は、別の実施形態の電子回路３０の概略図である。電子回路３０は、前述のように、非反転入力電圧端子ＶＩＮ＋と、反転入力電圧端子ＶＩＮ−と、第１の入力スイッチ１と、第２の入力スイッチ２と、入力回路３と、を含む。図示の電子回路３０は、クロックインバータ２３と電荷補償回路２４とをさらに含む。
図示の構成では、クロックインバータ２３は、非反転クロック信号ＣＬＫを受け取る入力と、第１および第２の入力スイッチ１、２の制御入力に電気的に接続された出力と、を含む。図示のクロックインバータ２３は、第１の電圧Ｖ１および第２の電圧Ｖ２を使用して電力供給される。第１および第２の入力スイッチ１、２は、クロックインバータが生成したクロック信号によって制御されるように示されているが、本明細書の教示は、例えば他の論理回路を含む他の回路を使用する構成に適用可能である。
図示の電荷補償回路２４は、第１の電荷補償インバータ２１と、第２の電荷補償インバータ２２と、第１の電荷補償キャパシタ２７と、第２の電荷補償キャパシタ２８と、デジタル／アナログ変換器（ＤＡＣ）２９と、を含む。図示の電荷補償回路は電荷補償インバータを使用するが、本明細書の教示は、例えば他の論理回路を含む他の回路使用する構成に適用可能である。
ＤＡＣ２９は、電荷制御信号ＱＣＮＴＬを受け取り、電荷制御信号ＱＣＮＴＬの値に基づいて第１のＤＡＣ電圧ＶＤＡＣ１と第２のＤＡＣ電圧ＶＤＡＣ２とを生成する。第１の電荷補償インバータ２１は、反転クロック信号ＣＬＫＢを受け取る入力と、第１の電荷補償キャパシタ２７の第１の端部に電気的に接続された出力と、を含む。第１の電荷補償キャパシタ２７は、入力回路３の第１の入力に電気的に接続された第２の端部をさらに含む。第２の電荷補償インバータ２２は、反転クロック信号ＣＬＫＢを受け取る入力と、第２の電荷補償キャパシタ２８の第１の端部に電気的に接続された出力と、を含む。第２の電荷補償キャパシタ２８は、入力回路３の第２の入力に電気的に接続された第２の端部をさらに含む。図２に示すように、第１の電荷補償インバータ２１は、第１の電圧Ｖ１および第１のＤＡＣ電圧ＶＤＡＣ１を使用して電力供給され、第２の電荷補償インバータ２２は、第１の電圧Ｖ１および第２のＤＡＣ電圧ＶＤＡＣ２を使用して電力供給される。
図示の構成では、クロックインバータ２３の出力は、非反転クロック信号ＣＬＫの立下りエッジに応じて約第１の電圧Ｖ１から約第２の電圧Ｖ２へ遷移でき、非反転クロック信号ＣＬＫの立上りエッジに応じて約第２の電圧Ｖ２から約第１の電圧Ｖ１へ遷移できる。したがって、第１の入力スイッチ１は、非反転クロック信号ＣＬＫの立下りエッジに応じてＣ１＊（Ｖ２−Ｖ１）にほぼ等しい電荷を注入でき、非反転クロック信号ＣＬＫの立上りエッジに応じてＣ１＊（Ｖ１−Ｖ２）にほぼ等しい電荷を注入できる。さらに、第２の入力スイッチ２は非反転クロック信号ＣＬＫの立下りエッジに応じてＣ２＊（Ｖ２−Ｖ１）にほぼ等しい電荷を注入でき、非反転クロック信号ＣＬＫの立上りエッジに応じてＣ２＊（Ｖ１−Ｖ２）にほぼ等しい電荷を注入できる。
図示の電荷補償回路２４は、第１および第２の入力スイッチ１、２に関連する電荷の注入を補償するために使用され得る。例えば、反転クロック信号ＣＬＫＢは、非反転クロック信号ＣＬＫに対して反転することができ、電荷補償回路２４は、非反転クロック信号ＣＬＫが変位するとき、入力スイッチ電荷注入を補償する電荷を生成することができる。
例えば、第１の電荷補償インバータ２１の出力は、非反転クロック信号ＣＬＫが立上って反転クロック信号ＣＬＫＢが立下るとき、約第１の電圧Ｖ１から約第１のＤＡＣ電圧ＶＤＡＣ１に遷移でき、非反転クロック信号ＣＬＫが立下って反転クロック信号ＣＬＫＢが立上るとき、約第１のＤＡＣ電圧ＶＤＡＣ１から約第１の電圧Ｖ１に遷移できる。さらに、第２の電荷補償インバータ２２の出力は、非反転クロック信号ＣＬＫが立上って反転クロック信号ＣＬＫＢが立下るとき、約第１の電圧Ｖ１から約第２のＤＡＣ電圧ＶＤＡＣ２に遷移でき、非反転クロック信号ＣＬＫが立下って反転クロック信号ＣＬＫＢが立上るとき、約第２のＤＡＣ電圧ＶＤＡＣ２から約第１の電圧Ｖ１に遷移できる。
さらに、第１および第２の補償キャパシタ２７、２８のキャパシタンスが値ＣＣＯＭＰにほぼ等しいとき、電荷補償回路２４は、非反転クロック信号ＣＬＫが立上るとき、入力回路の第１の入力にＣＣＯＭＰ＊（ＶＤＡＣ１−Ｖ１）にほぼ等しい電荷と、入力回路の第２の入力にＣＣＯＭＰ＊（ＶＤＡＣ２−Ｖ１）にほぼ等しい電荷と、を注入できる。さらに、電荷補償回路２４は、非反転クロック信号ＣＬＫが立下るとき、入力回路の第１の入力にＣＣＯＭＰ＊（Ｖ１−ＶＤＡＣ１）にほぼ等しい電荷と、入力回路の第２の入力にＣＣＯＭＰ＊（Ｖ１−ＶＤＡＣ２）にほぼ等しい電荷と、を注入できる。
ＤＡＣ２９は、電荷制御信号ＱＣＮＴＬに基づいて、第１および第２のＤＡＣ電圧ＶＤＡＣ１、ＶＤＡＣ２の電圧レベルを制御できる。一実施形態では、電荷制御信号ＱＣＮＴＬは、｜ＣＣＯＭＰ＊（ＶＤＡＣ１−Ｖ１）｜が｜Ｃ１＊（Ｖ２−Ｖ１）｜にほぼ等しいように、かつ｜ＣＣＯＭＰ＊（ＶＤＡＣ２−Ｖ１）｜が｜Ｃ２＊（Ｖ２−Ｖ１）｜にほぼ等しいように、選択された値を有することができる。このように電荷制御信号ＱＣＮＴＬの値を選択することは、電荷補償回路２４が第１および第２の入力スイッチ１、２を通る電荷の注入を実質的に相殺することをもたらすことができる。
電子回路３０のその他の詳細は、前述のものと同様であり得る。
図３Ａは、チョッパ型増幅器１３０の一実施形態の概略図である。チョッパ型増幅器１３０は、非反転入力電圧端子ＶＩＮ＋と、反転入力電圧端子ＶＩＮ−と、出力電圧端子ＶＯＵＴと、第１の入力ＦＥＴ１３１と、第２の入力ＦＥＴ１３２と、第３の入力ＦＥＴ１３３と、第４の入力ＦＥＴ１３４と、増幅回路１３５と、電荷補償回路１３６と、第１のクロックインバータ１３７と、第２のクロックインバータ１３８と、を含む。チョッパ型増幅器１３０は、非反転クロック信号ＣＬＫと、反転クロック信号ＣＬＫＢと、電荷制御信号ＱＣＮＴＬと、を受け取る。
第１のクロックインバータ１３７は、非反転クロック信号ＣＬＫを受け取る入力と、第１の入力ＦＥＴ１３１のゲートおよび第２の入力ＦＥＴ１３２のゲートに電気的に接続された出力と、を含む。第１の入力ＦＥＴ１３１は、非反転入力電圧端子ＶＩＮ＋に電気的に接続されたドレインと、第１のノードＮ１で増幅回路１３５の第１の入力に電気的に接続されたソースと、をさらに含む。第２の入力ＦＥＴ１３２は、反転入力電圧端子ＶＩＮ−に電気的に接続されたドレインと、第２のノードＮ２で増幅回路１３５の第２の入力に電気的に接続されたソースと、をさらに含む。増幅回路１３５は、出力電圧端子ＶＯＵＴに電気的に接続された出力をさらに含む。第２のクロックインバータ１３８は、反転クロック信号ＣＬＫＢを受け取る入力と、第３の入力ＦＥＴ１３３のゲートおよび第４の入力ＦＥＴ１３４のゲートに電気的に接続された出力と、を含む。第３の入力ＦＥＴ１３３は、反転入力電圧端子ＶＩＮ−に電気的に接続されたドレインと、第１のノードＮ１に電気的に接続されたソースと、をさらに含む。第４の入力ＦＥＴ１３４は、非反転入力電圧端子ＶＩＮ＋に電気的に接続されたドレインと、第２のノードＮ２に電気的に接続されたソースと、をさらに含む。第１および第２のクロックインバータ１３７、１３８は、第１の電圧Ｖ１および第２の電圧Ｖ２を使用して電力供給される。
図示の構成では、電荷補償回路１３６は、第１の電荷補償インバータ１４１と、第２の電荷補償インバータ１４２と、第３の電荷補償インバータ１４３と、第４の電荷補償インバータ１４４と、ＤＡＣ２９と、第１の電荷補償キャパシタ１５１と、第２の電荷補償キャパシタ１５２と、第３の電荷補償キャパシタ１５３と、第４の電荷補償キャパシタ１５４と、を含む。ＤＡＣ２９は、電荷制御信号ＱＣＮＴＬを受け取り、第１のＤＡＣ電圧ＶＤＡＣ１および第２のＤＡＣ電圧ＶＤＡＣ２を生成する。
第１の電荷補償インバータ１４１は、非反転クロック信号ＣＬＫを受け取る入力と、第１の電荷補償キャパシタ１５１の第１の端部に電気的に接続された出力と、を含む。第１の電荷補償キャパシタ１５１は、第１のノードＮ１で増幅回路１３５の第１の入力に電気的に接続された第２の端部をさらに含む。第２の電荷補償インバータ１４２は、非反転クロック信号ＣＬＫを受け取る入力と、第２の電荷補償キャパシタ１５２の第１の端部に電気的に接続された出力と、を含む。第２の電荷補償キャパシタ１５２は、第２のノードＮ２で増幅回路１３５の第２の入力に電気的に接続された第２の端部をさらに含む。第３の電荷補償インバータ１４３は、反転クロック信号ＣＬＫＢを受け取る入力と、第３の電荷補償キャパシタ１５３の第１の端部に電気的に接続された出力と、を含む。第３の電荷補償キャパシタ１５３は、第１のノードＮ１に電気的に接続された第２の端部をさらに含む。第４の電荷補償インバータ１４４は、反転クロック信号ＣＬＫＢを受け取る入力と、第４の電荷補償キャパシタ１５４の第１の端部に電気的に接続された出力と、を含む。第４の電荷補償キャパシタ１５４は、第２のノードＮ２に電気的に接続された第２の端部をさらに含む。
図示のチョッパ型増幅器１３０は、非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−の間で受け取られる差動入力信号にチョッピング操作を実行するために使用され得る。
例えば、チョッパ型増幅器１３０の第１の段階中に、非反転および反転クロック信号ＣＬＫ、ＣＬＫＢは、第１および第２の入力ＦＥＴ１３１、１３２をオンさせ、第３および第４の入力ＦＥＴ１３３、１３４をオフさせて、増幅回路１３５に差動入力信号を提供するために使用され得る。さらに、チョッパ型増幅器１３０の第２の段階中に、非反転および反転クロック信号ＣＬＫ、ＣＬＫＢは、第１および第２の入力ＦＥＴ１３１、１３２をオフさせ、第３および第４の入力ＦＥＴ１３３、１３４をオンさせて、反転された極性で差動入力信号を増幅回路１３５に提供するために使用され得る。
第１〜第４の入力ＦＥＴ１３１〜１３４のスイッチングは、クロック信号のチョッピング周波数によって差動入力信号の周波数スペクトルを変調またはアップシフトするように動作することができ、増幅回路１３５の出力チョッピングスイッチ１３９は、チョッピング周波数によって増幅された入力信号の周波数スペクトルを復調またはダウンシフトするために使用され得る。増幅回路１３５は、第１〜第４の入力ＦＥＴ１３１〜１３４の後のチョッパ型増幅器の信号パス内に配置されるので、増幅器の入力オフセットは、第１〜第４の入力ＦＥＴ１３１〜１３４のスイッチングによって変調されるべきでない。そうではなく、増幅器の入力オフセットは、周波数で差動入力信号から分離することができ、したがってフィルター処理によって除去することができる。
非反転クロック信号ＣＬＫの遷移に応じて、電荷は第１および第２の入力ＦＥＴ１３１、１３２に付随する寄生キャパシタを介して第１および第２のノードＮ１、Ｎ２に注入され得る。寄生キャパシタは、例えば、ゲート／ソース間のキャパシタンスに関連付けられ得る。同様に、反転クロック信号ＣＬＫＢの遷移に応じて、電荷は第３および第４の入力ＦＥＴ１３３、１３４に付随する寄生キャパシタを介して第１および第２のノードＮ１、Ｎ２に注入され得る。
特定の構成では、第１および第２の入力ＦＥＴ１３１、１３２は、第３および第４の入力ＦＥＴ１３３、１３４とほぼ同じ幅および長さを有するように実装される。第１および第２の入力ＦＥＴ１３１、１３２のゲートは、第３および第４の入力ＦＥＴ１３３、１３４のゲートを制御するために使用されるクロック信号に対して反転された極性のクロック信号を用いて制御されるので、第１および第２の入力ＦＥＴ１３１、１３２によって注入される電荷は、第３および第４の入力ＦＥＴ１３３、１３４によって注入される電荷によって部分的に相殺され得る。それでも、補償がない場合、第１および第２の入力ＦＥＴ１３１、１３２と第３および第４の入力ＦＥＴ１３３、１３４との間のキャパシタンスの不整合は、正味の正または負の電荷の注入をもたらし得る。
電荷補償回路１３６は、非反転および反転クロック信号ＣＬＫ、ＣＬＫＢの遷移に付随する第１〜第４の入力ＦＥＴ１３１〜１３４を介する電荷の注入および電荷の注入の不整合を補償し、それによって増幅器の入力バイアス電流を低減するために使用され得る。
図３Ａに示すように、第１および第４の電荷補償インバータ１４１、１４４は、第１の電圧Ｖ１および第１のＤＡＣ電圧ＶＤＡＣ１を使用して電力供給される。さらに、第２および第３の電荷補償インバータ１４２、１４３は、第１の電圧Ｖ１および第２のＤＡＣ電圧ＶＤＡＣ２を使用して電力供給される。さらに、電荷制御信号ＱＣＮＴＬは、第１および第２のＤＡＣ電圧ＶＤＡＣ１、ＶＤＡＣ２の電圧レベルを制御し、それにより電荷補償回路１３６によって第１および第２のノードＮ１、Ｎ２に注入される電荷の量を制御するために使用され得る。
例えば、一実施形態では、第１の入力ＦＥＴ１３１のゲートと増幅回路１３５の第１の入力との間の第１の寄生キャパシタンスは、Ｃ１にほぼ等しく、第２の入力ＦＥＴ１３２のゲートと増幅回路１３５の第２の入力との間の第２の寄生キャパシタンスは、Ｃ１＋ΔＣ２１にほぼ等しい。さらに、第３の入力ＦＥＴ１３３のゲートと増幅回路１３５の第１の入力との間の第３の寄生キャパシタンスは、Ｃ３にほぼ等しく、第４の入力ＦＥＴ１３４のゲートと増幅回路１３５の第２の入力との間の第４の寄生キャパシタンスは、Ｃ３＋ΔＣ４３にほぼ等しい。さらに、非反転入力端子ＶＩＮ＋および反転入力端子ＶＩＮ−におけるチョッパ型増幅器の元の入力バイアス電流ＩＯＲＩＧ＋とＩＯＲＩＧ−の大きさは、補償前で、下記の式１によってそれぞれ近似される、その式で、ｆｃｈｏｐは非反転および反転クロック信号ＣＬＫ、ＣＬＫＢの周波数である。
さらに、電荷補償回路１３６によってチョッパ型増幅器の非反転入力端子ＶＩＮ＋および反転入力端子ＶＩＮ−に生成される補償電流ＩＣＯＭＰ＋、ＩＣＯＭＰ−の大きさは、下記の式２によって近似される、その式で、Ｃ１５１は第１の電荷補償キャパシタ１５１のキャパシタンスであり、Ｃ１５２は第２の電荷補償キャパシタ１５２のキャパシタンスであり、Ｃ１５３は第３の電荷補償キャパシタ１５３のキャパシタンスであり、Ｃ１５４は第４の電荷補償キャパシタ１５４のキャパシタンスである。
したがって、図示の電荷補償回路１３６は、第３および第４の入力ＦＥＴ１３３、１３４によって注入される電荷間の電荷の注入の不整合に対して、第１および第２の入力ＦＥＴ１３１、１３２によって注入される電荷間の電荷の注入の不整合を補償するために使用され得る。
特定の構成では、第３と第４の入力ＦＥＴ１３３、１３４間の寄生キャパシタンスの不整合ΔＣ４３に対する第１と第２の入力ＦＥＴ１３１、１３２間の寄生キャパシタンスの不整合ΔＣ２１は、第１〜第４の入力ＦＥＴ１３１〜１３４の公称の寄生キャパシタンスＣ１、Ｃ３と比較すると、比較的小さくあり得る。さらに、特定の構成では、第１〜第４の電荷補償キャパシタ１５１〜１５４のキャパシタンスは、第１〜第４の入力ＦＥＴ１３１〜１３４の公称の寄生キャパシタンスＣ１、Ｃ３よりも小さくあり得るので、第１〜第４の電荷補償キャパシタ１５１〜１５４の製造バラツキは、電荷補償回路１３６の性能に対して比較的僅かな影響を有する。
図３Ｂは、別の実施形態のチョッパ型増幅器１５０の概略図である。図３Ｂのチョッパ型増幅器１５０は、図３Ｂのチョッパ型増幅器１５０が図３Ａの電荷補償回路１３６に対して異なる配設で実装された電荷補償回路１５６を含めることを除けば、図３Ａのチョッパ型増幅器１３０と同様である。
例えば、図３Ｂの電荷補償回路１５６は、電圧生成回路１５５と、第１〜第４の電荷補償インバータ１４１〜１４４と、第１〜第４の電荷補償キャパシタ１５１〜１５４と、を含む。図３Ｂに示すように、電圧生成回路１５５は、非反転入力電圧端子ＶＩＮ＋に電気的に接続された第１の入力と、反転入力電圧端子ＶＩＮ−に電気的に接続された第２の入力と、電荷制御信号ＱＣＮＴＬを受け取る第３の入力と、を含む。さらに、電圧生成回路１５５は、第１の電圧Ｖ１を生成する第１の出力と、第２の電圧Ｖ２を生成する第２の出力と、第１のＤＡＣ電圧ＶＤＡＣ１を生成する第３の出力と、第２のＤＡＣ電圧ＶＤＡＣ２を生成する第４の出力と、を含む。
電圧生成回路１５５は、非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−のコモンモード電圧に基づいて、第１および第２の電圧Ｖ１、Ｖ２の電圧レベルを制御するために使用され得る。特定の実装形態では、第１および第２の電圧Ｖ１、Ｖ２は非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−のコモンモード電圧を追従する。例えば、一実施形態では、第１の電圧Ｖ１の電圧レベルは、コモンモード電圧にほぼ等しく、第２の電圧Ｖ２の電圧レベルは、コモンモード電圧プラス固定電圧ＶＳにほぼ等しい。
さらに、電圧生成回路１５５は、電荷制御信号ＱＣＮＴＬと、第１および第２の電圧Ｖ１、Ｖ２の電圧レベルと、に基づいて、ＤＡＣ電圧ＶＤＡＣ１の電圧レベルおよび第２のＤＡＣ電圧ＶＤＡＣ２の電圧レベルを制御するために使用され得る。
図示の構成は、増幅器の入力コモンモード電圧に基づいて第１および第２のクロックインバータ１３７、１３８によって使用される電源の電圧レベルを有利に制御する。このようにチョッパ型増幅器を構成することは、入力コモンモード電圧の変化に対して第１〜第４の入力ＦＥＴ１３１〜１３４に関連する電荷の注入を比較的一定に維持することを可能にする。さらに、図示の構成は、電荷制御信号ＱＣＮＴＬと増幅器の入力コモンモード電圧の両方に基づいて、第１〜第４の電荷補償インバータ１４１〜１４４によって使用される電源の電圧レベルを制御する。
したがって、図示の電荷補償方式は、第１〜第４の入力ＦＥＴ１３１〜１３４に電荷補償を提供するために使用することができ、電荷補償は、広範囲の入力コモンモード電圧レベルにわたって維持され得る。チョッパ型増幅器１５０のその他の詳細は、前述のものと同様であり得る。
図４は、図３Ｂのチョッパ型増幅器１５０で使用され得る電圧生成回路１６０の一実施形態の概略図である。図示の電圧生成回路１６０は、コモンモード電圧検出回路１６１と、バッファ回路１６２と、プログラマブル電流源１６３と、電源１６４と、第１の電流操作ＦＥＴ１６５と、第２の電流操作ＦＥＴ１６６と、第１の抵抗体１６７と、第２の抵抗体１６８と、第１のキャパシタ１７１と、第２のキャパシタ１７２と、を含む。
図４に示すように、コモンモード電圧検出回路１６１は、非反転入力電圧端子ＶＩＮ＋に電気的に接続された第１の入力と、反転入力電圧端子ＶＩＮ−に電気的に接続された第２の入力と、コモンモード電圧ＶＣＭを生成するように構成された出力と、を含む。バッファ回路１６２は、コモンモード電圧ＶＣＭを受け取る非反転入力と、反転入力と、反転入力に電気的に接続されてフィードバックを提供する出力と、を含む。バッファ回路１６２の出力は、コモンモード電圧ＶＣＭの電圧レベルにほぼ等しい電圧レベルを有することができる第１の電圧Ｖ１を生成する。
電源１６４は、第１の電圧Ｖ１と第２の電圧Ｖ２との間に電気的に接続され、第１の電圧Ｖ１の電圧に対して第２の電圧Ｖ２の電圧レベルを制御するために使用され得る。電源１６４が値ＶＳを有するとき、電圧生成回路１６０によって生成される第２の電圧Ｖ２は、約ＶＳ＋ＶＣＭの電圧レベルを有することができる。
図示の構成では、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞はｎビットからなるデジタル信号に対応し、ｎは２以上の整数である。当業者が理解するように、ｎビットのデジタル信号Ｘは、Ｘ＜０＞、Ｘ＜１＞、…Ｘ＜ｎ−１＞とラベル付けすることができ、ｉ番目のビットとｊ番目のビットとの間のビットの範囲がＸ＜ｉ：ｊ＞としてラベル付けされる、ｎビットのベクトルとして表現できる。
プログラマブル電流源１６３は、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−２：０＞を受け取る制御入力を含む。プログラマブル電流源１６３は、電源の低電源電圧ＶＳＳに電気的に接続された第１の端部と、第１の電流操作ＦＥＴ１６５のソースおよび第２の電流操作ＦＥＴ１６６のソースに電気的に接続された第２の端部と、を含む。第１の電流操作ＦＥＴ１６５は、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−１＞を受け取るゲートをさらに含む。さらに、第２の電流操作ＦＥＴ１６６は、ビットＱＣＮＴＬ＜ｎ−１＞またはＱＣＮＴＬ＜ｎ−１＞＿Ｂの反転型を受け取るゲートをさらに含む。図４は、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちの最上位ビット（ＭＳＢ）が第１および第２の電流操作ＦＥＴ１６５、１６６のゲートを制御するために使用される構成を示しているが、本明細書の教示は他の構成に適用可能である。
第１の抵抗体１６７は、第２の電圧Ｖ２に電気的に接続された第１の端部と、第１のＤＡＣ電圧ＶＤＡＣ１を生成するように構成されたノードで第１の電流操作ＦＥＴ１６５のドレインに電気的に接続された第２の端部と、を含む。第２の抵抗体１６８は、第２の電圧Ｖ２に電気的に接続された第１の端部と、第２のＤＡＣ電圧ＶＤＡＣ２を生成するように構成されたノードで第２の電流操作ＦＥＴ１６６のドレインに電気的に接続された第２の端部と、を含む。第１のキャパシタ１７１は、第１のＤＡＣ電圧ＶＤＡＣ１と第１の電圧Ｖ１との間に電気的に接続され、第２のキャパシタ１７２は、第２のＤＡＣ電圧ＶＤＡＣ２と第１の電圧Ｖ１との間に電気的に接続される。第１および第２のキャパシタ１７１、１７２は、第１および第２のＤＡＣ電圧ＶＤＡＣ１、ＶＤＡＣ２の電圧レベルを安定化するために使用され得る。例えば、第１および第２のキャパシタ１７１、１７２は、ＤＡＣ電圧を使用して電力供給される回路が有効であるとき、第１および第２のＤＡＣ電圧ＶＤＡＣ１、ＶＤＡＣ２の電圧変化を制限するために使用され得る。
電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞は、第１および第２の電圧Ｖ１、Ｖ２の電圧レベルに対して、第１のＤＡＣ電圧ＶＤＡＣ１の電圧レベルおよび第２のＤＡＣ電圧ＶＤＡＣ２の電圧レベルを制御するために使用され得る。
例えば、図示の構成では、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−２：０＞は、プログラマブル電流源１６３によって生成されるプログラマブル電流の大きさを制御するために使用することができ、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−１＞は、プログラマブル電流が第１の抵抗体１６７を介して、または第２の抵抗体１６８を介して流れるかどうかを制御するために使用することができる。例えば、電荷制御信号のビットＱＣＮＴＬ＜ｎ−１＞が論理的に低であるとき、第１のＤＡＣ電圧ＶＤＡＣ１は第２の電圧Ｖ２の電圧にほぼ等しい電圧を有することができ、第２のＤＡＣ電圧ＶＤＡＣ２はＶ２−ＩＰＲＧＭ＊Ｒにほぼ等しい電圧を有することができ、Ｒは第１および第２抵抗体１６７、１６８の抵抗であり、ＩＰＲＧＭはプログラマブル電流源１６３によって生成されるプログラマブル電流である。さらに、電荷制御信号のビットＱＣＮＴＬ＜ｎ−１＞が論理的に高であるとき、第２のＤＡＣ電圧ＶＤＡＣ２は第２の電圧Ｖ２の電圧にほぼ等しい電圧を有することができ、第１のＤＡＣ電圧ＶＤＡＣ１はＶ２−ＩＰＲＧＭ＊Ｒにほぼ等しい電圧を有することができる。
したがって、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−１＞は、第１のＤＡＣ電圧ＶＤＡＣ１が第２のＤＡＣ電圧ＶＤＡＣ２よりも大きいか、またはその逆であるかを制御し、それにより電圧生成回路１６０を使用して電荷補償回路によって生成される電荷の電荷極性を制御するために使用され得る。さらに、電荷補償回路によって生成される電荷の大きさは、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−２：０＞によって制御され得る。しかしながら、他の構成も可能である。
一実施形態では、第１および第２の抵抗体１６７、１６８および／またはプログラマブル電流源１６３は、チョッパ型増幅器がない補償の入力バイアス電流の温度依存性に整合するように構成された温度依存性を有し得る。電荷補償回路をこのように構成することは、温度変化に対して正確な電荷補償を提供することを支援することができる。しかしながら、第１および第２の抵抗体１６７、１６８および／またはプログラマブル電流源１６３が、例えば比較的小さい量の温度依存性を含めて他の温度依存性を有する実装形態などの他の構成も可能である。
図５は、別の実施形態のチョッパ型増幅器１８０の概略図である。図５のチョッパ型増幅器１８０は、図５のチョッパ型増幅器１８０が図３Ａの電荷補償回路１３６に対して異なる配設で実装された電荷補償回路１８６を含めることを除いて、図３Ａのチョッパ型増幅器１３０と同様である。
例えば、図５の電荷補償回路１８６は、第１〜第４の電荷補償インバータ１９１〜１９４と、第１〜第４の可変キャパシタ１８１〜１８４と、ＤＡＣ１８５と、を含む。
図５に示すように、ＤＡＣ１８５は、電荷制御信号ＱＣＮＴＬを受け取り、電荷制御信号ＱＣＮＴＬの値に基づいて、第１のキャパシタ同調電圧ＶＴＵＮＥ１および第２のキャパシタ同調電圧ＶＴＵＮＥ２を生成する。さらに、第１の電荷補償インバータ１９１は、非反転クロック信号ＣＬＫを受け取る入力と、第１の可変キャパシタ１８１の第１の端部に電気的に接続された出力と、を含む。第１の可変キャパシタ１８１は、第１のノードＮ１で増幅回路１３５の第１の入力に電気的に接続された第２の端部と、第１のキャパシタ同調電圧ＶＴＵＮＥ１を受け取るキャパシタンス制御入力と、をさらに含む。さらに、第２の電荷補償インバータ１９２は、非反転クロック信号ＣＬＫを受け取る入力と、第２の可変キャパシタ１８２の第１の端部に電気的に接続された出力と、を含む。第２の可変キャパシタ１８２は、第２のノードＮ２で増幅回路１３５の第２の入力に電気的に接続された第２の端部と、第２のキャパシタ同調電圧ＶＴＵＮＥ２を受け取るキャパシタンス制御入力と、をさらに含む。さらに、第３の電荷補償インバータ１９３は、反転クロック信号ＣＬＫＢを受け取る入力と、第３の可変キャパシタ１８３の第１の端部に電気的に接続された出力と、を含む。第３の可変キャパシタ１８３は、第１のノードＮ１に電気的に接続された第２の端部と、第２のキャパシタ同調電圧ＶＴＵＮＥ２を受け取るキャパシタンス制御入力と、をさらに含む。さらに第４の電荷補償インバータ１９４は、反転クロック信号ＣＬＫＢを受け取る入力と、第４の可変キャパシタ１８４の第１の端部に電気的に接続された出力と、を含む。第４の可変キャパシタ１８４は、第２のノードＮ２に電気的に接続された第２の端部と、第１のキャパシタ同調電圧ＶＴＵＮＥ１を受け取るキャパシタンス制御入力と、をさらに含む。図示の構成では、第１〜第４の電荷補償インバータ１９１〜１９４は、第１および第２の電圧Ｖ１、Ｖ２を使用して電力供給される。
第１〜第４の電荷補償インバータ１４１〜１４４に電力供給するために使用される電圧間の電圧差を制御することによって電荷補償の選択可能な量を提供する図３Ａの電荷補償回路１３６とは対照的に、図５の電荷補償回路１８６は、第１〜第４の可変キャパシタ１８１〜１８４のキャパシタンスを制御することによって電荷補償の選択可能な量を提供する。例えば、第１のノードＮ１で電荷補償回路１８６によって生成される電荷の量は、第１および第３の可変キャパシタ１８１、１８３のキャパシタンスを選択することによって制御することができ、第２のノードＮ２で電荷補償回路１８６によって生成される電荷の量は、第２および第４の可変キャパシタ１８２、１８４のキャパシタンスを選択することによって制御することができる。
第１〜第４の可変キャパシタ１８１〜１８４は、任意の適当な方法で実装され得る。一実施形態では、第１〜第４の可変キャパシタ１８１〜１８４は、アナログ同調電圧に基づくキャパシタンスを有することができるバラクタを含む。
キャパシタに保存された電荷ＱはＶ＊Ｃにほぼ等しく、Ｖはキャパシタにわたる電圧であり、Ｃはキャパシタのキャパシタンスである。上述のように、図３Ａの電荷補償回路１３６は、第１〜第４の電荷補償インバータ１４１〜１４４に電力供給するために使用される電圧間の電圧差を制御することによって電荷補償の選択可能な量を提供し、図５の電荷補償回路１８６は、第１〜第４の可変キャパシタ１８１〜１８４のキャパシタンスを制御することによって電荷補償の選択可能な量を提供する。しかしながら、本明細書の教示はまた、電荷補償回路が電圧およびキャパシタンスの両方を制御することによって電荷補償を提供する構成に適用可能である。
図６は、別の実施形態のチョッパ型増幅器１９０の概略図である。図６のチョッパ型増幅器１９０は、図６のチョッパ型増幅器１９０が図５の電荷補償回路１８６に対して異なる配設で実装された電荷補償回路１９６を含めることを除いて、図５のチョッパ型増幅器１８０と同様である。
例えば、図６の電荷補償回路１９６は、第１〜第４の電荷補償インバータ１９１〜１９４と、第１〜第４のキャパシタアレイ１０１〜１０４と、を含む。図６に示すように、第１のキャパシタアレイ１０１は、第１の電荷補償インバータ１９１の出力に電気的に接続された第１の端部と、第１のノードＮ１に電気的に接続された第２の端部と、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｍ−１：０＞、ｍはｎ未満の整数である、を受け取る制御入力と、を含む。さらに、第２のキャパシタアレイ１０２は、第２の電荷補償インバータ１９２の出力に電気的に接続された第１の端部と、第２のノードＮ２に電気的に接続された第２の端部と、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−１：ｍ＞を受け取る制御入力と、を含む。さらに、第３のキャパシタアレイ１０３は、第３の電荷補償インバータ１９３の出力に電気的に接続された第１の端部と、第１のノードＮ１に電気的に接続された第２の端部と、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｎ−１：ｍ＞を受け取る制御入力と、を含む。さらに、第４のキャパシタアレイ１０４は、第４の電荷補償インバータ１９４の出力に電気的に接続された第１の端部と、第２のノードＮ２に電気的に接続された第２の端部と、電荷制御信号ＱＣＮＴＬ＜ｎ−１：０＞のうちのビットＱＣＮＴＬ＜ｍ−１：０＞を受け取る制御入力と、を含む。
図６の電荷補償回路１９６は、図６が可変キャパシタのアナログの同調電圧を制御することによるのでなく、キャパシタアレイのデジタル設定を制御することによって電荷補償が提供される方式を示すことを除いて、図５の電荷補償回路１８６と同様である。一実施形態では、第１〜第４のキャパシタアレイ１０１〜１０４は、それぞれが関連するスイッチを有する複数のキャパシタを含む。さらに、スイッチはキャパシタアレイのデジタル設定に基づいて制御することができ、それによってキャパシタアレイの有効キャパシタンスが決定される。
図６のチョッパ型増幅器１９０のその他の詳細は、前述のものと同様であり得る。
（選択可能な回路チャネルを含める電子回路の実施例の概要）
特定の実装形態では、電子回路は、第１の入力端子と、第２の入力端子と、入力回路と、１つ以上のクロック信号を使用して動作する複数の回路チャネルと、を含む。回路チャネルは、互いに電気的に並列に接続され、それぞれの回路チャネルは、選択論理回路と複数の入力スイッチとを含む。入力回路は、第１の入力と第２の入力とを含み、回路チャネルの入力スイッチは、第１および第２の入力端子と入力回路の第１および第２の入力との間に電気的に接続される。チャネル選択回路は、１つ以上のクロック信号をゲート制御することなどにより、電子回路の動作のために１つ以上の回路チャネルを活性化するために使用され得るチャネル選択信号を受け取る。
さらに、チャネル選択信号の値は、電子回路に比較的低い入力バイアス電流を提供するように選択される。例えば、処理バラツキに関連する不整合は、電荷の注入の異なる量を生成する回路チャネルの入力スイッチにつながる可能性がある。さらに、チャネル選択信号の値は、ほぼ最小の入力バイアス電流を有する回路チャネルの組合せに対応するように選択され得る。例えば、特定の実装形態では、チャネル選択信号は、テスト時の入力バイアス電流の観察に基づいて決定されるデータなどのプログラマブルメモリに記憶されたデータに基づいて、生成される。別の実施例では、電子回路で動作する回路チャネルの組合せは、チャネル選択信号の異なる値に関して入力バイアス電流が観察される較正サイクル時にオンチップで決定される。
図７は、別の実施形態の電子回路２００の概略図である。電子回路２００は、非反転入力電圧端子ＶＩＮ＋と、反転入力電圧端子ＶＩＮ−と、入力回路３と、第１〜第３の回路チャネル２０１ａ〜２０１ｃと、を含む。さらに、電子回路２００は、非反転クロック信号ＣＬＫと、反転クロック信号ＣＬＫＢと、第１のチャネル選択信号ＳＥＬ１と、第２のチャネル選択信号ＳＥＬ２と、第３のチャネル選択信号ＳＥＬ３と、を受け取る。
第１の回路チャネル２０１ａは、第１の複数の入力スイッチ２０２ａと第１の選択論理回路２０３ａとを含む。第１の複数の入力スイッチ２０２ａは、非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−と入力回路の第１および第２の入力との間に電気的に接続される。第１の選択論理回路２０３ａは、第１のチャネル選択信号ＳＥＬ１と、非反転および反転クロック信号ＣＬＫ、ＣＬＫＢと、を受け取る。さらに、第１の選択論理回路２０３ａは、第１の複数の入力スイッチ２０２ａのための第１の非反転ローカルクロック信号および第１の反転ローカルクロック信号を生成する。第２の回路チャネル２０１ｂは、第２の複数の入力スイッチ２０２ｂと第２の選択論理回路２０３ｂとを含む。第２の複数の入力スイッチ２０２ｂは、非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−と入力回路の第１および第２の入力との間に電気的に接続される。第２の選択論理回路２０３ｂは、第２のチャネル選択信号ＳＥＬ２と、非反転および反転クロック信号ＣＬＫ、ＣＬＫＢと、を受け取る。さらに、第２の選択論理回路２０３ｂは、第２の複数の入力スイッチ２０２ｂのための第２の非反転ローカルクロック信号および第２の反転ローカルクロック信号を生成する。第３の回路チャネル２０１ｃは、第３の複数の入力スイッチ２０２ｃと第３の選択論理回路２０３ｃとを含む。第３の複数の入力スイッチ２０２ｃは、非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−と入力回路の第１および第２の入力との間に電気的に接続される。第３の選択論理回路２０３ｃは、第３のチャネル選択信号ＳＥＬ３と、非反転および反転クロック信号ＣＬＫ、ＣＬＫＢと、を受け取る。さらに、第３の選択論理回路２０３ｃは、第３の複数の入力スイッチ２０２ｃのための第３の非反転ローカルクロック信号および第３の反転ローカルクロック信号を生成する。
図７は、３つの回路チャネルを使用する構成を示しているが、本明細書の教示は、より多数のまたはより少数の回路チャネルを使用する構成に適用可能である。
第１〜第３のチャネル選択信号ＳＥＬ１〜ＳＥＬ３は、電子回路の信号パス内の動作から第１〜第３の複数の入力スイッチ２０２ａ〜２０２ｃをそれぞれ包含または除外するために使用され得る。例えば、第１のチャネル選択信号ＳＥＬ１が不活性化されると、第１の選択論理回路２０３ａは、第１の非反転ローカルクロック信号および第１の反転ローカルクロック信号を制御して第１の複数の入力スイッチ２０２ａをオフする、または開くことができる。しかしながら、第１のチャネル選択信号ＳＥＬ１が活性化されると、第１の選択論理回路２０３ａは、第１の複数の入力スイッチ２０２ａが電子回路の信号パスで動作するように、非反転クロック信号ＣＬＫに基づいて第１の非反転ローカルクロック信号を制御でき、また反転クロック信号ＣＬＫＢに基づいて第１の反転ローカルクロック信号を制御できる。例えば、一実施形態では、第１の選択論理回路２０３ａは、第１のチャネル選択信号ＳＥＬ１に基づいて非反転および反転クロック信号ＣＬＫ、ＣＬＫＢをゲート制御する。同様に第２および第３の選択論理回路２０３ｂ、２０３ｃは、それぞれ第２および第３のチャネル選択信号ＳＥＬ２、ＳＥＬ３に基づいて、第２および第３の複数の入力スイッチ２０２ｂ、２０２ｃをそれぞれ制御するために使用され得る。
第１〜第３のチャネル選択信号ＳＥＬ１〜ＳＥＬ３は、電子回路２００に比較的低い入力バイアス電流を提供するように選択される値を有することができる。例えば、製造バラツキは、互いに不整合を有する入力スイッチをもたらす可能性がある。この不整合は、クロック信号遷移時に入力スイッチによって注入される電荷の量の差につながる可能性がある。
一実施形態では、第１〜第３のチャネル選択信号ＳＥＬ１〜ＳＥＬ３の値は、図１Ａのプログラマブルメモリ５などのプログラマブルメモリに記憶されたデータに基づいて決定される。さらに、電子回路２００のテスト時、電子回路の入力バイアス電流はチャネル選択信号の異なる値に関して観察することができ、ほぼ最小の観察された入力バイアス電流を有する値を選択することができ、電子回路２００は、動作時、選択された値で動作する。
別の実施形態では、第１〜第３のチャネル選択信号ＳＥＬ１〜ＳＥＬ３の値は、較正サイクル時にオンチップで決定される。例えば、電子回路２００は、図１Ｂの入力電流検出回路１５などの入力電流検出回路を含み得る。さらに、入力電流検出回路は、較正サイクル時にチャネル選択信号の異なる値に関して電子回路の入力バイアス電流を観察するために使用され得る。さらに、入力電流検出回路は、チャネル選択信号を最小の観察された入力バイアス電流の大きさに関連する値に設定することなどにより、入力バイアス電流の観察に基づいて、第１〜第３のチャネル選択信号ＳＥＬ１〜ＳＥＬ３の値を設定することができる。
回路チャネルの選択された組合せは、１つ以上の有効回路チャネルに関連付けることができる。例えば、ｎ個の回路チャネルを含む構成では、少なくとも１つの回路チャネルが有効である２ｎ−１個のチャネルの組合せが存在し、これらの組合せの全部または一部を観察してほぼ最小の入力バイアス電流を有する組合せを選択することができる。
特定の構成では、有効チャネルの数は、元の入力バイアス電流に関係なく有効スイッチの数を一定に維持するように予め決定され得る。例えば、ｎ個の回路チャネルを含む構成では、ｍ個の回路チャネルを有効として選択することができる、ｍはｎよりも小さい整数である。このような構成では、ｎ個からｍ個を選択する（ｎＣｍ）通りのチャネル組合せが利用可能であり得る。
図８は、別の実施形態のチョッパ型増幅器２２０の概略図である。チョッパ型増幅器２２０は、非反転および反転入力電圧端子ＶＩＮ＋、ＶＩＮ−と、出力電圧端子ＶＯＵＴと、第１の選択インバータ２２４と、第１の回路チャネル２２１ａと、第２の回路チャネル２２１ｂと、を含む。図８に示すように、チョッパ型増幅器２２０は、非反転チャネル選択信号ＳＥＬと、非反転クロック信号ＣＬＫと、反転クロック信号ＣＬＫＢと、を受け取る。さらに、第１の選択インバータ２２４は、非反転チャネル選択信号ＳＥＬを論理的に反転して反転チャネル選択信号ＳＥＬＢを生成するように構成される。
第１の回路チャネル２２１ａは、第１の選択論理回路２２３ａを含み、また第１のＦＥＴ２３１ａと、第２のＦＥＴ２３２ａと、第３のＦＥＴ２３３ａと、第４のＦＥＴ２３４ａとを含む第１の複数の入力スイッチを含む。第１の選択論理回路２２３ａは、非反転クロック信号ＣＬＫと非反転チャネル選択信号ＳＥＬとの論理ＡＮＤ演算を実行して第１および第２のＦＥＴ２３１ａ、２３２ａのゲートを制御するための第１の非反転ローカルクロック信号を生成するように構成された第１のＡＮＤゲート２４１ａを含む。さらに、第１の選択論理回路２２３ａは、反転クロック信号ＣＬＫＢと非反転チャネル選択信号ＳＥＬとの論理ＡＮＤ演算を実行して第３および第４のＦＥＴ２３３ａ、２３４ａのゲートを制御するための第１の反転ローカルクロック信号を生成するように構成された第２のＡＮＤゲート２４２ａをさらに含む。第１および第４のＦＥＴ２３１ａ、２３４ａのドレインは、非反転入力電圧端子ＶＩＮ＋に電気的に接続され、第２および第３のＦＥＴ２３２ａ、２３３ａのドレインは、反転入力電圧端子ＶＩＮ−に電気的に接続される。さらに、第１および第３のＦＥＴ２３１ａ、２３３ａのソースは、増幅回路１３５の第１の入力に電気的に接続され、第２および第４のＦＥＴ２３２ａ、２３４ａのソースは、増幅回路１３５の第２の入力に電気的に接続される。
第２の回路チャネル２２２ａは、第２の選択論理回路２２３ｂを含み、また第１のＦＥＴ２３１ｂと、第２のＦＥＴ２３２ｂと、第３のＦＥＴ２３３ｂと、第４のＦＥＴ２３４ｂとを含む第２の複数の入力スイッチを含む。第２の選択論理回路２２３ｂは、非反転クロック信号ＣＬＫと反転チャネル選択信号ＳＥＬＢとの論理ＡＮＤ演算を実行して第１および第２のＦＥＴ２３１ｂ、２３２ｂのゲートを制御するための第２の非反転ローカルクロック信号を生成するように構成された第１のＡＮＤゲート２４１ｂを含む。さらに、第２の選択論理回路２２３ｂは、反転クロック信号ＣＬＫＢと反転チャネル選択信号ＳＥＬＢとの論理ＡＮＤ演算を実行して第３および第４のＦＥＴ２３３ｂ、２３４ｂのゲートを制御するための第２の反転ローカルクロック信号を生成するように構成された第２のＡＮＤゲート２４２ｂをさらに含む。第１および第４のＦＥＴ２３１ｂ、２３４ｂのドレインは、非反転入力電圧端子ＶＩＮ＋に電気的に接続され、第２および第３のＦＥＴ２３２ｂ、２３３ｂのドレインは、反転入力電圧端子ＶＩＮ−に電気的に接続される。さらに、第１および第３のＦＥＴ２３１ｂ、２３３ｂのソースは、増幅回路１３５の第１の入力に電気的に接続され、第２および第４のＦＥＴ２３２ｂ、２３４ｂのソースは、増幅回路１３５の第２の入力に電気的に接続される。
一実施形態では、非反転チャネル選択信号ＳＥＬが論理的に低であるときと、非反転チャネル選択信号ＳＥＬが論理的に高であるときに、チョッパ型増幅器２２０の入力バイアス電流が測定される。さらに、より小さい入力バイアス電流を有する非反転チャネル選択信号ＳＥＬの値が選択され得て、チョッパ型増幅器２２０は、動作時、選択された値で動作する。一実施形態では、入力バイアス電流の測定は、チョッパ型増幅器２２０を含む製造された集積化回路（ＩＣ）のテスト時に実行される。その後、ＩＣのプログラマブルメモリは、選択された値に対応するデータでプログラムされる。別の実施形態では、入力バイアス電流の測定は、較正サイクル時にオンチップで実行される。
図８は、２つの回路チャネルを含むチョッパ型増幅器の構成を示すが、本明細書の教示は、その他の回路チャネルを含むチョッパ型増幅器に適用可能である。さらに、特定の構成では、チャネル選択信号は、１度に１つよりも多い回路チャネルを活性化するために使用され得る。
チョッパ型増幅器２２０のその他の詳細は、前述のものと同様であり得る。
前述の説明および特許請求の範囲は、要素または特徴を共に「接続されている」または「結合されている」として参照することができる。本明細書で使用されているように、特に明記しない限り、「接続されている」は１つの要素／特徴が別の要素に直接的にまたは間接的に、必ずしも機械的ではなく、接続されていることを意味する。同様に、特に明記しない限り、「結合されている」は、１つの要素／特徴が別の要素／特徴に直接的にまたは間接的に、必ずしも機械的ではなく、結合されていることを意味する。このように、図に示される様々な概略図は、要素および構成要素の例示的な配設を示すが、その他の介在する要素、デバイス、特徴、または構成要素が実際の実施形態に存在することができる（図示の回路の機能が悪影響を受けないことを仮定して）。
（応用）
上述の方式を採用するデバイスは、様々な電子デバイスに実装することができる。電子デバイスの実施例は、限定されないが、消費者向け電子製品、消費者向け電子製品の部品、電子テスト装置、医療用撮像および監視、等を含むことができる。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、ディスクドライバー回路を含むことができる。消費者向け電子製品は、限定されないが、携帯電話、電話、テレビ、コンピュータモニター、コンピュータ、ハンドヘルドコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダーまたはプレーヤー、ＤＶＤプレーヤー、ＣＤプレーヤー、ＶＣＲ、ＭＰ３プレーヤー、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、コピー機、ファクシミリ装置、スキャナー、多機能周辺デバイス、腕時計、時計、等を含むことができる。さらに、電子デバイスは未完成品を含むことができる。
本発明は特定の実施形態の観点から説明したが、当業者に明らかである他の実施形態はまた、本明細書に記載された特徴および利点の全てを提供していない実施形態を含めて、本発明の範囲内である。さらに、前述の様々な実施形態は、別の実施形態を提供するために組み合わせ可能である。さらに、一実施形態の文脈に示される特定の特徴は、同様に他の実施形態に組み込むことができる。したがって、本発明の範囲は添付の特許請求の範囲の参照によってのみ定義される。

Claims (24)

  1. 電子回路であって、前記電子回路は、
    第１の入力端子（ＶＩＮ＋）および第２の入力端子（ＶＩＮ−）と、
    第１の入力および第２の入力を含む入力回路（３；１３５）と、
    １つ以上のクロック信号（図２のＣＬＫ；図３Ａ、図３ＢのＣＬＫ、ＣＬＫＢ）によって制御される複数の入力スイッチ（１〜２；１３１〜１３４）であって、前記複数の入力スイッチは、
    前記第１の入力端子と前記入力回路の前記第１の入力との間に電気的に接続された第１の入力スイッチ（１；１３１）と、
    前記第２の入力端子と前記入力回路の前記第２の入力との間に電気的に接続された第２の入力スイッチ（２；１３２）と
    を含む、複数の入力スイッチと、
    第１の出力と第２の出力と論理回路（２１；１４１）とデジタル／アナログ変換器（ＤＡＣ）（２９；１５５）とを備える電荷補償回路（２４；１３６；１５６）と
    を備え、
    前記デジタル／アナログ変換器（ＤＡＣ）は、アナログ電圧信号（ＶＤＡＣ１；ＶＤＡＣ２）を生成するように構成されており、
    前記電荷補償回路は、前記１つ以上のクロック信号の少なくとも１つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷補償回路によって生成される電荷の量を制御するように構成されている、電子回路。
  2. 前記電荷補償回路の前記第１の出力は、前記入力回路の前記第１の入力に電気的に接続されており、前記電荷補償回路の前記第２の出力は、前記入力回路の前記第２の入力に電気的に接続されている、請求項１に記載の電子回路。
  3. 前記電荷補償回路の前記第１の出力は、前記第１の入力端子に電気的に接続されており、前記電荷補償回路の前記第２の出力は、前記第２の入力端子に電気的に接続されている、請求項１に記載の電子回路。
  4. 前記デジタル／アナログ変換器（ＤＡＣ）（２９；１５５）は、電荷制御信号（ＱＣＮＴＬ）を受け取り、前記電荷制御信号に基づいて前記アナログ電圧信号（ＶＤＡＣ１；ＶＤＡＣ２）を生成するように構成されており、前記第１の出力において前記電荷補償回路によって第１の量の電荷が生成され、前記第２の出力において前記電荷補償回路によって第２の量の電荷が生成される、請求項１に記載の電子回路。
  5. プログラマブルメモリ（５）をさらに備え、前記プログラマブルメモリは、前記プログラマブルメモリ内に記憶されたデータに基づいて前記電荷制御信号の値を制御するように構成されている、請求項４に記載の電子回路。
  6. 前記電荷制御信号を生成するように構成された入力電流検出回路（１５）をさらに備える、請求項４に記載の電子回路。
  7. 前記論理回路は、電荷補償クロック信号（図２のＣＬＫＢ；図３Ａ、図３ＢのＣＬＫ）を受け取るように構成された入力と出力とを有する第１の論理回路（２１；１４１）であり、
    前記電荷補償回路は、
    前記第１の論理回路の前記出力に電気的に接続された第１の端部と前記入力回路の前記第１の入力に電気的に接続された第２の端部とを有する第１のキャパシタ構造（２７；１５１）と、
    前記電荷補償クロック信号を受け取るように構成された入力と出力とを有する第２の論理回路（２２；１４２）と、
    前記第２の論理回路の前記出力に電気的に接続された第１の端部と前記入力回路の前記第２の入力に電気的に接続された第２の端部とを有する第２のキャパシタ構造（２８；１５２）と
    をさらに備える、請求項４に記載の電子回路。
  8. 電子回路であって、前記電子回路は、
    第１の入力端子（ＶＩＮ＋）および第２の入力端子（ＶＩＮ−）と、
    第１の入力および第２の入力を含む入力回路（３；１３５）と、
    １つ以上のクロック信号（図２のＣＬＫ；図３Ａ、図３ＢのＣＬＫ、ＣＬＫＢ）によって制御される複数の入力スイッチ（１〜２；１３１〜１３４）であって、前記複数の入力スイッチは、
    前記第１の入力端子と前記入力回路の前記第１の入力との間に電気的に接続された第１の入力スイッチ（１；１３１）と、
    前記第２の入力端子と前記入力回路の前記第２の入力との間に電気的に接続された第２の入力スイッチ（２；１３２）と
    を含む、複数の入力スイッチと、
    第１の出力および第２の出力を備える電荷補償回路（２４；１３６；１５６）と
    を備え、
    前記電荷補償回路は、前記１つ以上のクロック信号の少なくとも１つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するように構成されており、
    前記電荷補償回路は、電荷制御信号（ＱＣＮＴＬ）を受け取るように構成されており、前記電荷制御信号の値は、前記電荷補償回路の前記第１の出力において生成される電荷の第１の量と前記電荷補償回路の前記第２の出力において生成される電荷の第２の量とを制御し、
    前記電荷補償回路は、
    電荷補償クロック信号（図２のＣＬＫＢ；図３Ａ、図３ＢのＣＬＫ）を受け取るように構成された入力と出力とを有する第１の論理回路（２１；１４１）と、
    前記第１の論理回路の前記出力に電気的に接続された第１の端部と前記入力回路の前記第１の入力に電気的に接続された第２の端部とを有する第１のキャパシタ構造（２７；１５１）と、
    前記電荷補償クロック信号を受け取るように構成された入力と出力とを有する第２の論理回路（２２；１４２）と、
    前記第２の論理回路の前記出力に電気的に接続された第１の端部と前記入力回路の前記第２の入力に電気的に接続された第２の端部とを有する第２のキャパシタ構造（２８；１５２）と、
    前記電荷制御信号を受け取り、前記電荷制御信号の値に基づいて第１のＤＡＣ電圧（ＶＤＡＣ１）および第２のＤＡＣ電圧（ＶＤＡＣ２）を生成するように構成されたデジタル／アナログ変換器（ＤＡＣ）（２９；１５５）と
    を備え、
    前記第１の論理回路は、前記第１のＤＡＣ電圧（ＶＤＡＣ１）と供給電圧（Ｖ１）とによって電力を供給され、前記第２の論理回路は、前記第２のＤＡＣ電圧（ＶＤＡＣ２）と前記供給電圧（Ｖ１）とによって電力を供給され、
    前記電荷補償回路は、前記第１のＤＡＣ電圧と前記供給電圧と前記第１のキャパシタ構造のキャパシタンスとに基づいて前記第１の量の電荷を生成するように構成されており、
    前記電荷補償回路は、前記第２のＤＡＣ電圧と前記供給電圧と前記第２のキャパシタ構造のキャパシタンスとに基づいて前記第２の量の電荷を生成するように構成されている、電子回路。
  9. 前記第１の論理回路は、第１のインバータ（２１；１４１）を備え、前記第２の論理回路は、第２のインバータ（２２；１４２）を備える、請求項７に記載の電子回路。
  10. 前記第１の入力スイッチは、前記１つ以上のクロック信号のうちの第１のクロック信号（１３７の出力）を受け取るように構成されたゲートと、前記第１の入力端子に電気的に接続されたドレインと、前記入力回路の前記第１の入力に電気的に接続されたソースとを有する第１の電界効果トランジスタ（ＦＥＴ）（１３１）を備え、
    前記第２の入力スイッチは、前記第１のクロック信号を受け取るように構成されたゲートと、前記第２の入力端子に電気的に接続されたドレインと、前記入力回路の前記第２の入力に電気的に接続されたソースとを有する第２のＦＥＴ（１３２）を備える、請求項１に記載の電子回路。
  11. 前記複数の入力スイッチは、
    前記１つ以上のクロック信号のうちの第２のクロック信号（１３８の出力）を受け取るように構成されたゲートと、前記第２の入力端子に電気的に接続されたドレインと、前記入力回路の前記第１の入力に電気的に接続されたソースとを有する第３のＦＥＴ（１３３）と、
    前記第２のクロック信号を受け取るように構成されたゲートと、前記第１の入力端子に電気的に接続されたドレインと、前記入力回路の前記第２の入力に電気的に接続されたソースとを有する第４のＦＥＴ（１３４）と
    をさらに備える、請求項１０に記載の電子回路。
  12. 前記電荷補償回路は、
    第１の論理回路（１４１）と第２の論理回路（１４２）と第３の論理回路（１４３）と第４の論理回路（１４４）とを備える複数の論理回路と、
    第１のキャパシタ構造（１５１）と第２のキャパシタ構造（１５２）と第３のキャパシタ構造（１５３）と第４のキャパシタ構造（１５４）とを備える複数のキャパシタ構造と
    を備え、
    前記第１のキャパシタ構造は、前記第１の論理回路の出力に電気的に接続された第１の端部と、前記入力回路の前記第１の入力に電気的に接続された第２の端部とを含み、
    前記第２のキャパシタ構造は、前記第２の論理回路の出力に電気的に接続された第１の端部と、前記入力回路の前記第２の入力に電気的に接続された第２の端部とを含み、
    前記第３のキャパシタ構造は、前記第３の論理回路の出力に電気的に接続された第１の端部と、前記入力回路の前記第１の入力に電気的に接続された第２の端部とを含み、
    前記第４のキャパシタ構造は、前記第４の論理回路の出力に電気的に接続された第１の端部と、前記入力回路の前記第２の入力に電気的に接続された第２の端部とを含む、請求項１１に記載の電子回路。
  13. 前記第１の論理回路は、第１の電荷補償クロック信号（ＣＬＫ）を受け取るように構成された入力をさらに含み、
    前記第２の論理回路は、前記第１の電荷補償クロック信号を受け取るように構成される入力をさらに含み、
    前記第３の論理回路は、前記第１の電荷補償クロック信号と位相が１８０°異なる第２の電荷補償クロック信号（ＣＬＫＢ）を受け取るように構成された入力をさらに含み、
    前記第４の論理回路は、前記第２の電荷補償クロック信号を受け取るように構成された入力をさらに含む、請求項１２に記載の電子回路。
  14. 前記デジタル／アナログ変換器（ＤＡＣ）（２９；１５５）は、電荷制御信号（ＱＣＮＴＬ）を受け取り、前記電荷制御信号の値に基づいて第１のＤＡＣ電圧（ＶＤＡＣ１）および第２のＤＡＣ電圧（ＶＤＡＣ２）を生成するように構成されており、
    前記電荷補償回路は、前記複数の入力スイッチによって注入される前記電荷を補償するように前記入力回路の前記第１の入力および前記第２の入力において電流を生成するように構成されており、前記電流は、前記第１のＤＡＣ電圧と前記第２のＤＡＣ電圧と前記第１、第２、第３、第４のキャパシタンス構造のそれぞれのキャパシタンスとに基づいて生成される、請求項１２に記載の電子回路。
  15. 前記デジタル／アナログ変換器（ＤＡＣ）は、前記複数の論理回路のそれぞれに電気的に接続された電圧生成回路（１５５）であり、前記電圧生成回路は、第１の電圧（Ｖ１）と第２の電圧（Ｖ ２ ）と第１のＤＡＣ電圧（ＶＤＡＣ１）と第２のＤＡＣ電圧（ＶＤＡＣ２）とを生成するように構成されており、
    前記第１の論理回路（１４１）および前記第４の論理回路（１４４）は、前記第１のＤＡＣ電圧（Ｖ ＤＡＣ１ ）および前記第１の電圧（Ｖ １ ）によって電力供給され、
    前記第２の論理回路（１４２）および前記第３の論理回路（１４３）は、前記第２のＤＡＣ電圧（Ｖ ＤＡＣ２ ）および前記第１の電圧（Ｖ １ ）によって電力供給され、
    前記電圧生成回路は、前記第１の入力端子および前記第２の入力端子のコモンモード電圧に基づいて、前記第１の電圧と前記第２の電圧とを生成するように構成されており、前記電圧生成回路は、電荷制御信号の値と前記第１の電圧の電圧レベルと前記第２の電圧の電圧レベルとに基づいて、前記第１のＤＡＣ電圧と前記第２のＤＡＣ電圧とを生成するようにさらに構成されており、
    前記電圧生成回路は、前記電荷補償回路によって生成される電荷の量を前記第１のＤＡＣ電圧と前記第２のＤＡＣ電圧とに基づいて制御することにより、前記複数の入力スイッチによって注入される電荷を補償するように構成されている、請求項１２に記載の電子回路。
  16. 前記第１のクロック信号（１３７の出力）を生成するように構成された第１のクロック論理回路（１３７）と、
    前記第２のクロック信号（１３８の出力）を生成するように構成された第２のクロック論理回路（１３８）と
    をさらに備え、
    前記第１のクロック論理回路および第２のクロック論理回路は、前記第１の電圧（Ｖ １ ）および前記第２の電圧（Ｖ ２ ）によって電力供給される、請求項１５に記載の電子回路。
  17. １つ以上のクロック信号の少なくとも１つの遷移の間に複数のスイッチによって電子回路に注入される電荷を補償する方法であって、前記方法は、
    前記電子回路の第１の入力端子（ＶＩＮ＋）と第２の入力端子（ＶＩＮ−）との間に差動入力電圧を提供することであって、前記電子回路は、複数の入力スイッチ（１〜２；１３１〜１３４）と入力回路（３；１３５）とを備える、ことと、
    前記１つ以上のクロック信号（図２のＣＬＫ；図３Ａ、図３ＢのＣＬＫ、ＣＬＫＢ）を用いて、前記複数の入力スイッチを制御することであって、前記複数の入力スイッチは、前記第１の入力端子と前記入力回路の第１の入力との間に電気的に接続された第１の入力スイッチ（１；１３１）と、前記第２の入力端子と前記入力回路の第２の入力との間に電気的に接続された第２の入力スイッチ（２；１３１）とを備える、ことと、
    電荷補償回路を用いて、前記１つ以上のクロック信号の少なくとも１つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償することであって、前記電荷補償回路は、論理回路（２１；１４１）とデジタル／アナログ変換器（ＤＡＣ）（２９；１５５）とを含み、前記デジタル／アナログ変換器（ＤＡＣ）は、アナログ電圧信号（ＶＤＡＣ１；ＶＤＡＣ２）を生成するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷補償回路によって生成される電荷の量を制御するように構成されている、ことと
    を含む、方法。
  18. 前記デジタル／アナログ変換器（ＤＡＣ）は、電荷制御信号（ＱＣＮＴＬ）を受け取り、前記電荷制御信号に基づいて前記アナログ電圧信号を生成するように構成されており、
    前記方法は、
    前記電荷制御信号の値に基づいて前記入力回路の前記第１の入力における電荷補償の第１の量を制御することと、
    前記電荷制御信号の値に基づいて前記入力回路の前記第２の入力における電荷補償の第２の量を制御することと
    をさらに含む、請求項１７に記載の方法。
  19. 前記電荷制御信号の値は、プログラマブルメモリ（５）に記憶されたデータに基づいている、請求項１８に記載の方法。
  20. 第１の入力端子（ＶＩＮ＋）および第２の入力端子（ＶＩＮ−）と、
    第１の入力および第２の入力を含む入力回路（３；１３５）と、
    １つ以上のクロック信号（図２のＣＬＫ；図３Ａ、図３ＢのＣＬＫ、ＣＬＫＢ）によって制御される複数の入力スイッチ（１〜２；１３１〜１３４）であって、前記複数の入力スイッチは、
    前記第１の入力端子と前記入力回路の前記第１の入力との間に電気的に接続された第１の入力スイッチ（１；１３１）と、
    前記第２の入力端子と前記入力回路の前記第２の入力との間に電気的に接続された第２の入力スイッチ（２；１３２）と
    を備える、前記複数の入力スイッチと、
    前記１つ以上のクロック信号の少なくとも１つの遷移の間に前記複数の入力スイッチによって注入される電荷を補償するための手段であって、前記電荷を補償するための手段は、論理回路（２１；１４１）とデジタル／アナログ変換器（ＤＡＣ）（２９；１５５）とを含み、前記デジタル／アナログ変換器（ＤＡＣ）は、アナログ電圧信号（ＶＤＡＣ１；ＶＤＡＣ２）を生成するように構成されており、前記論理回路は、前記アナログ電圧信号によって電力を供給され、前記論理回路は、前記アナログ電圧信号の電圧レベルに基づいて、前記電荷を補償するための手段によって生成される電荷の量を制御するように構成されている、電荷を補償するための手段と
    を備える装置。
  21. 請求項１１〜１６のいずれか一項に記載の電子回路を含むチョッパ型増幅器。
  22. 前記論理回路（２１；１４１）は、キャパシタの第１の端部に接続された出力を含み、前記キャパシタの第２の端部は、前記入力回路の前記第１の入力に接続されている、請求項１に記載の電子回路。
  23. 前記論理回路（２１；１４１）は、キャパシタの第１の端部に接続された出力を含み、前記キャパシタの第２の端部は、前記入力回路の前記第１の入力に接続されている、請求項１７に記載の方法。
  24. 前記論理回路（２１；１４１）は、キャパシタの第１の端部に接続された出力を含み、前記キャパシタの第２の端部は、前記入力回路の前記第１の入力に接続されている、請求項２０に記載の装置。
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