JP2007006481A - チューニング回路 - Google Patents

Abstract

【課題】本発明はフィルタに関しフィルタ遮断周波数を補正するフィルタチューニング回路を提供する。
【解決手段】第１端子の印加電圧に比例して第２端子から第３端子に流れる電流を変化させる第１トランジスタと第１トランジスタに繋がれＲＣ-是正数の抵抗を可変する可変抵抗部を含み、可変抵抗部により電流を変化させる電流発生部と第１トランジスタとカレントミラー回路を構成して第１端子の印加電圧に比例して第２端子から第３端子にミラー電流が流れる第２トランジスタと第２トランジスタの第３端子に繋がれＲＣ−是正数の容量を可変する可変キャパシタ部を含み、可変キャパシタ部の容量を変化させるキャパシタンス補正部と可変抵抗部の抵抗またはキャパシタンス補正部の容量を可変する制御信号を送るアップダウンカウンタ及び抵抗又は容量を可変させるアップダウンカウンタの制御経路を選択する選択部を含む。
【選択図】図２ａ

Description

本発明はフィルター（ｆｉｌｔｅｒ）に関し、より詳くはフィルターの遮断周波数（ｃｕｔ−ｏｆｆ ｆｒｅｑｕｅｎｃｙ）を補正するためのフィルターのチューニング回路に関する。

図１ａは従来のチューニング回路を示す図である。

図１ａに示すチューニング回路はアメリカ合衆国公開特許Ｎｏ．ＵＳ２００４／０１６９５６５号に開示された回路である。

図１ａに示すのように、チューニング回路はフィルター部１１０、比較器１２０及びコントローラー部１３０を含む。

フィルター部１１０は第１ＲＣ素子１１１ａ、第２ＲＣ素子１１１ｂ、第１ＲＣ素子１１１ａ及び第２ＲＣ素子１１１ｂの充放電のためのスイッチ（ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ）、及び第１ＲＣ素子１１１ａ及び第２ＲＣ素子１１１ｂに含まれたキャパシタンス値を調節するキャパシターアレイ１１２を含む。

比較器１２０は２個の入力（「１」、「２」）を比べて、コントローラー部１３０はシーケンス制御機１３１とメモリー１３２を含む。

ここで、シーケンス制御機１３１の手始め（Ｓｔａｒｔ）入力を受ければシーケンス制御機１３１の出力端の制御信号（Ａ）によって第１スイッチ（ＳＷ１ａ）と第３スイッチ（ＳＷ１ｂ）がオン（ｃｌｏｓｅ）になって、シーケンス制御機１３１の終了（Ｓｔｏｐ）入力を受ければシーケンス制御機１３１の出力端の制御信号（Ｂ）によって第２スイッチ（ＳＷ２ａ）と第４スイッチ（ＳＷ２ｂ）はオフ（ｏｐｅｎ）になる。

図１ａに示さなかったが、チューニング作業を遂行するためには先に第１スイッチ（ＳＷ１ａ）と第３スイッチ（ＳＷ１ｂ）がオン（ｃｌｏｓｅ）になって、第２スイッチ（ＳＷ２ａ）と第４スイッチ（ＳＷ２ｂ）はオフ（ｏｐｅｎ）になって、第１キャパシター（Ｃ１ａ）は放電状態で、第２キャパシター（Ｃ１ｂ）は充電状態である。

このような先行過程後、シーケンス制御機１３１の入力端手始め（Ｓｔａｒｔ）制御信号が印加されれば、第１スイッチ（ＳＷ１ａ）と第３スイッチ（ＳＷ１ｂ）がオフ（ｏｐｅｎ）になって、第２スイッチ（ＳＷ２ａ）と第４スイッチ（ＳＷ２ｂ）はオン（ｃｌｏｓｅ）になって、第１キャパシター（Ｃ１ａ）は第１抵抗（Ｒ１ａ）と繋がれて時間が経つによって徐徐に充電が成り立って、第２キャパシター（Ｃ１ｂ）は第２抵抗（Ｒ１ｂ）と繋がれて時間が経つによって徐徐に放電が成り立つようになる。

このような過程が遂行されるによって、比較器１２０は第１ＲＣ素子１１１ａの第１ノード（「１」）の値と第２ＲＣ素子１１１ｂの第２ノード（「２」）の値を比べるようになる。

ここで、比較器１２０の入力である第１ノード（「１」）と第２ノード(「２」)を比べて、最初の比較状態に比べて先立って第１ＲＣ素子１１１ａと第２ＲＣ素子１１１ｂの出力電圧が逆戦されれば、比較器１２０は止まり（Ｓｔｏｐ）信号を出力してシーケンス制御機１３１ではその時点をチェックしてメモリー１３２にデジタルカウンターのクロック時間を貯蔵するようになる。

結局、第１ＲＣ素子１１１ａはますます充電される第１是正数（ｔ１）で、第２ＲＣ素子１１１ｂはますます放電する第２是正数（ｔ２）を持つようになるのに、第１是正数（ｔ１）と第２是正数（ｔ２）がお互いに同じくなるように第１キャパシター（Ｃ１ａ）と第２キャパシター（Ｃ１ｂ）をキャパシターアレイ１１２で調節するようになる。

図１ｂは図１ａに示す従来のチューニング回路のチューニングを説明するためのグラフである。先に図１ａで説明したのようにチューニングを始めるための制御信号（Ａ）はオフ（ｏｐｅｎ）になって、制御信号（Ｂ）はオン（ｃｌｏｓｅ）になって手始め（ｔ_{ｓｔａｒｔ}）時点から第１ＲＣ素子は充電が始まって、第２ＲＣ素子は放電が始まるようになる。

すなわち、第１ＲＣ素子の是正数（ｔ１）はＲ１＊Ｃ１になって、第２ＲＣ素子の是正数（ｔ２）はＲ２＊Ｃ２になる。

図１ｂに示すのように、素子に従ってＳ１、Ｓ２またはＳ３で第１ＲＣ素子と第２ＲＣ素子と充/放電が同じくなる時点がΔｔ１、Δｔ２またはΔｔ３に変更されるようになる。

しかし、前述した従来の方法によれば、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変化に無関係な外部の絶対基準を使わなくてＰＶＴ変化に従ってチューニングされるインタセクション（ｉｎｔｅｒｓｅｃｔｉｏｎ）ノードが変わることができるという問題がある。

また、前述した従来の方法によれば、整合は第１ＲＣ素子と第２ＲＣ素子の変化に対応するので、結果的にチップによってインタセクションノードＳ１、Ｓ２またはＳ３でばかりチューニングが成るのでチューニング範囲が非常に狭く、チップごとにチューニングシミュレーションが必要だという短所があるようになる。

前述した問題点を解決するための本発明の目的は、フィルターの最初設計時設定した特性に比べて一定範囲以上特性の変化が発生して遮断周波数が変動された場合変動された特性を償うことができるチューニング回路を提供するのにある。

本発明の他の目的は、外部変化に無関係なクロックの周期にチューニングされるようにしてチューニングの効果を最大限具現することができるチューニング回路を提供するのにある。

本発明のまた他の目的は、チップの種類に無関係に外部変化に無関係なクロックの周期にチューニングされるようにしてすべてのチップが一定なＲ＊Ｃ値を持つチューニング回路を提供するのにある。

本発明のまた他の目的は、チップの駆動クロックが変動されてもすべてのチップが一定なＲ＊Ｃ値を持つチューニング回路を提供するのにある。

前述した課題を解決するための本発明によるチューニング回路は３個の端子を持って第１端子に印加される電圧に比例して第２端子から第３端子に流れる電流を変化させる第１トランジスターと前記第１トランジスターの前記第３端子に電気的に接続された可変抵抗部を含み、前記可変抵抗部の抵抗値によって前記可変抵抗部に流れる電流が変化される電流発生部と、３個の端子を持って前記第１トランジスターとカレントーミラー（ｃｕｒｒｅｎｔ−ｍｉｒｒｏｒ）回路を構成して第４端子に印加される電圧に比例して第５端子から第６端子にミラー電流が流れる第２トランジスターと前記第２トランジスターの前記第６端子に電気的に接続された可変キャパシター部を含むキャパシタンス補正部と、前記抵抗値または前記可変キャパシター部のキャパシタンスを可変するように制御するアップーダウンカウンターと、を含むことを特徴とする。

ここで、前述した前記電流発生部は、前記可変抵抗部の両端にかかる電圧と基準電圧を比べて前記第１トランジスターの前記第１端子に印加する第１比較器をさらに含むことが望ましい。

ここで、前述した前記可変抵抗部は、抵抗とスイッチが直列で繋がれるスイッチ-抵抗構造を含み、前記スイッチ-抵抗構造は並列に一つ以上繋がれて前記スイッチは前記アップーダウンカウンターにより制御されることが望ましい。

ここで、前述した前記キャパシタンス補正部は、前記可変キャパシター部両端の電圧と基準電圧を比べて前記アップーダウンカウンターに印加する第２比較器をさらに含むことが望ましい。

ここで、前述した前記可変キャパシター部は、キャパシターとスイッチが直列で繋がれるスイッチ-キャパシター構造を含み、前記スイッチ-キャパシター構造は並列に一つ以上繋がれて前記スイッチは前記アップーダウンカウンターにより制御されることが望ましい。

ここで、前述した前記チューニング回路は、前記可変キャパシター部と並列に繋がれた第１スイッチ部と、前記第２トランジスターと前記可変キャパシター部の間に繋がれた第２スイッチ部と、前記可変キャパシター部両端の電圧を前記第２比較器に印加させる第３スイッチ部と、前記抵抗値またはキャパシタンスを可変させるためにアップーダウンカウンターの制御経路を選択する選択部と、をさらに含む含むのが望ましい。

ここで、前述した前記第1乃至第３スイッチはクロック信号によって制御されて、第1クロック信号によって第１スイッチがオンされて第２及び第３スイッチはオフ状態を維持して、第２クロック信号によって第２スイッチがオンされて第１及び第３スイッチはオフ状態を維持して、第３クロック信号によって第３スイッチがオンされて第１及び第２スイッチはオフ状態を維持するのが望ましい。

また、本発明によるチューニング回路は、３個の端子を持って第１端子に印加される電圧に比例して第２端子から第３端子に流れる電流を変化させる第１トランジスターと前記第１トランジスターの前記第３端子と電気的に繋がれた抵抗を含み、前記抵抗の抵抗値によって前記抵抗に流れる電流が変化される電流発生部と、３個の端子を持って前記第１トランジスターとカレント-ミラー回路を構成して第４端子に印加される電圧に比例して第５端子から第６端子にミラー電流が流れて動作周波数に対応して前記ミラー電流を可変することができる可変トランジスター部と前記可変トランジスター部の前記第６端子に電気的に繋がれた可変キャパシター部を含むキャパシタンス補正部と、前記ミラー-電流または前記可変キャパシター部のキャパシタンスを可変するように制御するアップーダウンカウンターを含むことを特徴とする。

ここで、前述した前記電流発生部は、前記抵抗両端にかかる電圧と基準電圧を比べて前記第１トランジスターの前記第１端子に印加する第１比較器をさらに含むことが望ましい。

ここで、前述した前記可変トランジスター部は、スイッチとトランジスターの前記第５端子が直列で繋がれるスイッチ-トランジスター構造を含み、前記スイッチ-トランジスター構造は並列に一つ以上繋がれて、前記スイッチは前記アップーダウンカウンターにより制御されることが望ましい。

ここで、前述した前記キャパシタンス補正部は、前記可変キャパシター部両端の電圧と基準電圧を比べて前記アップーダウンカウンターに印加する第２比較器をさらに含むことが望ましい。

ここで、前述した前記可変キャパシター部は、キャパシターとスイッチが直列で繋がれるスイッチ-キャパシター構造を含み、前記スイッチ-キャパシター構造は並列に一つ以上繋がれて、前記スイッチは前記アップーダウンカウンターにより制御されることが望ましい。

ここで、前述した前記チューニング回路は、前記可変キャパシター部と並列に繋がれた第１スイッチ部と、前記可変トランジスター部と前記可変キャパシター部の間に繋がれた第２スイッチ部と、前記可変キャパシター部両端の電圧を前記第２比較器に印加させる第３スイッチ部と、前記抵抗値またはキャパシタンスを可変させるためにアップーダウンカウンターの制御経路を選択する選択部と、をさらに含むのが望ましい。

ここで、前述した前記第１乃至第３スイッチはクロック信号によって制御されて、第１1クロック信号によって第１スイッチがオンされて第２及び第３スイッチはオフ状態を維持して、第２クロック信号によって第２スイッチがオンされて第１及び第３スイッチはオフ状態を維持して、第３クロック信号によって第３スイッチがオンされて第１及び第２スイッチはオフ状態を維持するのが望ましい。

その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。

本発明の利点及び特徴、そしてそれを果たす方法は添付される図面と共に詳細に後術されている実施形態を参照すれば明確になるでしょう。しかし本発明は以下で開示される実施形態に限定されるのではなくお互いに異なる多様な形態に具現されることができるし、ただ本の実施形態は本発明の開示が完全するようにして、本発明が属する技術分野で通常の知識を持った者に発明の範疇を完全に知らせてくれるために提供されることであり、本発明は請求項の範疇によって正義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を指称する。

前述した本発明の構成によれば、フィルターの最初設計時設定した特性に比べて一定範囲以上特性の変化が発生して遮断周波数が変動された場合変動された特性を償うことができるチューニング回路を提供するのが可能になる。

また、外部変化に無関係なクロックの周期にチューニングされるようにしてチューニングの効果を最大限具現することができるチューニング回路を提供するのが可能になる。

また、チップの種類に無関係に外部変化に無関係なクロックの周期にチューニングされるようにしてすべてのチップが一定なＲ＊Ｃ値を持つチューニング回路を提供するのが可能になる。

また、チップのクロックが変動されると言ってもすべてのチップが一定なＲ＊Ｃ値を持つチューニング回路を提供するのが可能になる。

以下、添付された図面を参照して本発明の望ましい実施形態を詳しく説明する事にする。

図２ａは本発明によるチューニング回路を示す図である。

図２ａに示すのように、チューニング回路は電流発生部２１０、キャパシタンス補正部２２０、アップーダウンカウンター２２２及び選択部（Ｓ４）を含む。

<回路構成>

電流発生部２１０は第１比較器２１１、第１トランジスター（ＭＮ２１）及び可変抵抗部２１３を含む。

ここで、可変抵抗部２１３は基本抵抗（Ｒｄｅｆ）とスイッチ-抵抗-バンク２１４を含む

ここで、スイッチ-抵抗-バンク２１４は抵抗（Ｒｂ２１乃至Ｒｂ２４）とスイッチ（ＳＷＲ２１乃至ＳＷＲ２４）が直列で繋がれるスイッチ-抵抗構造が並列に一つ以上繋がれる。

キャパシタンス補正部２２０は第２比較器２２１、第２トランジスター（ＭＮ２２）、可変キャパシター部２２３、第１スイッチ（Ｓ１）、第２スイッチ（Ｓ２）及び第３スイッチ（Ｓ３）を含む。

ここで、可変キャパシター部２２３は基本キャパシター（Ｃｄｅｆ）とスイッチ-キャパシター-バンク２２４を含む。

ここで、スイッチ-キャパシター-バンク２２４はキャパシター(Ｃｂ２１ないしＣｂ２４)とスイッチ（ＳＷＣ２１乃至ＳＷＣ２４）が直列で繋がれるスイッチ-キャパシター構造が並列に一つ以上繋がれる。

アップーダウンカウンター２２２はデジタル４-ビート制御信号によってスイッチ-抵抗-バンク２１４またはスイッチ-キャパシター-バンク２２４のそれぞれのスイッチ（ＳＷＲ２１乃至ＳＷＲ２４またはＳＷＣ２１乃至ＳＷＣ２４）をスイッチする。

選択部（Ｓ４）はアップーダウンカウンター２２２のデジタル４-ビート制御信号をスイッチ-抵抗-バンク２１４またはスイッチ-キャパシター-バンク２２４で伝達するためにスイッチする。

<連結構造>

第１比較器２１１の（−）端に入力信号が印加されて、第１比較器２１１の出力は第１トランジスター（ＭＮ２１）の第１端子に繋がれて、第１トランジスター（ＭＮ２１）の第２端子は電圧（ＶＤＤ）が印加されて、第１トランジスター（ＭＮ２１）の第３端子は可変抵抗部２１３の一端と第１比較器２１１の（＋）端に繋がれる。

ここで、可変抵抗部２１３の一端は基本抵抗（Ｒｄｅｆ）の一端とスイッチ-抵抗-バンク２１４の一端にそれぞれ繋がれる。

ここで、スイッチ-抵抗-バンク２１４の一端はスイッチ（ＳＷＲ２１乃至ＳＷＲ２４）の一端が繋がれて、スイッチ（ＳＷＲ２１乃至ＳＷＲ２４）の他端は抵抗（Ｒｂ２１乃至Ｒｂ２４）の一端が繋がれて、アップーダウンカウンター２２２の制御信号によってスイッチ（ＳＷＲ２１乃至 ＳＷＲ２４）のオン/オフスイッチが成り、スイッチ（ＳＷＲ２１乃至ＳＷＲ２４）のオン/オフによって抵抗（Ｒｂ２１乃至Ｒｂ２４）の回路構成可否が決まる。

第２比較器２２１の（−）端に入力信号が印加されて、第２比較器２２１の出力はアップーダウンカウンター２２２に入力されて、第１トランジスター（ＭＮ２１）の第１端子と第２トランジスター（ＭＮ２２）の第１端子はお互いに繋がれてカレント-ミラー回路２１２を構成して、第２トランジスター（ＭＮ２２）の第２端子は電圧（ＶＤＤ）が印加されて、第２トランジスター（ＭＮ２２）の第３端子は第２スイッチ（Ｓ２）の一端に繋がれて、第２スイッチ（Ｓ２）の他端は出力端（ＯＵＴ）、可変キャパシター部２２３の一端及び第３スイッチ（Ｓ３）の一端にそれぞれ繋がれて、第３スイッチ（Ｓ３）の他端は第２比較器２２１の（＋）端に繋がれる。

ここで、可変キャパシター部２２３の入力端は基本キャパシター（Ｃｄｅｆ）の一端とスイッチ-キャパシター-バンク２２４の一端にそれぞれ繋がれる。

ここで、スイッチ-キャパシター-バンク２２４の一端はスイッチ（ＳＷＣ２１乃至 ＳＷＣ２４）の一端が繋がれて、 スイッチ（ＳＷＣ２１乃至ＳＷＣ２４）の他端はキャパシター（Ｃｂ２１乃至Ｃｂ２４）の一端が繋がれて、アップーダウンカウンター２２２の制御信号によってスイッチ（ＳＷＣ２１乃至ＳＷＣ２４）のオン/オフスイッチが成り立って、スイッチ（ＳＷＣ２１乃至ＳＷＣ２４）のオン/オフによってキャパシター（Ｃｂ２１ないしＣｂ２４）の活性化可否が決まる。

出力端（ＯＵＴ）は第１スイッチ（Ｓ１）の一端に繋がれる。

ここで、アップーダウンカウンター２２２の出力は選択部（Ｓ４）の入力端に繋がれて、選択部（Ｓ４）の第１出力端はスイッチ-抵抗-バンク２１４を制御するために繋がれて、選択部（Ｓ４）の第2 出力端はスイッチ-キャパシター-バンク２２４を制御するために繋がれる。

<動作説明>

入力端（ＩＮ）に基準電圧（Ｖｒｅｆ）が印加されれば、第１スイッチ（Ｓ１）がオン（ｃｌｏｓｅ）を遂行して、可変キャパシター部２２３に充電されている電荷を皆放電させた後、第１スイッチ（Ｓ１）をオフ（ｏｐｅｎ）する。

第１スイッチ（Ｓ１）がオフされることと同時に第２スイッチ（Ｓ２）をオンして、第３スイッチ（Ｓ３）は最初オフ状態でスイッチをしないで、選択部（Ｓ４）は可変抵抗部２１３にスイッチする。

電流発生部２１０の第１比較器２１１及びキャパシタンス補正部２２０の第２比較器２２１のそれぞれの（−）端に基準電圧（Ｖｒｅｆ）が印加されて、第１比較器２１１の出力は第１トランジスター（ＭＮ２１）の第１端子(ゲート)に印加されて、第２比較器２２１の出力はアップーダウンカウンター２２２の入力端に印加される。

第１トランジスター（ＭＮ２１）の第２端子(ドレーン)に電圧（ＶＤＤ）が印加されれば、第１トランジスター（ＭＮ２１）の第３端子(ソース)に電流（Ｉ）が流れるようになる。

第１トランジスター（ＭＮ２１）の第３端子(ソース)に電流（Ｉ）が流れれば可変抵抗部２１３の一端に電流（Ｉ）が印加されて、第１比較器２１１の（＋）端には電流（Ｉ）によって発生された電圧が印加される。

ここで、アップーダウンカウンター２２２の制御信号によってスイッチ（ＳＷＲ２１乃至ＳＷＲ２４）のオン/オフスイッチが成り、スイッチ（ＳＷＲ２１乃至ＳＷＲ２４）のオン/オフスイッチによって抵抗（Ｒｂ２１乃至Ｒｂ２４）の活性化可否が決まる。

ここで、回路の動作説明を簡単にするために可変抵抗部２１３のすべて抵抗値をＲ（Ω）と仮定する。

第１比較器２１１に入力される基準電圧（Ｖｒｅｆ）と抵抗（Ｒ）に電流（Ｉ）が流れるようになって発生する電圧（Ｉ＊Ｒ）を比べるようになって、基準電圧（Ｖｒｅｆ）と抵抗（Ｒ）で発生する電圧（Ｉ＊Ｒ）の差が消滅するように第１比較器２１１から電流（Ｉ）を加減するようにする。

ここで、電流（Ｉ）を加減するために第１トランジスター（ＭＮ２１）の増幅作用が増加または減少する。

ここで、チューニング回路に印加されるクロックによって可変抵抗部２１３の抵抗を可変することができるように可変構造で構成して、可変抵抗部２１３の抵抗を可変するために選択部（Ｓ４）を可変抵抗部２１３で連結する。

ここで、チューニング回路に印加されるクロックによって可変抵抗部２１３の抵抗を可変することができるように可変構造で構成するということはチューニング回路に印加されるクロックが４（ＭＨｚ）の場合可変抵抗部２１３の合成抵抗値は１６（ｋΩ）、クロックが１６（ＭＨｚ）の場合可変抵抗部２１３の合成抵抗値は４（ｋΩ）、クロックが１６．３８４（ＭＨｚ）の場合可変抵抗部２１３の合成抵抗値は３．９（ｋΩ）、クロックが１９．２（ＭＨｚ）の場合可変抵抗部２１３の合成抵抗値は３．３（ｋΩ）またはクロックが１６（ＭＨｚ）の場合可変抵抗部２１３の合成抵抗値は４（ｋΩ）のように多様な周波数でチューニング動作を遂行するために構成するというのである。

すなわち、アップーダウンカウンター２２２に印加された電圧の差によってアップーダウンカウンター２２２ではスイッチ-抵抗-バンク２１４のスイッチして抵抗（Ｒｂ２１乃至Ｒｂ２４）を活性化するようにしてクロックによって是正数を補正するための総抵抗値を調節するようになる。

このような作業が遂行されてすべて抵抗値が設定された後、選択部（Ｓ４）を可変キャパシター部２２３で連結する。

このようになる場合、遮断周波数（ｆｃ）は抵抗（Ｒ）とキャパシター（Ｃ）の掛けに反比例する特性があり、次数式１に表現される。

ここで、ｆｃは遮断周波数で、

Ｒは抵抗、

Ｃはキャパシタンス容量である。

電流発生部２１０で発生した電流（Ｉ）はカレント-ミラー２１２によって第１トランジスター（ＭＮ２１）の第３端子(ソース)に流れる電流（Ｉ）と大きさが等しい電流（Ｉ）をキャパシタンス補正部２２０の第２トランジスター（ＭＮ２２）の第３端子(ソース)に流れるようになる。

こんなに発生したキャパシタンス補正部２２０の電流（Ｉ）は可変キャパシター部２２３の入力端に流れるようになる。

ここで、アップーダウンカウンター２２２の制御信号によってスイッチ（ＳＷＣ２１乃至ＳＷＣ２４）のオン/オフスイッチが成り、スイッチ（ＳＷＣ２１乃至ＳＷＣ２４）のオン/オフスイッチによってキャパシター（Ｃｂ２１ないしＣｂ２４）の活性化可否が決まる。

ここで、回路の動作説明を簡単にするために可変キャパシター部２２３の合成キャパシター容量をキャパシタンス（Ｃ）という。

ここで、合成キャパシターで発生する電圧（Ｖｏｕｔ）は次数式２に表現される。

ここで、Ｖｏｕｔは出力電圧を示し、

Ｑは電荷量、

Ｃは可変キャパシター部のキャパシタンス、

Ｉはキャパシターに流れる電流、

ｔはキャパシターに電流が流れる時間である。

キャパシタンス（Ｃ）に電流（Ｉ）が流れる時間が持続して発生した電圧（Ｖｏｕｔ）はキャパシタンス補正部２２０の第２比較器２２１の（（＋））端に印加されて、第２比較器２２１の（−）端には基準電圧（Ｖｒｅｆ）が印加される。

第２比較器２２１の出力はアップーダウンカウンター２２２に印加されて、アップーダウンカウンター２２２に印加された電圧が差によってアップーダウンカウンター２２２ではスイッチ-キャパシター-バンク２２４をスイッチしてキャパシター（Ｃｂ２１乃至Ｃｂ２４）を活性化するようにしてクロックによって是正数を補正するための総キャパシタンス値を調節するようになる。

ここで、可変キャパシター部２２３の総キャパシタンス容量を（Ｃ）だと言って、電流（Ｉ）は基準電圧（Ｖｒｅｆ）を抵抗（Ｒ）で分けた値なので、是正数に関する数式で表現すれば次数式３乃至５のようである。

ここで、Ｖｒｅｆ ＝ Ｖｏｕｔで同じくならなければならないから二つの基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｏｕｔ）が同じであれば、次のように表現される。

結局、数式４を整理すれば次のように数式５で整理される。

結局、数式５によれば、基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｏｕｔ）が同じくなるようになればフィルターの是正数にあたるＲとＣの関係式に導出されて、抵抗（Ｒ）またはキャパシター（Ｃ）を変更することでフィルターの是正数を補正することができるようになるのである。

すなわち、電流発生部２１０は入力信号を可変抵抗値（Ｒ）によって抵抗（Ｒ）に流れる電流が変化することで遮断周波数の是正数を補正して、キャパシタンス補正部２２０は先立って電流発生部２１０で発生する電流を基準でキャパシタンス（Ｃ）成分を補正することで遮断周波数の是正数を補正するようになるのである。

結局、抵抗は比較的大きい容量をチップに構成することができるが、キャパシターはチップで具現する場合空間をたくさん占めるから是正数を補正するための方法で比較的広い範囲をカバーするための抵抗補正と微細な是正数補正のためのキャパシタンス補正を遂行するのである。

また、本発明によってフィルターの遮断周波数が変動されることを補正するためのチューニング時間の基準はｔ(可変ＲｘＣ)とＴ(外部ＣＬＫ周期)によって、比較器（２１１、２２１）の比較対象である入力電圧と可変キャパシター部２２３に充電される電圧を同じにさせればｔ（ＲｘＣ）＝Ｔ(外部ＣＬＫ周期)になるようにしてチューニングに成る。

このようにすることでチューニングを通じるチップ間変化が整合の対象になって、ｔ＝Ｔが成立されれば結局ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）と全然無関係な外部の絶対基準であるＣＬＫの周期Ｔにチューニングされて、どんなチップでも皆ＣＬＫ周期Ｔにチューニングされる方式なのですべてのチップが一定な是正数を持つようになる。

図２ｂは本発明の一つの実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-抵抗-バンクのスイッチ制御による制御信号と抵抗容量との関係を示す図である。

図２ｂに示すのように、アップーダウンカウンターで発生する制御ビート信号によって抵抗容量が決まることで、最初初期設定は４-ビート可変抵抗部の制御ビート信号で［１０００］を基準にする抵抗（Ｒｒｅｆ）を基準にして、抵抗を減少または増加をするように制御信号を発生するようになる。

図２ｃは本発明の一つの実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-キャパシター-バンクのスイッチ制御による制御信号とキャパシター容量との関係を示す図である。

図２ｃに示すのように、アップーダウンカウンターで発生する制御ビート信号によってキャパシター容量が決まることで、最初初期設定は４-ビート可変キャパシター部の制御ビート信号で ［１０００］を基準にするキャパシター容量（Ｃｒｅｆ）を基準にして、キャパシター容量を減少または増加をするように制御信号を発生するようになる。

図３ａは本発明の他の実施形態によるフィルターの遮断周波数変化を償うチューニング回路図である。

図３ａに示すのように、チューニング回路は電流発生部３１０、キャパシタンス補正部３２０、アップーダウンカウンター３２２及び選択部（Ｓ４）を含む。

<回路構成>

電流発生部３１０は第１比較器３１１、第１トランジスター（ＭＮ３１）及び抵抗（Ｒ）を含む。

キャパシタンス補正部３２０は第２比較器３２１、可変トランジスター部３１３、可変キャパシター部３２３、第１スイッチ（Ｓ１）、第２スイッチ（Ｓ２）、及び第３スイッチ（Ｓ３）を含む。

ここで、可変トランジスター部３１３は基本トランジスター（ＭＮ３２）とスイッチ-トランジスター-バンク３１４を含む。

ここで、スイッチ-トランジスター-バンク３１４はスイッチ（ＳＷＭ３１乃至ＳＷＭ３４）の他端がトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）の第２端子に繋がれるスイッチ-キャパシター構造が並列に一つ以上カップルされて繋がれる。

また、可変キャパシター部３２３は基本キャパシター（Ｃｄｅｆ）とスイッチ-キャパシター-バンク３２４を含む。

ここで、スイッチ-キャパシター-バンク３２４はキャパシター（Ｃｂ３１乃至Ｃｂ３４）とスイッチ（ＳＷＣ３１乃至ＳＷＣ３４）が直列で繋がれるスイッチ-キャパシター構造が並列に一つ以上繋がれる。

アップーダウンカウンター３２２はデジタル４-ビート制御信号によってスイッチ-トランジスター-バンク３１４ またはスイッチ-キャパシター-バンク３２４のそれぞれのスイッチ（ＳＷＭ３１乃至ＳＷＭ３４またはＳＷＣ３１乃至ＳＷＣ３４）をスイッチする。

選択部（Ｓ４）はアップーダウンカウンター３２２のデジタル４-ビート制御信号をスイッチ-トランジスター-バンク３１４またはスイッチ-キャパシター-バンク３２４で伝達するためにスイッチする。

<連結構造>

第１比較器３１１の（−）端に入力信号が印加されて、第１比較器３１１の出力は第１トランジスター（ＭＮ３１）の第１端子に繋がれて、第１トランジスター（ＭＮ３１）の第２端子は電圧（ＶＤＤ）が印加されて、第１トランジスター（ＭＮ３１）の第２端子は抵抗（Ｒ）の一端と第１比較器３１１の（＋）端に繋がれる。

第２比較器３２１の（−）端に入力信号が印加されて、 第２比較器３２１の出力はアップーダウンカウンター３２２に印加されて、 第１トランジスター（ＭＮ３１）の第１端子と可変トランジスター部３１３の第１端子はお互いに繋がれてカレント-ミラー回路３１２を構成して、可変トランジスター部３１３の第２端子は電圧（ＶＤＤ）が印加されて、可変トランジスター部３１３の他端は第２スイッチ（Ｓ２）の一端に繋がれて、第２スイッチ（Ｓ２）の他端は出力端（ＯＵＴ）と可変キャパシター部３２３の一端と第３スイッチ（Ｓ３）の一端に繋がれて、第３スイッチ（Ｓ３）の他端は第２比較器３２１の（＋）端に繋がれる。

ここで、可変トランジスター部３２３の第１端子は基本トランジスター（ＭＮ３２）の第１端子とスイッチ-トランジスター-バンク３２４の第１端子にそれぞれ繋がれて、可変トランジスター部３２３の第２端子は基本トランジスター（ＭＮ３２）の第２端子とスイッチ-トランジスター-バンク３２４の第２端子にそれぞれ繋がれて、可変トランジスター部３２３の第３端子は基本トランジスター（ＭＮ３２）の第３端子とスイッチ-トランジスター-バンク３２４の第３端子にそれぞれ繋がれる。

ここで、スイッチ-トランジスター-バンク３２４の第１端子はトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）の第１端子に繋がれて、スイッチ-トランジスター-バンク３２４の第２端子はスイッチ（ＳＷＭ３１乃至ＳＷＭ３４）の一端が繋がれて、スイッチ（ＳＷＭ３１乃至ＳＷＭ３４）の他端はトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）の第２端子に繋がれて、スイッチ-トランジスター-バンク３２４の第３端子はトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）の第３端子に繋がれて、アップーダウンカウンター３２２の制御信号によってスイッチ（ＳＷＭ３１乃至ＳＷＭ３４）のオン/オフスイッチが成り、スイッチ（ＳＷＭ３１乃至ＳＷＭ３４）のオン/オフによってトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）の増幅可否が決まる。

すなわち、基本トランジスター（ＭＮ３２）とトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）はお互いにカップルされて並列で繋がれている。

可変キャパシター部３２３の入力端は基本キャパシター（Ｃｄｅｆ）の一端とスイッチ-キャパシター-バンク３２４の一端にそれぞれ繋がれる。

ここで、スイッチ-キャパシター-バンク３２４の一端はスイッチ（ＳＷＣ３１乃至ＳＷＣ３４）の一端が繋がれて、スイッチ（ＳＷＣ３１乃至ＳＷＣ３４）の他端はキャパシター（ＳＷＣ３１乃至ＳＷＣ３４）の一端が繋がれて、アップーダウンカウンター３２２の制御信号によってスイッチ（ＳＷＣ３１乃至ＳＷＣ３４）のオン/オフスイッチが成り、スイッチ（ＳＷＣ３１乃至ＳＷＣ３４）のオン/オフによってキャパシター（ＳＷＣ３１乃至ＳＷＣ３４）の活性化可否が決まる。

出力端（ＯＵＴ）は第1 スイッチ（Ｓ１）の一端に繋がれる。

ここで、アップーダウンカウンター３２２の出力は選択部（Ｓ４）の入力端に繋がれて、選択部（Ｓ４）の第１出力端はスイッチ-トランジスター-バンク３１４を制御するために繋がれて、選択部（Ｓ４）の第２出力端はスイッチ-キャパシター-バンク３２４を制御するために繋がれる。

<動作説明>

入力端（ＩＮ）に基準電圧（Ｖｒｅｆ）が印加されれば、第１スイッチ（Ｓ１）がオン（ｃｌｏｓｅ）を遂行して、可変キャパシター部３２３に充電されている電荷を皆放電させた後、第１スイッチ（Ｓ１）をオフ（ｏｐｅｎ）する。

第１スイッチ（Ｓ１）がオフされることと同時に第２スイッチ（Ｓ２）をオンして、第３スイッチ（Ｓ３）は最初オフ状態でスイッチをしないで、選択部（Ｓ４）は可変トランジスター部３１３にスイッチする。

電流発生部３１０の第１比較器３１１及び第２比較器３２１のそれぞれの（−）端に基準電圧（Ｖｒｅｆ）が印加されて、第１比較器３１１の出力は第１トランジスター（ＭＮ３１）の第１端子(ゲート)に印加されて、第２比較器３２１の出力はアップーダウンカウンター３２２の入力端に印加される。

第１トランジスター（ＭＮ３１）の第２端子(ドレーン)に電圧が印加されれば、第１トランジスター（ＭＮ３１）の第３端子(ソース)に電流（Ｉ）が流れるようになる。

第１トランジスター（ＭＮ３１）の第３端子(ソース)に電流（Ｉ）が流れれば抵抗（Ｒ）の入力端と第１比較器３１１の（＋）端にそれぞれ印加される。

第１比較器３１１では入力される基準電圧（Ｖｒｅｆ）と抵抗（Ｒ）に電流（Ｉ）が流れるようになって発生する電圧（Ｉ＊Ｒ）を比べるようになって、基準電圧（Ｖｒｅｆ）と抵抗（Ｒ）で発生する電圧（Ｉ＊Ｒ）の差が消滅するように電流（Ｉ）を加減する。

ここで、電流（Ｉ）を加減するために第１トランジスター（ＭＮ３１）の増幅作用が増加または減少する。

このようになる場合、遮断周波数（ｆｃ）は抵抗とキャパシターの掛けに反比例する特性があり電流発生部３１０で発生した電流（Ｉ）はカレント-ミラー３１２によって第１トランジスター（ＭＮ３１）の第３端子(ソース)に流れる電流(I)と大きさが等しい電流（Ｉ）を可変トランジスター部３１３の第３端子に流れるようになる。

アップーダウンカウンター３２２の制御信号によってスイッチ（ＳＷＭ３１乃至ＳＷＭ３４）のオン/オフスイッチが成り、スイッチ（ＳＷＭ３１乃至ＳＷＭ３４）のオン/オフによってトランジスター（ＭＮｂ３１乃至ＭＮｂ３４）の活性化可否が決まる。

ここで、チューニング回路に印加されるクロックによって可変トランジスター部３１３の電流（Ｉ）を可変することができるように可変構造で構成して、可変トランジスター部３１３の電流を可変するために選択部（Ｓ４）を可変トランジスター部３１３で連結する。

すなわち、チューニング回路に印加されるクロックが４（ＭＨｚ）、１６（ＭＨｚ）、１６．３８４（ＭＨｚ）または １９．２（ＭＨｚ）の場合によって可変トランジスター部３１３で発生する電流（Ｉ）の大きさを可変するために、アップーダウンカウンター３２２に印加された電圧によってアップーダウンカウンター３２２では可変トランジスター部３１３の電流（Ｉ）を可変してクロックによって是正数を補正するための電流（Ｉ）を調節するようになる。

このような作業が遂行された後、選択部（Ｓ４）を可変キャパシター部３２３で連結して、このような作業が遂行されて発生したキャパシタンス補正部３２０の電流（Ｉ）は可変キャパシター部３２３の入力端に流れるようになる。

ここで、アップーダウンカウンター３２２の制御信号によってスイッチ（ＳＷＣ３１乃至ＳＷＣ３４）のオン/オフスイッチが成り立って、スイッチ（ＳＷＣ３１乃至ＳＷＣ３４）のオン/オフによってキャパシター（Ｃｂ３１乃至Ｃｂ３４）の活性化可否が決まる。

ここで、回路の動作説明を簡単にするために可変キャパシター部３２３の総キャパシター容量をキャパシター（Ｃ）という。

キャパシター（Ｃ）に電流（Ｉ）が流れる時間が持続して発生した電圧（Ｖｏｕｔ）は第２比較器３２１の（＋）端に印加されて、(-)端子には基準電圧（Ｖｒｅｆ）が印加される。

第２比較器３２１の出力はアップーダウンカウンター３２２に印加されて、アップーダウンカウンター３２２に印加された電圧によってアップーダウンカウンター３２２では可変キャパシター部３２３のキャパシターを可変して是正数を補正するための総キャパシタンス ガブを調節するようになる。

基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｏｕｔ）が同じくならなければならないから基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｏｕｔ）が同じであれば、フィルターの是正数にあたる（Ｒ）と（Ｃ）の関係式に導出されて、キャパシターに印加される電流（Ｉ）の大きさを可変するとかキャパシター（Ｃ）を変更することでフィルターの是正数を補正することができるようになるのである。

すなわち、キャパシタンス補正部３２０は電流発生部３１０で発生する電流を基準でカレント-ミラー３１２で発生される電流を可変して、キャパシタンス（Ｃ）成分を補正することで遮断周波数の是正数を補正するようになるのである。

すなわち、キャパシターはチップで具現する場合空間をたくさん占めるから是正数を補正するための方法で比較的広い範囲をカバーしにくい。

このような理由で、チップに供給されるクロックが低くなれば電流（Ｉ）を減少させるように可変キャパシター部３２３のスイッチ-キャパシター-バンク３２４によって微細なチューニングを遂行することができるし、これと反対にクロックが高くなれば電流（Ｉ）を増加させるように可変キャパシター部３２３のスイッチ-キャパシター-バンク３２４によって微細なチューニングを遂行する。

また、本発明によってフィルターの遮断周波数が変動されることを補正するためのチューニング時間の基準はｔ(可変ＲｘＣ)とＴ(外部ＣＬＫ周期)によって、比較器（２１１、２２１）の比較対象である入力電圧と可変キャパシター部２２４に充電される電圧を同じにさせればｔ（ＲｘＣ）＝Ｔ（外部ＣＬＫ周期)になるようにしてチューニングが成り立つ。

このようにすることでチューニングを通じるチップ間変化が整合の対象になって、ｔ＝Ｔが成立されれば結局ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）と全然無関係な外部の絶対基準であるＣＬＫの周期Ｔにチューニングされて、どんなチップでも皆ＣＬＫ 周期Ｔにチューニングされる方式なのですべてのチップが一定な是正数を持つようになる。

図３ｂは本発明の他の実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-トランジスター-バンクのスイッチ制御による制御信号と電流の大きさとの関係を示す図である。

図３ｂに示すのように、アップーダウンカウンターで発生する制御ビート信号によって電流の大きさが決まることで、最初初期設定は４-ビート可変トランジスター部の制御ビート信号で ［１０００］を基準にする電流の大きさ（ＭＮｒｅｆ）を基準にして、電流の大きさを減少または増加をするように制御信号を発生するようになる。

図３ｃは本発明の他の実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-キャパシター-バンクのスイッチ制御による制御信号とキャパシター容量との関係を示す図である。

図３ｃに示すのように、アップーダウンカウンターで発生する制御ビート信号によってキャパシター容量が決まることで、最初初期設定は４−ビート可変キャパシター部の制御ビート信号で ［１０００］を基準にするキャパシター容量（Ｃｒｅｆ）を基準にして、キャパシター容量を減少または増加をするように制御信号を発生するようになる。

以上添付された図面を参照して本発明の実施形態を説明したが、前述した本発明の技術的構成は本発明が属する技術分野の当業者が本発明のその技術的思想や必須特徴を変更しなくても他の具体的な形態で実施されることができるということを理解することができるでしょう。だから以上で記述した実施形態はすべての面で例示的なことで限定的なのではないこととして理解されなければならないし、本発明の範囲は前記詳細な説明よりは特許請求範囲によって現わされて、特許請求範囲の意味及び範囲そしてその等価概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれることに解釈されなければならない。

従来のチューニング回路を示す図である。 図１ａに示された従来のチューニング回路のチューニングを説明するためのグラフである。 本発明によるチューニング回路を示す図である。 本発明の一つの実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-抵抗-バンクのスイッチ制御による制御信号と抵抗容量との関係を示す図である。 本発明の一つの実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-キャパシター-バンクのスイッチ制御による制御信号とキャパシター容量との関係を示す図である。 本発明の他の実施形態によるフィルターの遮断周波数変化を償うチューニング回路図である。 本発明の他の実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-トランジスター-バンクのスイッチ制御による制御信号と電流の大きさとの関係を示す図である。 本発明の他の実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチ-キャパシター-バンクのスイッチ制御による制御信号とキャパシター容量との関係を示す図である。

符号の説明

２１０、３１０：電流発生部
２２０、３２０： キャパシタンス補正部
２１２、３１２：カレント-ミラー（ｃｕｒｒｅｎｔ−ｍｉｒｒｏｒ）回路
２２２、３２２：アップーダウンカウンター
２１３：可変抵抗部
２２３、３２３：可変キャパシター部
３１３：可変トランジスター部
２１４：スイッチ-抵抗-バンク（ｓｗｉｔｃｈｉｎｇ ｒｅｇｉｓｔｅｒ−ｂａｎｋ）
２２４、３２４：スイッチ-キャパシター-バンク（ｓｗｉｔｃｈｉｎｇ ｃａｐａｃｉｔｏｒ−ｂａｎｋ）
３１４：スイッチ-トランジスター-バンク（ｓｗｉｔｃｈｉｎｇ ｔｒａｎｓｉｓｔｏｒ−ｂａｎｋ）

Claims (14)

1. ３個の端子を持って第１端子に印加される電圧に比例して第２端子から第３端子に流れる電流を変化させる第１トランジスターと前記第１トランジスターの前記第３端子に電気的に接続された可変抵抗部を含み、前記可変抵抗部の抵抗値によって前記可変抵抗部に流れる電流が変化される電流発生部と、
   ３個の端子を持って前記第１トランジスターとカレントーミラー（ｃｕｒｒｅｎｔ−ｍｉｒｒｏｒ）回路を構成して第４端子に印加される電圧に比例して第５端子から第６端子にミラー電流が流れる第２トランジスターと前記第２トランジスターの前記第６端子に電気的に接続された可変キャパシター部を含むキャパシタンス補正部と、
   前記抵抗値または前記可変キャパシター部のキャパシタンスを可変するように制御するアップーダウンカウンターと、を含むことを特徴とするチューニング回路。
2. 前記電流発生部は、
   前記可変抵抗部の両端にかかる電圧と基準電圧を比べて前記第１トランジスターの前記第１端子に印加する第１比較器をさらに含むことを特徴とする、請求項１記載のチューニング回路。
3. 前記可変抵抗部は、
   抵抗とスイッチが直列で繋がれるスイッチ-抵抗構造を含み、
   前記スイッチ-抵抗構造は並列に一つ以上繋がれて前記スイッチは前記アップーダウンカウンターにより制御されることを特徴とする、請求項１記載のチューニング回路。
4. 前記キャパシタンス補正部は、
   前記可変キャパシター部両端の電圧と基準電圧を比べて前記アップーダウンカウンターに印加する第２比較器をさらに含むことを特徴とする、請求項１記載のチューニング回路。
5. 前記可変キャパシター部は、
   キャパシターとスイッチが直列で繋がれるスイッチ-キャパシター構造を含み、
   前記スイッチ-キャパシター構造は並列に一つ以上繋がれて前記スイッチは前記アップーダウンカウンターにより制御されることを特徴とする、請求項１記載のチューニング回路。
6. 前記チューニング回路は、
   前記可変キャパシター部と並列に繋がれた第１スイッチ部と、
   前記第２トランジスターと前記可変キャパシター部の間に繋がれた第２スイッチ部と、
   前記可変キャパシター部両端の電圧を前記第２比較器に印加させる第３スイッチ部と、
   前記抵抗値またはキャパシタンスを可変させるためにアップーダウンカウンターの制御経路を選択する選択部と、をさらに含むことを特徴とする、請求項１記載のチューニング回路。
7. 前記第1乃至第３スイッチはクロック信号によって制御されて、
   第1クロック信号によって第１スイッチがオンされて第２及び第３スイッチはオフ状態を維持して、
   第２クロック信号によって第２スイッチがオンされて第１及び第３スイッチはオフ状態を維持して、
   第３クロック信号によって第３スイッチがオンされて第１及び第２スイッチはオフ状態を維持することを特徴とする、請求項６記載のチューニング回路。
8. ３個の端子を持って第１端子に印加される電圧に比例して第２端子から第３端子に流れる電流を変化させる第１トランジスターと前記第１トランジスターの前記第３端子と電気的に繋がれた抵抗を含み、前記抵抗の抵抗値によって前記抵抗に流れる電流が変化される電流発生部と、
   ３個の端子を持って前記第１トランジスターとカレント-ミラー回路を構成して第４端子に印加される電圧に比例して第５端子から第６端子にミラー電流が流れて動作周波数に対応して前記ミラー電流を可変することができる可変トランジスター部と前記可変トランジスター部の前記第６端子に電気的に繋がれた可変キャパシター部を含むキャパシタンス補正部と、
   前記ミラー-電流または前記可変キャパシター部のキャパシタンスを可変するように制御するアップーダウンカウンターを含むことを特徴とするチューニング回路。
9. 前記電流発生部は、
   前記抵抗両端にかかる電圧と基準電圧を比べて前記第１トランジスターの前記第１端子に印加する第１比較器をさらに含むことを特徴とする、請求項８記載のチューニング回路。
10. 前記可変トランジスター部は、
    スイッチとトランジスターの前記第５端子が直列で繋がれるスイッチ-トランジスター構造を含み、前記スイッチ-トランジスター構造は並列に一つ以上繋がれて、前記スイッチは前記アップーダウンカウンターにより制御されることを特徴とする、請求項８記載のチューニング回路。
11. 前記キャパシタンス補正部は、
    前記可変キャパシター部両端の電圧と基準電圧を比べて前記アップーダウンカウンターに印加する第２比較器をさらに含むことを特徴とする、請求項８記載のチューニング回路。
12. 前記可変キャパシター部は、
    キャパシターとスイッチが直列で繋がれるスイッチ-キャパシター構造を含み、
    前記スイッチ-キャパシター構造は並列に一つ以上繋がれて、前記スイッチは前記アップーダウンカウンターにより制御されることを特徴とする、請求項８記載のチューニング回路。
13. 前記チューニング回路は、
    前記可変キャパシター部と並列に繋がれた第１スイッチ部と、
    前記可変トランジスター部と前記可変キャパシター部の間に繋がれた第２スイッチ部と、
    前記可変キャパシター部両端の電圧を前記第２比較器に印加させる第３スイッチ部と、
    前記抵抗値またはキャパシタンスを可変させるためにアップーダウンカウンターの制御経路を選択する選択部と、をさらに含むことを特徴とする、請求項８記載のチューニング回路。
14. 前記第１乃至第３スイッチはクロック信号によって制御されて、
    第1クロック信号によって第１スイッチがオンされて第２及び第３スイッチはオフ状態を維持して、
    第２クロック信号によって第２スイッチがオンされて第１及び第３スイッチはオフ状態を維持して、
    第３クロック信号によって第３スイッチがオンされて第１及び第２スイッチはオフ状態を維持することを特徴とする、請求項１３記載のチューニング回路。