JP2003283334A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP2003283334A JP2003283334A JP2002082950A JP2002082950A JP2003283334A JP 2003283334 A JP2003283334 A JP 2003283334A JP 2002082950 A JP2002082950 A JP 2002082950A JP 2002082950 A JP2002082950 A JP 2002082950A JP 2003283334 A JP2003283334 A JP 2003283334A
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Abstract
(57)【要約】
【課題】 簡単な構成でスプリアスを低減することが可
能な周波数シンセサイザを実現する。 【解決手段】 周波数シンセサイザにおいて、基準信号
と分周信号との位相差を検出する位相比較器と、この位
相比較器の出力の高周波成分を除去するフィルタ回路
と、このフィルタ回路の出力電圧に基づき出力信号の発
振周波数が制御される電圧制御発振器と、外部信号によ
って分周比が切り換わると共にこの分周比で出力信号を
分周して分周信号を出力する可変分周器と、基準信号を
クロックとして分数値データの分子の値を順次積算し積
算値がオーバーフローした場合に外部信号を出力するア
キュムレータと、平均値が”０”の疑似乱数と分数値デ
ータとを加算してアキュムレータに供給する分数値デー
タ発生手段とを設ける。
能な周波数シンセサイザを実現する。 【解決手段】 周波数シンセサイザにおいて、基準信号
と分周信号との位相差を検出する位相比較器と、この位
相比較器の出力の高周波成分を除去するフィルタ回路
と、このフィルタ回路の出力電圧に基づき出力信号の発
振周波数が制御される電圧制御発振器と、外部信号によ
って分周比が切り換わると共にこの分周比で出力信号を
分周して分周信号を出力する可変分周器と、基準信号を
クロックとして分数値データの分子の値を順次積算し積
算値がオーバーフローした場合に外部信号を出力するア
キュムレータと、平均値が”０”の疑似乱数と分数値デ
ータとを加算してアキュムレータに供給する分数値デー
タ発生手段とを設ける。
Description
【０００１】本発明は、分数分周方式（Fractional-N）
を用いた周波数シンセサイザに関し、特に簡単な構成で
スプリアスを低減することが可能な周波数シンセサイザ
に関する。
を用いた周波数シンセサイザに関し、特に簡単な構成で
スプリアスを低減することが可能な周波数シンセサイザ
に関する。
【０００２】
【従来の技術】従来の周波数シンセサイザはＰＬＬ（Ph
ase Locked Loop）を用いて構成され、主に、無線通信
機器の局部発振器や信号発生器等に用いられている。
ase Locked Loop）を用いて構成され、主に、無線通信
機器の局部発振器や信号発生器等に用いられている。
【０００３】図２はこのような従来の周波数シンセサイ
ザの一例を示す構成ブロック図である。図２において１
は位相比較器、２はローパスフィルタであるフィルタ回
路、３は電圧制御発振器（Voltage Controlled Oscilla
tor）、４は分周比が可変な可変分周器、１００は基準
信号、１０１は出力信号、１０２は分周信号である。
ザの一例を示す構成ブロック図である。図２において１
は位相比較器、２はローパスフィルタであるフィルタ回
路、３は電圧制御発振器（Voltage Controlled Oscilla
tor）、４は分周比が可変な可変分周器、１００は基準
信号、１０１は出力信号、１０２は分周信号である。
【０００４】基準信号１００は位相比較器１の一方の入
力端子に入力され、位相比較器１の出力はフィルタ回路
２に接続される。フィルタ回路２の出力は電圧制御発振
器３に接続される。
力端子に入力され、位相比較器１の出力はフィルタ回路
２に接続される。フィルタ回路２の出力は電圧制御発振
器３に接続される。
【０００５】電圧制御発振器３の出力は出力信号１０１
として出力されると共に可変分周器４に接続される。可
変分周器４の出力である分周信号１０２は位相比較器１
の他方の入力端子に接続される。
として出力されると共に可変分周器４に接続される。可
変分周器４の出力である分周信号１０２は位相比較器１
の他方の入力端子に接続される。
【０００６】ここで、図２に示す従来例の動作を説明す
る。位相比較器１は基準信号１００と分周信号１０２と
の位相を比較してその位相差信号を出力する。この位相
差信号はフィルタ回路２によって高周波成分が除去され
電圧制御発振器３に印加される。
る。位相比較器１は基準信号１００と分周信号１０２と
の位相を比較してその位相差信号を出力する。この位相
差信号はフィルタ回路２によって高周波成分が除去され
電圧制御発振器３に印加される。
【０００７】電圧制御発振器３は印加される信号の電圧
によって出力信号１０１の周波数が変化する発振器であ
り、その出力信号１０１は可変分周器４によって適宜分
周され分周信号１０２として位相比較器１に帰還させら
れる。
によって出力信号１０１の周波数が変化する発振器であ
り、その出力信号１０１は可変分周器４によって適宜分
周され分周信号１０２として位相比較器１に帰還させら
れる。
【０００８】ここで、基準信号の周波数を”ｆｒ”、出
力信号１０１の周波数を”ｆｏ”、可変分周器４で出力
信号１０１の周波数を”１／Ｎ”に分周する場合、 ｆｒ＝ｆｏ／Ｎ （１） となる。
力信号１０１の周波数を”ｆｏ”、可変分周器４で出力
信号１０１の周波数を”１／Ｎ”に分周する場合、 ｆｒ＝ｆｏ／Ｎ （１） となる。
【０００９】この状態でＰＬＬが安定するので、出力信
号１０１の周波数は、 ｆｏ＝ｆｒ・Ｎ （２） となる。
号１０１の周波数は、 ｆｏ＝ｆｒ・Ｎ （２） となる。
【００１０】すなわち、可変分周器４の分周比”Ｎ”を
変化させることによって、出力信号１０１の周波数を、
周波数ステップ”Δｆ（＝ｆｒ）”で可変することが可
能になる。
変化させることによって、出力信号１０１の周波数を、
周波数ステップ”Δｆ（＝ｆｒ）”で可変することが可
能になる。
【００１１】但し、図２に示す従来例では出力信号１０
１の周波数”ｆｏ”の分解能は基準信号の周波数”ｆ
ｒ”より細かくすることはできない。
１の周波数”ｆｏ”の分解能は基準信号の周波数”ｆ
ｒ”より細かくすることはできない。
【００１２】このため、周波数ステップ”Δｆ”をより
細かくするためには基準信号１００の周波数”ｆｒ”を
低くする必要性があり、これに伴いフィルタ回路２の時
定数が大きくなり、周波数切り替え時間が長くなってし
まうと言った問題点があった。
細かくするためには基準信号１００の周波数”ｆｒ”を
低くする必要性があり、これに伴いフィルタ回路２の時
定数が大きくなり、周波数切り替え時間が長くなってし
まうと言った問題点があった。
【００１３】このような問題点を解決するため、従来で
は分数分周方式（Fractional-N）が考案されている。図
３は分数分周方式を用いた周波数シンセサイザの一例を
示す構成ブロック図である。
は分数分周方式（Fractional-N）が考案されている。図
３は分数分周方式を用いた周波数シンセサイザの一例を
示す構成ブロック図である。
【００１４】図３において１，２，３及び１００は図２
と同一符号を付してあり、５は外部信号によって分周比
が”Ｍ”から”Ｍ＋１”に切り換わる可変分周器、６は
アキュムレータ、１０３は出力信号、１０４は分周信
号、１０５は分数値データ、１０６は整数値データであ
る。
と同一符号を付してあり、５は外部信号によって分周比
が”Ｍ”から”Ｍ＋１”に切り換わる可変分周器、６は
アキュムレータ、１０３は出力信号、１０４は分周信
号、１０５は分数値データ、１０６は整数値データであ
る。
【００１５】基準信号１００は位相比較器１の一方の入
力端子に入力され、位相比較器１の出力はフィルタ回路
２に接続される。フィルタ回路２の出力は電圧制御発振
器３に接続される。
力端子に入力され、位相比較器１の出力はフィルタ回路
２に接続される。フィルタ回路２の出力は電圧制御発振
器３に接続される。
【００１６】電圧制御発振器３の出力は出力信号１０３
として出力されると共に可変分周器５に接続される。可
変分周器５の出力である分周信号１０４は位相比較器１
の他方の入力端子に接続される。
として出力されると共に可変分周器５に接続される。可
変分周器５の出力である分周信号１０４は位相比較器１
の他方の入力端子に接続される。
【００１７】一方、基準信号１００はアキュムレータ６
のクロック入力端子に入力され、分数値データ１０５も
またアキュムレータ６のデータ入力端子に入力される。
アキュムレータ６の出力は可変分周器５の制御入力端子
に接続され、整数値データ１０６が可変分周器５のデー
タ入力端子に入力される。
のクロック入力端子に入力され、分数値データ１０５も
またアキュムレータ６のデータ入力端子に入力される。
アキュムレータ６の出力は可変分周器５の制御入力端子
に接続され、整数値データ１０６が可変分周器５のデー
タ入力端子に入力される。
【００１８】ここで、図３に示す従来例の動作を説明す
る。アキュムレータ６は基準信号１００をクロックとし
て分数値データ１０５で設定された分子の値を順次積算
して行く。例えば、分数値データ１０５の値が”ｎ／
ｍ”であれば、”ａ”サイクル後にはアキュムレータ６
の積算値は”ａ・ｎ”となる。但し、”ａ＞１”、”ｎ
≧０”、”ｍ＞ｎ”である。
る。アキュムレータ６は基準信号１００をクロックとし
て分数値データ１０５で設定された分子の値を順次積算
して行く。例えば、分数値データ１０５の値が”ｎ／
ｍ”であれば、”ａ”サイクル後にはアキュムレータ６
の積算値は”ａ・ｎ”となる。但し、”ａ＞１”、”ｎ
≧０”、”ｍ＞ｎ”である。
【００１９】そして、アキュムレータ６の積算値が”ａ
ｎ≧ｍ”になった場合、アキュムレータ６はオーバフロ
ー信号を可変分周器５に出力し可変分周器５の分周比
を”Ｍ”から”Ｍ＋１”に変化させると共に積算値か
ら”ｍ”を減算して”ａｎ−ｍ”とする。
ｎ≧ｍ”になった場合、アキュムレータ６はオーバフロ
ー信号を可変分周器５に出力し可変分周器５の分周比
を”Ｍ”から”Ｍ＋１”に変化させると共に積算値か
ら”ｍ”を減算して”ａｎ−ｍ”とする。
【００２０】アキュムレータ６は”ｍ”サイクル中に”
ｎ”回のオーバフローを起こすので、可変分周器５の分
周比は”ｎ”回は”Ｍ＋１”で、残りの”ｍ−ｎ”回
は”Ｍ”となり、平均の分周比は、 ｛（ｍ＋１）ｎ＋Ｍ（ｍ−ｎ）｝／ｍ ＝Ｍ＋ｎ／ｍ （３） となる。但し、”ｍ＞ｎ”であるので”ｎ／ｍ＜１”で
ある。
ｎ”回のオーバフローを起こすので、可変分周器５の分
周比は”ｎ”回は”Ｍ＋１”で、残りの”ｍ−ｎ”回
は”Ｍ”となり、平均の分周比は、 ｛（ｍ＋１）ｎ＋Ｍ（ｍ−ｎ）｝／ｍ ＝Ｍ＋ｎ／ｍ （３） となる。但し、”ｍ＞ｎ”であるので”ｎ／ｍ＜１”で
ある。
【００２１】従って、このような分数分周方式を用いた
周波数シンセサイザでは出力信号１０１の周波数”ｆ
ｏ”の分解能は基準信号の周波数”ｆｒ”の”ｎ／ｍ”
で制御できるので、基準信号の周波数”ｆｒ”より細か
くすることが可能になる。
周波数シンセサイザでは出力信号１０１の周波数”ｆ
ｏ”の分解能は基準信号の周波数”ｆｒ”の”ｎ／ｍ”
で制御できるので、基準信号の周波数”ｆｒ”より細か
くすることが可能になる。
【００２２】しかし、図３に示す従来例では位相比較器
１の出力の周期的変化が”ｍ”サイクル毎に繰り返され
るため、電圧制御発振器３の出力にこの繰り返し周期に
基づくスプリアスが発生してしまうと言った問題点があ
った。
１の出力の周期的変化が”ｍ”サイクル毎に繰り返され
るため、電圧制御発振器３の出力にこの繰り返し周期に
基づくスプリアスが発生してしまうと言った問題点があ
った。
【００２３】このため、分数分周方式を用いた周波数シ
ンセサイザにおけるスプリアスを改善するため、アキュ
ムレータ６の積算値に準じた電圧を位相比較器器１の出
力に加算することによってスプリアスを相殺していた。
ンセサイザにおけるスプリアスを改善するため、アキュ
ムレータ６の積算値に準じた電圧を位相比較器器１の出
力に加算することによってスプリアスを相殺していた。
【００２４】図４はスプリアスのキャンセル回路を有す
る周波数シンセサイザの一例を示す構成ブロック図であ
る。図４において１，２，３，５，６，１００，１０
４，１０５及び１０６は図３と同一符号を付してあり、
７はＤ／Ａ変換器、８は加算器、１０３ａは出力信号で
ある。
る周波数シンセサイザの一例を示す構成ブロック図であ
る。図４において１，２，３，５，６，１００，１０
４，１０５及び１０６は図３と同一符号を付してあり、
７はＤ／Ａ変換器、８は加算器、１０３ａは出力信号で
ある。
【００２５】基準信号１００は位相比較器１の一方の入
力端子に入力され、位相比較器１の出力は加算器８の一
方の入力端子に接続される。加算器８の出力はフィルタ
回路２に接続され、フィルタ回路２の出力は電圧制御発
振器３に接続される。
力端子に入力され、位相比較器１の出力は加算器８の一
方の入力端子に接続される。加算器８の出力はフィルタ
回路２に接続され、フィルタ回路２の出力は電圧制御発
振器３に接続される。
【００２６】電圧制御発振器３の出力は出力信号１０３
ａとして出力されると共に可変分周器５に接続される。
可変分周器５の出力である分周信号１０４は位相比較器
１の他方の入力端子に接続される。
ａとして出力されると共に可変分周器５に接続される。
可変分周器５の出力である分周信号１０４は位相比較器
１の他方の入力端子に接続される。
【００２７】一方、基準信号１００はアキュムレータ６
のクロック入力端子に入力され、分数値データ１０５も
またアキュムレータ６のデータ入力端子に入力される。
アキュムレータ６の出力は可変分周器５の制御入力端子
に接続され、整数値データ１０６が可変分周器５のデー
タ入力端子に入力される。
のクロック入力端子に入力され、分数値データ１０５も
またアキュムレータ６のデータ入力端子に入力される。
アキュムレータ６の出力は可変分周器５の制御入力端子
に接続され、整数値データ１０６が可変分周器５のデー
タ入力端子に入力される。
【００２８】さらに、アキュムレータ６の出力はＤ／Ａ
変換器７の入力端子に接続され、Ｄ／Ａ変換器７の出力
は加算器８の他方の入力端子に接続される。
変換器７の入力端子に接続され、Ｄ／Ａ変換器７の出力
は加算器８の他方の入力端子に接続される。
【００２９】ここで、図４に示す従来例の動作を説明す
る。但し、図３に示す従来例と同様の部分に関する説明
は省略する。位相比較器１の周期的変化はアキュムレー
タ６の積算値と逆特性であるのでアキュムレータ６の積
算値に準じたアナログ信号をＤ／Ａ変換器７で発生さ
せ、加算器８によって位相比較器１の出力に加算するこ
とによって、スプリアスを相殺することができる。
る。但し、図３に示す従来例と同様の部分に関する説明
は省略する。位相比較器１の周期的変化はアキュムレー
タ６の積算値と逆特性であるのでアキュムレータ６の積
算値に準じたアナログ信号をＤ／Ａ変換器７で発生さ
せ、加算器８によって位相比較器１の出力に加算するこ
とによって、スプリアスを相殺することができる。
【００３０】また、アキュムレータを複数段設けて複数
のアキュムレータのオーバーフローを頻繁に発生させる
ことにより、分周比の変化も頻繁になり、位相比較器１
の出力の周期的変化を防止することができるのでスプリ
アスの低減をすることも可能である。
のアキュムレータのオーバーフローを頻繁に発生させる
ことにより、分周比の変化も頻繁になり、位相比較器１
の出力の周期的変化を防止することができるのでスプリ
アスの低減をすることも可能である。
【００３１】
【発明が解決しようとする課題】しかし、図４に示す従
来例では位相比較器１のゲイン誤差等により、スプリア
スの相殺の誤差が発生し、Ｄ／Ａ変換器７等のアナログ
回路が増えるために集積化が難しくなると言った問題点
があった。
来例では位相比較器１のゲイン誤差等により、スプリア
スの相殺の誤差が発生し、Ｄ／Ａ変換器７等のアナログ
回路が増えるために集積化が難しくなると言った問題点
があった。
【００３２】一方、アキュムレータを複数段設ける構成
では、アキュムレータが複数必要になり、可変分周器の
分周比も複数個必要になるため、回路規模が大きくてな
ってしまうと言った問題点があった。従って本発明が解
決しようとする課題は、簡単な構成でスプリアスを低減
することが可能な周波数シンセサイザを実現することに
ある。
では、アキュムレータが複数必要になり、可変分周器の
分周比も複数個必要になるため、回路規模が大きくてな
ってしまうと言った問題点があった。従って本発明が解
決しようとする課題は、簡単な構成でスプリアスを低減
することが可能な周波数シンセサイザを実現することに
ある。
【００３３】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、周波数
シンセサイザにおいて、基準信号と分周信号との位相差
を検出する位相比較器と、この位相比較器の出力の高周
波成分を除去するフィルタ回路と、このフィルタ回路の
出力電圧に基づき出力信号の発振周波数が制御される電
圧制御発振器と、外部信号によって分周比が切り換わる
と共にこの分周比で前記出力信号を分周して前記分周信
号を出力する可変分周器と、前記基準信号をクロックと
して分数値データの分子の値を順次積算し積算値がオー
バーフローした場合に前記外部信号を出力するアキュム
レータと、平均値が”０”の疑似乱数と前記分数値デー
タとを加算して前記アキュムレータに供給する分数値デ
ータ発生手段とを備えたことにより、簡単な構成でスプ
リアスを低減することが可能になる。
るために、本発明のうち請求項１記載の発明は、周波数
シンセサイザにおいて、基準信号と分周信号との位相差
を検出する位相比較器と、この位相比較器の出力の高周
波成分を除去するフィルタ回路と、このフィルタ回路の
出力電圧に基づき出力信号の発振周波数が制御される電
圧制御発振器と、外部信号によって分周比が切り換わる
と共にこの分周比で前記出力信号を分周して前記分周信
号を出力する可変分周器と、前記基準信号をクロックと
して分数値データの分子の値を順次積算し積算値がオー
バーフローした場合に前記外部信号を出力するアキュム
レータと、平均値が”０”の疑似乱数と前記分数値デー
タとを加算して前記アキュムレータに供給する分数値デ
ータ発生手段とを備えたことにより、簡単な構成でスプ
リアスを低減することが可能になる。
【００３４】請求項２記載の発明は、請求項１記載の発
明である周波数シンセサイザにおいて、前記分数値デー
タ発生手段が、前記疑似乱数を発生させる乱数発生器
と、前記分数値データと前記疑似乱数とを加算して出力
する加算器とから構成されたことにより、簡単な構成で
スプリアスを低減することが可能になる。
明である周波数シンセサイザにおいて、前記分数値デー
タ発生手段が、前記疑似乱数を発生させる乱数発生器
と、前記分数値データと前記疑似乱数とを加算して出力
する加算器とから構成されたことにより、簡単な構成で
スプリアスを低減することが可能になる。
【００３５】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る周波数シンセサイザの一
実施例を示す構成断面図である。
説明する。図１は本発明に係る周波数シンセサイザの一
実施例を示す構成断面図である。
【００３６】図１において１，２，３，５，６及び１０
０は図４と同一符号を付してあり、９は加算器、１０は
乱数発生器、１０７は出力信号、１０８は分周信号、１
０９は分数値データ、１１０は整数値データである。ま
た、9及び１０は分数値データ発生手段５０を構成して
いる。
０は図４と同一符号を付してあり、９は加算器、１０は
乱数発生器、１０７は出力信号、１０８は分周信号、１
０９は分数値データ、１１０は整数値データである。ま
た、9及び１０は分数値データ発生手段５０を構成して
いる。
【００３７】基準信号１００は位相比較器１の一方の入
力端子に入力され、位相比較器１の出力はフィルタ回路
２に接続され、フィルタ回路２の出力は電圧制御発振器
３に接続される。
力端子に入力され、位相比較器１の出力はフィルタ回路
２に接続され、フィルタ回路２の出力は電圧制御発振器
３に接続される。
【００３８】電圧制御発振器３の出力は出力信号１０７
として出力されると共に可変分周器５に接続される。可
変分周器５の出力である分周信号１０８は位相比較器１
の他方の入力端子に接続される。
として出力されると共に可変分周器５に接続される。可
変分周器５の出力である分周信号１０８は位相比較器１
の他方の入力端子に接続される。
【００３９】一方、基準信号１００はアキュムレータ６
のクロック入力端子に入力され、アキュムレータ６の出
力は可変分周器５の制御入力端子に接続され、整数値デ
ータ１１０が可変分周器５のデータ入力端子に入力され
る。
のクロック入力端子に入力され、アキュムレータ６の出
力は可変分周器５の制御入力端子に接続され、整数値デ
ータ１１０が可変分周器５のデータ入力端子に入力され
る。
【００４０】乱数発生器１０の出力は加算器９の一方の
入力端子に接続され、分数値データ１０９は加算器９の
他方の入力端子に接続される。そして、加算器９の出力
はアキュムレータ６のデータ入力端子に接続される。
入力端子に接続され、分数値データ１０９は加算器９の
他方の入力端子に接続される。そして、加算器９の出力
はアキュムレータ６のデータ入力端子に接続される。
【００４１】ここで、図１に示す実施例の動作を説明す
る。但し、図３に示す分数分周方式を用いた周波数シン
セサイザと同様の動作に関しては説明を省略する。
る。但し、図３に示す分数分周方式を用いた周波数シン
セサイザと同様の動作に関しては説明を省略する。
【００４２】乱数発生器１０は平均値が”０”の疑似乱
数を出力し、加算器９はこの疑似乱数を分数値データ１
０９である”ｎ／ｍ”に加算することにより、分数値デ
ータ発生手段５０は新たな分数値データを発生させアキ
ュムレータ６に供給する。
数を出力し、加算器９はこの疑似乱数を分数値データ１
０９である”ｎ／ｍ”に加算することにより、分数値デ
ータ発生手段５０は新たな分数値データを発生させアキ
ュムレータ６に供給する。
【００４３】アキュムレータ６は分数データ１０９の分
子である”ｎ”と乱数発生器１０の出力である”Ｄ”を
基準信号１００の周期で積算する。”ｍ”回の積算を行
った後の積算値”Ａ”は、 Ａ＝Σ（ｎ＋Ｄ）＝ｍｎ＋ΣＤ （４） となる。
子である”ｎ”と乱数発生器１０の出力である”Ｄ”を
基準信号１００の周期で積算する。”ｍ”回の積算を行
った後の積算値”Ａ”は、 Ａ＝Σ（ｎ＋Ｄ）＝ｍｎ＋ΣＤ （４） となる。
【００４４】ここで、乱数発生器１０の出力の平均値
は”０”であるので、 ΣＤ＝０ （５） となり、式（４）は、 Ａ＝ｍｎ （６） となる。
は”０”であるので、 ΣＤ＝０ （５） となり、式（４）は、 Ａ＝ｍｎ （６） となる。
【００４５】すなわち、式（６）からアキュムレータ６
は”ｍ”回の積算の間に”ｎ”回のオーバーフローを出
力することなり、図４に示す従来例の説明から可変分周
器５の平均の分周比は”Ｍ＋ｎ／ｍ”となる。
は”ｍ”回の積算の間に”ｎ”回のオーバーフローを出
力することなり、図４に示す従来例の説明から可変分周
器５の平均の分周比は”Ｍ＋ｎ／ｍ”となる。
【００４６】従って、このような平均の分周比を有する
可変分周器５で分周された分周信号１０８の周波数と基
準信号１００の周波数”ｆｒ”が一致するようにＰＬＬ
が制御動作を行うため出力信号１０７の周波数”ｆｏ”
は、 ｆｏ＝ｆｒ×（Ｍ＋ｎ／ｍ） （７） となる。
可変分周器５で分周された分周信号１０８の周波数と基
準信号１００の周波数”ｆｒ”が一致するようにＰＬＬ
が制御動作を行うため出力信号１０７の周波数”ｆｏ”
は、 ｆｏ＝ｆｒ×（Ｍ＋ｎ／ｍ） （７） となる。
【００４７】ここで、アキュムレータ６がオーバーフロ
ーを出力する間隔は分数値データ発生手段５０が無い場
合には前述のように周期的に変化することになるが、平
均値が”０”の疑似乱数が加算された分数値データが分
数値データ発生手段５０からアキュムレータ６に供給さ
れることになるのでアキュムレータ６がオーバーフロー
を出力する間隔は非周期的になる。
ーを出力する間隔は分数値データ発生手段５０が無い場
合には前述のように周期的に変化することになるが、平
均値が”０”の疑似乱数が加算された分数値データが分
数値データ発生手段５０からアキュムレータ６に供給さ
れることになるのでアキュムレータ６がオーバーフロー
を出力する間隔は非周期的になる。
【００４８】このため、位相比較器１の出力の周期的変
化を防止することが可能になり、スプリアスの低減をす
ることが可能になる。
化を防止することが可能になり、スプリアスの低減をす
ることが可能になる。
【００４９】この結果、平均値が”０”の疑似乱数と分
数値データを加算してアキュムレータ６に供給すること
により、位相比較器１の出力の周期的変化を防止され簡
単な構成でスプリアスを低減することが可能になる。
数値データを加算してアキュムレータ６に供給すること
により、位相比較器１の出力の周期的変化を防止され簡
単な構成でスプリアスを低減することが可能になる。
【００５０】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、平均値が”０”の疑似乱数と分
数値データを加算してアキュムレータに供給することに
より、位相比較器の出力の周期的変化を防止され簡単な
構成でスプリアスを低減することが可能になる。
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、平均値が”０”の疑似乱数と分
数値データを加算してアキュムレータに供給することに
より、位相比較器の出力の周期的変化を防止され簡単な
構成でスプリアスを低減することが可能になる。
【図１】本発明に係る周波数シンセサイザの一実施例を
示す構成断面図である。
示す構成断面図である。
【図２】従来の周波数シンセサイザの一例を示す構成ブ
ロック図である。
ロック図である。
【図３】分数分周方式を用いた周波数シンセサイザの一
例を示す構成ブロック図である。
例を示す構成ブロック図である。
【図４】スプリアスのキャンセル回路を有する周波数シ
ンセサイザの一例を示す構成ブロック図である。
ンセサイザの一例を示す構成ブロック図である。
１ 位相比較器
２ フィルタ回路
３ 電圧制御発振器
４，５ 可変分周器
６ アキュムレータ
７ Ｄ／Ａ変換器
８，９ 加算器
１０ 乱数発生器
５０ 分数値データ発生手段
１００ 基準信号
１０１，１０３，１０３ａ，１０７ 出力信号
１０２，１０４，１０８ 分周信号
１０５，１０９ 分数値データ
１０６，１１０ 整数値データ
Claims (2)
- 【請求項１】周波数シンセサイザにおいて、 基準信号と分周信号との位相差を検出する位相比較器
と、 この位相比較器の出力の高周波成分を除去するフィルタ
回路と、 このフィルタ回路の出力電圧に基づき出力信号の発振周
波数が制御される電圧制御発振器と、 外部信号によって分周比が切り換わると共にこの分周比
で前記出力信号を分周して前記分周信号を出力する可変
分周器と、 前記基準信号をクロックとして分数値データの分子の値
を順次積算し積算値がオーバーフローした場合に前記外
部信号を出力するアキュムレータと、 平均値が”０”の疑似乱数と前記分数値データとを加算
して前記アキュムレータに供給する分数値データ発生手
段とを備えたことを特徴とする周波数シンセサイザ。 - 【請求項２】前記分数値データ発生手段が、 前記疑似乱数を発生させる乱数発生器と、 前記分数値データと前記疑似乱数とを加算して出力する
加算器とから構成されたことを特徴とする請求項１記載
の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002082950A JP2003283334A (ja) | 2002-03-25 | 2002-03-25 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002082950A JP2003283334A (ja) | 2002-03-25 | 2002-03-25 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003283334A true JP2003283334A (ja) | 2003-10-03 |
Family
ID=29230940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002082950A Pending JP2003283334A (ja) | 2002-03-25 | 2002-03-25 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003283334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157234A1 (ja) * | 2011-05-18 | 2012-11-22 | 旭化成エレクトロニクス株式会社 | アキュムレータ型フラクショナルｎ－ｐｌｌシンセサイザおよびその制御方法 |
-
2002
- 2002-03-25 JP JP2002082950A patent/JP2003283334A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157234A1 (ja) * | 2011-05-18 | 2012-11-22 | 旭化成エレクトロニクス株式会社 | アキュムレータ型フラクショナルｎ－ｐｌｌシンセサイザおよびその制御方法 |
| JP5643839B2 (ja) * | 2011-05-18 | 2014-12-17 | 旭化成エレクトロニクス株式会社 | アキュムレータ型フラクショナルｎ−ｐｌｌシンセサイザおよびその制御方法 |
| US9019016B2 (en) | 2011-05-18 | 2015-04-28 | Asahi Kasei Microdevices Corporation | Accumulator-type fractional N-PLL synthesizer and control method thereof |
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