JP3597471B2 - デジタル位相ロックループ周波数シンセサイザ - Google Patents

Description

【０００１】
本発明は、請求項１の上位概念によるデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザに関する。
【０００２】
通常のデジタルＰＬＬ周波数シンセサイザは、図１のブロック回路図に示した公知の原理に従って動作する。ここでは基準周波数ｆｒｅｆが、水晶安定化発振器１によって形成された安定した水晶周波数ｆＱを分周係数“Ｒ”だけ分周器２によって分周することによって形成される。この基準周波数ｆＲｅｆは位相周波数検知器３で第２の周波数ｆ２と比較される。この第２の周波数は電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）４で形成された周波数ｆＶＣＯを分周係数Ｎだけ分周することによって導出される。この分周係数“Ｎ”だけの周波数分周はＮ分周器５で行われる。位相周波数検知器３は、チャージポンプ６およびループローパスフィルタ７との関連の構成に応じて制御電圧を形成し、この制御電圧が電圧制御発振器４を所望の周波数ｆＶＣＯで発振させる。
【０００３】
Ｎ分周器５により調整可能な分周比“Ｎ”は整数である。このことの意味するのは、電圧制御発振器４がロックされた位相制御ループにおいて基準周波数ｆＲｅｆの整数倍でしか発振できないということである。この事実にはいくつかの不都合がある。
【０００４】
電圧制御発振器４で形成可能な周波数ｆＶＣＯの所望の間隔が小さい場合には、比較的に低い基準周波数ＦＲｅｆを使用しなければならない。位相制御ループＰＬＬはサンプリングレートｆＲｅｆによるロックされたシステムであるから、サンプリング定理（Ｎｙｑｕｉｓｒｔ定理）に従って位相制御ループＰＬＬのバンド幅を、安定したシステムを得るためにはｆＲｅｆ／２より高く選択することはできない。実際にはバンド幅は通常、基準周波数ｆＲｅｆの約１０％である。
【０００５】
ＰＬＬループのバンド幅が狭いと言うことは、Ｎ分周器５を電圧制御発振器４の別の周波数ｆＶＣＯ、すなわち別の周波数チャネルに切り替える際に過渡特性が緩慢であることを意味する。
【０００６】
別の欠点は、電圧制御発振器４の周波数ｆＶＣＯを非常に低く分周しなければならないことに由来する。分周される周波数ｆＶＣＯは、位相ノイズが比較的に小さくなければならない基準周波数ｆＲｅｆと比較されるから、ＰＬＬ制御によって分周される周波数ｆＶＣＯの位相ノイズは確かに最適化されるが、電圧制御発振器４の位相ノイズ自体は悪化し、しかも分周係数Ｎが大きくなるほどさらに悪化する。
【０００７】
必要なチャネルラスタよりも大きい基準周波数ｆＲｅｆは、分周係数Ｎを整数以外で調整できる場合に使用できる。Ｎ分周器５自体は整数係数によってのみ分周できるから、分周比の端数部分は時間的手段でＭサイクルを介して調整しなければならない。すなわちＭ−Ｋサイクルの持続時間に対して分周係数Ｎを、そしてＫサイクルの持続時間に対しては整数１だけ高められた分周係数Ｎ＋１により分周しなければならない。
【０００８】
このことにより、定常状態の位相制御ループＰＬＬでは電圧制御発振器４の平均周波数ｆＶＣＯが次のように得られる：
ｆＶＣＯ＝ｆＲｅｆ＊（Ｎ＋Ｋ／Ｍ）
電圧制御発振器４の周波数ｆＶＣＯが安定しており、相応に所望の端数分周比に調整されていることを前提にすれば、分周係数Ｎによって分周されるサイクル中は周波数ｆＶＣＯ／Ｎが過度に高く、従って基準周波数ｆＲｅｆと周波数ｆＶＣＯ／Ｎとの間の位相差が、各期間で係数
ＴＶＣＯ＿ＳＯＬＬ＊Ｋ／Ｍ
だけ大きくなる。
【０００９】
この累積された位相差は電圧制御発振器４の最大ＶＣＯ持続期間まで増大し、分周係数Ｎ＋１により分周されるサイクルでちょうど再びなくなる。従って基準周波数ｆＲｅｆのＭ期間後に再び位相同一性が、基準周波数ｆＲｅｆと分周される周波数ｆＶＣＯとの間に存在するようになる。係数Ｍはモジュラスであり、すなわち係数Ｍが大きければ大きいほど、基準周波数ｆＲｅｆを大きく選択することができ、かつ周波数ステップが小さくなる。すなわち比較的に小さな周波数チャネル間隔で調整することができる。
【００１０】
位相累積器によって、Ｎ／（Ｎ＋１）分周器の分周係数の切り替えを自動的に行うことを可能にする回路も提案されている。位相累積器ではその内容に、電圧制御発振器の分周された周波数ｆＶＣＯの各パルス後にモジュロＭ加算の値Ｋが加算される。位相累積器の各オーバフロー後に次のサイクルで、分周係数がＮからＮ＋１に変化する。このことにより位相累積器には内在的に常に、係数ＴＶＣＯ＿ＳＯＬＬ／Ｍにより乗算された値が存在し、この値は位相周波数検知器の瞬時位相値を表す。
【００１１】
しかし位相周波数検知器において各周波数毎に調整される位相差に基づき、ＰＬＬ位相制御ループは電圧制御発振器（ＶＣＯ）を再度制御しようと試みる。そのためこれは位相安定性に不利に作用する。従って一定のＶＣＯ周波数およびＶＣＯ位相のためには、電圧制御発振器で一定の調整電圧と、ループローパスフィルタの大きな時定数が必要である。しかしこのことは比較的に大きなループバンド幅に対する要求にちょうど拮抗するものである。
【００１２】
位相ジッタの低減を達成するために、種々の解決アプローチが公知である。公知の方法（Ｍａｒｃｏｎｉ社）は、複数のカスケード接続された位相累積器使用することであり、位相累積器はシグマ・デルタ原理に従って、位相ジッタの周波数成分をループローパスフィルタにより大きく減衰される領域へシフトする。この場合、補償は必要ないが、複数の位相累積器が必要である。
【００１３】
位相ジッタを低減するための他の公知の方法は、位相周波数検知器ないしループローパスフィルタに操作介入することによる制御のアクティブ補償である。ここでは例えば本来の充電ポンプ電流に加えて補償電流をループローパスフィルタに供給し、前者の電流作用を補償することができる。ここではサイクル毎に供給電圧の大きさまたは持続時間を変更して、位相誤差に依存する電荷量を補償のために使用できるようにしなければならない。
【００１４】
種々異なる電荷量の個別の段階付けは電圧制御発振器の所望の周波数ｆＶＣＯに依存し、例えばＶＣＯ周波数／持続期間に依存する基準電流の関数として調整することができる。例えばＰｈｉｌｉｐｓ社により設計された、いわゆるフラクション−Ｎ−位相制御ループ（ＰＬＬ）では電流補償原理が使用される。この方法の欠点は、基準電流の調整が必要なことと、ループローパスフィルタへ、拡張型充電ポンプにより操作介入することである。
【００１５】
位相ジッタを低減するための別の公知の方法は、Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社により使用されているもので、電圧制御発振器の分周された周波数ｆＶＣＯの作用エッジをサイクルに依存してアクティブに遅延することである。この事実のために、位相周波数検知器には常に位相同一性が前もって反映され、ＰＬＬ位相制御ループの追従制御が回避される。必要な遅延の相対量は位相累積器の内容に相関する。最小遅延の絶対量だけが電圧制御発振器の所望の周波数ｆＶＣＯに依存する。
【００１６】
前記のＭａｒｃｏｎｉ社により使用された位相ジッタを低減する方法を除いて、公知の方法全てで共通するのは、基準を時間領域または電圧領域ないし電流領域で必要とすることであり、その大きさは合成すべき周波数に依存することである。
【００１７】
本発明の課題は、フラクション−ＮベースのデジタルＰＬＬ周波数シンセサイザに対して、必要な全ての調整信号および基準信号を電圧制御発振器（ＶＣＯ）の周波数から導出することのできる位相誤差補償手段を提供することである。
【００１８】
この課題は、上位概念記載のデジタルＰＬＬ周波数シンセサイザにおいて、請求項１の特徴部分に記載された構成によって解決される。
【００１９】
本発明の有利な実施形態は従属請求項に記載されている。
【００２０】
本発明およびその改善形態並びに本発明の利点を以下、図面に示された実施例に基づき説明する。
【００２１】
図１は、すでに明細書冒頭で説明した公知の通常のＰＬＬ周波数シンセサイザのブロック回路図である。
【００２２】
図２は、本発明によるフラクション−Ｎ−周波数シンセサイザのブロック回路図である。
【００２３】
図３は、図２の回路に設けられたＰＬＬ位相遅延装置の構造を示すブロック回路図であり、この遅延装置はＭ−１遅延素子とＭ：１マルチプレクサを有する。
【００２４】
図４は、図２の回路に設けられた、Ｍ遅延素子を有する別の位相遅延装置のブロック回路図である。
【００２５】
図２にはブロック回路図として、本発明に相応して構成されたデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザの回路が示されている。この回路でもすでに図１で説明した通常の公知の素子が示されている。すなわち水晶安定化発振器１，基準周波数分周器２，位相周波数検知器３，充電ポンプ（チャージポンプ）６，ループローパスフィルタ７および電圧制御発振器（ＶＣＯ）４である。
【００２６】
図２に示した周波数シンセサイザでは、基準周波数ｆＲｅｆが水晶安定化発振器１から送出された水晶周波数ｆＱを分周することにより基準周波数分周器２で形成される。この基準周波数は、電圧制御発振器４の周波数ｆＶＣＯの分周によって導出された第２の周波数ｆ２と位相周波数検知器３で比較される。この位相周波数検知器の出力信号は充電ポンプ（チャージポンプ）６とループローパスフィルタ７を介して導通した後、ＰＬＬループで電圧制御発振器４に対する制御電圧として用いられる。
【００２７】
電圧制御発振器４の周波数を分周するためにＰＬＬループでは、図１に基づき説明した公知の周波数シンセサイザ回路とは異なり、Ｎ／（Ｎ＋１）周波数分周器９が設けられている。この周波数分周器は、２つの隣接する整数分周係数ＮとＮ＋１との間を制御入力側８（Ｓｅｌｅｃｔ）で切り替えることができ、基本的にはｎによりプログラミングすることができ、場合によりデュアル・モジュラス原理に従って実現されている。
【００２８】
周波数分周器９と、位相周波数検知器３における周波数ｆ２に対する入力側との間には、同様に図１の公知の回路とは異なり位相遅延装置１０が挿入接続されている。この位相遅延装置は２つの制御入力側１１（ＤｅｌＡｄｊｕｓｔ）と１２（ＤｅｌＳｅｌ）を有する。ここで制御入力側１２は複数の線路により実現することができ、例えばｌｄ（Ｍ）線路を有するバスとすることができる。制御入力側１１では基本遅延が調整され、制御入力側１２ではこの基本遅延がどの程度、位相遅延装置１０の出力側１３でその入力側１４に対して行われるかが調整される。
【００２９】
ＰＬＬ位相遅延装置１０の構造の詳細が図３に示されている。図示のように、選択されたモジュラスＭに相応して、位相遅延チェーン１５にはＭ−１の遅延素子１６が含まれ、これらの遅延素子はそれぞれ制御入力側１１を介して著製可能である同じ遅延時間を有している。制御入力側１２からのデコードされたＤｅｌＳｅｌ信号値によって、どの遅延素子１６の後方で位相周波数検知器３および位相累積器１７に対する信号が出力結合されるかが選択される。
【００３０】
ＰＬＬ位相遅延装置１０の位相遅延チェーン１５で作用する基本遅延の数を調整するために設けられた制御入力側１２は同時にＭ：１マルチプレクサ１８の制御入力側である。このマルチプレクサ１８によりその制御入力側に印加される制御信号に依存して、直列に接続された遅延素子１６のどれより後で、位相周波数検知器３の一方の入力側に供給される信号と、位相累積器１７に供給される信号とを出力結合するかが選択される。マルチプレクサを複数の遅延素子の選択に使用することにより、上に述べたデコーディングを場合により省略することもできる。
【００３１】
位相累積器１７は位相遅延装置１０の各出力パルスによって、基準周波数ｆＲｅｆの調整可能な端数Ｋ、とりわけモジュロＭだけ高められる。このために加算器・モジュロＭ１９が設けられている。オーバフローの際に位相累積器１７のオーバフロー出力側２０を介して、Ｎ／（Ｎ＋１）周波数分周器９が次の期間のために分周係数（Ｎ＋１）に切り替えられる。位相累積器１７の出力側２１は、ＰＬＬ位相遅延装置１０の制御入力側１２に対して制御ワードＤｅｌＳｅｌを直接形成する。
【００３２】
すでに詳細に説明したように、補償すべき位相誤差は順次連続するＭサイクル内のサイクル数の関数であり、かつ電圧制御発振器４の所望の周波数ｆＶＣＯの関数でもある。従って前にすでに行ったように、分周されるｆＶＣＯフェーズを遅延するために必要なサイクル依存時間は次式の整数倍でなければならない。
【００３３】
Ｔｄｅｌｍｉｎ＝１／（ｆｖｃｏ＿ｓｏｌｌ＊Ｍ）
本発明の方法で重要なのは、この時間Ｔｄｅｌｍｉｎを、制御入力側１１を介して位相遅延装置１０の遅延素子チェーン１５の各遅延素子１６において調整する制御電圧ＤｅｌＡｄｊｕｓｔを、別の位相遅延装置２２と別の位相周波数検知器２３を用い、電圧制御発振器４の周波数ｆＶＣＯから直接導出するステップである。
【００３４】
図４に示すように、別の位相遅延装置２２は位相遅延装置１０とまったく同じに構成される。すなわちこの別の位相遅延装置は、図３の位相遅延装置１０の遅延素子１６における出力結合線路に相応して、全ての遅延素子２４においてダミー出力結合素子２５によって負荷される。そしてこれにより、Ｍ：１マルチプレクサ１８の設けられたＰＬＬ位相遅延装置１０での遅延条件と同じ条件をシミュレートする。別の位相遅延装置２２では、位相遅延装置１０の場合のようにＭ−１の遅延素子ではなく、Ｍの遅延素子２４が順次接続されている。このことは非常に重要である。
【００３５】
別の位相遅延装置２２の入力側２６には、電圧制御発振器４の周波数ｆＶＣＯが位相増幅器２７を介して供給される。そして別の位相遅延装置２２の出力側２８の信号はやはり別の位相周波数検知器２３によって、同じ位相増幅器２７を介して導かれた電圧制御発振器４の周波数ｆＶＣＯと直接比較される。別の位相遅延装置２２の出力側２８から導出された比較結果は第２のループローパスフィルタ２９でローパスフィルタリングされ、次に別の位相遅延装置２２に対してその制御入力側に供給される制御電圧を形成する。
【００３６】
この制御電圧ＤｅｌＡｄｊｕｓｔにより、別の位相遅延装置２２の遅延素子２４ではそれぞれ同じ基本遅延が調整される。従って別の位相遅延装置２２は補助位相制御ループ（補助ＰＬＬ）の主構成部であり、この補助位相制御ループで電圧制御発振器４は固有の基準周波数を形成する。周波数が高いため、補助ＰＬＬは非常に大きなループバンド幅を有することができる。
【００３７】
しかし基準周波数ｆＲｅｆのオーダーにある値で十分である。なぜなら、格段に高速のＤｅｌＡｄｊｕｓｔ制御信号をそれほど高速に評価することはできないからである。別の位相遅延装置２２で正確に電圧制御発振器４の発振の１ＶＣＯ期間が含まれることが保証されれば、次式が成り立つ。
【００３８】
Ｔ２２＝Ｍ＊Ｔｄｅｌｍｉｎ＝ＴＶＣＯ＿ＳＯＬＬ
これの意味するものは、別の位相遅延装置２２の各遅延素子２４がＴＶＣＯ＿ｓｏｌｌのＭ番目の部分だけ正確に遅延されることである。
【００３９】
これはまさに、本来のメインＰＬＬ、すなわち位相遅延装置１０に含まれる位相遅延チェーン１５の所要の素子値である。遅延素子１６ないし２４は両方の位相遅延装置１０ないし２２でその時間的特性の点で同じに構成されているから、別の位相遅延装置２２に対する制御電圧を制御電圧ＤｅｌＡｄｊｕｓｔとして位相遅延装置１０の制御入力側１１での供給に使用することができる。
【００４０】
本発明に相応して構成された周波数シンセサイザはとりわけ有利には集積回路技術で実施することができる。
【図面の簡単な説明】
【図１】図１は、すでに明細書冒頭で説明した公知の通常のＰＬＬ周波数シンセサイザのブロック回路図である。
【図２】図２は、本発明によるフラクション−Ｎ−周波数シンセサイザのブロック回路図である。
【図３】図３は、図２の回路に設けられたＰＬＬ位相遅延装置の構造を示すブロック回路図であり、この遅延装置はＭ−１遅延素子とＭ：１マルチプレクサを有する。
【図４】図４は、図２の回路に設けられた、Ｍ遅延素子を有する別の位相遅延装置のブロック回路図である。

Claims (7)

1. 安定化水晶発振器周波数の分周によって形成された基準周波数が、電圧制御発振器（ＶＣＯ）の周波数の分周によって導出された第２の周波数と位相周波数検知器で比較され、
   該位相周波数検知器の出力信号は、場合により設けられた充電ポンプ（チャージポンプ）とＰＬＬ回路のループローパスフィルタとを介して導かれた後、電圧制御発振器に対する制御電圧として用いられ、
   電圧制御発振器の周波数を分周するために、ＰＬＬループでは２つの隣接する整数分周係数ＮとＮ＋１とが切り替えられ、
   Ｍ−Ｋサイクルの持続時間の間はＮにより分周し、次にＫサイクルの持続時間の間はＮ＋１により分周するＮ／（Ｎ＋１）周波数分周器と、該Ｎ／（Ｎ＋１）周波数分周器を自動的に切り替えるための位相累積器とが設けられており、
   該位相累積器の内容には、分周されたＶＣＯ周波数の各パルスによってモジュロＭ加算による値Ｍが加算され、
   該位相累積器は、各オーバフロー後に次のサイクルで分周係数をＮからＮ＋１に変化させる形式のデジタル位相ロックループ周波数シンセサイザにおいて、
   Ｎ／（Ｎ＋１）周波数分周器（９）と、該周波数分周器により制御される位相周波数検知器（３）の入力側および同時に位相累積器（１７）の入力側との間に位相遅延装置（１０）が挿入されており、
   該位相遅延装置は位相遅延チェーン（１５）にＭ−１の遅延素子（１６）を有し、かつ第２の制御入力側（１１，１２）を有し、
   当該２つの制御入力側の一方の入力側（１１）は、位相遅延チェーンの位相素子の基本遅延のそれぞれ一致する大きさを調整するためのものであり、
   他方（１２）の入力側（１２）は、当該位相遅延チェーンで作用する基本遅延の数を調整するためのものであり、
   位相累積器の内容は位相遅延装置の各出力パルスによって、基準周波数モジュロＭの調整可能な端数Ｋだけ高められ、
   オーバフローの際に、Ｎ／（Ｎ＋１）周波数分周器は次の期間のためにＮ＋１に切り替えられ、
   位相累積器（１７）の出力側（２１）は、作用する基本遅延の数を調整するために設けられた位相遅延装置（１０）の制御入力側（１２）と接続されており、
   別の位相遅延装置（２２）が電圧制御発振器（４）の出力側と、別の位相周波数検知器（２３）の入力側との間に接続されており、
   前記別の位相遅延装置は、ＰＬＬ位相遅延装置（１０）と正確に遅延条件が一致するように構成されており、ただしＭ−１ではなくＭの順次接続された遅延素子（２４）を有し、
   前記別の位相周波数検知器（２３）の第２入力側には、電圧制御発振器（４）の出力側が遅延素子の中間回路なしで接続されており、
   前記別の位相周波数検知器（２３）の出力側には別のループローパスフィルタ（２９）を介して補助ＰＬＬループを形成しながら、２つの位相遅延装置（１０，２２）の制御入力側（１１，３０）が接続されており、
   該制御入力側（１１，３０）は遅延素子の基本遅延のそれぞれ一致する大きさを調整するために設けられている、
   ことを特徴とする周波数シンセサイザ。
2. 位相遅延装置（１０）で作用する基本遅延の数を調整するために設けられた制御入力側（１２）はＭ：１マルチプレクサ（１８）の制御入力側により形成され、
   当該マルチプレクサによってその制御入力側に印加される制御信号に依存して、直列に接続された遅延素子（１６）のうちどれの後方で、位相周波数検知器（３）の一方の入力側に供給される信号と、位相累積器（１７）に供給される信号とが出力結合されるかが選択される、請求項１記載の周波数シンセサイザ。
3. 前記別の位相遅延装置（２２）は、位相遅延装置（１０）の遅延条件と一致する遅延条件をシミュレートするため、遅延素子（２４）自体の他に、この遅延素子に配属されたダミー出力結合素子（２５）を有する、請求項１記載の周波数シンセサイザ。
4. ダミー出力結合素子（２５）は負荷素子であり、
   該負荷素子は、負荷をＰＬＬ位相遅延装置（１０）のＭ：１マルチプレクサ（１８）の入力によりシミュレートする、請求項２または３記載の周波数シンセサイザ。
5. とりわけ別の位相周波数検知器（２２）を含む補助ＰＬＬループは、非常に大きなループバンド幅を有するように構成されている、請求項１から４までのいずれか１項記載の周波数シンセサイザ。
6. 補助ＰＬＬループは、そのバンド幅が基準周波数（ｆＲｅｆ）のオーダーであるように構成されている、請求項５記載の周波数シンセサイザ。
7. 集積回路技術によって構成されている、請求項１から６までのいずれか１項記載の周波数シンセサイザ。

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