JPH0923157A - サイクルスリップ検出器及びこれを用いた位相同期回路及びディジタル信号再生装置 - Google Patents
サイクルスリップ検出器及びこれを用いた位相同期回路及びディジタル信号再生装置Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
ジの広い位相同期回路及びこれに好適なサイクルスリッ
プ検出器を提供する。アンロック状態から記録媒体の指
定された記録位置の信号を読み取るまでのアクセス時間
を短縮する。 【構成】 比較器8U1は、位相エラーがとり得る最大
値近傍の第1閾値よりも位相エラー信号の値が大きいこ
とを判別して第1判別信号PU0を発生する。比較器8
L1は、位相エラーがとり得る最小値近傍の第2閾値よ
りも位相エラー信号の値が小さいことを判別して第2判
別信号PU1を発生する。第1判別信号と第2判別信号
とが連続して発生したときにサイクルスリップ検出信号
CSPを発生する。
Description
相誤差信号における当該周期の遷移を検出するサイクル
スリップ検出器及びこれを用いた位相同期回路及びディ
ジタル信号再生装置に関する。
フロッピーディスク等の磁気式ディスクのディスクドラ
イブ装置において、ディスクの読取信号からディジタル
信号を再生する際には、いわゆるセルフクロッキング技
術が一般的に使用されている。このセルフクロッキング
技術においては、通常、読取信号にビット同期もしくは
位相同期した再生クロック信号を得るためにPLL(位
相同期ループ)回路が使用される。
適用された光学式ディスクドライブ装置の構成を示して
いる。図1において、原ディジタル情報信号に当該ディ
スクに適した所定の符号化を施して得られた符号化信号
が記録される光ディスク1は、スピンドルモータ2に回
転駆動されつつピックアップ3から発せられた読取光が
照射される。光ディスク1に入射した読取光はその記録
面で反射し、当該記録面に記録されたディジタル信号に
対応するレベルないしは成分を有する戻り光として再び
ピックアップ3に導かれ、ピックアップ3は、この戻り
光を受光して光電変換をなし、読取信号としてRF(高
周波)アンプ3へ供給する。
幅し、波形等化器5に供給する。波形等化器5は、RF
アンプ4からの増幅された読取信号に対し、符号間干渉
を除去すべく波形修正を施し、A/D(アナログ/ディ
ジタル)変換器6のアナログ入力端へ供給する。波形等
化器5により波形等化された読取信号はATC(オート
マチック・スレッショルド・コントローラ)7にも供給
される。ATC7は、供給された読取信号に適したスレ
ッショルド値にて読取信号のレベルを判別し、当該判別
レベルに対応するレベルのパルス信号を生成し、PLL
回路8に供給する。
号を一入力とする位相比較器81と、位相比較器81の
出力位相エラー信号の低周波成分を通過させるループフ
ィルタ82と、ループフィルタ82を通じた低域の位相
エラー信号を制御電圧入力とするVCO(電圧制御発振
器)83とからなり、VCO83の発振信号が位相比較
器81の他入力に導かれる。これにより、位相比較器8
1はATC7からのパルス信号とVCO83の発振信号
との位相差に応じた位相エラー信号を発生し、VCO8
3は当該位相差がなくなるようその発振周波数が制御さ
れるので、VCO83の発振信号は、ATC7からのパ
ルス信号の基本周期に同期した再生クロック信号とな
る。
給される。A/D変換器6は、波形等化器5からの波形
等化された読取信号を、再生クロック信号に基づくサン
プルタイミングにてサンプルし、サンプルした読取信号
のレベルに対応する値のディジタル信号を図示せぬ復号
系へ供給する。復号系では、A/D変換器6からのディ
ジタル信号を復号し、原ディジタル情報信号を再生す
る。
おいて、PLL回路8は、ロックインレンジが比較的狭
く設定されており、入力パルス信号の周波数がロックイ
ンレンジに対応する規定周波数にならないと引き込み動
作を行えない。従って、スピンドルモータ2をして光デ
ィスク1の回転数を制御し入力パルス信号の周波数が規
定周波数となってからPLL回路8が引き込み動作を行
うようになっていた。そのため、PLL回路8がアンロ
ック状態からロックインするまでに長い時間を要し、ア
ンロック状態から光ディスク1の指定された記録位置の
信号を読み取るまでのアクセス時間を短縮するには不利
である。
に鑑みてなされたものであり、引き込み動作を行うこと
のできる周波数レンジの広い位相同期回路及びこれに好
適なサイクルスリップ検出器を提供することを目的とす
る。本発明はまた、アンロック状態から記録媒体の指定
された記録位置の信号を読み取るまでのアクセス時間を
短縮することのできるディジタル信号再生装置を提供す
ることを目的とする。
リップ検出器は、位相エラーのサイクルスリップを検出
するサイクルスリップ検出器であって、前記位相エラー
がとり得る最大値近傍の第1閾値よりも位相エラー信号
の値が大きいことを判別して第1判別信号を発生する第
1の判別手段と、前記位相エラーがとり得る最小値近傍
の第2閾値よりも前記位相エラー信号の値が小さいこと
を判別して第2判別信号を発生する第2の判別手段と、
前記第1判別信号と前記第2判別信号とが連続して発生
したときにサイクルスリップ検出信号を発生する検出信
号発生手段とを有することを特徴としている。
位相同期した位相同期信号を生成する位相同期回路であ
って、前記入力信号の位相エラーを検出しこれに応じた
位相エラー信号を発生するエラー検出手段と、前記位相
エラーがとり得る最大値近傍の第1閾値よりも前記位相
エラー信号の値が大きいことを判別して第1判別信号を
発生する第1の判別手段と、前記位相エラーがとり得る
最小値近傍の第2閾値よりも前記位相エラー信号の値が
小さいことを判別して第2判別信号を発生する第2の判
別手段と、前記第1判別信号と前記第2判別信号とが連
続して発生したときにサイクルスリップ検出信号を発生
する検出信号発生手段とを含むサイクルスリップ検出器
と、前記位相エラー信号と前記サイクルスリップ検出信
号を加算して両信号の加算値に応じた和信号を生成する
加算手段と、前記和信号の低周波成分を通過せしめるル
ープフィルタと、前記低周波成分に応じた発振周波数及
び位相にて前記位相同期信号を発生する発振手段と、を
有している。
記録媒体を読み取って得られる読取信号からディジタル
信号を再生するディジタル信号再生装置であって、サン
プリングタイミング信号にて前記読取信号をディジタル
変換してディジタル信号を出力するディジタル化手段
と、前記読取信号に対する前記ディジタル化手段のサン
プリングタイミングの位相エラーを検出しこれに応じた
位相エラー信号を発生するエラー検出手段と、前記位相
エラーがとり得る最大値近傍の第1閾値よりも前記位相
エラー信号の値が大きいことを判別して第1判別信号を
発生する第1の判別手段と、前記位相エラーがとり得る
最小値近傍の第2閾値よりも前記位相エラー信号の値が
小さいことを判別して第2判別信号を発生する第2の判
別手段と、前記第1判別信号と前記第2判別信号とが連
続して発生したときにサイクルスリップ検出信号を発生
する検出信号発生手段とを含むサイクルスリップ検出器
と、前記位相エラー信号と前記サイクルスリップ検出信
号を加算して両信号の加算値に応じた和信号を生成する
加算手段と、前記和信号の低周波成分を通過せしめるル
ープフィルタと、前記低周波成分に応じた発振周波数及
び位相にて前記サンプルタイミング信号を発生する発振
手段と、前記ディジタル信号を復号する復号手段と、を
有することを特徴としている。
相エラーがとり得る最大値近傍の第1閾値よりも供給さ
れた位相エラー信号の値が大きいことが判別され第1判
別信号が発生される。また位相エラーがとり得る最小値
近傍の第2閾値よりも供給された位相エラー信号の値が
小さいことが判別され第2判別信号が発生される。そし
て、第1判別信号と第2判別信号とが連続して発生した
ときにサイクルスリップ検出信号が発生される。
クルスリップ検出信号が、ループフィルタに供給される
位相エラー信号に加算される。本発明のディジタル信号
再生装置によれば、サンプリングタイミング信号にて読
取信号がサンプルされディジタル変換されてディジタル
信号が出力されるとともに、読取信号に対する当該ディ
ジタル変換におけるサンプリングタイミングの位相エラ
ーに応じた位相エラー信号が生成される。そして上記の
位相同期回路によって得られた位相同期信号がサンプル
タイミング信号とされる。
る。図2は、本発明による位相同期回路が適用された一
実施例のディジタル信号再生装置の構成を示しており、
図1と同等な部分には同一の符号が付されている。図2
において、ピックアップからの読取信号は、RFアンプ
4,波形等化器5を経てA/D変換器6に供給される。
A/D変換器6によりディジタル化された読取信号は、
ビタビ復号器9に供給されてビタビ復号処理が施され、
さらに図示せぬ復号系によって原ディジタル情報信号に
変換される。
位相同期回路であるPLL回路8Aにおける位相エラー
検出器85にも供給される。位相エラー検出器85は、
図1の位相比較器81と異なり、A/D変換器6のディ
ジタル出力信号すなわちサンプル値系列データそのもの
から位相エラーを検出する。その一例を詳述すれば、位
相エラー検出器85は、図3及び図4に示される如き原
理にて位相エラーを得る。
換器6のアナログ入力である読取信号は、A/D変換器
6のサンプルタイミング((b)に示されるサンプリン
グクロックの立ち上がりエッジタイミング)毎に標本化
されて(c)のようなサンプル値q1 〜q10に対応する
nビットのデータ系列となる。サンプル値q3 からq4
への推移においては、そのサンプル値が負の値から正の
値へと変化し、サンプル値q3 の絶対値とサンプル値q
4 の絶対値とではサンプル値q3 の絶対値の方が小さ
く、サンプル値q3 の方が0レベルに近い。そしてこの
ときサンプル値q3 からq4 への推移が上昇傾向にある
ので、サンプル値q3 に対応するnビットデータをその
まま位相エラー信号とする。サンプル値q8 からq9 へ
の推移においては、そのサンプル値が正から負へと変化
し、サンプル値q8 の絶対値とサンプル値q9 の絶対値
とではサンプル値q8 の絶対値の方が小さく、サンプル
値q8 の方が0レベルに近い。そしてサンプル値q8 か
らq9 への推移が下降傾向ににあるので、サンプル値q
8 に対応するnビットデータの極性反転データを位相エ
ラー信号とする。このような状態は、読取信号(a)の
ゼロクロス点を基準位相点としたときにその基準位相点
に最も近いA/D変換器6のサンプルタイミングが当該
基準位相点よりも早く発生しており、A/D変換器6に
供給される再生パルスがq3 またはq8 の絶対値に応じ
た分だけ位相進みを生じていることに相当する。
8 の絶対値に応じた分だけ位相遅れを生じている状態が
図4に示される。図4においては、読取信号(a)の基
準位相点に最も近いA/D変換器6のサンプルタイミン
グが当該基準位相点よりも遅れて発生している。サンプ
ル値q2 からq3 への推移においては、そのサンプル値
が負の値から正の値へと変化しているが、サンプル値q
2 の絶対値とサンプル値q3 の絶対値とではサンプル値
q3 の絶対値の方が小さく、サンプル値q3 の方が0レ
ベルに近い。そしてこのときサンプル値q2 からq3 へ
の推移が上昇傾向にあるので、サンプル値q3 に対応す
るnビットデータをそのまま位相エラー信号とする。サ
ンプル値q7 からq8 への推移においては、そのサンプ
ル値が正から負へと変化し、サンプル値q7 の絶対値と
サンプル値q8 の絶対値とではサンプル値q8 の絶対値
の方が小さく、サンプル値q8 の方が0レベルに近い。
そしてサンプル値q7 からq8 への推移が下降傾向にに
あるので、サンプル値q8に対応するnビットデータの
極性反転データを位相エラー信号とする。
信号のエッジ到来の度に位相エラーを更新し、正負のデ
ィジタル信号として位相エラー信号を発生するのであ
る。再び図2に戻り、位相同期回路8Aにおいて、位相
エラー信号は、D/A(ディジタル/アナログ)変換器
86によりアナログ化され加算回路87に供給されると
ともに、サイクルスリップ検出器88にも供給される。
サイクルスリップ検出器88は、後述の構成によって、
位相エラー信号が最大値から最小値へと遷移した時点及
び最小値から最大値へと遷移した時点すなわちサイクル
スリップを検出して所定波形の検出信号を加算回路87
に供給する。加算回路87は、供給された2つの入力信
号を加算して両入力信号値の和に応じた信号をループフ
ィルタ82に供給する。ループフィルタ82は、供給さ
れた信号の低周波成分をVCO83に制御電圧として供
給し、VCO83は、その制御電圧に応じた発振周波数
の再生パルスをA/D変換器6に供給する。
5に示される。図5において、サイクルスリップ検出器
88は、上側及び下側大小比較器8U1,8L1、D型
フリップフロップ8U2,8L2、ANDゲート8U
3,8L3、ORゲート880、3レベル制御回路88
1及び抵抗器882,883とからなる。上側及び下側
大小比較器8U1,8L1は、第1及び第2の判別手段
を担い、いわゆるディジタルマグニチュードコンパレー
タであり、位相エラー検出器85からのnビット位相エ
ラーデータをそれぞれ一方の入力とし、後述する上側閾
値UTHに対応するnビットデータ及び下側閾値LTH
に対応するnビットデータを他方の入力とし、これら2
つの入力の値比較を行う。上側大小比較器8U1は、位
相エラーデータの値が閾値UTHよりも大きい場合に高
レベルの信号を出力し、下側大小比較器8L1は、位相
エラーデータの値が閾値LTHよりも小さい場合に高レ
ベルの信号を出力する。
イクルスリップ検出信号を得るための回路は、検出信号
発生手段に相当する。D型フリップフロップ8U2,8
L2は、上側大小比較器8U1及び下側大小比較器8L
1の出力信号を個々にD入力としVCO83の出力再生
パルスをクロック入力とし、そのQ出力信号は個々にA
NDゲート8U3,8L3の一入力となる。ANDゲー
ト8U3の他入力には、下側大小比較器8L1の出力信
号が導かれ、ANDゲート8L3の他入力には、上側大
小比較器8U1の出力信号が導かれる。ANDゲート8
U3,8L3の出力信号は、ORゲート880に入力さ
れ、ORゲート880はその出力信号を、例えばいわゆ
るスリーステートバッファからなる3レベル制御回路8
81の制御入力端に供給する。ORゲート880はエク
スクルシブORゲートに代替可能である。3レベル制御
回路881の信号入力端には下側に対応するANDゲー
ト8L3の出力信号が供給され、信号出力端は抵抗器8
82,883の直列接続構成による分圧回路の分圧点と
接続される。3レベル制御回路881の信号出力端から
は、サイクルスリップ検出器88の出力検出信号が導出
される。
88からのサイクルスリップ検出信号とD/A変換器8
6からのアナログ位相エラー信号とを個々に通ぜしめる
抵抗器871,872を有し、いわゆるワイヤードによ
って両信号の和に応じた信号を生成する。加算回路87
の出力和信号は、ループフィルタ82としての低域通過
フィルタを構成する演算増幅器820の反転入力端に供
給される。演算増幅器820の非反転入力端には、抵抗
器821及び822の直列接続構成による分圧回路の分
圧電圧が供給され、演算増幅器820の反転入力端と信
号出力端との間には抵抗器823及びコンデンサ824
の直列接続構成による帰還回路が形成される。これによ
るループフィルタ82は、積分回路としてまた反転増幅
回路として機能する。
図7のタイムチャートを用いて説明する。図6には、A
/D変換器6に供給された読取信号のサンプルすべきタ
イミング周波数がVCO83の発振周波数よりも高く、
VCO83の発振周波数を読取信号の当該タイミング周
波数へと上げていく場合の各部動作波形が示されてい
る。この場合、位相エラーデータPEの値は、(a)に
示されるように時間経過とともに徐々に上昇していき、
最大値に達した直後に最小値へと急峻に切り換わってサ
イクルスリップをなし、再び最大値へ向けて徐々に上昇
する、という変化を繰り返す。上側大小比較器8U1
は、位相エラーデータPEの最大値より所定値だけ小さ
い上側閾値UTHが設定されており、位相エラーデータ
PEの値がこの閾値を越えている間高レベルとなるピー
ク検出信号PU0を発生する。下側大小比較器8L1
は、位相エラーデータPEの最小値より所定値だけ大き
い下側閾値LTHが設定されており、位相エラーデータ
PEの値がこの閾値を下回っている間高レベルとなるボ
トム検出信号PL0を発生する。ピーク及びボトム検出
信号PU0,PL0は、D型フリップフロップ8U2,
8L2によってそれぞれVCO83の出力再生パルスO
CKの略1周期分遅延され、対応する遅延信号PU1,
PL1となる。
ボトム検出信号PL0とが同時に高レベルのときに高レ
ベルとなる立ち下がり検出信号FLを発生する。この信
号FLの高レベル部により、位相エラーが上側閾値UT
Hから下側閾値LTHへ遷移したことが示される。この
図6の場合では、位相エラー信号PEは、サイクルスリ
ップ時を除き位相エラーが継続して上昇傾向にあるの
で、上側の閾値UTHから下側の閾値LTHへの遷移を
繰り返し、下側の閾値LTHから上側の閾値UTHへの
遷移は現れない。従って遅延信号PL1とピーク検出信
号PU0とが同時に高レベルとなることはなく、AND
ゲート8L3の出力信号FHは、低レベルを持続する。
立ち下がり検出信号FLが高レベルになったことによ
り、ORゲート880の出力信号ENは高レベルとな
り、3値制御回路881をイネーブル状態にせしめる。
かかるイネーブル状態において、3値制御回路881
は、低レベルの信号FHが供給されているので、低レベ
ル(接地レベル)のサイクルスリップ検出信号CSPを
出力する。
回路87においてアナログ化された位相エラー信号(D
/A変換器86は入力エラーデータPEの極性を反転し
たアナログ出力をなす)と加算され、この加算出力がル
ープフィルタ82に供給されるので、ループフィルタ8
2は、位相エラー信号PEよりも所定電圧だけ上昇シフ
トしたVCO83の制御電圧を生成することとなる。詳
述すれば、サイクルスリップ検出信号CSPの1つの低
レベル発生により、コンデンサ824のチャージ電荷が
操作され、演算増幅器820の出力端基準電位を1段階
上昇させる。理想的には、かかる1段階の幅は、位相エ
ラー信号のダイナミックレンジ(最大値と最小値との
差)に合わせるのが良い。かかる1段階の上昇によりサ
イクルスリップが起きて位相エラー信号が最大値から最
小値へ落ち込んでも、低レベルを有するサイクルスリッ
プ検出信号CSPのループフィルタ82への注入により
VCO83の制御電圧はその落ち込みに抗して所定量の
補償がなされ、VCO83は、サイクルスリップでさほ
ど落ち込むことなく継続して発振周波数を上昇させるこ
とができるのである。
れた読取信号のサンプルすべきタイミング周波数がVC
O83の発振周波数よりも低く、VCO83の発振周波
数を読取信号の当該タイミング周波数へと下げていく場
合の各部動作波形が示されている。この場合、位相エラ
ーデータPEの値は、(a)に示されるように時間経過
とともに徐々に下降していき、最小値に達した直後に最
大値へと急峻に切り換わってサイクルスリップをなし、
再び最小値へ向けて徐々に下降する、という変化を繰り
返す。これに伴い上側及び下側大小比較器8U1,8L
1により発生されるピーク及びボトム検出信号PU0,
PL0は、図6と異なり、前者が後者より遅れて高レベ
ルとなり、これらの遅延信号PU1,PL1も同様とな
る。
ピーク検出信号PU0とが同時に高レベルのときに高レ
ベルとなる立ち上がり検出信号FHを発生する。この信
号FHの高レベル部により、位相エラーが下側閾値LT
Hから上側閾値UTHへ遷移したことが示される。この
図7の場合では、位相エラー信号PEは、サイクルスリ
ップ時を除き位相エラーが継続して下降傾向にあるの
で、下側の閾値LTHから上側の閾値UTHへの遷移を
繰り返し、上側の閾値UTHから下側の閾値LTHへの
遷移は現れない。従って遅延信号PU1とピーク検出信
号PL0とが同時に高レベルとなることはなく、AND
ゲート8U3の出力信号FLは、低レベルを持続する。
立ち上がり検出信号FHが高レベルになったことによ
り、ORゲート880の出力信号ENは高レベルとな
り、3値制御回路881をイネーブル状態にせしめる。
かかるイネーブル状態において、3値制御回路881
は、高レベルの信号FHが供給されているので、高レベ
ル(Vccレベル)のサイクルスリップ検出信号CSPを
出力する。
信号CSPは、加算回路87においてアナログ化された
位相エラー信号と加算され、この加算出力がループフィ
ルタ82に供給されるので、ループフィルタ82は、位
相エラー信号PEよりも所定電圧だけ下降シフトしたV
CO83の制御電圧を生成することとなる。すなわち、
サイクルスリップ検出信号CSPの1つの高レベル発生
により、コンデンサ824のチャージ電荷が操作され、
演算増幅器820の出力端基準電位を1段階下降させ
る。理想的には、かかる1段階の幅は、位相エラー信号
のダイナミックレンジ(最大値と最小値との差)に合わ
せるのが良い。かかる1段階の上昇によりサイクルスリ
ップが起きて位相エラー信号が最小値から最大値へ立ち
上がっても、高レベルを有するサイクルスリップ検出信
号CSPのループフィルタ82への注入によりVCO8
3の制御電圧はその立ち上がりに抗した所定量の補償が
なされ、VCO83は、サイクルスリップでさほど持ち
上がることなく発振周波数を下降させることができるの
である。
信号ENが低レベルであるとフローティング状態となる
ので、サイクルスリップ検出信号CSPは抵抗器882
及び883による分圧電圧にクリップされる。この分圧
電圧は、低レベル(0V)及び高レベル(VCC)の中央
レベル(VCC/2)であり、これがサイクルスリップ検
出信号CSPとしてアナログ化された位相エラー信号と
加算されても、コンデンサ824のチャージ電荷を段階
的に操作することはない。かくしてサイクルスリップ時
以外の時は、唯一位相エラー信号に応じた変化を有する
制御電圧をVCO83に供給することができる。
期回路が位相アンロック状態であってもVCO83の発
振周波数を読取信号の周波数に引き込むことができるの
で、位相同期回路がアンロック状態からロックインする
までの時間が短くて済み、また、アンロック状態から光
ディスク1の指定された記録位置の信号を読み取るまで
のアクセス時間も短縮するに好都合となる。
8の構成を、図8のように改変することもできる。図8
において、ANDゲート8U3の出力立ち下がり検出信
号FLは、抵抗器884を介して演算増幅器885の反
転入力端に供給され、ANDゲート8L3の出力立ち上
がり検出信号FHは、抵抗器886を介して演算増幅器
885の非反転入力端に供給される。演算増幅器885
の出力端と反転入力端との間には、抵抗器887が接続
され帰還回路が形成される。演算増幅器885の非反転
入力端と接地点間には、抵抗器888と電圧VCC/2を
発生する定電圧源との直列回路が接続される。演算増幅
器885及び抵抗器886〜888により減算回路が構
成される。抵抗器884と抵抗器886の抵抗値は等し
く、抵抗器887と抵抗器888の抵抗値も等しく設定
される。
つ信号FHが低レベルのとき低レベル(0V)の出力信
号を発生し、信号FLが低レベルでかつ信号FHが高レ
ベルのとき高レベル(VCC)の出力信号を発生し、また
信号FLと信号FHが同時に低レベルのときは中央レベ
ル(VCC/2)の出力信号を発生する。従って図6及び
図7と同等のサイクルスリップ検出信号CSPを発生す
ることができ、この減算回路は、図5におけるORゲー
ト880、3値制御回路881及び抵抗器882,88
3の機能を担っている。
慮すれば、サイクルスリップ検出信号における高レベル
期間及び低レベル期間すなわちパルス幅を変更しても良
く、図9のような構成を採用することができる。図9に
おいて、立ち下がり検出信号FLは、D型フリップフロ
ップ8U4のD入力及びORゲート8U5の一入力とな
り、立ち上がり検出信号FHは、D型フリップフロップ
8L4のD入力及びORゲート8L5の一入力となる。
D型フリップフロップ8U4,8L4のクロック入力端
にはVCO83からの再生パルスOCKが供給され、各
Q出力は、個々にORゲート8U5,8L5の他入力と
なる。ORゲート8U5,8L5の出力信号は、それぞ
れORゲート880に供給される。
において、原信号の検出信号FL,FHとこれらの高レ
ベル期間がD型フリップフロップ8U4,8L4によっ
てクロックOCKの1周期幅だけ遅延された信号FL
1,FH1とが論理和をとられる。従ってORゲート8
U5,8L5の出力からは、クロックOCKの1周期幅
だけ原信号FL,FHの高レベル期間が拡張された長い
パルス幅を有する変更された立ち下がり及び立ち上がり
検出信号FL2,FH2が得られる。そしてこれに伴
い、ORゲート880の出力にも、同様に変更されたイ
ネーブル信号EN´が得られ、パルス幅の長いサイクル
スリップ検出信号CSP´を発生することができる。
8L4及びORゲート8U5,8L5は、図5の構成に
対し、サイクルスリップ検出信号のパルス幅を長くする
拡張機能を担うが、この拡張機能は、MMVにて実現し
ても良い。すなわち原検出信号FL,FHを個々にトリ
ガ入力とし、当該トリガ入力時点から所定期間に亘り高
レベルを示す出力信号FLM,FHMを発生する2つの
MMVを設け、この出力信号を図5の構成におけるOR
ゲート880の入力信号とするのである。また図8の構
成を採用するならば、原検出信号FL,FHに代えてM
MVの出力信号FLM,FHMを減算回路に供給しても
良い。このようにMMVにて拡張機能を持たせることの
利点は、MMVの設定によって自在にサイクルスリップ
検出信号のパルス幅を決められる点である。
のパルス幅を長くした場合であるが、逆にパルス幅を短
くする構成を採用しても良い。パルス幅を短くするに
は、例えば図5の構成においてVCO83からのクロッ
ク信号を逓倍して周期の短いクロック信号を生成し、こ
れをD型フリップフロップ8U2,8L2のクロック入
力するようにすれば良いが、これ以外にも種々の方法が
ある。また、D型フリップフロップを使って信号遅延を
行う構成以外に、ディレイラインを使って信号遅延を行
っても良い。すなわち、図5及び図8においてD型フリ
ップフロップ8U2,8L2に代えて対応するディレイ
ラインを設ければ、そのディレイラインに設定されてい
る所定の遅延時間(原検出信号FL,FHのパルス幅に
対応する)を作り出すことができ、しかもその遅延時間
は、使用するディレイラインを適宜選択することによっ
て、長くすることもできるし、短くすることもできるの
である。
報再生装置に使用して特に有効な位相同期回路の構成を
図10に示す。図10において、サイクルスリップ検出
器88´は、上側及び下側大小比較器8U1,8L1の
各比較基準値を切り換えるためのセレクタ8US,8L
Sを有する。上側セレクタ8USは、後述する第1及び
第2の上側閾値UTH1,UTH2が供給され、下側セ
レクタ8LSは、後述する第1及び第2の下側閾値LT
H1,LTH2が供給される。一方A/D変換器6の出
力ディジタル信号は、シンク検出回路10に供給され、
ここでいわゆるパターン認識処理によって、同期信号パ
ターンを有するディジタル信号が供給されているか否か
が判別される。ロック検出回路11は、シンク検出回路
10の判別結果に基づき、同期信号が所定の周期で到来
することを検知すると高レベルのロック検出信号を発生
する。このロック検出信号がセレクタ8US,8LSの
選択制御入力となる。なおロック検出回路11において
検知される、所定の周期で同期信号が到来する状態は、
読取信号のサンプルすべきタイミング周波数とVCO8
3の発振周波数とが十分に近づいて、位相同期回路のロ
ックインレンジに入ったことに相当する。
各セレクタの選択制御入力が低レベルのとき、各セレク
タは、A入力を選択し、第1の上側及び下側閾値UTH
1,LTH1を上側及び下側大小比較器8U1,8L1
に比較基準値として与える。第1の上側及び下側閾値U
TH1,LTH1は、例えば図6及び図7に示されるよ
うに、位相エラー信号の中心値(0)に比較的近い値が
採用される。これは、位相同期回路がアンロック状態に
あるときは位相エラーのサイクルスリップが生じるの
で、サイクルスリップを検出しやすくしかつその検出漏
れを防ぐためである。図11の(A)を用いて説明する
と、アンロック状態において、UTH,LTHの絶対値
が大きすぎると、例えば位相エラー検出器85の検出処
理に誤差を含んだ場合などが原因で、サイクルスリップ
をしているにも拘らず位相エラーがUTH,LTHの絶
対値を越えないといった状況が多発し、その度にサイク
ルスリップを検出することができない。これに対し若干
位相エラーの中心値寄りの絶対値の小さいUTH1,L
TH1を設定すれば、位相エラーがUTH1,LTH1
の絶対値を越える可能性が高くなり、サイクルスリップ
の検出漏れが回避されるのである。
レクタの選択制御入力が高レベルのとき、各セレクタ
は、B入力を選択し、第2の上側及び下側閾値UTH
2,LTH2を上側及び下側大小比較器8U1,8L1
に比較基準値として与える。第2の上側及び下側閾値U
TH2,LTH2は、同じく図6及び図7に示されるよ
うに、位相エラー信号の最大値,最小値に比較的近い値
が採用される。すなわちUTH2,LTH2の絶対値
は、UTH1,LTH1の絶対値よりも所定値だけ大き
く設定される。これは、位相同期回路がロック状態にあ
るときは位相エラーは本来位相エラーのサイクルスリッ
プは生じないので、サイクルスリップを検出しにくくし
かつ誤検出を防ぐためである。図11の(B)を用いて
説明すると、ロック状態において、UTH,LTHの絶
対値が小さすぎると、例えばドロップアウトなどが原因
で、サイクルスリップをしていないにも拘らず位相エラ
ーがUTH,LTHの絶対値を越えてしまうといった状
況が多発し、その度にサイクルスリップを検出してしま
う。これに対し若干位相エラーの正負のピーク値寄りの
絶対値の大きいUTH2,LTH2を設定すれば、位相
エラーがUTH2,LTH2の絶対値を越える可能性が
低くなり、サイクルスリップの誤検出が回避されるので
ある。
とに適正な比較基準値を上側及び下側大小比較器に与え
る構成によって、アンロック状態におけるサイクルスリ
ップ検出漏れの防止と、ロック状態におけるサイクルス
リップ誤検出の防止という相反する課題を同時に解決し
ているのである。ディスクシステムにおいては、通常再
生時にロック状態にあり、また、指定された記録位置へ
読取点を移動せしめた後の引き込み動作ではアンロック
状態になるが、上述のようにすることにより、どちらも
良好にサイクルスリップの検出がなされることとなる。
2のような構成でも実現できる。図12においては、セ
レクタではなくnビットのデータを保持することのでき
るレジスタ8UR,8LRが上側及び下側大小比較器8
U1,8L1の比較基準値を与える。このレジスタ8U
R,8LRは、CPU80からのnビットデータが入力
され、CPU80からの書換指令に応じてその入力デー
タを取り込む。CPU80にはロック検出回路11から
のロック検出信号が供給される。CPU80は、ロック
検出信号を監視し、ロック検出信号が高レベルから低レ
ベルとなったのを受けて、書換指令とともにレジスタ8
URに上記の第1の上側閾値UTH1に対応するデータ
を、レジスタ8LRに上記の第1の下側閾値LTH1に
対応するデータをそれぞれ転送する。また、CPU80
は、ロック検出信号が低レベルから高レベルとなったの
を受けて、書換指令とともにレジスタ8URに上記の第
2の上側閾値UTH2に対応するデータを、レジスタ8
LRに上記の第2の下側閾値LTH2に対応するデータ
をそれぞれ転送する。これにより、図10の位相同期回
路と同等の作用効果を奏することができる。
においては、さらに振幅演算器80Aが設けられてい
る。この振幅演算器80Aは、A/D変換器6の出力デ
ィジタル信号に基づいて、読取信号の振幅平均値を算出
し、その算出結果をCPU80へ転送する。かかる振幅
平均値は、ディスク記録面の読取光に対する反射率もし
くは透過率や、読取光の強度等に依存する。従ってCP
U80が、転送された振幅平均値に最適な上側及び下側
の比較基準値を求め、求めた比較基準値に対応するデー
タをレジスタ8UR,8LRに書き込むことにより、読
み取り対象のディスクが替わっても、また1のディスク
の読取中において経時的に当該ディスクの光学特性が変
化しても、常に最良の状態でサイクルスリップを検出す
ることができるのである。例えば、SD−ROMとSD
−RAM、SD−ROMとCDとでは読取光に対する光
学特性が割に大きく異なるので、このような読取信号の
振幅平均値に応じた比較基準値の設定は有効である。な
お、ディスクの読取光に対する光学特性の変化は、読取
信号の振幅平均値からだけでなく、読取信号のピーク値
から察知する方法もある。要はA/D変換器6の入力信
号レベルの変化に伴う位相エラー値のダイナミックレン
ジに対応して閾値を変化させるようにすれば良い。ま
た、読取信号の振幅平均値に応じたレジスタ8UR,8
LRの内容の更新は、常に行うようにしても良いし、再
生起動時やロック検出信号のエッジタイミングで行うよ
うにしても良い。
プ検出器88´´´の構成を示している。図13におい
ては、nビットのデータを保持することのできるレジス
タRU1,RU2,RL1,RL2と、上側レジスタR
U1,RU2の出力データが入力されるセレクタ8US
と、下側レジスタRL1,RL2の出力データが入力さ
れるセレクタ8LSとが設けられている。これらレジス
タがセレクタを介して上側及び下側大小比較器8U1,
8L1の比較基準値を与える。各レジスタは、CPU8
0からのnビットデータが入力され、CPU80からの
書換指令に応じてその入力データを取り込む。CPU8
0からはレジスタRU1,RL1に上記の第1の上側及
び下側閾値UTH1,LTH1に対応するデータが、レ
ジスタRU2,RL2に上記の第2の上側及び下側閾値
UTH2,LTH2に対応するデータが書き込まれる。
セレクタ8US,8LSにはロック検出回路11からの
ロック検出信号が供給される。セレクタ8US,8LS
は、ロック検出信号が低レベルであるとき(アンロック
状態)、A入力を選択し、レジスタRU1,RL1に保
持されているUTH1,LTH1のデータを上側及び下
側大小比較器8U1,8L1へ出力する。セレクタ8U
S,8LSは、ロック検出信号が高レベルであるとき
(ロック状態)、B入力を選択し、レジスタRU2,R
L2に保持されているUTH2,LTH2のデータを上
側及び下側大小比較器8U1,8L1へ出力する。
と同等の作用効果を奏することができるが、図10のも
のに比し、各閾値データをレジスタにより可変に保持し
ている点で、サイクルスリップ検出器88´´´は、よ
り汎用性がある。すなわち、図12のように読取光に対
するディスクの光学特性の変化に応じて各閾値データを
替えたりすることは勿論、VCO83の特性に応じて各
閾値データを替えることも可能であり、本例のようなデ
ィスクシステムの位相同期回路に限らず色々なシステム
の位相同期回路に適用可能なサイクルスリップ検出器が
実現できる。また、図13の構成は、ロック/アンロッ
ク状態に対応する閾値データをそれぞれレジスタに保持
しておき、ロック検出信号により直接、セレクタを切り
換えてレジスタに保持された閾値データを大小比較器に
与えるので、図12の構成に比し、ロック/アンロック
に対する応答性が良いという利点がある。
種々改変した例を示したが、図14のように、位相同期
ループにおける加算回路側を主に改変しても良い。図1
4において、サイクルスリップ検出器88´´´´は、
立ち下がり及び立ち上がり検出信号FL,FHをサイク
ルスリップ検出信号として出力する。つまり、この2つ
の検出信号のどちらか一方が高レベルとなれば、サイク
ルスリップが生じていることに相当する。検出信号F
L,FHは加算回路において負値データ発生器873,
正値データ発生器874に供給される。負値データ発生
器873は、検出信号FLが高レベルとなると、所定の
負の値に対応するnビットのディジタル信号を発生し、
正値データ発生器874は、検出信号FHが高レベルと
なると、所定の正の値に対応するnビットのディジタル
信号を発生する。負値及び正値データ発生器873,8
74は、入力の検出信号が低レベルである場合は、それ
ぞれゼロに対応するnビットのディジタル信号を発生す
る。かかる負値データ及び正値データは、ディジタル位
相エラー信号PEとともにディジタル加算器870に供
給され、これら入力データ値の総和に対応するデータが
生成される。ディジタル加算器870により生成された
総和データは、D/A変換器86に送られ、アナログ化
されてフィルタ82に供給される。
実施例に共通の作用効果を得ることができる。また、サ
イクルスリップ検出器の出力部から加算回路までをディ
ジタル化したことにより、ディジタル回路による集積化
がしやすいという利点もある。なお、上記各実施例にお
いては、位相エラー信号が正と負の両極性の値を有する
が、位相エラーが最大値と最小値とを有するものであれ
ば、一方の極性例えば正の値のみを有するものであって
も本発明は適用可能である。
リップ検出器によれば、位相エラーがとり得る最大値近
傍の第1閾値よりも供給された位相エラー信号の値が大
きいことが判別され第1判別信号が発生される。また位
相エラーがとり得る最小値近傍の第2閾値よりも供給さ
れた位相エラー信号の値が小さいことが判別され第2判
別信号が発生される。そして、第1判別信号と第2判別
信号とが連続して発生したときにサイクルスリップ検出
信号が発生される。また、本発明の位相同期回路によれ
ば、上記サイクルスリップ検出信号が、ループフィルタ
に供給される位相エラー信号に加算される。さらに、本
発明のディジタル信号再生装置によれば、サンプリング
タイミング信号にて読取信号がサンプルされディジタル
変換されてディジタル信号が出力されるとともに、読取
信号に対する当該ディジタル変換におけるサンプリング
タイミングの位相エラーに応じた位相エラー信号が生成
される。そして上記の位相同期回路によって得られた位
相同期信号がサンプルタイミング信号とされる。
周波数レンジの広い位相同期回路及びこれに好適なサイ
クルスリップ検出器を提供することができる。また、デ
ィジタル信号再生装置においては、アンロック状態から
記録媒体の指定された記録位置の信号を読み取るまでの
アクセス時間を短縮することができるのである。
学式ディスクドライブ装置の構成を示すブロック図。
例のディジタル信号再生装置の基本構成を示すブロック
図。
ラー検出器の位相進み検出動作原理を示すタイムチャー
ト。
ラー検出器の位相遅れ検出動作原理を示すタイムチャー
ト。
位相同期回路の具体的構成を示すブロック図。
数が低い場合のサイクルスリップ検出器における各部動
作波形を示すタイムチャート。
数が高い場合のサイクルスリップ検出器における各部動
作波形を示すタイムチャート。
検出器の変形例を示すブロック図。
検出器の他の変形例を示すブロック図。
ルスリップ検出器を用いた位相同期回路の具体的構成を
示すブロック図。
ための、上側及び下側大小比較器の閾値と位相エラーと
の関係を示す図。
ルスリップ検出器を用いた位相同期回路の具体的構成を
示すブロック図。
型サイクルスリップ検出器を用いた位相同期回路の具体
的構成を示すブロック図。
位相同期回路の具体的構成を示すブロック図。
プ 8U3,8L3 ANDゲート 880,8U5,8L5 ORゲート 881 3値制御回路 882,883,884,886,887,888,8
21,822,823,871,872 抵抗器 87 加算回路 824 コンデンサ 820,885 演算増幅器 8US,8LS セレクタ 8UR,8LR,RU1,RU2,RL1,RL2 レ
ジスタ 80 CPU 80A 振幅演算器 870 ディジタル加算器 873,874 負値データ発生器,正値データ発生器 9 ビタビ復号器 10 シンク検出回路 11 ロック検出回路
Claims (8)
- 【請求項1】 位相エラーのサイクルスリップを検出す
るサイクルスリップ検出器であって、 前記位相エラーがとり得る最大値近傍の第1閾値よりも
位相エラー信号の値が大きいことを判別して第1判別信
号を発生する第1の判別手段と、前記位相エラーがとり
得る最小値近傍の第2閾値よりも前記位相エラー信号の
値が小さいことを判別して第2判別信号を発生する第2
の判別手段と、前記第1判別信号と前記第2判別信号と
が連続して発生したときにサイクルスリップ検出信号を
発生する検出信号発生手段とを有することを特徴とする
サイクルスリップ検出器。 - 【請求項2】 前記第1及び第2閾値を可変としたこと
を特徴とする請求項1記載のサイクルスリップ検出器。 - 【請求項3】 入力信号に位相同期した位相同期信号を
生成する位相同期回路であって、 前記入力信号の位相エラーを検出しこれに応じた位相エ
ラー信号を発生するエラー検出手段と、 前記位相エラーがとり得る最大値近傍の第1閾値よりも
前記位相エラー信号の値が大きいことを判別して第1判
別信号を発生する第1の判別手段と、前記位相エラーが
とり得る最小値近傍の第2閾値よりも前記位相エラー信
号の値が小さいことを判別して第2判別信号を発生する
第2の判別手段と、前記第1判別信号と前記第2判別信
号とが連続して発生したときにサイクルスリップ検出信
号を発生する検出信号発生手段とを含むサイクルスリッ
プ検出器と、 前記位相エラー信号と前記サイクルスリップ検出信号を
加算して両信号の加算値に応じた和信号を生成する加算
手段と、 前記和信号の低周波成分を通過せしめるループフィルタ
と、 前記低周波成分に応じた発振周波数及び位相にて前記位
相同期信号を発生する発振手段と、を有する位相同期回
路。 - 【請求項4】 サンプリングタイミング信号にて前記入
力信号をディジタル変換してディジタル信号を出力する
ディジタル化手段を有し、前記エラー検出手段は、前記
入力信号に対する前記ディジタル化手段のサンプリング
タイミングの位相エラーを検出しこれに応じて前記位相
エラー信号を発生することを特徴とする請求項3記載の
位相同期回路。 - 【請求項5】 前記発振手段の発振周波数が位相引込可
能な周波数範囲にあることを検出して引込状態検出信号
を発生する引込検出手段と、前記引込状態検出信号に応
じて前記第1及び第2閾値を変える閾値設定手段とを有
することを特徴とする請求項2記載の位相同期回路。 - 【請求項6】 前記閾値設定手段は、前記引込状態検出
信号の発生期間における前記第1閾値と前記第2閾値と
の差を前記引込状態検出信号の非発生期間における前記
第1閾値と第2閾値との差よりも大きくすることを特徴
とする請求項5記載の位相同期回路。 - 【請求項7】 前記入力信号の振幅平均値もしくはピー
ク値を検出する入力信号評価手段を有し、前記閾値設定
手段は、前記振幅平均値もしくはピーク値に応じて前記
第1及び第2閾値を変えることを特徴とする請求項3,
4,5または6記載の位相同期回路。 - 【請求項8】 記録媒体を読み取って得られる読取信号
からディジタル信号を再生するディジタル信号再生装置
であって、 サンプリングタイミング信号にて前記読取信号をディジ
タル変換してディジタル信号を出力するディジタル化手
段と、 前記読取信号に対する前記ディジタル化手段のサンプリ
ングタイミングの位相エラーを検出しこれに応じた位相
エラー信号を発生するエラー検出手段と、 前記位相エラーがとり得る最大値近傍の第1閾値よりも
前記位相エラー信号の値が大きいことを判別して第1判
別信号を発生する第1の判別手段と、前記位相エラーが
とり得る最小値近傍の第2閾値よりも前記位相エラー信
号の値が小さいことを判別して第2判別信号を発生する
第2の判別手段と、前記第1判別信号と前記第2判別信
号とが連続して発生したときにサイクルスリップ検出信
号を発生する検出信号発生手段とを含むサイクルスリッ
プ検出器と、 前記位相エラー信号と前記サイクルスリップ検出信号を
加算して両信号の加算値に応じた和信号を生成する加算
手段と、 前記和信号の低周波成分を通過せしめるループフィルタ
と、 前記低周波成分に応じた発振周波数及び位相にて前記サ
ンプルタイミング信号を発生する発振手段と、 前記ディジタル信号を復号する復号手段と、を有するこ
とを特徴とするディジタル信号再生装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17227795A JP3453006B2 (ja) | 1995-07-07 | 1995-07-07 | 位相同期回路及びディジタル信号再生装置 |
US08/672,046 US5790613A (en) | 1995-07-07 | 1996-06-26 | Cycle slip detector and phase locked loop circuit and digital signal reproducing apparatus using the same |
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JP17227795A JP3453006B2 (ja) | 1995-07-07 | 1995-07-07 | 位相同期回路及びディジタル信号再生装置 |
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JPH0923157A true JPH0923157A (ja) | 1997-01-21 |
JP3453006B2 JP3453006B2 (ja) | 2003-10-06 |
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ID=15938938
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