JPH0923157A - サイクルスリップ検出器及びこれを用いた位相同期回路及びディジタル信号再生装置 - Google Patents
サイクルスリップ検出器及びこれを用いた位相同期回路及びディジタル信号再生装置Info
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- JPH0923157A JPH0923157A JP7172277A JP17227795A JPH0923157A JP H0923157 A JPH0923157 A JP H0923157A JP 7172277 A JP7172277 A JP 7172277A JP 17227795 A JP17227795 A JP 17227795A JP H0923157 A JPH0923157 A JP H0923157A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 引き込み動作を行うことのできる周波数レン
ジの広い位相同期回路及びこれに好適なサイクルスリッ
プ検出器を提供する。アンロック状態から記録媒体の指
定された記録位置の信号を読み取るまでのアクセス時間
を短縮する。 【構成】 比較器８Ｕ１は、位相エラーがとり得る最大
値近傍の第１閾値よりも位相エラー信号の値が大きいこ
とを判別して第１判別信号ＰＵ０を発生する。比較器８
Ｌ１は、位相エラーがとり得る最小値近傍の第２閾値よ
りも位相エラー信号の値が小さいことを判別して第２判
別信号ＰＵ１を発生する。第１判別信号と第２判別信号
とが連続して発生したときにサイクルスリップ検出信号
ＣＳＰを発生する。
ジの広い位相同期回路及びこれに好適なサイクルスリッ
プ検出器を提供する。アンロック状態から記録媒体の指
定された記録位置の信号を読み取るまでのアクセス時間
を短縮する。 【構成】 比較器８Ｕ１は、位相エラーがとり得る最大
値近傍の第１閾値よりも位相エラー信号の値が大きいこ
とを判別して第１判別信号ＰＵ０を発生する。比較器８
Ｌ１は、位相エラーがとり得る最小値近傍の第２閾値よ
りも位相エラー信号の値が小さいことを判別して第２判
別信号ＰＵ１を発生する。第１判別信号と第２判別信号
とが連続して発生したときにサイクルスリップ検出信号
ＣＳＰを発生する。
Description
【０００１】
【産業上の利用分野】本発明は、周期性の値を有する位
相誤差信号における当該周期の遷移を検出するサイクル
スリップ検出器及びこれを用いた位相同期回路及びディ
ジタル信号再生装置に関する。
相誤差信号における当該周期の遷移を検出するサイクル
スリップ検出器及びこれを用いた位相同期回路及びディ
ジタル信号再生装置に関する。
【０００２】
【従来の技術】光学式ディスクや、ハード・ディスク，
フロッピーディスク等の磁気式ディスクのディスクドラ
イブ装置において、ディスクの読取信号からディジタル
信号を再生する際には、いわゆるセルフクロッキング技
術が一般的に使用されている。このセルフクロッキング
技術においては、通常、読取信号にビット同期もしくは
位相同期した再生クロック信号を得るためにＰＬＬ（位
相同期ループ）回路が使用される。
フロッピーディスク等の磁気式ディスクのディスクドラ
イブ装置において、ディスクの読取信号からディジタル
信号を再生する際には、いわゆるセルフクロッキング技
術が一般的に使用されている。このセルフクロッキング
技術においては、通常、読取信号にビット同期もしくは
位相同期した再生クロック信号を得るためにＰＬＬ（位
相同期ループ）回路が使用される。
【０００３】図１は、かかるセルフクロッキング技術が
適用された光学式ディスクドライブ装置の構成を示して
いる。図１において、原ディジタル情報信号に当該ディ
スクに適した所定の符号化を施して得られた符号化信号
が記録される光ディスク１は、スピンドルモータ２に回
転駆動されつつピックアップ３から発せられた読取光が
照射される。光ディスク１に入射した読取光はその記録
面で反射し、当該記録面に記録されたディジタル信号に
対応するレベルないしは成分を有する戻り光として再び
ピックアップ３に導かれ、ピックアップ３は、この戻り
光を受光して光電変換をなし、読取信号としてＲＦ（高
周波）アンプ３へ供給する。
適用された光学式ディスクドライブ装置の構成を示して
いる。図１において、原ディジタル情報信号に当該ディ
スクに適した所定の符号化を施して得られた符号化信号
が記録される光ディスク１は、スピンドルモータ２に回
転駆動されつつピックアップ３から発せられた読取光が
照射される。光ディスク１に入射した読取光はその記録
面で反射し、当該記録面に記録されたディジタル信号に
対応するレベルないしは成分を有する戻り光として再び
ピックアップ３に導かれ、ピックアップ３は、この戻り
光を受光して光電変換をなし、読取信号としてＲＦ（高
周波）アンプ３へ供給する。
【０００４】ＲＦアンプ４は、供給された読取信号を増
幅し、波形等化器５に供給する。波形等化器５は、ＲＦ
アンプ４からの増幅された読取信号に対し、符号間干渉
を除去すべく波形修正を施し、Ａ／Ｄ（アナログ／ディ
ジタル）変換器６のアナログ入力端へ供給する。波形等
化器５により波形等化された読取信号はＡＴＣ（オート
マチック・スレッショルド・コントローラ）７にも供給
される。ＡＴＣ７は、供給された読取信号に適したスレ
ッショルド値にて読取信号のレベルを判別し、当該判別
レベルに対応するレベルのパルス信号を生成し、ＰＬＬ
回路８に供給する。
幅し、波形等化器５に供給する。波形等化器５は、ＲＦ
アンプ４からの増幅された読取信号に対し、符号間干渉
を除去すべく波形修正を施し、Ａ／Ｄ（アナログ／ディ
ジタル）変換器６のアナログ入力端へ供給する。波形等
化器５により波形等化された読取信号はＡＴＣ（オート
マチック・スレッショルド・コントローラ）７にも供給
される。ＡＴＣ７は、供給された読取信号に適したスレ
ッショルド値にて読取信号のレベルを判別し、当該判別
レベルに対応するレベルのパルス信号を生成し、ＰＬＬ
回路８に供給する。
【０００５】ＰＬＬ回路８は、ＡＴＣ７からのパルス信
号を一入力とする位相比較器８１と、位相比較器８１の
出力位相エラー信号の低周波成分を通過させるループフ
ィルタ８２と、ループフィルタ８２を通じた低域の位相
エラー信号を制御電圧入力とするＶＣＯ（電圧制御発振
器）８３とからなり、ＶＣＯ８３の発振信号が位相比較
器８１の他入力に導かれる。これにより、位相比較器８
１はＡＴＣ７からのパルス信号とＶＣＯ８３の発振信号
との位相差に応じた位相エラー信号を発生し、ＶＣＯ８
３は当該位相差がなくなるようその発振周波数が制御さ
れるので、ＶＣＯ８３の発振信号は、ＡＴＣ７からのパ
ルス信号の基本周期に同期した再生クロック信号とな
る。
号を一入力とする位相比較器８１と、位相比較器８１の
出力位相エラー信号の低周波成分を通過させるループフ
ィルタ８２と、ループフィルタ８２を通じた低域の位相
エラー信号を制御電圧入力とするＶＣＯ（電圧制御発振
器）８３とからなり、ＶＣＯ８３の発振信号が位相比較
器８１の他入力に導かれる。これにより、位相比較器８
１はＡＴＣ７からのパルス信号とＶＣＯ８３の発振信号
との位相差に応じた位相エラー信号を発生し、ＶＣＯ８
３は当該位相差がなくなるようその発振周波数が制御さ
れるので、ＶＣＯ８３の発振信号は、ＡＴＣ７からのパ
ルス信号の基本周期に同期した再生クロック信号とな
る。
【０００６】再生クロック信号は、Ａ／Ｄ変換器６に供
給される。Ａ／Ｄ変換器６は、波形等化器５からの波形
等化された読取信号を、再生クロック信号に基づくサン
プルタイミングにてサンプルし、サンプルした読取信号
のレベルに対応する値のディジタル信号を図示せぬ復号
系へ供給する。復号系では、Ａ／Ｄ変換器６からのディ
ジタル信号を復号し、原ディジタル情報信号を再生す
る。
給される。Ａ／Ｄ変換器６は、波形等化器５からの波形
等化された読取信号を、再生クロック信号に基づくサン
プルタイミングにてサンプルし、サンプルした読取信号
のレベルに対応する値のディジタル信号を図示せぬ復号
系へ供給する。復号系では、Ａ／Ｄ変換器６からのディ
ジタル信号を復号し、原ディジタル情報信号を再生す
る。
【０００７】このような構成のディスクドライブ装置に
おいて、ＰＬＬ回路８は、ロックインレンジが比較的狭
く設定されており、入力パルス信号の周波数がロックイ
ンレンジに対応する規定周波数にならないと引き込み動
作を行えない。従って、スピンドルモータ２をして光デ
ィスク１の回転数を制御し入力パルス信号の周波数が規
定周波数となってからＰＬＬ回路８が引き込み動作を行
うようになっていた。そのため、ＰＬＬ回路８がアンロ
ック状態からロックインするまでに長い時間を要し、ア
ンロック状態から光ディスク１の指定された記録位置の
信号を読み取るまでのアクセス時間を短縮するには不利
である。
おいて、ＰＬＬ回路８は、ロックインレンジが比較的狭
く設定されており、入力パルス信号の周波数がロックイ
ンレンジに対応する規定周波数にならないと引き込み動
作を行えない。従って、スピンドルモータ２をして光デ
ィスク１の回転数を制御し入力パルス信号の周波数が規
定周波数となってからＰＬＬ回路８が引き込み動作を行
うようになっていた。そのため、ＰＬＬ回路８がアンロ
ック状態からロックインするまでに長い時間を要し、ア
ンロック状態から光ディスク１の指定された記録位置の
信号を読み取るまでのアクセス時間を短縮するには不利
である。
【０００８】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、引き込み動作を行うこと
のできる周波数レンジの広い位相同期回路及びこれに好
適なサイクルスリップ検出器を提供することを目的とす
る。本発明はまた、アンロック状態から記録媒体の指定
された記録位置の信号を読み取るまでのアクセス時間を
短縮することのできるディジタル信号再生装置を提供す
ることを目的とする。
に鑑みてなされたものであり、引き込み動作を行うこと
のできる周波数レンジの広い位相同期回路及びこれに好
適なサイクルスリップ検出器を提供することを目的とす
る。本発明はまた、アンロック状態から記録媒体の指定
された記録位置の信号を読み取るまでのアクセス時間を
短縮することのできるディジタル信号再生装置を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明によるサイクルス
リップ検出器は、位相エラーのサイクルスリップを検出
するサイクルスリップ検出器であって、前記位相エラー
がとり得る最大値近傍の第１閾値よりも位相エラー信号
の値が大きいことを判別して第１判別信号を発生する第
１の判別手段と、前記位相エラーがとり得る最小値近傍
の第２閾値よりも前記位相エラー信号の値が小さいこと
を判別して第２判別信号を発生する第２の判別手段と、
前記第１判別信号と前記第２判別信号とが連続して発生
したときにサイクルスリップ検出信号を発生する検出信
号発生手段とを有することを特徴としている。
リップ検出器は、位相エラーのサイクルスリップを検出
するサイクルスリップ検出器であって、前記位相エラー
がとり得る最大値近傍の第１閾値よりも位相エラー信号
の値が大きいことを判別して第１判別信号を発生する第
１の判別手段と、前記位相エラーがとり得る最小値近傍
の第２閾値よりも前記位相エラー信号の値が小さいこと
を判別して第２判別信号を発生する第２の判別手段と、
前記第１判別信号と前記第２判別信号とが連続して発生
したときにサイクルスリップ検出信号を発生する検出信
号発生手段とを有することを特徴としている。
【００１０】本発明による位相同期回路は、入力信号に
位相同期した位相同期信号を生成する位相同期回路であ
って、前記入力信号の位相エラーを検出しこれに応じた
位相エラー信号を発生するエラー検出手段と、前記位相
エラーがとり得る最大値近傍の第１閾値よりも前記位相
エラー信号の値が大きいことを判別して第１判別信号を
発生する第１の判別手段と、前記位相エラーがとり得る
最小値近傍の第２閾値よりも前記位相エラー信号の値が
小さいことを判別して第２判別信号を発生する第２の判
別手段と、前記第１判別信号と前記第２判別信号とが連
続して発生したときにサイクルスリップ検出信号を発生
する検出信号発生手段とを含むサイクルスリップ検出器
と、前記位相エラー信号と前記サイクルスリップ検出信
号を加算して両信号の加算値に応じた和信号を生成する
加算手段と、前記和信号の低周波成分を通過せしめるル
ープフィルタと、前記低周波成分に応じた発振周波数及
び位相にて前記位相同期信号を発生する発振手段と、を
有している。
位相同期した位相同期信号を生成する位相同期回路であ
って、前記入力信号の位相エラーを検出しこれに応じた
位相エラー信号を発生するエラー検出手段と、前記位相
エラーがとり得る最大値近傍の第１閾値よりも前記位相
エラー信号の値が大きいことを判別して第１判別信号を
発生する第１の判別手段と、前記位相エラーがとり得る
最小値近傍の第２閾値よりも前記位相エラー信号の値が
小さいことを判別して第２判別信号を発生する第２の判
別手段と、前記第１判別信号と前記第２判別信号とが連
続して発生したときにサイクルスリップ検出信号を発生
する検出信号発生手段とを含むサイクルスリップ検出器
と、前記位相エラー信号と前記サイクルスリップ検出信
号を加算して両信号の加算値に応じた和信号を生成する
加算手段と、前記和信号の低周波成分を通過せしめるル
ープフィルタと、前記低周波成分に応じた発振周波数及
び位相にて前記位相同期信号を発生する発振手段と、を
有している。
【００１１】本発明によるディジタル信号再生装置は、
記録媒体を読み取って得られる読取信号からディジタル
信号を再生するディジタル信号再生装置であって、サン
プリングタイミング信号にて前記読取信号をディジタル
変換してディジタル信号を出力するディジタル化手段
と、前記読取信号に対する前記ディジタル化手段のサン
プリングタイミングの位相エラーを検出しこれに応じた
位相エラー信号を発生するエラー検出手段と、前記位相
エラーがとり得る最大値近傍の第１閾値よりも前記位相
エラー信号の値が大きいことを判別して第１判別信号を
発生する第１の判別手段と、前記位相エラーがとり得る
最小値近傍の第２閾値よりも前記位相エラー信号の値が
小さいことを判別して第２判別信号を発生する第２の判
別手段と、前記第１判別信号と前記第２判別信号とが連
続して発生したときにサイクルスリップ検出信号を発生
する検出信号発生手段とを含むサイクルスリップ検出器
と、前記位相エラー信号と前記サイクルスリップ検出信
号を加算して両信号の加算値に応じた和信号を生成する
加算手段と、前記和信号の低周波成分を通過せしめるル
ープフィルタと、前記低周波成分に応じた発振周波数及
び位相にて前記サンプルタイミング信号を発生する発振
手段と、前記ディジタル信号を復号する復号手段と、を
有することを特徴としている。
記録媒体を読み取って得られる読取信号からディジタル
信号を再生するディジタル信号再生装置であって、サン
プリングタイミング信号にて前記読取信号をディジタル
変換してディジタル信号を出力するディジタル化手段
と、前記読取信号に対する前記ディジタル化手段のサン
プリングタイミングの位相エラーを検出しこれに応じた
位相エラー信号を発生するエラー検出手段と、前記位相
エラーがとり得る最大値近傍の第１閾値よりも前記位相
エラー信号の値が大きいことを判別して第１判別信号を
発生する第１の判別手段と、前記位相エラーがとり得る
最小値近傍の第２閾値よりも前記位相エラー信号の値が
小さいことを判別して第２判別信号を発生する第２の判
別手段と、前記第１判別信号と前記第２判別信号とが連
続して発生したときにサイクルスリップ検出信号を発生
する検出信号発生手段とを含むサイクルスリップ検出器
と、前記位相エラー信号と前記サイクルスリップ検出信
号を加算して両信号の加算値に応じた和信号を生成する
加算手段と、前記和信号の低周波成分を通過せしめるル
ープフィルタと、前記低周波成分に応じた発振周波数及
び位相にて前記サンプルタイミング信号を発生する発振
手段と、前記ディジタル信号を復号する復号手段と、を
有することを特徴としている。
【００１２】
【作用】本発明のサイクルスリップ検出器によれば、位
相エラーがとり得る最大値近傍の第１閾値よりも供給さ
れた位相エラー信号の値が大きいことが判別され第１判
別信号が発生される。また位相エラーがとり得る最小値
近傍の第２閾値よりも供給された位相エラー信号の値が
小さいことが判別され第２判別信号が発生される。そし
て、第１判別信号と第２判別信号とが連続して発生した
ときにサイクルスリップ検出信号が発生される。
相エラーがとり得る最大値近傍の第１閾値よりも供給さ
れた位相エラー信号の値が大きいことが判別され第１判
別信号が発生される。また位相エラーがとり得る最小値
近傍の第２閾値よりも供給された位相エラー信号の値が
小さいことが判別され第２判別信号が発生される。そし
て、第１判別信号と第２判別信号とが連続して発生した
ときにサイクルスリップ検出信号が発生される。
【００１３】本発明の位相同期回路によれば、上記サイ
クルスリップ検出信号が、ループフィルタに供給される
位相エラー信号に加算される。本発明のディジタル信号
再生装置によれば、サンプリングタイミング信号にて読
取信号がサンプルされディジタル変換されてディジタル
信号が出力されるとともに、読取信号に対する当該ディ
ジタル変換におけるサンプリングタイミングの位相エラ
ーに応じた位相エラー信号が生成される。そして上記の
位相同期回路によって得られた位相同期信号がサンプル
タイミング信号とされる。
クルスリップ検出信号が、ループフィルタに供給される
位相エラー信号に加算される。本発明のディジタル信号
再生装置によれば、サンプリングタイミング信号にて読
取信号がサンプルされディジタル変換されてディジタル
信号が出力されるとともに、読取信号に対する当該ディ
ジタル変換におけるサンプリングタイミングの位相エラ
ーに応じた位相エラー信号が生成される。そして上記の
位相同期回路によって得られた位相同期信号がサンプル
タイミング信号とされる。
【００１４】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。図２は、本発明による位相同期回路が適用された一
実施例のディジタル信号再生装置の構成を示しており、
図１と同等な部分には同一の符号が付されている。図２
において、ピックアップからの読取信号は、ＲＦアンプ
４，波形等化器５を経てＡ／Ｄ変換器６に供給される。
Ａ／Ｄ変換器６によりディジタル化された読取信号は、
ビタビ復号器９に供給されてビタビ復号処理が施され、
さらに図示せぬ復号系によって原ディジタル情報信号に
変換される。
る。図２は、本発明による位相同期回路が適用された一
実施例のディジタル信号再生装置の構成を示しており、
図１と同等な部分には同一の符号が付されている。図２
において、ピックアップからの読取信号は、ＲＦアンプ
４，波形等化器５を経てＡ／Ｄ変換器６に供給される。
Ａ／Ｄ変換器６によりディジタル化された読取信号は、
ビタビ復号器９に供給されてビタビ復号処理が施され、
さらに図示せぬ復号系によって原ディジタル情報信号に
変換される。
【００１５】Ａ／Ｄ変換器６のディジタル出力信号は、
位相同期回路であるＰＬＬ回路８Ａにおける位相エラー
検出器８５にも供給される。位相エラー検出器８５は、
図１の位相比較器８１と異なり、Ａ／Ｄ変換器６のディ
ジタル出力信号すなわちサンプル値系列データそのもの
から位相エラーを検出する。その一例を詳述すれば、位
相エラー検出器８５は、図３及び図４に示される如き原
理にて位相エラーを得る。
位相同期回路であるＰＬＬ回路８Ａにおける位相エラー
検出器８５にも供給される。位相エラー検出器８５は、
図１の位相比較器８１と異なり、Ａ／Ｄ変換器６のディ
ジタル出力信号すなわちサンプル値系列データそのもの
から位相エラーを検出する。その一例を詳述すれば、位
相エラー検出器８５は、図３及び図４に示される如き原
理にて位相エラーを得る。
【００１６】図３において、（ａ）に示されるＡ／Ｄ変
換器６のアナログ入力である読取信号は、Ａ／Ｄ変換器
６のサンプルタイミング（（ｂ）に示されるサンプリン
グクロックの立ち上がりエッジタイミング）毎に標本化
されて（ｃ）のようなサンプル値ｑ1 〜ｑ10に対応する
ｎビットのデータ系列となる。サンプル値ｑ3 からｑ4
への推移においては、そのサンプル値が負の値から正の
値へと変化し、サンプル値ｑ3 の絶対値とサンプル値ｑ
4 の絶対値とではサンプル値ｑ3 の絶対値の方が小さ
く、サンプル値ｑ3 の方が０レベルに近い。そしてこの
ときサンプル値ｑ3 からｑ4 への推移が上昇傾向にある
ので、サンプル値ｑ3 に対応するｎビットデータをその
まま位相エラー信号とする。サンプル値ｑ8 からｑ9 へ
の推移においては、そのサンプル値が正から負へと変化
し、サンプル値ｑ8 の絶対値とサンプル値ｑ9 の絶対値
とではサンプル値ｑ8 の絶対値の方が小さく、サンプル
値ｑ8 の方が０レベルに近い。そしてサンプル値ｑ8 か
らｑ9 への推移が下降傾向ににあるので、サンプル値ｑ
8 に対応するｎビットデータの極性反転データを位相エ
ラー信号とする。このような状態は、読取信号（ａ）の
ゼロクロス点を基準位相点としたときにその基準位相点
に最も近いＡ／Ｄ変換器６のサンプルタイミングが当該
基準位相点よりも早く発生しており、Ａ／Ｄ変換器６に
供給される再生パルスがｑ3 またはｑ8 の絶対値に応じ
た分だけ位相進みを生じていることに相当する。
換器６のアナログ入力である読取信号は、Ａ／Ｄ変換器
６のサンプルタイミング（（ｂ）に示されるサンプリン
グクロックの立ち上がりエッジタイミング）毎に標本化
されて（ｃ）のようなサンプル値ｑ1 〜ｑ10に対応する
ｎビットのデータ系列となる。サンプル値ｑ3 からｑ4
への推移においては、そのサンプル値が負の値から正の
値へと変化し、サンプル値ｑ3 の絶対値とサンプル値ｑ
4 の絶対値とではサンプル値ｑ3 の絶対値の方が小さ
く、サンプル値ｑ3 の方が０レベルに近い。そしてこの
ときサンプル値ｑ3 からｑ4 への推移が上昇傾向にある
ので、サンプル値ｑ3 に対応するｎビットデータをその
まま位相エラー信号とする。サンプル値ｑ8 からｑ9 へ
の推移においては、そのサンプル値が正から負へと変化
し、サンプル値ｑ8 の絶対値とサンプル値ｑ9 の絶対値
とではサンプル値ｑ8 の絶対値の方が小さく、サンプル
値ｑ8 の方が０レベルに近い。そしてサンプル値ｑ8 か
らｑ9 への推移が下降傾向ににあるので、サンプル値ｑ
8 に対応するｎビットデータの極性反転データを位相エ
ラー信号とする。このような状態は、読取信号（ａ）の
ゼロクロス点を基準位相点としたときにその基準位相点
に最も近いＡ／Ｄ変換器６のサンプルタイミングが当該
基準位相点よりも早く発生しており、Ａ／Ｄ変換器６に
供給される再生パルスがｑ3 またはｑ8 の絶対値に応じ
た分だけ位相進みを生じていることに相当する。
【００１７】これとは逆に、再生パルスがｑ3 またはｑ
8 の絶対値に応じた分だけ位相遅れを生じている状態が
図４に示される。図４においては、読取信号（ａ）の基
準位相点に最も近いＡ／Ｄ変換器６のサンプルタイミン
グが当該基準位相点よりも遅れて発生している。サンプ
ル値ｑ2 からｑ3 への推移においては、そのサンプル値
が負の値から正の値へと変化しているが、サンプル値ｑ
2 の絶対値とサンプル値ｑ3 の絶対値とではサンプル値
ｑ3 の絶対値の方が小さく、サンプル値ｑ3 の方が０レ
ベルに近い。そしてこのときサンプル値ｑ2 からｑ3 へ
の推移が上昇傾向にあるので、サンプル値ｑ3 に対応す
るｎビットデータをそのまま位相エラー信号とする。サ
ンプル値ｑ7 からｑ8 への推移においては、そのサンプ
ル値が正から負へと変化し、サンプル値ｑ7 の絶対値と
サンプル値ｑ8 の絶対値とではサンプル値ｑ8 の絶対値
の方が小さく、サンプル値ｑ8 の方が０レベルに近い。
そしてサンプル値ｑ7 からｑ8 への推移が下降傾向にに
あるので、サンプル値ｑ8に対応するｎビットデータの
極性反転データを位相エラー信号とする。
8 の絶対値に応じた分だけ位相遅れを生じている状態が
図４に示される。図４においては、読取信号（ａ）の基
準位相点に最も近いＡ／Ｄ変換器６のサンプルタイミン
グが当該基準位相点よりも遅れて発生している。サンプ
ル値ｑ2 からｑ3 への推移においては、そのサンプル値
が負の値から正の値へと変化しているが、サンプル値ｑ
2 の絶対値とサンプル値ｑ3 の絶対値とではサンプル値
ｑ3 の絶対値の方が小さく、サンプル値ｑ3 の方が０レ
ベルに近い。そしてこのときサンプル値ｑ2 からｑ3 へ
の推移が上昇傾向にあるので、サンプル値ｑ3 に対応す
るｎビットデータをそのまま位相エラー信号とする。サ
ンプル値ｑ7 からｑ8 への推移においては、そのサンプ
ル値が正から負へと変化し、サンプル値ｑ7 の絶対値と
サンプル値ｑ8 の絶対値とではサンプル値ｑ8 の絶対値
の方が小さく、サンプル値ｑ8 の方が０レベルに近い。
そしてサンプル値ｑ7 からｑ8 への推移が下降傾向にに
あるので、サンプル値ｑ8に対応するｎビットデータの
極性反転データを位相エラー信号とする。
【００１８】このように位相エラー検出器８５は、読取
信号のエッジ到来の度に位相エラーを更新し、正負のデ
ィジタル信号として位相エラー信号を発生するのであ
る。再び図２に戻り、位相同期回路８Ａにおいて、位相
エラー信号は、Ｄ／Ａ（ディジタル／アナログ）変換器
８６によりアナログ化され加算回路８７に供給されると
ともに、サイクルスリップ検出器８８にも供給される。
サイクルスリップ検出器８８は、後述の構成によって、
位相エラー信号が最大値から最小値へと遷移した時点及
び最小値から最大値へと遷移した時点すなわちサイクル
スリップを検出して所定波形の検出信号を加算回路８７
に供給する。加算回路８７は、供給された２つの入力信
号を加算して両入力信号値の和に応じた信号をループフ
ィルタ８２に供給する。ループフィルタ８２は、供給さ
れた信号の低周波成分をＶＣＯ８３に制御電圧として供
給し、ＶＣＯ８３は、その制御電圧に応じた発振周波数
の再生パルスをＡ／Ｄ変換器６に供給する。
信号のエッジ到来の度に位相エラーを更新し、正負のデ
ィジタル信号として位相エラー信号を発生するのであ
る。再び図２に戻り、位相同期回路８Ａにおいて、位相
エラー信号は、Ｄ／Ａ（ディジタル／アナログ）変換器
８６によりアナログ化され加算回路８７に供給されると
ともに、サイクルスリップ検出器８８にも供給される。
サイクルスリップ検出器８８は、後述の構成によって、
位相エラー信号が最大値から最小値へと遷移した時点及
び最小値から最大値へと遷移した時点すなわちサイクル
スリップを検出して所定波形の検出信号を加算回路８７
に供給する。加算回路８７は、供給された２つの入力信
号を加算して両入力信号値の和に応じた信号をループフ
ィルタ８２に供給する。ループフィルタ８２は、供給さ
れた信号の低周波成分をＶＣＯ８３に制御電圧として供
給し、ＶＣＯ８３は、その制御電圧に応じた発振周波数
の再生パルスをＡ／Ｄ変換器６に供給する。
【００１９】この位相同期回路８Ａの具体的構成は、図
５に示される。図５において、サイクルスリップ検出器
８８は、上側及び下側大小比較器８Ｕ１，８Ｌ１、Ｄ型
フリップフロップ８Ｕ２，８Ｌ２、ＡＮＤゲート８Ｕ
３，８Ｌ３、ＯＲゲート８８０、３レベル制御回路８８
１及び抵抗器８８２，８８３とからなる。上側及び下側
大小比較器８Ｕ１，８Ｌ１は、第１及び第２の判別手段
を担い、いわゆるディジタルマグニチュードコンパレー
タであり、位相エラー検出器８５からのｎビット位相エ
ラーデータをそれぞれ一方の入力とし、後述する上側閾
値ＵＴＨに対応するｎビットデータ及び下側閾値ＬＴＨ
に対応するｎビットデータを他方の入力とし、これら２
つの入力の値比較を行う。上側大小比較器８Ｕ１は、位
相エラーデータの値が閾値ＵＴＨよりも大きい場合に高
レベルの信号を出力し、下側大小比較器８Ｌ１は、位相
エラーデータの値が閾値ＬＴＨよりも小さい場合に高レ
ベルの信号を出力する。
５に示される。図５において、サイクルスリップ検出器
８８は、上側及び下側大小比較器８Ｕ１，８Ｌ１、Ｄ型
フリップフロップ８Ｕ２，８Ｌ２、ＡＮＤゲート８Ｕ
３，８Ｌ３、ＯＲゲート８８０、３レベル制御回路８８
１及び抵抗器８８２，８８３とからなる。上側及び下側
大小比較器８Ｕ１，８Ｌ１は、第１及び第２の判別手段
を担い、いわゆるディジタルマグニチュードコンパレー
タであり、位相エラー検出器８５からのｎビット位相エ
ラーデータをそれぞれ一方の入力とし、後述する上側閾
値ＵＴＨに対応するｎビットデータ及び下側閾値ＬＴＨ
に対応するｎビットデータを他方の入力とし、これら２
つの入力の値比較を行う。上側大小比較器８Ｕ１は、位
相エラーデータの値が閾値ＵＴＨよりも大きい場合に高
レベルの信号を出力し、下側大小比較器８Ｌ１は、位相
エラーデータの値が閾値ＬＴＨよりも小さい場合に高レ
ベルの信号を出力する。
【００２０】上側及び下側大小比較器の出力信号からサ
イクルスリップ検出信号を得るための回路は、検出信号
発生手段に相当する。Ｄ型フリップフロップ８Ｕ２，８
Ｌ２は、上側大小比較器８Ｕ１及び下側大小比較器８Ｌ
１の出力信号を個々にＤ入力としＶＣＯ８３の出力再生
パルスをクロック入力とし、そのＱ出力信号は個々にＡ
ＮＤゲート８Ｕ３，８Ｌ３の一入力となる。ＡＮＤゲー
ト８Ｕ３の他入力には、下側大小比較器８Ｌ１の出力信
号が導かれ、ＡＮＤゲート８Ｌ３の他入力には、上側大
小比較器８Ｕ１の出力信号が導かれる。ＡＮＤゲート８
Ｕ３，８Ｌ３の出力信号は、ＯＲゲート８８０に入力さ
れ、ＯＲゲート８８０はその出力信号を、例えばいわゆ
るスリーステートバッファからなる３レベル制御回路８
８１の制御入力端に供給する。ＯＲゲート８８０はエク
スクルシブＯＲゲートに代替可能である。３レベル制御
回路８８１の信号入力端には下側に対応するＡＮＤゲー
ト８Ｌ３の出力信号が供給され、信号出力端は抵抗器８
８２，８８３の直列接続構成による分圧回路の分圧点と
接続される。３レベル制御回路８８１の信号出力端から
は、サイクルスリップ検出器８８の出力検出信号が導出
される。
イクルスリップ検出信号を得るための回路は、検出信号
発生手段に相当する。Ｄ型フリップフロップ８Ｕ２，８
Ｌ２は、上側大小比較器８Ｕ１及び下側大小比較器８Ｌ
１の出力信号を個々にＤ入力としＶＣＯ８３の出力再生
パルスをクロック入力とし、そのＱ出力信号は個々にＡ
ＮＤゲート８Ｕ３，８Ｌ３の一入力となる。ＡＮＤゲー
ト８Ｕ３の他入力には、下側大小比較器８Ｌ１の出力信
号が導かれ、ＡＮＤゲート８Ｌ３の他入力には、上側大
小比較器８Ｕ１の出力信号が導かれる。ＡＮＤゲート８
Ｕ３，８Ｌ３の出力信号は、ＯＲゲート８８０に入力さ
れ、ＯＲゲート８８０はその出力信号を、例えばいわゆ
るスリーステートバッファからなる３レベル制御回路８
８１の制御入力端に供給する。ＯＲゲート８８０はエク
スクルシブＯＲゲートに代替可能である。３レベル制御
回路８８１の信号入力端には下側に対応するＡＮＤゲー
ト８Ｌ３の出力信号が供給され、信号出力端は抵抗器８
８２，８８３の直列接続構成による分圧回路の分圧点と
接続される。３レベル制御回路８８１の信号出力端から
は、サイクルスリップ検出器８８の出力検出信号が導出
される。
【００２１】加算回路８７は、サイクルスリップ検出器
８８からのサイクルスリップ検出信号とＤ／Ａ変換器８
６からのアナログ位相エラー信号とを個々に通ぜしめる
抵抗器８７１，８７２を有し、いわゆるワイヤードによ
って両信号の和に応じた信号を生成する。加算回路８７
の出力和信号は、ループフィルタ８２としての低域通過
フィルタを構成する演算増幅器８２０の反転入力端に供
給される。演算増幅器８２０の非反転入力端には、抵抗
器８２１及び８２２の直列接続構成による分圧回路の分
圧電圧が供給され、演算増幅器８２０の反転入力端と信
号出力端との間には抵抗器８２３及びコンデンサ８２４
の直列接続構成による帰還回路が形成される。これによ
るループフィルタ８２は、積分回路としてまた反転増幅
回路として機能する。
８８からのサイクルスリップ検出信号とＤ／Ａ変換器８
６からのアナログ位相エラー信号とを個々に通ぜしめる
抵抗器８７１，８７２を有し、いわゆるワイヤードによ
って両信号の和に応じた信号を生成する。加算回路８７
の出力和信号は、ループフィルタ８２としての低域通過
フィルタを構成する演算増幅器８２０の反転入力端に供
給される。演算増幅器８２０の非反転入力端には、抵抗
器８２１及び８２２の直列接続構成による分圧回路の分
圧電圧が供給され、演算増幅器８２０の反転入力端と信
号出力端との間には抵抗器８２３及びコンデンサ８２４
の直列接続構成による帰還回路が形成される。これによ
るループフィルタ８２は、積分回路としてまた反転増幅
回路として機能する。
【００２２】次に、この位相同期回路の動作を図６及び
図７のタイムチャートを用いて説明する。図６には、Ａ
／Ｄ変換器６に供給された読取信号のサンプルすべきタ
イミング周波数がＶＣＯ８３の発振周波数よりも高く、
ＶＣＯ８３の発振周波数を読取信号の当該タイミング周
波数へと上げていく場合の各部動作波形が示されてい
る。この場合、位相エラーデータＰＥの値は、（ａ）に
示されるように時間経過とともに徐々に上昇していき、
最大値に達した直後に最小値へと急峻に切り換わってサ
イクルスリップをなし、再び最大値へ向けて徐々に上昇
する、という変化を繰り返す。上側大小比較器８Ｕ１
は、位相エラーデータＰＥの最大値より所定値だけ小さ
い上側閾値ＵＴＨが設定されており、位相エラーデータ
ＰＥの値がこの閾値を越えている間高レベルとなるピー
ク検出信号ＰＵ０を発生する。下側大小比較器８Ｌ１
は、位相エラーデータＰＥの最小値より所定値だけ大き
い下側閾値ＬＴＨが設定されており、位相エラーデータ
ＰＥの値がこの閾値を下回っている間高レベルとなるボ
トム検出信号ＰＬ０を発生する。ピーク及びボトム検出
信号ＰＵ０，ＰＬ０は、Ｄ型フリップフロップ８Ｕ２，
８Ｌ２によってそれぞれＶＣＯ８３の出力再生パルスＯ
ＣＫの略１周期分遅延され、対応する遅延信号ＰＵ１，
ＰＬ１となる。
図７のタイムチャートを用いて説明する。図６には、Ａ
／Ｄ変換器６に供給された読取信号のサンプルすべきタ
イミング周波数がＶＣＯ８３の発振周波数よりも高く、
ＶＣＯ８３の発振周波数を読取信号の当該タイミング周
波数へと上げていく場合の各部動作波形が示されてい
る。この場合、位相エラーデータＰＥの値は、（ａ）に
示されるように時間経過とともに徐々に上昇していき、
最大値に達した直後に最小値へと急峻に切り換わってサ
イクルスリップをなし、再び最大値へ向けて徐々に上昇
する、という変化を繰り返す。上側大小比較器８Ｕ１
は、位相エラーデータＰＥの最大値より所定値だけ小さ
い上側閾値ＵＴＨが設定されており、位相エラーデータ
ＰＥの値がこの閾値を越えている間高レベルとなるピー
ク検出信号ＰＵ０を発生する。下側大小比較器８Ｌ１
は、位相エラーデータＰＥの最小値より所定値だけ大き
い下側閾値ＬＴＨが設定されており、位相エラーデータ
ＰＥの値がこの閾値を下回っている間高レベルとなるボ
トム検出信号ＰＬ０を発生する。ピーク及びボトム検出
信号ＰＵ０，ＰＬ０は、Ｄ型フリップフロップ８Ｕ２，
８Ｌ２によってそれぞれＶＣＯ８３の出力再生パルスＯ
ＣＫの略１周期分遅延され、対応する遅延信号ＰＵ１，
ＰＬ１となる。
【００２３】ＡＮＤゲート８Ｕ３は、遅延信号ＰＵ１と
ボトム検出信号ＰＬ０とが同時に高レベルのときに高レ
ベルとなる立ち下がり検出信号ＦＬを発生する。この信
号ＦＬの高レベル部により、位相エラーが上側閾値ＵＴ
Ｈから下側閾値ＬＴＨへ遷移したことが示される。この
図６の場合では、位相エラー信号ＰＥは、サイクルスリ
ップ時を除き位相エラーが継続して上昇傾向にあるの
で、上側の閾値ＵＴＨから下側の閾値ＬＴＨへの遷移を
繰り返し、下側の閾値ＬＴＨから上側の閾値ＵＴＨへの
遷移は現れない。従って遅延信号ＰＬ１とピーク検出信
号ＰＵ０とが同時に高レベルとなることはなく、ＡＮＤ
ゲート８Ｌ３の出力信号ＦＨは、低レベルを持続する。
立ち下がり検出信号ＦＬが高レベルになったことによ
り、ＯＲゲート８８０の出力信号ＥＮは高レベルとな
り、３値制御回路８８１をイネーブル状態にせしめる。
かかるイネーブル状態において、３値制御回路８８１
は、低レベルの信号ＦＨが供給されているので、低レベ
ル（接地レベル）のサイクルスリップ検出信号ＣＳＰを
出力する。
ボトム検出信号ＰＬ０とが同時に高レベルのときに高レ
ベルとなる立ち下がり検出信号ＦＬを発生する。この信
号ＦＬの高レベル部により、位相エラーが上側閾値ＵＴ
Ｈから下側閾値ＬＴＨへ遷移したことが示される。この
図６の場合では、位相エラー信号ＰＥは、サイクルスリ
ップ時を除き位相エラーが継続して上昇傾向にあるの
で、上側の閾値ＵＴＨから下側の閾値ＬＴＨへの遷移を
繰り返し、下側の閾値ＬＴＨから上側の閾値ＵＴＨへの
遷移は現れない。従って遅延信号ＰＬ１とピーク検出信
号ＰＵ０とが同時に高レベルとなることはなく、ＡＮＤ
ゲート８Ｌ３の出力信号ＦＨは、低レベルを持続する。
立ち下がり検出信号ＦＬが高レベルになったことによ
り、ＯＲゲート８８０の出力信号ＥＮは高レベルとな
り、３値制御回路８８１をイネーブル状態にせしめる。
かかるイネーブル状態において、３値制御回路８８１
は、低レベルの信号ＦＨが供給されているので、低レベ
ル（接地レベル）のサイクルスリップ検出信号ＣＳＰを
出力する。
【００２４】サイクルスリップ検出信号ＣＳＰは、加算
回路８７においてアナログ化された位相エラー信号（Ｄ
／Ａ変換器８６は入力エラーデータＰＥの極性を反転し
たアナログ出力をなす）と加算され、この加算出力がル
ープフィルタ８２に供給されるので、ループフィルタ８
２は、位相エラー信号ＰＥよりも所定電圧だけ上昇シフ
トしたＶＣＯ８３の制御電圧を生成することとなる。詳
述すれば、サイクルスリップ検出信号ＣＳＰの１つの低
レベル発生により、コンデンサ８２４のチャージ電荷が
操作され、演算増幅器８２０の出力端基準電位を１段階
上昇させる。理想的には、かかる１段階の幅は、位相エ
ラー信号のダイナミックレンジ（最大値と最小値との
差）に合わせるのが良い。かかる１段階の上昇によりサ
イクルスリップが起きて位相エラー信号が最大値から最
小値へ落ち込んでも、低レベルを有するサイクルスリッ
プ検出信号ＣＳＰのループフィルタ８２への注入により
ＶＣＯ８３の制御電圧はその落ち込みに抗して所定量の
補償がなされ、ＶＣＯ８３は、サイクルスリップでさほ
ど落ち込むことなく継続して発振周波数を上昇させるこ
とができるのである。
回路８７においてアナログ化された位相エラー信号（Ｄ
／Ａ変換器８６は入力エラーデータＰＥの極性を反転し
たアナログ出力をなす）と加算され、この加算出力がル
ープフィルタ８２に供給されるので、ループフィルタ８
２は、位相エラー信号ＰＥよりも所定電圧だけ上昇シフ
トしたＶＣＯ８３の制御電圧を生成することとなる。詳
述すれば、サイクルスリップ検出信号ＣＳＰの１つの低
レベル発生により、コンデンサ８２４のチャージ電荷が
操作され、演算増幅器８２０の出力端基準電位を１段階
上昇させる。理想的には、かかる１段階の幅は、位相エ
ラー信号のダイナミックレンジ（最大値と最小値との
差）に合わせるのが良い。かかる１段階の上昇によりサ
イクルスリップが起きて位相エラー信号が最大値から最
小値へ落ち込んでも、低レベルを有するサイクルスリッ
プ検出信号ＣＳＰのループフィルタ８２への注入により
ＶＣＯ８３の制御電圧はその落ち込みに抗して所定量の
補償がなされ、ＶＣＯ８３は、サイクルスリップでさほ
ど落ち込むことなく継続して発振周波数を上昇させるこ
とができるのである。
【００２５】一方、図７には、Ａ／Ｄ変換器６に供給さ
れた読取信号のサンプルすべきタイミング周波数がＶＣ
Ｏ８３の発振周波数よりも低く、ＶＣＯ８３の発振周波
数を読取信号の当該タイミング周波数へと下げていく場
合の各部動作波形が示されている。この場合、位相エラ
ーデータＰＥの値は、（ａ）に示されるように時間経過
とともに徐々に下降していき、最小値に達した直後に最
大値へと急峻に切り換わってサイクルスリップをなし、
再び最小値へ向けて徐々に下降する、という変化を繰り
返す。これに伴い上側及び下側大小比較器８Ｕ１，８Ｌ
１により発生されるピーク及びボトム検出信号ＰＵ０，
ＰＬ０は、図６と異なり、前者が後者より遅れて高レベ
ルとなり、これらの遅延信号ＰＵ１，ＰＬ１も同様とな
る。
れた読取信号のサンプルすべきタイミング周波数がＶＣ
Ｏ８３の発振周波数よりも低く、ＶＣＯ８３の発振周波
数を読取信号の当該タイミング周波数へと下げていく場
合の各部動作波形が示されている。この場合、位相エラ
ーデータＰＥの値は、（ａ）に示されるように時間経過
とともに徐々に下降していき、最小値に達した直後に最
大値へと急峻に切り換わってサイクルスリップをなし、
再び最小値へ向けて徐々に下降する、という変化を繰り
返す。これに伴い上側及び下側大小比較器８Ｕ１，８Ｌ
１により発生されるピーク及びボトム検出信号ＰＵ０，
ＰＬ０は、図６と異なり、前者が後者より遅れて高レベ
ルとなり、これらの遅延信号ＰＵ１，ＰＬ１も同様とな
る。
【００２６】ＡＮＤゲート８Ｌ３は、遅延信号ＰＬ１と
ピーク検出信号ＰＵ０とが同時に高レベルのときに高レ
ベルとなる立ち上がり検出信号ＦＨを発生する。この信
号ＦＨの高レベル部により、位相エラーが下側閾値ＬＴ
Ｈから上側閾値ＵＴＨへ遷移したことが示される。この
図７の場合では、位相エラー信号ＰＥは、サイクルスリ
ップ時を除き位相エラーが継続して下降傾向にあるの
で、下側の閾値ＬＴＨから上側の閾値ＵＴＨへの遷移を
繰り返し、上側の閾値ＵＴＨから下側の閾値ＬＴＨへの
遷移は現れない。従って遅延信号ＰＵ１とピーク検出信
号ＰＬ０とが同時に高レベルとなることはなく、ＡＮＤ
ゲート８Ｕ３の出力信号ＦＬは、低レベルを持続する。
立ち上がり検出信号ＦＨが高レベルになったことによ
り、ＯＲゲート８８０の出力信号ＥＮは高レベルとな
り、３値制御回路８８１をイネーブル状態にせしめる。
かかるイネーブル状態において、３値制御回路８８１
は、高レベルの信号ＦＨが供給されているので、高レベ
ル（Ｖccレベル）のサイクルスリップ検出信号ＣＳＰを
出力する。
ピーク検出信号ＰＵ０とが同時に高レベルのときに高レ
ベルとなる立ち上がり検出信号ＦＨを発生する。この信
号ＦＨの高レベル部により、位相エラーが下側閾値ＬＴ
Ｈから上側閾値ＵＴＨへ遷移したことが示される。この
図７の場合では、位相エラー信号ＰＥは、サイクルスリ
ップ時を除き位相エラーが継続して下降傾向にあるの
で、下側の閾値ＬＴＨから上側の閾値ＵＴＨへの遷移を
繰り返し、上側の閾値ＵＴＨから下側の閾値ＬＴＨへの
遷移は現れない。従って遅延信号ＰＵ１とピーク検出信
号ＰＬ０とが同時に高レベルとなることはなく、ＡＮＤ
ゲート８Ｕ３の出力信号ＦＬは、低レベルを持続する。
立ち上がり検出信号ＦＨが高レベルになったことによ
り、ＯＲゲート８８０の出力信号ＥＮは高レベルとな
り、３値制御回路８８１をイネーブル状態にせしめる。
かかるイネーブル状態において、３値制御回路８８１
は、高レベルの信号ＦＨが供給されているので、高レベ
ル（Ｖccレベル）のサイクルスリップ検出信号ＣＳＰを
出力する。
【００２７】この場合においてもサイクルスリップ検出
信号ＣＳＰは、加算回路８７においてアナログ化された
位相エラー信号と加算され、この加算出力がループフィ
ルタ８２に供給されるので、ループフィルタ８２は、位
相エラー信号ＰＥよりも所定電圧だけ下降シフトしたＶ
ＣＯ８３の制御電圧を生成することとなる。すなわち、
サイクルスリップ検出信号ＣＳＰの１つの高レベル発生
により、コンデンサ８２４のチャージ電荷が操作され、
演算増幅器８２０の出力端基準電位を１段階下降させ
る。理想的には、かかる１段階の幅は、位相エラー信号
のダイナミックレンジ（最大値と最小値との差）に合わ
せるのが良い。かかる１段階の上昇によりサイクルスリ
ップが起きて位相エラー信号が最小値から最大値へ立ち
上がっても、高レベルを有するサイクルスリップ検出信
号ＣＳＰのループフィルタ８２への注入によりＶＣＯ８
３の制御電圧はその立ち上がりに抗した所定量の補償が
なされ、ＶＣＯ８３は、サイクルスリップでさほど持ち
上がることなく発振周波数を下降させることができるの
である。
信号ＣＳＰは、加算回路８７においてアナログ化された
位相エラー信号と加算され、この加算出力がループフィ
ルタ８２に供給されるので、ループフィルタ８２は、位
相エラー信号ＰＥよりも所定電圧だけ下降シフトしたＶ
ＣＯ８３の制御電圧を生成することとなる。すなわち、
サイクルスリップ検出信号ＣＳＰの１つの高レベル発生
により、コンデンサ８２４のチャージ電荷が操作され、
演算増幅器８２０の出力端基準電位を１段階下降させ
る。理想的には、かかる１段階の幅は、位相エラー信号
のダイナミックレンジ（最大値と最小値との差）に合わ
せるのが良い。かかる１段階の上昇によりサイクルスリ
ップが起きて位相エラー信号が最小値から最大値へ立ち
上がっても、高レベルを有するサイクルスリップ検出信
号ＣＳＰのループフィルタ８２への注入によりＶＣＯ８
３の制御電圧はその立ち上がりに抗した所定量の補償が
なされ、ＶＣＯ８３は、サイクルスリップでさほど持ち
上がることなく発振周波数を下降させることができるの
である。
【００２８】他方、３値制御回路８８１は、イネーブル
信号ＥＮが低レベルであるとフローティング状態となる
ので、サイクルスリップ検出信号ＣＳＰは抵抗器８８２
及び８８３による分圧電圧にクリップされる。この分圧
電圧は、低レベル（０Ｖ）及び高レベル（ＶCC）の中央
レベル（ＶCC／２）であり、これがサイクルスリップ検
出信号ＣＳＰとしてアナログ化された位相エラー信号と
加算されても、コンデンサ８２４のチャージ電荷を段階
的に操作することはない。かくしてサイクルスリップ時
以外の時は、唯一位相エラー信号に応じた変化を有する
制御電圧をＶＣＯ８３に供給することができる。
信号ＥＮが低レベルであるとフローティング状態となる
ので、サイクルスリップ検出信号ＣＳＰは抵抗器８８２
及び８８３による分圧電圧にクリップされる。この分圧
電圧は、低レベル（０Ｖ）及び高レベル（ＶCC）の中央
レベル（ＶCC／２）であり、これがサイクルスリップ検
出信号ＣＳＰとしてアナログ化された位相エラー信号と
加算されても、コンデンサ８２４のチャージ電荷を段階
的に操作することはない。かくしてサイクルスリップ時
以外の時は、唯一位相エラー信号に応じた変化を有する
制御電圧をＶＣＯ８３に供給することができる。
【００２９】図６及び図７のような作用により、位相同
期回路が位相アンロック状態であってもＶＣＯ８３の発
振周波数を読取信号の周波数に引き込むことができるの
で、位相同期回路がアンロック状態からロックインする
までの時間が短くて済み、また、アンロック状態から光
ディスク１の指定された記録位置の信号を読み取るまで
のアクセス時間も短縮するに好都合となる。
期回路が位相アンロック状態であってもＶＣＯ８３の発
振周波数を読取信号の周波数に引き込むことができるの
で、位相同期回路がアンロック状態からロックインする
までの時間が短くて済み、また、アンロック状態から光
ディスク１の指定された記録位置の信号を読み取るまで
のアクセス時間も短縮するに好都合となる。
【００３０】図５に示されるサイクルスリップ検出器８
８の構成を、図８のように改変することもできる。図８
において、ＡＮＤゲート８Ｕ３の出力立ち下がり検出信
号ＦＬは、抵抗器８８４を介して演算増幅器８８５の反
転入力端に供給され、ＡＮＤゲート８Ｌ３の出力立ち上
がり検出信号ＦＨは、抵抗器８８６を介して演算増幅器
８８５の非反転入力端に供給される。演算増幅器８８５
の出力端と反転入力端との間には、抵抗器８８７が接続
され帰還回路が形成される。演算増幅器８８５の非反転
入力端と接地点間には、抵抗器８８８と電圧ＶCC／２を
発生する定電圧源との直列回路が接続される。演算増幅
器８８５及び抵抗器８８６〜８８８により減算回路が構
成される。抵抗器８８４と抵抗器８８６の抵抗値は等し
く、抵抗器８８７と抵抗器８８８の抵抗値も等しく設定
される。
８の構成を、図８のように改変することもできる。図８
において、ＡＮＤゲート８Ｕ３の出力立ち下がり検出信
号ＦＬは、抵抗器８８４を介して演算増幅器８８５の反
転入力端に供給され、ＡＮＤゲート８Ｌ３の出力立ち上
がり検出信号ＦＨは、抵抗器８８６を介して演算増幅器
８８５の非反転入力端に供給される。演算増幅器８８５
の出力端と反転入力端との間には、抵抗器８８７が接続
され帰還回路が形成される。演算増幅器８８５の非反転
入力端と接地点間には、抵抗器８８８と電圧ＶCC／２を
発生する定電圧源との直列回路が接続される。演算増幅
器８８５及び抵抗器８８６〜８８８により減算回路が構
成される。抵抗器８８４と抵抗器８８６の抵抗値は等し
く、抵抗器８８７と抵抗器８８８の抵抗値も等しく設定
される。
【００３１】この減算回路は、信号ＦＬが高レベルでか
つ信号ＦＨが低レベルのとき低レベル（０Ｖ）の出力信
号を発生し、信号ＦＬが低レベルでかつ信号ＦＨが高レ
ベルのとき高レベル（ＶCC）の出力信号を発生し、また
信号ＦＬと信号ＦＨが同時に低レベルのときは中央レベ
ル（ＶCC／２）の出力信号を発生する。従って図６及び
図７と同等のサイクルスリップ検出信号ＣＳＰを発生す
ることができ、この減算回路は、図５におけるＯＲゲー
ト８８０、３値制御回路８８１及び抵抗器８８２，８８
３の機能を担っている。
つ信号ＦＨが低レベルのとき低レベル（０Ｖ）の出力信
号を発生し、信号ＦＬが低レベルでかつ信号ＦＨが高レ
ベルのとき高レベル（ＶCC）の出力信号を発生し、また
信号ＦＬと信号ＦＨが同時に低レベルのときは中央レベ
ル（ＶCC／２）の出力信号を発生する。従って図６及び
図７と同等のサイクルスリップ検出信号ＣＳＰを発生す
ることができ、この減算回路は、図５におけるＯＲゲー
ト８８０、３値制御回路８８１及び抵抗器８８２，８８
３の機能を担っている。
【００３２】さらにループフィルタ８２との整合性を考
慮すれば、サイクルスリップ検出信号における高レベル
期間及び低レベル期間すなわちパルス幅を変更しても良
く、図９のような構成を採用することができる。図９に
おいて、立ち下がり検出信号ＦＬは、Ｄ型フリップフロ
ップ８Ｕ４のＤ入力及びＯＲゲート８Ｕ５の一入力とな
り、立ち上がり検出信号ＦＨは、Ｄ型フリップフロップ
８Ｌ４のＤ入力及びＯＲゲート８Ｌ５の一入力となる。
Ｄ型フリップフロップ８Ｕ４，８Ｌ４のクロック入力端
にはＶＣＯ８３からの再生パルスＯＣＫが供給され、各
Ｑ出力は、個々にＯＲゲート８Ｕ５，８Ｌ５の他入力と
なる。ＯＲゲート８Ｕ５，８Ｌ５の出力信号は、それぞ
れＯＲゲート８８０に供給される。
慮すれば、サイクルスリップ検出信号における高レベル
期間及び低レベル期間すなわちパルス幅を変更しても良
く、図９のような構成を採用することができる。図９に
おいて、立ち下がり検出信号ＦＬは、Ｄ型フリップフロ
ップ８Ｕ４のＤ入力及びＯＲゲート８Ｕ５の一入力とな
り、立ち上がり検出信号ＦＨは、Ｄ型フリップフロップ
８Ｌ４のＤ入力及びＯＲゲート８Ｌ５の一入力となる。
Ｄ型フリップフロップ８Ｕ４，８Ｌ４のクロック入力端
にはＶＣＯ８３からの再生パルスＯＣＫが供給され、各
Ｑ出力は、個々にＯＲゲート８Ｕ５，８Ｌ５の他入力と
なる。ＯＲゲート８Ｕ５，８Ｌ５の出力信号は、それぞ
れＯＲゲート８８０に供給される。
【００３３】これによれば、ＯＲゲート８Ｕ５，８Ｌ５
において、原信号の検出信号ＦＬ，ＦＨとこれらの高レ
ベル期間がＤ型フリップフロップ８Ｕ４，８Ｌ４によっ
てクロックＯＣＫの１周期幅だけ遅延された信号ＦＬ
１，ＦＨ１とが論理和をとられる。従ってＯＲゲート８
Ｕ５，８Ｌ５の出力からは、クロックＯＣＫの１周期幅
だけ原信号ＦＬ，ＦＨの高レベル期間が拡張された長い
パルス幅を有する変更された立ち下がり及び立ち上がり
検出信号ＦＬ２，ＦＨ２が得られる。そしてこれに伴
い、ＯＲゲート８８０の出力にも、同様に変更されたイ
ネーブル信号ＥＮ´が得られ、パルス幅の長いサイクル
スリップ検出信号ＣＳＰ´を発生することができる。
において、原信号の検出信号ＦＬ，ＦＨとこれらの高レ
ベル期間がＤ型フリップフロップ８Ｕ４，８Ｌ４によっ
てクロックＯＣＫの１周期幅だけ遅延された信号ＦＬ
１，ＦＨ１とが論理和をとられる。従ってＯＲゲート８
Ｕ５，８Ｌ５の出力からは、クロックＯＣＫの１周期幅
だけ原信号ＦＬ，ＦＨの高レベル期間が拡張された長い
パルス幅を有する変更された立ち下がり及び立ち上がり
検出信号ＦＬ２，ＦＨ２が得られる。そしてこれに伴
い、ＯＲゲート８８０の出力にも、同様に変更されたイ
ネーブル信号ＥＮ´が得られ、パルス幅の長いサイクル
スリップ検出信号ＣＳＰ´を発生することができる。
【００３４】このようにＤ型フリップフロップ８Ｕ４，
８Ｌ４及びＯＲゲート８Ｕ５，８Ｌ５は、図５の構成に
対し、サイクルスリップ検出信号のパルス幅を長くする
拡張機能を担うが、この拡張機能は、ＭＭＶにて実現し
ても良い。すなわち原検出信号ＦＬ，ＦＨを個々にトリ
ガ入力とし、当該トリガ入力時点から所定期間に亘り高
レベルを示す出力信号ＦＬＭ，ＦＨＭを発生する２つの
ＭＭＶを設け、この出力信号を図５の構成におけるＯＲ
ゲート８８０の入力信号とするのである。また図８の構
成を採用するならば、原検出信号ＦＬ，ＦＨに代えてＭ
ＭＶの出力信号ＦＬＭ，ＦＨＭを減算回路に供給しても
良い。このようにＭＭＶにて拡張機能を持たせることの
利点は、ＭＭＶの設定によって自在にサイクルスリップ
検出信号のパルス幅を決められる点である。
８Ｌ４及びＯＲゲート８Ｕ５，８Ｌ５は、図５の構成に
対し、サイクルスリップ検出信号のパルス幅を長くする
拡張機能を担うが、この拡張機能は、ＭＭＶにて実現し
ても良い。すなわち原検出信号ＦＬ，ＦＨを個々にトリ
ガ入力とし、当該トリガ入力時点から所定期間に亘り高
レベルを示す出力信号ＦＬＭ，ＦＨＭを発生する２つの
ＭＭＶを設け、この出力信号を図５の構成におけるＯＲ
ゲート８８０の入力信号とするのである。また図８の構
成を採用するならば、原検出信号ＦＬ，ＦＨに代えてＭ
ＭＶの出力信号ＦＬＭ，ＦＨＭを減算回路に供給しても
良い。このようにＭＭＶにて拡張機能を持たせることの
利点は、ＭＭＶの設定によって自在にサイクルスリップ
検出信号のパルス幅を決められる点である。
【００３５】上記の構成は、サイクルスリップ検出信号
のパルス幅を長くした場合であるが、逆にパルス幅を短
くする構成を採用しても良い。パルス幅を短くするに
は、例えば図５の構成においてＶＣＯ８３からのクロッ
ク信号を逓倍して周期の短いクロック信号を生成し、こ
れをＤ型フリップフロップ８Ｕ２，８Ｌ２のクロック入
力するようにすれば良いが、これ以外にも種々の方法が
ある。また、Ｄ型フリップフロップを使って信号遅延を
行う構成以外に、ディレイラインを使って信号遅延を行
っても良い。すなわち、図５及び図８においてＤ型フリ
ップフロップ８Ｕ２，８Ｌ２に代えて対応するディレイ
ラインを設ければ、そのディレイラインに設定されてい
る所定の遅延時間（原検出信号ＦＬ，ＦＨのパルス幅に
対応する）を作り出すことができ、しかもその遅延時間
は、使用するディレイラインを適宜選択することによっ
て、長くすることもできるし、短くすることもできるの
である。
のパルス幅を長くした場合であるが、逆にパルス幅を短
くする構成を採用しても良い。パルス幅を短くするに
は、例えば図５の構成においてＶＣＯ８３からのクロッ
ク信号を逓倍して周期の短いクロック信号を生成し、こ
れをＤ型フリップフロップ８Ｕ２，８Ｌ２のクロック入
力するようにすれば良いが、これ以外にも種々の方法が
ある。また、Ｄ型フリップフロップを使って信号遅延を
行う構成以外に、ディレイラインを使って信号遅延を行
っても良い。すなわち、図５及び図８においてＤ型フリ
ップフロップ８Ｕ２，８Ｌ２に代えて対応するディレイ
ラインを設ければ、そのディレイラインに設定されてい
る所定の遅延時間（原検出信号ＦＬ，ＦＨのパルス幅に
対応する）を作り出すことができ、しかもその遅延時間
は、使用するディレイラインを適宜選択することによっ
て、長くすることもできるし、短くすることもできるの
である。
【００３６】次に、記録媒体である光ディスクの記録情
報再生装置に使用して特に有効な位相同期回路の構成を
図１０に示す。図１０において、サイクルスリップ検出
器８８´は、上側及び下側大小比較器８Ｕ１，８Ｌ１の
各比較基準値を切り換えるためのセレクタ８ＵＳ，８Ｌ
Ｓを有する。上側セレクタ８ＵＳは、後述する第１及び
第２の上側閾値ＵＴＨ１，ＵＴＨ２が供給され、下側セ
レクタ８ＬＳは、後述する第１及び第２の下側閾値ＬＴ
Ｈ１，ＬＴＨ２が供給される。一方Ａ／Ｄ変換器６の出
力ディジタル信号は、シンク検出回路１０に供給され、
ここでいわゆるパターン認識処理によって、同期信号パ
ターンを有するディジタル信号が供給されているか否か
が判別される。ロック検出回路１１は、シンク検出回路
１０の判別結果に基づき、同期信号が所定の周期で到来
することを検知すると高レベルのロック検出信号を発生
する。このロック検出信号がセレクタ８ＵＳ，８ＬＳの
選択制御入力となる。なおロック検出回路１１において
検知される、所定の周期で同期信号が到来する状態は、
読取信号のサンプルすべきタイミング周波数とＶＣＯ８
３の発振周波数とが十分に近づいて、位相同期回路のロ
ックインレンジに入ったことに相当する。
報再生装置に使用して特に有効な位相同期回路の構成を
図１０に示す。図１０において、サイクルスリップ検出
器８８´は、上側及び下側大小比較器８Ｕ１，８Ｌ１の
各比較基準値を切り換えるためのセレクタ８ＵＳ，８Ｌ
Ｓを有する。上側セレクタ８ＵＳは、後述する第１及び
第２の上側閾値ＵＴＨ１，ＵＴＨ２が供給され、下側セ
レクタ８ＬＳは、後述する第１及び第２の下側閾値ＬＴ
Ｈ１，ＬＴＨ２が供給される。一方Ａ／Ｄ変換器６の出
力ディジタル信号は、シンク検出回路１０に供給され、
ここでいわゆるパターン認識処理によって、同期信号パ
ターンを有するディジタル信号が供給されているか否か
が判別される。ロック検出回路１１は、シンク検出回路
１０の判別結果に基づき、同期信号が所定の周期で到来
することを検知すると高レベルのロック検出信号を発生
する。このロック検出信号がセレクタ８ＵＳ，８ＬＳの
選択制御入力となる。なおロック検出回路１１において
検知される、所定の周期で同期信号が到来する状態は、
読取信号のサンプルすべきタイミング周波数とＶＣＯ８
３の発振周波数とが十分に近づいて、位相同期回路のロ
ックインレンジに入ったことに相当する。
【００３７】ロック検出信号が発生しておらず、従って
各セレクタの選択制御入力が低レベルのとき、各セレク
タは、Ａ入力を選択し、第１の上側及び下側閾値ＵＴＨ
１，ＬＴＨ１を上側及び下側大小比較器８Ｕ１，８Ｌ１
に比較基準値として与える。第１の上側及び下側閾値Ｕ
ＴＨ１，ＬＴＨ１は、例えば図６及び図７に示されるよ
うに、位相エラー信号の中心値（０）に比較的近い値が
採用される。これは、位相同期回路がアンロック状態に
あるときは位相エラーのサイクルスリップが生じるの
で、サイクルスリップを検出しやすくしかつその検出漏
れを防ぐためである。図１１の（Ａ）を用いて説明する
と、アンロック状態において、ＵＴＨ，ＬＴＨの絶対値
が大きすぎると、例えば位相エラー検出器８５の検出処
理に誤差を含んだ場合などが原因で、サイクルスリップ
をしているにも拘らず位相エラーがＵＴＨ，ＬＴＨの絶
対値を越えないといった状況が多発し、その度にサイク
ルスリップを検出することができない。これに対し若干
位相エラーの中心値寄りの絶対値の小さいＵＴＨ１，Ｌ
ＴＨ１を設定すれば、位相エラーがＵＴＨ１，ＬＴＨ１
の絶対値を越える可能性が高くなり、サイクルスリップ
の検出漏れが回避されるのである。
各セレクタの選択制御入力が低レベルのとき、各セレク
タは、Ａ入力を選択し、第１の上側及び下側閾値ＵＴＨ
１，ＬＴＨ１を上側及び下側大小比較器８Ｕ１，８Ｌ１
に比較基準値として与える。第１の上側及び下側閾値Ｕ
ＴＨ１，ＬＴＨ１は、例えば図６及び図７に示されるよ
うに、位相エラー信号の中心値（０）に比較的近い値が
採用される。これは、位相同期回路がアンロック状態に
あるときは位相エラーのサイクルスリップが生じるの
で、サイクルスリップを検出しやすくしかつその検出漏
れを防ぐためである。図１１の（Ａ）を用いて説明する
と、アンロック状態において、ＵＴＨ，ＬＴＨの絶対値
が大きすぎると、例えば位相エラー検出器８５の検出処
理に誤差を含んだ場合などが原因で、サイクルスリップ
をしているにも拘らず位相エラーがＵＴＨ，ＬＴＨの絶
対値を越えないといった状況が多発し、その度にサイク
ルスリップを検出することができない。これに対し若干
位相エラーの中心値寄りの絶対値の小さいＵＴＨ１，Ｌ
ＴＨ１を設定すれば、位相エラーがＵＴＨ１，ＬＴＨ１
の絶対値を越える可能性が高くなり、サイクルスリップ
の検出漏れが回避されるのである。
【００３８】一方ロック検出信号が発生し、従って各セ
レクタの選択制御入力が高レベルのとき、各セレクタ
は、Ｂ入力を選択し、第２の上側及び下側閾値ＵＴＨ
２，ＬＴＨ２を上側及び下側大小比較器８Ｕ１，８Ｌ１
に比較基準値として与える。第２の上側及び下側閾値Ｕ
ＴＨ２，ＬＴＨ２は、同じく図６及び図７に示されるよ
うに、位相エラー信号の最大値，最小値に比較的近い値
が採用される。すなわちＵＴＨ２，ＬＴＨ２の絶対値
は、ＵＴＨ１，ＬＴＨ１の絶対値よりも所定値だけ大き
く設定される。これは、位相同期回路がロック状態にあ
るときは位相エラーは本来位相エラーのサイクルスリッ
プは生じないので、サイクルスリップを検出しにくくし
かつ誤検出を防ぐためである。図１１の（Ｂ）を用いて
説明すると、ロック状態において、ＵＴＨ，ＬＴＨの絶
対値が小さすぎると、例えばドロップアウトなどが原因
で、サイクルスリップをしていないにも拘らず位相エラ
ーがＵＴＨ，ＬＴＨの絶対値を越えてしまうといった状
況が多発し、その度にサイクルスリップを検出してしま
う。これに対し若干位相エラーの正負のピーク値寄りの
絶対値の大きいＵＴＨ２，ＬＴＨ２を設定すれば、位相
エラーがＵＴＨ２，ＬＴＨ２の絶対値を越える可能性が
低くなり、サイクルスリップの誤検出が回避されるので
ある。
レクタの選択制御入力が高レベルのとき、各セレクタ
は、Ｂ入力を選択し、第２の上側及び下側閾値ＵＴＨ
２，ＬＴＨ２を上側及び下側大小比較器８Ｕ１，８Ｌ１
に比較基準値として与える。第２の上側及び下側閾値Ｕ
ＴＨ２，ＬＴＨ２は、同じく図６及び図７に示されるよ
うに、位相エラー信号の最大値，最小値に比較的近い値
が採用される。すなわちＵＴＨ２，ＬＴＨ２の絶対値
は、ＵＴＨ１，ＬＴＨ１の絶対値よりも所定値だけ大き
く設定される。これは、位相同期回路がロック状態にあ
るときは位相エラーは本来位相エラーのサイクルスリッ
プは生じないので、サイクルスリップを検出しにくくし
かつ誤検出を防ぐためである。図１１の（Ｂ）を用いて
説明すると、ロック状態において、ＵＴＨ，ＬＴＨの絶
対値が小さすぎると、例えばドロップアウトなどが原因
で、サイクルスリップをしていないにも拘らず位相エラ
ーがＵＴＨ，ＬＴＨの絶対値を越えてしまうといった状
況が多発し、その度にサイクルスリップを検出してしま
う。これに対し若干位相エラーの正負のピーク値寄りの
絶対値の大きいＵＴＨ２，ＬＴＨ２を設定すれば、位相
エラーがＵＴＨ２，ＬＴＨ２の絶対値を越える可能性が
低くなり、サイクルスリップの誤検出が回避されるので
ある。
【００３９】このように、アンロック状態とロック状態
とに適正な比較基準値を上側及び下側大小比較器に与え
る構成によって、アンロック状態におけるサイクルスリ
ップ検出漏れの防止と、ロック状態におけるサイクルス
リップ誤検出の防止という相反する課題を同時に解決し
ているのである。ディスクシステムにおいては、通常再
生時にロック状態にあり、また、指定された記録位置へ
読取点を移動せしめた後の引き込み動作ではアンロック
状態になるが、上述のようにすることにより、どちらも
良好にサイクルスリップの検出がなされることとなる。
とに適正な比較基準値を上側及び下側大小比較器に与え
る構成によって、アンロック状態におけるサイクルスリ
ップ検出漏れの防止と、ロック状態におけるサイクルス
リップ誤検出の防止という相反する課題を同時に解決し
ているのである。ディスクシステムにおいては、通常再
生時にロック状態にあり、また、指定された記録位置へ
読取点を移動せしめた後の引き込み動作ではアンロック
状態になるが、上述のようにすることにより、どちらも
良好にサイクルスリップの検出がなされることとなる。
【００４０】図１０の位相同期回路の作用効果は、図１
２のような構成でも実現できる。図１２においては、セ
レクタではなくｎビットのデータを保持することのでき
るレジスタ８ＵＲ，８ＬＲが上側及び下側大小比較器８
Ｕ１，８Ｌ１の比較基準値を与える。このレジスタ８Ｕ
Ｒ，８ＬＲは、ＣＰＵ８０からのｎビットデータが入力
され、ＣＰＵ８０からの書換指令に応じてその入力デー
タを取り込む。ＣＰＵ８０にはロック検出回路１１から
のロック検出信号が供給される。ＣＰＵ８０は、ロック
検出信号を監視し、ロック検出信号が高レベルから低レ
ベルとなったのを受けて、書換指令とともにレジスタ８
ＵＲに上記の第１の上側閾値ＵＴＨ１に対応するデータ
を、レジスタ８ＬＲに上記の第１の下側閾値ＬＴＨ１に
対応するデータをそれぞれ転送する。また、ＣＰＵ８０
は、ロック検出信号が低レベルから高レベルとなったの
を受けて、書換指令とともにレジスタ８ＵＲに上記の第
２の上側閾値ＵＴＨ２に対応するデータを、レジスタ８
ＬＲに上記の第２の下側閾値ＬＴＨ２に対応するデータ
をそれぞれ転送する。これにより、図１０の位相同期回
路と同等の作用効果を奏することができる。
２のような構成でも実現できる。図１２においては、セ
レクタではなくｎビットのデータを保持することのでき
るレジスタ８ＵＲ，８ＬＲが上側及び下側大小比較器８
Ｕ１，８Ｌ１の比較基準値を与える。このレジスタ８Ｕ
Ｒ，８ＬＲは、ＣＰＵ８０からのｎビットデータが入力
され、ＣＰＵ８０からの書換指令に応じてその入力デー
タを取り込む。ＣＰＵ８０にはロック検出回路１１から
のロック検出信号が供給される。ＣＰＵ８０は、ロック
検出信号を監視し、ロック検出信号が高レベルから低レ
ベルとなったのを受けて、書換指令とともにレジスタ８
ＵＲに上記の第１の上側閾値ＵＴＨ１に対応するデータ
を、レジスタ８ＬＲに上記の第１の下側閾値ＬＴＨ１に
対応するデータをそれぞれ転送する。また、ＣＰＵ８０
は、ロック検出信号が低レベルから高レベルとなったの
を受けて、書換指令とともにレジスタ８ＵＲに上記の第
２の上側閾値ＵＴＨ２に対応するデータを、レジスタ８
ＬＲに上記の第２の下側閾値ＬＴＨ２に対応するデータ
をそれぞれ転送する。これにより、図１０の位相同期回
路と同等の作用効果を奏することができる。
【００４１】図１２のサイクルスリップ検出器８８´´
においては、さらに振幅演算器８０Ａが設けられてい
る。この振幅演算器８０Ａは、Ａ／Ｄ変換器６の出力デ
ィジタル信号に基づいて、読取信号の振幅平均値を算出
し、その算出結果をＣＰＵ８０へ転送する。かかる振幅
平均値は、ディスク記録面の読取光に対する反射率もし
くは透過率や、読取光の強度等に依存する。従ってＣＰ
Ｕ８０が、転送された振幅平均値に最適な上側及び下側
の比較基準値を求め、求めた比較基準値に対応するデー
タをレジスタ８ＵＲ，８ＬＲに書き込むことにより、読
み取り対象のディスクが替わっても、また１のディスク
の読取中において経時的に当該ディスクの光学特性が変
化しても、常に最良の状態でサイクルスリップを検出す
ることができるのである。例えば、ＳＤ−ＲＯＭとＳＤ
−ＲＡＭ、ＳＤ−ＲＯＭとＣＤとでは読取光に対する光
学特性が割に大きく異なるので、このような読取信号の
振幅平均値に応じた比較基準値の設定は有効である。な
お、ディスクの読取光に対する光学特性の変化は、読取
信号の振幅平均値からだけでなく、読取信号のピーク値
から察知する方法もある。要はＡ／Ｄ変換器６の入力信
号レベルの変化に伴う位相エラー値のダイナミックレン
ジに対応して閾値を変化させるようにすれば良い。ま
た、読取信号の振幅平均値に応じたレジスタ８ＵＲ，８
ＬＲの内容の更新は、常に行うようにしても良いし、再
生起動時やロック検出信号のエッジタイミングで行うよ
うにしても良い。
においては、さらに振幅演算器８０Ａが設けられてい
る。この振幅演算器８０Ａは、Ａ／Ｄ変換器６の出力デ
ィジタル信号に基づいて、読取信号の振幅平均値を算出
し、その算出結果をＣＰＵ８０へ転送する。かかる振幅
平均値は、ディスク記録面の読取光に対する反射率もし
くは透過率や、読取光の強度等に依存する。従ってＣＰ
Ｕ８０が、転送された振幅平均値に最適な上側及び下側
の比較基準値を求め、求めた比較基準値に対応するデー
タをレジスタ８ＵＲ，８ＬＲに書き込むことにより、読
み取り対象のディスクが替わっても、また１のディスク
の読取中において経時的に当該ディスクの光学特性が変
化しても、常に最良の状態でサイクルスリップを検出す
ることができるのである。例えば、ＳＤ−ＲＯＭとＳＤ
−ＲＡＭ、ＳＤ−ＲＯＭとＣＤとでは読取光に対する光
学特性が割に大きく異なるので、このような読取信号の
振幅平均値に応じた比較基準値の設定は有効である。な
お、ディスクの読取光に対する光学特性の変化は、読取
信号の振幅平均値からだけでなく、読取信号のピーク値
から察知する方法もある。要はＡ／Ｄ変換器６の入力信
号レベルの変化に伴う位相エラー値のダイナミックレン
ジに対応して閾値を変化させるようにすれば良い。ま
た、読取信号の振幅平均値に応じたレジスタ８ＵＲ，８
ＬＲの内容の更新は、常に行うようにしても良いし、再
生起動時やロック検出信号のエッジタイミングで行うよ
うにしても良い。
【００４２】図１３は、さらに改変したサイクルスリッ
プ検出器８８´´´の構成を示している。図１３におい
ては、ｎビットのデータを保持することのできるレジス
タＲＵ１，ＲＵ２，ＲＬ１，ＲＬ２と、上側レジスタＲ
Ｕ１，ＲＵ２の出力データが入力されるセレクタ８ＵＳ
と、下側レジスタＲＬ１，ＲＬ２の出力データが入力さ
れるセレクタ８ＬＳとが設けられている。これらレジス
タがセレクタを介して上側及び下側大小比較器８Ｕ１，
８Ｌ１の比較基準値を与える。各レジスタは、ＣＰＵ８
０からのｎビットデータが入力され、ＣＰＵ８０からの
書換指令に応じてその入力データを取り込む。ＣＰＵ８
０からはレジスタＲＵ１，ＲＬ１に上記の第１の上側及
び下側閾値ＵＴＨ１，ＬＴＨ１に対応するデータが、レ
ジスタＲＵ２，ＲＬ２に上記の第２の上側及び下側閾値
ＵＴＨ２，ＬＴＨ２に対応するデータが書き込まれる。
セレクタ８ＵＳ，８ＬＳにはロック検出回路１１からの
ロック検出信号が供給される。セレクタ８ＵＳ，８ＬＳ
は、ロック検出信号が低レベルであるとき（アンロック
状態）、Ａ入力を選択し、レジスタＲＵ１，ＲＬ１に保
持されているＵＴＨ１，ＬＴＨ１のデータを上側及び下
側大小比較器８Ｕ１，８Ｌ１へ出力する。セレクタ８Ｕ
Ｓ，８ＬＳは、ロック検出信号が高レベルであるとき
（ロック状態）、Ｂ入力を選択し、レジスタＲＵ２，Ｒ
Ｌ２に保持されているＵＴＨ２，ＬＴＨ２のデータを上
側及び下側大小比較器８Ｕ１，８Ｌ１へ出力する。
プ検出器８８´´´の構成を示している。図１３におい
ては、ｎビットのデータを保持することのできるレジス
タＲＵ１，ＲＵ２，ＲＬ１，ＲＬ２と、上側レジスタＲ
Ｕ１，ＲＵ２の出力データが入力されるセレクタ８ＵＳ
と、下側レジスタＲＬ１，ＲＬ２の出力データが入力さ
れるセレクタ８ＬＳとが設けられている。これらレジス
タがセレクタを介して上側及び下側大小比較器８Ｕ１，
８Ｌ１の比較基準値を与える。各レジスタは、ＣＰＵ８
０からのｎビットデータが入力され、ＣＰＵ８０からの
書換指令に応じてその入力データを取り込む。ＣＰＵ８
０からはレジスタＲＵ１，ＲＬ１に上記の第１の上側及
び下側閾値ＵＴＨ１，ＬＴＨ１に対応するデータが、レ
ジスタＲＵ２，ＲＬ２に上記の第２の上側及び下側閾値
ＵＴＨ２，ＬＴＨ２に対応するデータが書き込まれる。
セレクタ８ＵＳ，８ＬＳにはロック検出回路１１からの
ロック検出信号が供給される。セレクタ８ＵＳ，８ＬＳ
は、ロック検出信号が低レベルであるとき（アンロック
状態）、Ａ入力を選択し、レジスタＲＵ１，ＲＬ１に保
持されているＵＴＨ１，ＬＴＨ１のデータを上側及び下
側大小比較器８Ｕ１，８Ｌ１へ出力する。セレクタ８Ｕ
Ｓ，８ＬＳは、ロック検出信号が高レベルであるとき
（ロック状態）、Ｂ入力を選択し、レジスタＲＵ２，Ｒ
Ｌ２に保持されているＵＴＨ２，ＬＴＨ２のデータを上
側及び下側大小比較器８Ｕ１，８Ｌ１へ出力する。
【００４３】かかる構成により、図１０の位相同期回路
と同等の作用効果を奏することができるが、図１０のも
のに比し、各閾値データをレジスタにより可変に保持し
ている点で、サイクルスリップ検出器８８´´´は、よ
り汎用性がある。すなわち、図１２のように読取光に対
するディスクの光学特性の変化に応じて各閾値データを
替えたりすることは勿論、ＶＣＯ８３の特性に応じて各
閾値データを替えることも可能であり、本例のようなデ
ィスクシステムの位相同期回路に限らず色々なシステム
の位相同期回路に適用可能なサイクルスリップ検出器が
実現できる。また、図１３の構成は、ロック／アンロッ
ク状態に対応する閾値データをそれぞれレジスタに保持
しておき、ロック検出信号により直接、セレクタを切り
換えてレジスタに保持された閾値データを大小比較器に
与えるので、図１２の構成に比し、ロック／アンロック
に対する応答性が良いという利点がある。
と同等の作用効果を奏することができるが、図１０のも
のに比し、各閾値データをレジスタにより可変に保持し
ている点で、サイクルスリップ検出器８８´´´は、よ
り汎用性がある。すなわち、図１２のように読取光に対
するディスクの光学特性の変化に応じて各閾値データを
替えたりすることは勿論、ＶＣＯ８３の特性に応じて各
閾値データを替えることも可能であり、本例のようなデ
ィスクシステムの位相同期回路に限らず色々なシステム
の位相同期回路に適用可能なサイクルスリップ検出器が
実現できる。また、図１３の構成は、ロック／アンロッ
ク状態に対応する閾値データをそれぞれレジスタに保持
しておき、ロック検出信号により直接、セレクタを切り
換えてレジスタに保持された閾値データを大小比較器に
与えるので、図１２の構成に比し、ロック／アンロック
に対する応答性が良いという利点がある。
【００４４】これまでは、サイクルスリップ検出器側を
種々改変した例を示したが、図１４のように、位相同期
ループにおける加算回路側を主に改変しても良い。図１
４において、サイクルスリップ検出器８８´´´´は、
立ち下がり及び立ち上がり検出信号ＦＬ，ＦＨをサイク
ルスリップ検出信号として出力する。つまり、この２つ
の検出信号のどちらか一方が高レベルとなれば、サイク
ルスリップが生じていることに相当する。検出信号Ｆ
Ｌ，ＦＨは加算回路において負値データ発生器８７３，
正値データ発生器８７４に供給される。負値データ発生
器８７３は、検出信号ＦＬが高レベルとなると、所定の
負の値に対応するｎビットのディジタル信号を発生し、
正値データ発生器８７４は、検出信号ＦＨが高レベルと
なると、所定の正の値に対応するｎビットのディジタル
信号を発生する。負値及び正値データ発生器８７３，８
７４は、入力の検出信号が低レベルである場合は、それ
ぞれゼロに対応するｎビットのディジタル信号を発生す
る。かかる負値データ及び正値データは、ディジタル位
相エラー信号ＰＥとともにディジタル加算器８７０に供
給され、これら入力データ値の総和に対応するデータが
生成される。ディジタル加算器８７０により生成された
総和データは、Ｄ／Ａ変換器８６に送られ、アナログ化
されてフィルタ８２に供給される。
種々改変した例を示したが、図１４のように、位相同期
ループにおける加算回路側を主に改変しても良い。図１
４において、サイクルスリップ検出器８８´´´´は、
立ち下がり及び立ち上がり検出信号ＦＬ，ＦＨをサイク
ルスリップ検出信号として出力する。つまり、この２つ
の検出信号のどちらか一方が高レベルとなれば、サイク
ルスリップが生じていることに相当する。検出信号Ｆ
Ｌ，ＦＨは加算回路において負値データ発生器８７３，
正値データ発生器８７４に供給される。負値データ発生
器８７３は、検出信号ＦＬが高レベルとなると、所定の
負の値に対応するｎビットのディジタル信号を発生し、
正値データ発生器８７４は、検出信号ＦＨが高レベルと
なると、所定の正の値に対応するｎビットのディジタル
信号を発生する。負値及び正値データ発生器８７３，８
７４は、入力の検出信号が低レベルである場合は、それ
ぞれゼロに対応するｎビットのディジタル信号を発生す
る。かかる負値データ及び正値データは、ディジタル位
相エラー信号ＰＥとともにディジタル加算器８７０に供
給され、これら入力データ値の総和に対応するデータが
生成される。ディジタル加算器８７０により生成された
総和データは、Ｄ／Ａ変換器８６に送られ、アナログ化
されてフィルタ８２に供給される。
【００４５】このような構成によっても先に説明した各
実施例に共通の作用効果を得ることができる。また、サ
イクルスリップ検出器の出力部から加算回路までをディ
ジタル化したことにより、ディジタル回路による集積化
がしやすいという利点もある。なお、上記各実施例にお
いては、位相エラー信号が正と負の両極性の値を有する
が、位相エラーが最大値と最小値とを有するものであれ
ば、一方の極性例えば正の値のみを有するものであって
も本発明は適用可能である。
実施例に共通の作用効果を得ることができる。また、サ
イクルスリップ検出器の出力部から加算回路までをディ
ジタル化したことにより、ディジタル回路による集積化
がしやすいという利点もある。なお、上記各実施例にお
いては、位相エラー信号が正と負の両極性の値を有する
が、位相エラーが最大値と最小値とを有するものであれ
ば、一方の極性例えば正の値のみを有するものであって
も本発明は適用可能である。
【００４６】
【発明の効果】以上詳述した如く、本発明のサイクルス
リップ検出器によれば、位相エラーがとり得る最大値近
傍の第１閾値よりも供給された位相エラー信号の値が大
きいことが判別され第１判別信号が発生される。また位
相エラーがとり得る最小値近傍の第２閾値よりも供給さ
れた位相エラー信号の値が小さいことが判別され第２判
別信号が発生される。そして、第１判別信号と第２判別
信号とが連続して発生したときにサイクルスリップ検出
信号が発生される。また、本発明の位相同期回路によれ
ば、上記サイクルスリップ検出信号が、ループフィルタ
に供給される位相エラー信号に加算される。さらに、本
発明のディジタル信号再生装置によれば、サンプリング
タイミング信号にて読取信号がサンプルされディジタル
変換されてディジタル信号が出力されるとともに、読取
信号に対する当該ディジタル変換におけるサンプリング
タイミングの位相エラーに応じた位相エラー信号が生成
される。そして上記の位相同期回路によって得られた位
相同期信号がサンプルタイミング信号とされる。
リップ検出器によれば、位相エラーがとり得る最大値近
傍の第１閾値よりも供給された位相エラー信号の値が大
きいことが判別され第１判別信号が発生される。また位
相エラーがとり得る最小値近傍の第２閾値よりも供給さ
れた位相エラー信号の値が小さいことが判別され第２判
別信号が発生される。そして、第１判別信号と第２判別
信号とが連続して発生したときにサイクルスリップ検出
信号が発生される。また、本発明の位相同期回路によれ
ば、上記サイクルスリップ検出信号が、ループフィルタ
に供給される位相エラー信号に加算される。さらに、本
発明のディジタル信号再生装置によれば、サンプリング
タイミング信号にて読取信号がサンプルされディジタル
変換されてディジタル信号が出力されるとともに、読取
信号に対する当該ディジタル変換におけるサンプリング
タイミングの位相エラーに応じた位相エラー信号が生成
される。そして上記の位相同期回路によって得られた位
相同期信号がサンプルタイミング信号とされる。
【００４７】従って、引き込み動作を行うことのできる
周波数レンジの広い位相同期回路及びこれに好適なサイ
クルスリップ検出器を提供することができる。また、デ
ィジタル信号再生装置においては、アンロック状態から
記録媒体の指定された記録位置の信号を読み取るまでの
アクセス時間を短縮することができるのである。
周波数レンジの広い位相同期回路及びこれに好適なサイ
クルスリップ検出器を提供することができる。また、デ
ィジタル信号再生装置においては、アンロック状態から
記録媒体の指定された記録位置の信号を読み取るまでの
アクセス時間を短縮することができるのである。
【図１】従来のセルフクロッキング技術が適用された光
学式ディスクドライブ装置の構成を示すブロック図。
学式ディスクドライブ装置の構成を示すブロック図。
【図２】本発明による位相同期回路が適用された一実施
例のディジタル信号再生装置の基本構成を示すブロック
図。
例のディジタル信号再生装置の基本構成を示すブロック
図。
【図３】図２のディジタル信号再生装置における位相エ
ラー検出器の位相進み検出動作原理を示すタイムチャー
ト。
ラー検出器の位相進み検出動作原理を示すタイムチャー
ト。
【図４】図２のディジタル信号再生装置における位相エ
ラー検出器の位相遅れ検出動作原理を示すタイムチャー
ト。
ラー検出器の位相遅れ検出動作原理を示すタイムチャー
ト。
【図５】本発明によるサイクルスリップ検出器を用いた
位相同期回路の具体的構成を示すブロック図。
位相同期回路の具体的構成を示すブロック図。
【図６】図５の位相同期回路におけるＶＣＯの発振周波
数が低い場合のサイクルスリップ検出器における各部動
作波形を示すタイムチャート。
数が低い場合のサイクルスリップ検出器における各部動
作波形を示すタイムチャート。
【図７】図５の位相同期回路におけるＶＣＯの発振周波
数が高い場合のサイクルスリップ検出器における各部動
作波形を示すタイムチャート。
数が高い場合のサイクルスリップ検出器における各部動
作波形を示すタイムチャート。
【図８】図５の位相同期回路におけるサイクルスリップ
検出器の変形例を示すブロック図。
検出器の変形例を示すブロック図。
【図９】図５の位相同期回路におけるサイクルスリップ
検出器の他の変形例を示すブロック図。
検出器の他の変形例を示すブロック図。
【図１０】本発明による他の実施例の閾値切換型サイク
ルスリップ検出器を用いた位相同期回路の具体的構成を
示すブロック図。
ルスリップ検出器を用いた位相同期回路の具体的構成を
示すブロック図。
【図１１】図１０の位相同期回路の作用効果を説明する
ための、上側及び下側大小比較器の閾値と位相エラーと
の関係を示す図。
ための、上側及び下側大小比較器の閾値と位相エラーと
の関係を示す図。
【図１２】本発明による他の実施例の閾値可変型サイク
ルスリップ検出器を用いた位相同期回路の具体的構成を
示すブロック図。
ルスリップ検出器を用いた位相同期回路の具体的構成を
示すブロック図。
【図１３】本発明による他の実施例の閾値切換及び可変
型サイクルスリップ検出器を用いた位相同期回路の具体
的構成を示すブロック図。
型サイクルスリップ検出器を用いた位相同期回路の具体
的構成を示すブロック図。
【図１４】本発明による他の実施例のディジタル加算型
位相同期回路の具体的構成を示すブロック図。
位相同期回路の具体的構成を示すブロック図。
１ 光ディスク ２ スピンドルモータ ３ ピックアップ ４ ＲＦアンプ ５ 波形等化器 ６ Ａ／Ｄ変換器 ７ オートマチックスレッショルドコントローラ ８，８Ａ 位相同期ループ ８１ 位相比較器 ８２ ループフィルタ ８３ 電圧制御発振器 ８５ 位相エラー検出器 ８６ Ｄ／Ａ変換器 ８７ アナログ加算器 ８８ サイクルスリップ検出器 ８Ｕ１，８Ｌ２ 上側大小比較器，下側大小比較器 ８Ｕ２，８Ｌ２，８Ｕ４，８Ｌ４ Ｄ型フリップフロッ
プ ８Ｕ３，８Ｌ３ ＡＮＤゲート ８８０，８Ｕ５，８Ｌ５ ＯＲゲート ８８１ ３値制御回路 ８８２，８８３，８８４，８８６，８８７，８８８，８
２１，８２２，８２３，８７１，８７２ 抵抗器 ８７ 加算回路 ８２４ コンデンサ ８２０，８８５ 演算増幅器 ８ＵＳ，８ＬＳ セレクタ ８ＵＲ，８ＬＲ，ＲＵ１，ＲＵ２，ＲＬ１，ＲＬ２ レ
ジスタ ８０ ＣＰＵ ８０Ａ 振幅演算器 ８７０ ディジタル加算器 ８７３，８７４ 負値データ発生器，正値データ発生器 ９ ビタビ復号器 １０ シンク検出回路 １１ ロック検出回路
プ ８Ｕ３，８Ｌ３ ＡＮＤゲート ８８０，８Ｕ５，８Ｌ５ ＯＲゲート ８８１ ３値制御回路 ８８２，８８３，８８４，８８６，８８７，８８８，８
２１，８２２，８２３，８７１，８７２ 抵抗器 ８７ 加算回路 ８２４ コンデンサ ８２０，８８５ 演算増幅器 ８ＵＳ，８ＬＳ セレクタ ８ＵＲ，８ＬＲ，ＲＵ１，ＲＵ２，ＲＬ１，ＲＬ２ レ
ジスタ ８０ ＣＰＵ ８０Ａ 振幅演算器 ８７０ ディジタル加算器 ８７３，８７４ 負値データ発生器，正値データ発生器 ９ ビタビ復号器 １０ シンク検出回路 １１ ロック検出回路
Claims (8)
- 【請求項１】 位相エラーのサイクルスリップを検出す
るサイクルスリップ検出器であって、 前記位相エラーがとり得る最大値近傍の第１閾値よりも
位相エラー信号の値が大きいことを判別して第１判別信
号を発生する第１の判別手段と、前記位相エラーがとり
得る最小値近傍の第２閾値よりも前記位相エラー信号の
値が小さいことを判別して第２判別信号を発生する第２
の判別手段と、前記第１判別信号と前記第２判別信号と
が連続して発生したときにサイクルスリップ検出信号を
発生する検出信号発生手段とを有することを特徴とする
サイクルスリップ検出器。 - 【請求項２】 前記第１及び第２閾値を可変としたこと
を特徴とする請求項１記載のサイクルスリップ検出器。 - 【請求項３】 入力信号に位相同期した位相同期信号を
生成する位相同期回路であって、 前記入力信号の位相エラーを検出しこれに応じた位相エ
ラー信号を発生するエラー検出手段と、 前記位相エラーがとり得る最大値近傍の第１閾値よりも
前記位相エラー信号の値が大きいことを判別して第１判
別信号を発生する第１の判別手段と、前記位相エラーが
とり得る最小値近傍の第２閾値よりも前記位相エラー信
号の値が小さいことを判別して第２判別信号を発生する
第２の判別手段と、前記第１判別信号と前記第２判別信
号とが連続して発生したときにサイクルスリップ検出信
号を発生する検出信号発生手段とを含むサイクルスリッ
プ検出器と、 前記位相エラー信号と前記サイクルスリップ検出信号を
加算して両信号の加算値に応じた和信号を生成する加算
手段と、 前記和信号の低周波成分を通過せしめるループフィルタ
と、 前記低周波成分に応じた発振周波数及び位相にて前記位
相同期信号を発生する発振手段と、を有する位相同期回
路。 - 【請求項４】 サンプリングタイミング信号にて前記入
力信号をディジタル変換してディジタル信号を出力する
ディジタル化手段を有し、前記エラー検出手段は、前記
入力信号に対する前記ディジタル化手段のサンプリング
タイミングの位相エラーを検出しこれに応じて前記位相
エラー信号を発生することを特徴とする請求項３記載の
位相同期回路。 - 【請求項５】 前記発振手段の発振周波数が位相引込可
能な周波数範囲にあることを検出して引込状態検出信号
を発生する引込検出手段と、前記引込状態検出信号に応
じて前記第１及び第２閾値を変える閾値設定手段とを有
することを特徴とする請求項２記載の位相同期回路。 - 【請求項６】 前記閾値設定手段は、前記引込状態検出
信号の発生期間における前記第１閾値と前記第２閾値と
の差を前記引込状態検出信号の非発生期間における前記
第１閾値と第２閾値との差よりも大きくすることを特徴
とする請求項５記載の位相同期回路。 - 【請求項７】 前記入力信号の振幅平均値もしくはピー
ク値を検出する入力信号評価手段を有し、前記閾値設定
手段は、前記振幅平均値もしくはピーク値に応じて前記
第１及び第２閾値を変えることを特徴とする請求項３，
４，５または６記載の位相同期回路。 - 【請求項８】 記録媒体を読み取って得られる読取信号
からディジタル信号を再生するディジタル信号再生装置
であって、 サンプリングタイミング信号にて前記読取信号をディジ
タル変換してディジタル信号を出力するディジタル化手
段と、 前記読取信号に対する前記ディジタル化手段のサンプリ
ングタイミングの位相エラーを検出しこれに応じた位相
エラー信号を発生するエラー検出手段と、 前記位相エラーがとり得る最大値近傍の第１閾値よりも
前記位相エラー信号の値が大きいことを判別して第１判
別信号を発生する第１の判別手段と、前記位相エラーが
とり得る最小値近傍の第２閾値よりも前記位相エラー信
号の値が小さいことを判別して第２判別信号を発生する
第２の判別手段と、前記第１判別信号と前記第２判別信
号とが連続して発生したときにサイクルスリップ検出信
号を発生する検出信号発生手段とを含むサイクルスリッ
プ検出器と、 前記位相エラー信号と前記サイクルスリップ検出信号を
加算して両信号の加算値に応じた和信号を生成する加算
手段と、 前記和信号の低周波成分を通過せしめるループフィルタ
と、 前記低周波成分に応じた発振周波数及び位相にて前記サ
ンプルタイミング信号を発生する発振手段と、 前記ディジタル信号を復号する復号手段と、を有するこ
とを特徴とするディジタル信号再生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17227795A JP3453006B2 (ja) | 1995-07-07 | 1995-07-07 | 位相同期回路及びディジタル信号再生装置 |
| US08/672,046 US5790613A (en) | 1995-07-07 | 1996-06-26 | Cycle slip detector and phase locked loop circuit and digital signal reproducing apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17227795A JP3453006B2 (ja) | 1995-07-07 | 1995-07-07 | 位相同期回路及びディジタル信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923157A true JPH0923157A (ja) | 1997-01-21 |
| JP3453006B2 JP3453006B2 (ja) | 2003-10-06 |
Family
ID=15938938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17227795A Expired - Fee Related JP3453006B2 (ja) | 1995-07-07 | 1995-07-07 | 位相同期回路及びディジタル信号再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5790613A (ja) |
| JP (1) | JP3453006B2 (ja) |
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| KR100289821B1 (ko) | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
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