JPH11225066A

JPH11225066A - クロック生成回路

Info

Publication number: JPH11225066A
Application number: JP10027200A
Authority: JP
Inventors: Masato Yamazaki; 真人山崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-02-09
Filing date: 1998-02-09
Publication date: 1999-08-17
Anticipated expiration: 2018-02-09
Also published as: JP4036950B2; US6160433A

Abstract

(57)【要約】【課題】所定の周波数の第１のクロックを入力し、異
なる周波数で位相のそろった第２のクロックを生成する
クロック生成回路を簡単な回路構成で提供する。【解決手段】誤差量積算手段１０は、クロックｃｋ１
がクロックｃｋ２の周波数の整数倍でない場合、該クロ
ックｃｋ１とクロックｃｋ２の位相の誤差量の積算を行
い、該積算量がクロックｃｋ１の１周期分の量に達した
時、タイムインターバル延長指示信号Ｓ１０を送出す
る。タイムインターバル発生手段２０は、パラメータＰ
３に基づいてクロックｃｋ１からクロックｃｋ２のエッ
ジのタイミング信号Ｓ２０を生成するが、タイムインタ
ーバル延長指示信号Ｓ１０が送出されてきた時は、パラ
メータＰ３より“１”多い間隔のタイミング信号Ｓ２０
を発生し、クロック生成手段３０へ送出する。クロック
生成手段３０は、タイミング信号Ｓ２０を受取り、保持
していた値を反転してクロックｃｋ２を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の周波数の第
１のクロックを入力し、前記第１のクロックと異なる周
波数で該第１のクロックと位相のそろった第２のクロッ
クを生成するクロック生成回路に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献；柳沢健著、ＰＬＬ（位相同期ループ）応用回路、
昭和52-9-10 、総合電子出版社、P.5-7 図２は、前記文献に記載された従来のクロック生成回路
の構成図である。このクロック生成回路は、基準クロッ
クｉｎと生成クロックＳ３とを位相比較してこれらの位
相差に対応する出力信号Ｓ１を出力する位相比較器１
と、該位相比較器１の出力信号Ｓ１の高周波成分を除去
した出力信号Ｓ２を出力するループフィルタ２と、該ル
ープフィルタ２の出力信号Ｓ２の電圧に応じた周波数の
生成クロックＳ３を生成する電圧制御発振器３とからな
るＰＬＬ(Phase Locked Loop) 回路で構成されている。
このクロック生成回路では、基準クロックｉｎが位相比
較器１に入力されると、該位相比較器１において、生成
クロックＳ３と基準クロックｉｎとの位相差に対応する
出力信号Ｓ１が発生する。出力信号Ｓ１はループフィル
タ２で高周波成分が除去され、低周波成分の出力信号Ｓ
２が電圧制御発振器３に送出される。電圧制御発振器３
では、出力信号Ｓ２によって生成クロックＳ３と基準ク
ロックｉｎとの周波数差が小さくなるように制御され
る。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
図２のクロック生成回路では、次のような課題があっ
た。例えば、図２のクロック生成回路を複数の任意の周
波数のクロックに基づいて動作する画像伝送装置等に組
込んで使用する場合、周波数範囲の広い生成クロックＳ
３を生成する電圧制御発振器３が必要になり、更に、こ
の場合のループフィルタ２の調整が困難であるという問
題があった。又、全体に調整箇所が多く、生成クロック
Ｓ３の周波数の精度も不十分なことがあったこれらの問
題を解決するために、位相比較器１、ループフィルタ２
及び電圧制御発振器３をディジタル回路で構成すること
が考えられる。ところが、これらをディジタル回路で構
成すると、回路が複雑で膨大な規模のものになり、実現
が困難であるという課題があった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、所定の周波数の第１
のクロックを入力し、前記第１のクロックと異なる周波
数で該第１のクロックと位相のそろった第２のクロック
を生成するクロック生成回路において、次のような手段
を備えている。即ち、この第１の発明では、前記第２の
クロックの周波数を示す第１のパラメータ、前記第１の
クロックの周波数を該第２のクロックの周波数で除した
剰余を示す第２のパラメータ、及び前記第２のクロック
を入力し、該第１のクロックと該第２のクロックとの位
相の誤差量を積算して該積算量が該第１のクロックの所
定の周期分の量に達した時に、タイムインターバル延長
指示信号を発生する誤差量積算手段と、前記第１のクロ
ックの周波数を前記第２のクロックの周波数の２倍で除
した剰余から１を引いた値を示す第３のパラメータ、前
記タイムインターバル延長指示信号、及び前記第１のク
ロックを入力し、該タイムインターバル延長指示信号が
ノンアクティブモードの時は該第３のパラメータに対応
した間隔の該第２のクロックのエッジのタイミング信号
を発生し、且つ該タイムインターバル延長指示信号がア
クティブモードの時は該第３のパラメータに前記第１の
クロックの所定の周期に相当する間隔を加算した間隔の
該エッジのタイミング信号を発生するタイムインターバ
ル発生手段と、前記エッジのタイミング信号及び前記第
１のクロックを入力し、該エッジのタイミングで前記第
２のクロックを生成するクロック生成手段とを、備えて
いる。

【０００５】このような構成を採用したことにより、第
１のクロックと第２のクロックとの位相の誤差量が誤差
量積算手段で積算され、該積算量が該第１のクロックの
所定の周期分の量に達した時にタイムインターバル延長
指示信号が発生する。タイムインターバル延長指示信号
がノンアクティブモードの時、タイムインターバル発生
手段から第３のパラメータに対応した間隔の第２のクロ
ックのエッジのタイミング信号が発生し、該タイムイン
ターバル延長指示信号がアクティブモードの時、該第３
のパラメータに第１のクロックの所定の周期に相当する
間隔を加算した間隔のエッジのタイミング信号が発生す
る。前記エッジのタイミングに基づき、クロック生成手
段から第２のクロックが生成される。

【０００６】第２の発明では、第１の発明のクロック生
成回路において、誤差量積算手段は、積算量と第２のパ
ラメータとを加算して加算結果を生成する加算手段と、
前記加算結果と第１のパラメータとを比較し、該第１の
パラメータが該加算結果よりも大きい場合に比較結果を
ノンアクティブモードにし、他の場合に該比較結果をア
クティブモードにする比較手段と、前記第１のパラメー
タ又は固定パラメータを入力し、前記比較結果がノンア
クティブモードの場合に該固定パラメータを選択し、該
比較結果がアクティブモードの場合に該第１のパラメー
タを選択する選択手段と、前記加算結果から前記選択手
段の出力信号を減算し、前記選択手段が前記固定パラメ
ータを選択した時に該加算結果と同一の値を減算結果と
して生成し、該選択手段が前記第１のパラメータを選択
した時に該加算結果から前記第１のパラメータを減算し
た値を減算結果として生成する減算手段と、前記減算結
果を前記第２のクロックに同期して取込んで累算し、前
記積算量を出力する累算手段と、前記アクティブモード
の比較結果を前記第２のクロックに同期して取込んで格
納し、前記タイムインターバル延長指示信号として出力
する格納手段とを、備えている。

【０００７】このような構成を採用したことにより、累
算手段から出力されたそれまでの積算量と第２のパラメ
ータとが加算手段で加算されて加算結果が生成される。
前記加算結果と第１のパラメータとが比較手段で比較さ
れ、該第１のパラメータが該加算結果よりも大きい場合
に比較結果がノンアクティブモードになり、他の場合に
該比較結果がアクティブモードになる。選択手段におい
て、前記比較結果がノンアクティブモードの場合に固定
パラメータが選択され、該比較結果がアクティブモード
の場合に第１のパラメータが選択される。前記加算結果
から減算手段で選択手段の出力信号が減算され、該選択
手段によって固定パラメータが選択された時には、該加
算結果と同一の値が減算結果として生成され、第１のパ
ラメータが選択された時、該加算結果から該第１のパラ
メータを減算した値が減算結果として生成される。累算
手段によって減算結果が第２のクロックに同期して取込
まれて累算され、積算量が出力される。アクティブモー
ドの比較結果は、第２のクロックに同期して格納手段に
取込まれて格納され、タイムインターバル延長指示信号
として出力される。

【０００８】第３の発明では、第１の発明のクロック生
成回路において、誤差量積算手段は、第２のクロックが
第１の論理レベルの時に第２のパラメータを選択し、該
第２のクロックが第２の論理レベルの時に第１のパラメ
ータを選択する第１の選択手段と、前記第２のクロック
が第１の論理レベルの時に積算量と前記第１の選択手段
から出力された前記第２のパラメータとを加算して加算
結果を生成し、該第２のクロックが第２の論理レベルの
時に該積算量から該第１の選択手段の出力信号である前
記第１のパラメータを減算して減算結果を生成し、該積
算量と該第１のパラメータとが等しい場合に桁上げを示
すキャリ信号を発生する演算手段と、前記第２のクロッ
クが第１の論理レベルの時に前記演算手段から出力され
た前記加算結果を選択し、前記第２のクロックが第２の
論理レベルの時に前記積算量を選択し、該演算手段から
前記キャリ信号が発生した時に該演算手段から出力され
た前記減算結果を選択して出力する第２の選択手段と、
前記第２の選択手段の出力信号を前記第２のクロックの
立上がり及び立下がりに同期して取込んで累算し、前記
積算量を出力する累算手段と、前記キャリ信号を前記第
２のクロックの立上がりに同期して取込んで格納し、前
記タイムインターバル延長指示信号として出力する格納
手段とを、備えている。

【０００９】このような構成を採用したことにより、第
１の選択手段において、第２のクロックが第１の論理レ
ベルの時に第２のパラメータが選択され、該第２のクロ
ックが第２の論理レベルの時に第１のパラメータが選択
される。演算手段において、第２のクロックが第１の論
理レベルの時、累算手段から出力されたそれまでの積算
量と、第１の選択手段から出力された第２のパラメータ
とが、加算されて加算結果が生成される。第２のクロッ
クが第２の論理レベルの時、積算量から第１の選択手段
の出力信号である第１のパラメータが減算されて減算結
果が生成され、積算量と第１のパラメータとが等しい
時、キャリ信号が発生する。第２の選択手段において、
第２のクロックが第１の論理レベルの時、演算手段から
出力された加算結果が選択され、第２のクロックが第２
の論理レベルの時、積算量が選択され、演算手段からキ
ャリ信号が発生した時、該演算手段から出力された減算
結果が選択されて出力される。第２の選択手段の出力信
号は、累算手段で第２のクロックの立上がり及び立下が
りに同期して取込まれて累算され、積算量が出力され
る。キャリ信号は、格納手段で第２のクロックの立上が
りに同期して取込まれて格納され、タイムインターバル
延長指示信号として出力される。

【００１０】第４の発明では、第１、第２又は第３の発
明のクロック生成回路において、タイムインターバル発
生手段は、第３のパラメータに所定値インクリメントす
るインクリメンタと、タイムインターバル延長指示信号
がアクティブモードの場合に前記インクリメンタの出力
信号を選択し、他の場合に前記第３のパラメータを選択
する選択手段と、第１のクロックをカウントしてカウン
ト値を生成し、且つエッジのタイミング信号でリセット
するカウント手段と、前記カウント値と前記選択手段の
出力信号とを比較して一致した場合に前記エッジのタイ
ミング信号を発生する比較手段とを、備えている。この
ような構成を採用したことにより、インクリメンタにお
いて、第３のパラメータに所定値がインクリメントされ
る。選択手段において、タイムインターバル延長指示信
号がアクティブモードの場合、インクリメンタの出力信
号が選択され、他の場合に第３のパラメータが選択され
る。カウント手段において第１のクロックがカウントさ
れてカウント値が生成され、且つエッジのタイミング信
号で該カウント手段がリセットされる。比較手段におい
て、カウント値と選択手段の出力信号とが比較され、両
者が一致した場合にエッジのタイミング信号が発生す
る。

【００１１】第５の発明では、第１、第２、第３又は第
４の発明のクロック生成回路において、クロック生成手
段は、エッジのタイミング信号に同期して第２のクロッ
クの論理レベルを反転した出力信号を出力する論理素子
と、前記論理素子の出力信号を第１のクロックに同期し
て取込み、前記第２のクロックとして出力するフリップ
フロップ（以下、ＦＦという）とを、備えている。この
ような構成を採用したことにより、論理素子において、
エッジのタイミング信号に同期して第２のクロックの論
理レベルを反転した出力信号が出力される。論理素子の
出力信号は、第１のクロックに同期してＦＦに取込ま
れ、第２のクロックとして出力される。

【００１２】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すクロック生成回
路の構成図である。このクロック生成回路は、第２のク
ロックｃｋ２、該クロックｃｋ２の周波数を設定するた
めの第１、第２のパラメータＰ１，Ｐ２、及び該クロッ
クｃｋ２のエッジのタイミング信号Ｓ２０を入力してタ
イムインターバル延長指示信号Ｓ１０を発生する誤差量
積算手段１０を有している。誤差量積算手段１０の出力
側には、クロックｃｋ２の周波数を設定するための第３
のパラメータＰ３、タイムインターバル延長指示信号Ｓ
１０、及び第１のクロックｃｋ１を入力し、該クロック
ｃｋ２のエッジのタイミング信号Ｓ２０を発生するタイ
ムインターバル発生手段２０が接続されている。タイム
インターバル発生手段２０の出力側には、タイミング信
号Ｓ２０及びクロックｃｋ１を入力してクロックｃｋ２
を生成するクロック生成手段３０と、誤差量積算手段１
０とが接続されている。クロック生成手段３０の出力側
には、誤差量積算手段１０及びクロックｃｋ２に基づい
て動作する図示しない装置が接続されている。

【００１３】図３は、図１中の誤差量積算手段１０の構
成図である。この誤差量積算手段１０は、積算量Ｓ１６
とパラメータＰ２とを加算して加算結果Ｓ１１を生成す
る加算手段（例えば、加算器）１１を有している。加算
器１１の出力側には、加算結果Ｓ１１とパラメータＰ１
とを比較する比較手段（例えば、比較器）１２が接続さ
れている。比較器１２は、パラメータＰ１が加算結果Ｓ
１１よりも大きい場合に比較結果Ｓ１２をノンアクティ
ブモードにし、他の場合に該比較結果Ｓ１２をアクティ
ブモードにする機能を有している。比較器１２の出力側
には、パラメータＰ１又は固定パラメータ（例えば、値
“０”）を入力し、比較結果Ｓ１２がノンアクティブモ
ードの場合に該値“０”を選択し、該比較結果Ｓ１２が
アクティブモードの場合に該パラメータＰ１を選択する
選択手段（例えば、セレクタ）１３が接続されている。
セレクタ１３の出力側には、減算手段（例えば、減算
器）１４が接続されている。減算器１４は、加算結果Ｓ
１１からセレクタ１３の出力信号Ｓ１３を減算し、該セ
レクタ１３が値“０”を選択した時に該加算結果Ｓ１１
と同一の値を減算結果Ｓ１４として生成し、該セレクタ
１３がパラメータＰ１を選択した時に該加算結果Ｓ１１
からパラメータＰ１を減算した値を減算結果Ｓ１４とし
て生成する機能を有している。

【００１４】減算器１４の出力側には、減算結果Ｓ１４
をクロックｃｋ２に同期して取込んで累算し、積算量Ｓ
１５を出力する累算手段（例えば、アキュムレータ）１
５が接続されている。アキュムレータ１５の出力側は、
加算手段１１の入力側に接続されている。又、比較器１
２の出力側には、アクティブモードの比較結果Ｓ１２を
クロックｃｋ２に同期して取込んで格納し、タイムイン
ターバル延長指示信号Ｓ１０として出力する格納手段
（例えば、レジスタ）１６が接続されている。レジスタ
１６のリセット端子には、タイミング信号Ｓ２０が入力
されるようになっている。

【００１５】図４は、図１中のタイムインターバル発生
手段２０の構成図である。このタイムインターバル発生
手段２０は、パラメータＰ３に所定値（例えば、値
“１”）インクリメントするインクリメンタ２１を有し
ている。インクリメンタ２１の出力側には選択手段（例
えば、セレクタ）２２の一方の入力側が接続され、該セ
レクタ２２の他方の入力側にはパラメータＰ３が入力さ
れるようになっている。セレクタ２２は、タイムインタ
ーバル延長指示信号Ｓ１０がアクティブモードの場合に
インクリメンタ２１の出力信号Ｓ２１を選択し、ノンア
クティブモードの場合及びタイミング信号Ｓ２０が発生
した場合にパラメータＰ３を選択するものである。又、
このタイムインターバル発生手段２０は、クロックｃｋ
１をカウントしてカウント値Ｓ２３を生成し、且つタイ
ミング信号Ｓ２０でリセットするカウント手段（例え
ば、カウンタ）２３を有している。カウンタ２３の出力
側及びセレクタ２２の出力側は、カウント値Ｓ２３とセ
レクタ２２の出力信号Ｓ２２とを比較して一致した場合
にタイミング信号Ｓ２０を発生する比較手段（例えば、
比較器）２４の各入力側に接続されている。比較器２４
の出力側は、カウンタのリセット端子Ｒに接続されてい
る。

【００１６】図５は、図１中のクロック生成手段３０の
構成図である。このクロック生成手段３０は、タイミン
グ信号Ｓ２０及びクロックｃｋ２を入力する２入力の論
理素子（例えば、イクスクルーシブＯＲ回路、これを以
下ＥＯＲ回路という）３１を有している。ＥＯＲ回路３
１の出力側には、該ＥＯＲ回路３１の出力信号Ｓ３１を
クロックｃｋ１に同期して取込み、クロックｃｋ２とし
て出力するＦＦ３２の入力端子が接続されている。ＦＦ
３２の出力端子は、ＥＯＲ回路３１の一方の入力端子に
接続されている。

【００１７】次に、図１の動作（１），（２）を説明す
る。（１）クロックｃｋ２の周波数を２４Ｈｚに設定した
場合の動作図６は、図１の動作を説明するための第１のタイムチャ
ートであり、縦軸に論理レベル、及び横軸に時間がとら
れている。この図６を参照しつつ、クロックｃｋ１の周
波数を例えば１００Ｈｚとし、クロックｃｋ２の周波数
を２４Ｈｚとした場合の図１の動作を説明する。クロッ
クｃｋ１の周波数はクロックｃｋ２の周波数の整数倍で
はないので、クロックｃｋ１の立上がりエッジの２回に
１回の間隔でタイミング信号Ｓ２０を送出すると、２５
Ｈｚのクロックｃｋ２が生成されてしまう。これを回避
するために、誤差量積算手段１０では、生成されたクロ
ックｃｋ２の１周期と実際に生成したいクロックｃｋ２
の１周期との位相の誤差量を積算していき、この誤差量
がクロックｃｋ１の１周期を超えた時にタイムインター
バル発生手段２０にタイムインターバル延長指示信号Ｓ
１０を送出する。この時、タイムインターバル発生手段
２０は、クロックｃｋ１の１サイクル長い間隔でタイミ
ング信号Ｓ２０を発生する。タイムインターバル延長指
示信号Ｓ１０は、クロックｃｋ２の１サイクル分発生し
ているが、延長されてタイミング信号Ｓ２０が発生する
と、このタイムインターバル延長指示信号Ｓ１０は無効
になり、図４中のセレクタ２２はパラメータＰ３を選択
する。

【００１８】具体的には、２４Ｈｚと２５Ｈｚとの周期
の差は１／２４×２５（秒）であり、この誤差量がクロ
ックｃｋ１の周期である１／１００（秒）になるには、
生成した２５Ｈｚのクロックで６回に１度のタイミング
になる。誤差量積算手段１０は、このタイミングでタイ
ムインターバル発生手段２０にタイムインターバル延長
指示信号Ｓ１０を送出し、該タイムインターバル発生手
段２０が１／１００（秒）長い間隔になったタイミング
信号Ｓ２０をクロック生成手段３０に送出する。クロッ
ク生成手段３０は、タイミング信号Ｓ２０に同期してク
ロックｃｋ２を生成することにより、マクロ的に見れ
ば、クロックｃｋ１と位相の揃った２４Ｈｚのクロック
ｃｋ２が生成される。

【００１９】次に、誤差量積算手段１０、タイムインタ
ーバル発生手段２０、及びクロック生成手段３０におけ
る動作を順に説明する。先ず、クロックｃｋ２を生成す
るためのパラメータＰ１，Ｐ２，Ｐ３を例えば次のよう
に設定する。Ｐ１＝２４（生成したいクロックｃｋ２の周波数）Ｐ２＝４＝１００％２４（クロックｃｋ１の周波数％ク
ロックｃｋ２の周波数) Ｐ３＝１＝１００／（２４×２）−１（クロックｃｋ１
の周波数／（クロックｃｋ２の周波数×２）−１）誤差量積算手段１０において、加算器１１は、パラメー
タＰ２（“４”）とそれまでの積算量Ｓ１５との加算を
行う。初期時では、アキュムレータ１５はクリアされ、
積算量Ｓ１５が“０”になっているので、加算器１１の
出力信号Ｓ１１の値は“４”になる。この値“４”は比
較器１２でパラメータＰ１（“２４”）と比較される。
その結果、パラメータＰ１の方が大きいので、タイムイ
ンターバル延長指示信号Ｓ１０はアクティブモードにな
らず、セレクタ１３は固定パラメータ（“０”）を選択
する。減算器１４は、加算器１１の出力信号Ｓ１１から
セレクタ１３の出力信号Ｓ１３を減算する。この場合、
値“４”−値“０”なので、値“４”が減算結果Ｓ１４
になる。生成されたクロックｃｋ２の立上がりエッジに
同期してレジスタ１６は比較器１２の出力信号Ｓ１２を
格納し、アキュムレータ１５が減算器１４の出力信号Ｓ
１４を取込んで累算する。この動作を繰返すたびに、積
算量Ｓ１５の値が“４”、“８”、“１２”、“１６”
のように累積し、値が“２０”になった時、加算器１１
の出力信号Ｓ１１が値“２４”になる。この時、比較器
１２ではパラメータＰ１の値“２４”の方が出力信号Ｓ
１１よりも大きくならないので、出力信号Ｓ１２をアク
ティブモードにする。又、この時、セレクタ１３はパラ
メータＰ１を選択し、減算器１４が値“２４”−値“２
４”の演算を行って減算結果Ｓ１４（値“０”）を出力
する。出力信号Ｓ１２及び減算結果Ｓ１４は、クロック
ｃｋ２の立上がりエッジに同期してレジスタ１６及びア
キュムレータ１５にそれぞれ取込まれる。このようにし
て生成されたクロックｃｋ２で６回に１回のタイミング
でタイムインターバル延長指示信号Ｓ１０がアクティブ
モードになる。

【００２０】タイムインターバル発生手段２０におい
て、タイムインターバル延長指示信号Ｓ１０がノンアク
ティブモードの時、セレクタ２２によってパラメータＰ
３（“１”）が選択されて比較器２４に送出される。こ
のパラメータＰ３（“１”）と、クロックｃｋ１をカウ
ントするカウンタ２３のカウント値Ｓ２３とを比較して
一致した場合、クロック生成手段３０に対してクロック
ｃｋ２の反転を指示するタイミング信号Ｓ２０を発生す
る。この場合、パラメータＰ３（“１”）が比較対象に
なるので、カウンタ２３はカウント値Ｓ２３が値“１”
になるまでカウントアップする。このタイミング信号Ｓ
２０はカウンタ２３に対するリセット信号にもなってい
るので、その次のタイミングでカウンタ２３はカウント
値Ｓ２３を“０”にリセットする。

【００２１】一方、タイムインターバル延長指示信号Ｓ
１０がアクティブモードの時、セレクタ２２はパラメー
タＰ３の値に＋１したインクリメンタ２１の出力信号Ｓ
２１（値“２”）を選択して出力する。この場合、値
“２”が比較対象になるので、カウンタ２３はカウント
値Ｓ２３が値“２”になるまでカウントアップする。こ
れにより、タイムインターバル延長指示信号Ｓ１０がア
クティブモードの時、タイミング信号Ｓ２０の周期は通
常時の周期よりもクロックｃｋ１で１サイクル長い周期
になる。その後、タイミング信号Ｓ２０の立下がりに同
期して図３中のレジスタ１６がリセットされ、タイムイ
ンターバル延長指示信号Ｓ１０がノンアクティブモード
になる。クロック生成手段３０において、ＥＯＲ回路３
１は、タイミング信号Ｓ２０に同期してクロックｃｋ２
の論理レベルを反転した出力信号Ｓ３１を出力する。出
力信号Ｓ３１は、クロックｃｋ１に同期してＦＦ３２に
取込まれ、クロックｃｋ２として出力される。

【００２２】（２）クロックｃｋ２の周波数を２５Ｈ
ｚに設定した場合の動作図７は、図１の動作を説明するための各部の信号の第２
のタイムチャートである。この図７を参照しつつ、クロ
ックｃｋ１の周波数を例えば１００Ｈｚとし、クロック
ｃｋ２の周波数を２５Ｈｚとした場合の図１の動作を説
明する。クロックｃｋ１の周波数はクロックｃｋ２の周
波数の整数倍になっているので、誤差量積算手段１０か
らはタイムインターバル延長指示信号Ｓ１０は発生しな
い。タイムインターバル発生手段２０において、クロッ
クｃｋ１の周波数の立上がりエッジの２回に１回の間隔
でクロックｃｋ２の反転を指示するタイミング信号Ｓ２
０をクロック生成手段３０に送出することにより、クロ
ックｃｋ１から２５Ｈｚのクロックｃｋ２が生成され
る。

【００２３】以上のように、この第１の実施形態では、
パラメータＰ１，Ｐ２，Ｐ３を入力してクロックｃｋ１
に同期した任意の周波数のクロックｃｋ２を高精度で生
成できる。そのため、ＰＬＬ回路をディジタル回路で構
成してクロック生成回路を製作する場合に比べて回路規
模が小さく、調整箇所のない高精度のクロック生成回路
を実現できる。

【００２４】第２の実施形態図８は、本発明の第２の実施形態を示す図１中の誤差量
算出手段１０の他の構成図であり、図３中の要素と共通
の要素には共通の符号が付されている。この誤差量算出
手段１０は、クロックｃｋ２が第１の論理レベル（例え
ば、高レベル、これを以下“Ｈ”という）の時にパラメ
ータＰ２を選択し、該クロックｃｋ２が第２の論理レベ
ル（例えば、低レベル、これを以下“Ｌ”という）の時
にパラメータＰ１を選択する第１の選択手段（例えば、
セレクタ）１７を有している。セレクタ１７の出力側に
は、演算手段（例えば、演算器）１８の一方の入力側が
接続されている。演算器１８は、クロックｃｋ２が
“Ｈ”の時、積算量Ｓ１５Ａとセレクタ１７から出力さ
れたパラメータＰ２との加算を行って加算結果Ｓ１８ａ
を生成し、該クロックｃｋ２が“Ｌ”の時に該積算量Ｓ
１５Ａから該セレクタ１８の出力信号であるパラメータ
Ｐ１を減算して減算結果Ｓ１８ｂを生成し、該積算量Ｓ
１５Ａと該パラメータＰ１とが等しい場合に桁上げを示
すキャリ信号Ｓ１８ｃを発生するものである。尚、演算
器１８でパラメータＰ１を減算する場合、該パラメータ
Ｐ１を２の補数に変換して加算するようになっている。
演算器１８の出力側には、第２の選択手段（例えば、セ
レクタ）１９が接続されている。

【００２５】セレクタ１９は、クロックｃｋ２が“Ｈ”
の時に加算結果Ｓ１８ａを選択し、クロックｃｋ２が
“Ｌ”の時に積算量Ｓ１５Ａを選択し、演算器１８から
キャリ信号Ｓ１８ｃが発生した時に該演算器１８から出
力された減算結果Ｓ１８ｂを選択して出力するものであ
る。セレクタ１９の出力側には、セレクタ１９の出力信
号Ｓ１９をクロックｃｋ２の立上がり及び立下がりに同
期して取込んで累算し、前記積算量Ｓ１５Ａを出力する
累算手段（例えば、アキュムレータ）１５Ａが接続され
ている。アキュムレータ１５Ａの出力側には、演算器１
８の他方の入力側が接続されている。又、キャリ信号Ｓ
１８ｃは、レジスタ１６に入力されるようになってい
る。レジスタ１６は、キャリ信号Ｓ１８ｃをクロックｃ
ｋ２の立上がりに同期して取込んで格納し、前記タイム
インターバル延長指示信号Ｓ１０として出力するもので
ある。

【００２６】次に、図８の誤差量積算手段１０の動作
（１），（２）を説明する。（１）クロックｃｋ２が“Ｈ”のときの動作クロックｃｋ２が“Ｈ”のときには、セレクタ１７は、
パラメータＰ２（“４”）を選択して演算器１８に送出
する。演算器１８は加算器として動作し、セレクタ１７
の出力信号Ｓ１７と積算量Ｓ１５Ａとを加算する。セレ
クタ１９は、ステップＳＴ１の動作時は演算器１８から
出力された加算結果Ｓ１８ａを選択して出力する。アキ
ュムレータ１５Ａは、加算結果Ｓ１８ａをクロックｃｋ
２の立下がりエッジに同期して取込む。この場合、初期
時は、アキュムレータ１５Ａがリセットされて積算量Ｓ
１５Ａが“０”になっているので、演算器１８はパラメ
ータＰ２（“４”）＋値“０”の演算を行い、アキュム
レータ１５Ａに値“４”が取込まれる。従って、積算量
Ｓ１５Ａが“４”になる。

【００２７】（２）クロックｃｋ２が“Ｌ”のときの
動作クロックｃｋ２が“Ｌ”のとき、セレクタ１７は、パラ
メータＰ１（“２４”）を選択して演算器１８に送出す
る。演算器１８は減算器として動作し、積算量Ｓ１５Ａ
からセレクタ１７の出力信号Ｓ１７を減算する。積算量
Ｓ１５Ａが“４”になっているので、演算器１８は値
“４”から値“２４”を減算する。この場合、演算器１
８からはキャリ信号Ｓ１８ｃは発生しないので、セレク
タ１９は積算量Ｓ１５Ａの値“４”を選択して出力し、
アキュムレータ１５Ａには同じ値“４”がクロックｃｋ
２の立上がりエッジで取込まれる。又、演算器１８から
キャリ信号Ｓ１８ｃは発生しないので、レジスタ１６は
タイムインターバル延長指示信号Ｓ１０をノンアクティ
ブモードにする。

【００２８】これらの動作（１），（２）を交互に繰返
していくうちに、積算量Ｓ１５Ａの値は“４”、
“８”、“１２”、“１６”のように増加し、値“２
０”になった時、動作（１）でアキュムレータ１５Ａに
値“２４”が取込まれ、動作（２）で演算器１８が積算
量Ｓ１５Ａの値“２４”からパラメータＰ１の値“２
４”を減算する。この時、積算量Ｓ１５Ａとパラメータ
Ｐ１との値が等しいため、キャリ信号Ｓ１８ｃが発生す
る。次に、セレクタ１９は演算器１８から出力された減
算結果Ｓ１８ｂを選択して出力し、セレクタ１９の出力
信号Ｓ１９がクロック信号ｃｋ２の立上がりエッジに同
期してアキュムレータ１５Ａに取込まれる。キャリ信号
Ｓ１８ｃは、クロック信号ｃｋ２の立上がりエッジに同
期してレジスタ１６に取込まれ、タイムインターバル延
長指示信号Ｓ１０がアクティブモードになる。タイムイ
ンターバル延長指示信号Ｓ１０は、タイムインターバル
発生手段２０に送出され、その後、第１の発明の実施形
態と同様の動作が行われる。

【００２９】以上のように、この第２の実施形態では、
誤差量積算手段１０は、クロックｃｋ２の論理レベルに
よって時分割的に動作（１），（２）を実行しているの
で、第１の実施形態と同様に、回路規模が小さく、調整
箇所のない高精度のクロック生成回路を実現できる。
尚、本発明は上記実施形態に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。（ａ）図３中の加算器１１は、積算量Ｓ１５にパラメ
ータＰ２（“４”）をを加算するだけなので、値“４”
をインクリメントするインクリメンタで構成してもよ
い。（ｂ）図４中のインクリメンタ２１における所定値
（値“１”）は、必要に応じて他の値（例えば、“２”
等）にしてもよい。

【００３０】

【発明の効果】以上詳細に説明したように、第１、第
２、第４及び第５の発明によれば、第１、第２及び第３
のパラメータを入力して第１のクロックに同期した任意
の周波数の第２のクロックを高精度で生成できる。その
ため、ＰＬＬ回路をディジタル回路で構成してクロック
生成回路を製作する場合に比べて回路規模が小さく、調
整箇所のない高精度のクロック生成回路を実現できる。
第１、第３、第４及び第５の発明によれば、誤差量積算
手段において、第２のクロックの論理レベルによって２
つの動作を実行しているので、第１の発明と同様に、回
路規模が小さく、調整箇所のない高精度のクロック生成
回路を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のクロック生成回路の
構成図である。

【図２】従来のクロック生成回路の構成図である。

【図３】図１中の誤差量積算手段１０の構成図である。

【図４】図１中のタイムインターバル発生手段２０の構
成図である。

【図５】図１中のクロック生成手段３０の構成図であ
る。

【図６】図１の第１のタイムチャートである。

【図７】図１の第２のタイムチャートである。

【図８】本発明の第２の実施形態の図１中の誤差量算出
手段１０の他の構成図である。

【符号の説明】

１０誤差量積算手段１１加算器１２，２４比較器１３，１７，１９，２２セレクタ１４減算器１５，１５Ａアキュムレータ１６レジスタ１８演算器２０タイムインターバル発
生手段２１インクリメンタ２３カウンタ３０クロック生成手段３１ＥＯＲ回路３２ＦＦ（フリップフロッ
プ）

Claims

【特許請求の範囲】

【請求項１】所定の周波数の第１のクロックを入力
し、前記第１のクロックと異なる周波数で該第１のクロ
ックと位相のそろった第２のクロックを生成するクロッ
ク生成回路において、前記第２のクロックの周波数を示す第１のパラメータ、
前記第１のクロックの周波数を該第２のクロックの周波
数で除した剰余を示す第２のパラメータ、及び前記第２
のクロックを入力し、該第１のクロックと該第２のクロ
ックとの位相の誤差量を積算して該積算量が該第１のク
ロックの所定の周期分の量に達した時に、タイムインタ
ーバル延長指示信号を発生する誤差量積算手段と、前記第１のクロックの周波数を前記第２のクロックの周
波数の２倍で除した剰余から１を引いた値を示す第３の
パラメータ、前記タイムインターバル延長指示信号、及
び前記第１のクロックを入力し、該タイムインターバル
延長指示信号がノンアクティブモードの時は該第３のパ
ラメータに対応した間隔の該第２のクロックのエッジの
タイミング信号を発生し、且つ該タイムインターバル延
長指示信号がアクティブモードの時は該第３のパラメー
タに前記第１のクロックの所定の周期に相当する間隔を
加算した間隔の該エッジのタイミング信号を発生するタ
イムインターバル発生手段と、前記エッジのタイミング信号及び前記第１のクロックを
入力し、該エッジのタイミングで前記第２のクロックを
生成するクロック生成手段とを、備えたことを特徴とす
るクロック生成回路。
【請求項２】前記誤差量積算手段は、前記積算量と前記第２のパラメータとを加算して加算結
果を生成する加算手段と、前記加算結果と前記第１のパラメータとを比較し、該第
１のパラメータが該加算結果よりも大きい場合に比較結
果をノンアクティブモードにし、他の場合に該比較結果
をアクティブモードにする比較手段と、前記第１のパラメータ又は固定パラメータを入力し、前
記比較結果がノンアクティブモードの場合に該固定パラ
メータを選択し、該比較結果がアクティブモードの場合
に該第１のパラメータを選択する選択手段と、前記加算結果から前記選択手段の出力信号を減算し、前
記選択手段が前記固定パラメータを選択した時に該加算
結果と同一の値を減算結果として生成し、該選択手段が
前記第１のパラメータを選択した時に該加算結果から該
第１のパラメータを減算した値を減算結果として生成す
る減算手段と、前記減算結果を前記第２のクロックに同期して取込んで
累算し、前記積算量を出力する累算手段と、前記アクティブモードの比較結果を前記第２のクロック
に同期して取込んで格納し、前記タイムインターバル延
長指示信号として出力する格納手段とを、備えたことを
特徴とする請求項１記載のクロック生成回路。
【請求項３】前記誤差量積算手段は、前記第２のクロックが第１の論理レベルの時に前記第２
のパラメータを選択し、該第２のクロックが第２の論理
レベルの時に前記第１のパラメータを選択する第１の選
択手段と、前記第２のクロックが第１の論理レベルの時に前記積算
量と前記第１の選択手段から出力された前記第２のパラ
メータとを加算して加算結果を生成し、該第２のクロッ
クが第２の論理レベルの時に該積算量から該第１の選択
手段の出力信号である前記第１のパラメータを減算して
減算結果を生成し、該積算量と該第１のパラメータとが
等しい場合に桁上げを示すキャリ信号を発生する演算手
段と、前記第２のクロックが第１の論理レベルの時に前記演算
手段から出力された前記加算結果を選択し、前記第２の
クロックが第２の論理レベルの時に前記積算量を選択
し、該演算手段から前記キャリ信号が発生した時に該演
算手段から出力された前記減算結果を選択して出力する
第２の選択手段と、前記第２の選択手段の出力信号を前記第２のクロックの
立上がり及び立下がりに同期して取込んで累算し、前記
積算量を出力する累算手段と、前記キャリ信号を前記第２のクロックの立上がりに同期
して取込んで格納し、前記タイムインターバル延長指示
信号として出力する格納手段とを、備えたことを特徴と
する請求項１記載のクロック生成回路。
【請求項４】前記タイムインターバル発生手段は、前記第３のパラメータに所定値インクリメントするイン
クリメンタと、前記タイムインターバル延長指示信号がアクティブモー
ドの場合に前記インクリメンタの出力信号を選択し、他
の場合に前記第３のパラメータを選択する選択手段と、前記第１のクロックをカウントしてカウント値を生成
し、且つ前記エッジのタイミング信号でリセットするカ
ウント手段と、前記カウント値と前記選択手段の出力信号とを比較して
一致した場合に前記エッジのタイミング信号を発生する
比較手段とを、備えたことを特徴とする請求項１、２又
は３記載のクロック生成回路。
【請求項５】前記クロック生成手段は、前記エッジのタイミング信号に同期して前記第２のクロ
ックの論理レベルを反転した出力信号を出力する論理素
子と、前記論理素子の出力信号を前記第１のクロックに同期し
て取込み、前記第２のクロックとして出力するフリップ
フロップとを、備えたことを特徴とする請求項１、２、
３又は４記載のクロック生成回路。