JP2000022534A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- 238000010586 diagram Methods 0.000 description 2
- WAAPEIZFCHNLKK-UFBFGSQYSA-N (2s,4s)-6-fluoro-2',5'-dioxospiro[2,3-dihydrochromene-4,4'-imidazolidine]-2-carboxamide Chemical compound C([C@H](OC1=CC=C(F)C=C11)C(=O)N)[C@@]21NC(=O)NC2=O WAAPEIZFCHNLKK-UFBFGSQYSA-N 0.000 description 1
- 241001425930 Latina Species 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【課題】 出力信号（Ｓｏ）を発生する周波数シンセサ
イザであって、該出力信号（Ｓｏ）の周波数が、入力信
号（Ｓｒ）の周波数（ｆｒ）に対して、値Ｎｎ／Ｎｄ
（ＮｎおよびＮｄは整数）の分数の関係を有する周波数
シンセサイザを提供する。 【解決手段】 このシンセサイザは、高周波中間信号
（Ｓｉ）を発生するために前記入力信号の周波数をＭ
（Ｍは整数）倍する手段（２０）と、前記出力信号（Ｓ
ｏ）を発生するために前記高周波中間信号の周波数を
（Ｍ×Ｎｄ）／Ｎｎで割る手段（２１）とを備えること
を特徴とする。
イザであって、該出力信号（Ｓｏ）の周波数が、入力信
号（Ｓｒ）の周波数（ｆｒ）に対して、値Ｎｎ／Ｎｄ
（ＮｎおよびＮｄは整数）の分数の関係を有する周波数
シンセサイザを提供する。 【解決手段】 このシンセサイザは、高周波中間信号
（Ｓｉ）を発生するために前記入力信号の周波数をＭ
（Ｍは整数）倍する手段（２０）と、前記出力信号（Ｓ
ｏ）を発生するために前記高周波中間信号の周波数を
（Ｍ×Ｎｄ）／Ｎｎで割る手段（２１）とを備えること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は周波数シンセサイザ
に関する。さらに詳細には、本発明は、入力信号周波数
と出力信号周波数の間の関係が整数でなく分数であるも
の、つまり各入力周波数と出力周波数とは、互いの整数
倍でない周波数シンセサイザに関するものである。
に関する。さらに詳細には、本発明は、入力信号周波数
と出力信号周波数の間の関係が整数でなく分数であるも
の、つまり各入力周波数と出力周波数とは、互いの整数
倍でない周波数シンセサイザに関するものである。
【０００２】
【従来の技術】図１を参照して、米国特許第５２６７１
８９号には、２つの分周器１０、１２とＰＬＬ（位相ロ
ックループ）とを備える分数の周波数シンセサイザが記
載されている。入力基準信号Ｓｒは、分周器１０を介し
てＰＬＬ１１の第１入力に加えられる。ＰＬＬの第２入
力は、分周器１２を介してＰＬＬ１１の出力信号を受け
取る。ＰＬＬ１１は一般に、位相比較器、フィルタ、電
圧制御発振器、または参照により本明細書に組み込まれ
る米国特許第５２６７１８９号に記載されているタイプ
の等価回路を備えている。比較器は、分周器１０と分周
器１２の各々からの２つの入力信号の位相を比較し制御
信号を発生する。制御信号は、フィルタを介して電圧制
御発振器ＶＣＯの入力に加えられる。ＰＬＬの比較器の
目的は、分周器１２の出力信号の周波数と、分周器１０
の出力信号の周波数との間の周波数の差異を補正するこ
とである。その結果、Ｆが基準信号の周波数であり、か
つＭとＮがそれぞれ分周器１０と分周器１２との分割係
数である場合、出力信号Ｓｏは周波数Ｆ×（Ｎ／Ｍ）を
有する。
８９号には、２つの分周器１０、１２とＰＬＬ（位相ロ
ックループ）とを備える分数の周波数シンセサイザが記
載されている。入力基準信号Ｓｒは、分周器１０を介し
てＰＬＬ１１の第１入力に加えられる。ＰＬＬの第２入
力は、分周器１２を介してＰＬＬ１１の出力信号を受け
取る。ＰＬＬ１１は一般に、位相比較器、フィルタ、電
圧制御発振器、または参照により本明細書に組み込まれ
る米国特許第５２６７１８９号に記載されているタイプ
の等価回路を備えている。比較器は、分周器１０と分周
器１２の各々からの２つの入力信号の位相を比較し制御
信号を発生する。制御信号は、フィルタを介して電圧制
御発振器ＶＣＯの入力に加えられる。ＰＬＬの比較器の
目的は、分周器１２の出力信号の周波数と、分周器１０
の出力信号の周波数との間の周波数の差異を補正するこ
とである。その結果、Ｆが基準信号の周波数であり、か
つＭとＮがそれぞれ分周器１０と分周器１２との分割係
数である場合、出力信号Ｓｏは周波数Ｆ×（Ｎ／Ｍ）を
有する。
【０００３】
【発明が解決しようとする課題】出力信号Ｓｏができる
だけ安定した周波数になるために、従来技術において提
案される解決方法は、分周器１０と分周器１２の各々の
２つの出力信号の周波数が低いと仮定し、一般に大きい
値の抵抗器とコンデンサとを用いる高度選択低域濾波段
を備える。これにより、位相比較工程における「一時的
安定性」と出力周波数の安定性とを確実にする。結果と
して、ＶＣＯ制御信号を作るフィルタは、構成部品、抵
抗器、コンデンサを含むが、これらはその物理的サイズ
が大きいため集積回路には組込むことはできない。
だけ安定した周波数になるために、従来技術において提
案される解決方法は、分周器１０と分周器１２の各々の
２つの出力信号の周波数が低いと仮定し、一般に大きい
値の抵抗器とコンデンサとを用いる高度選択低域濾波段
を備える。これにより、位相比較工程における「一時的
安定性」と出力周波数の安定性とを確実にする。結果と
して、ＶＣＯ制御信号を作るフィルタは、構成部品、抵
抗器、コンデンサを含むが、これらはその物理的サイズ
が大きいため集積回路には組込むことはできない。
【０００４】本発明の第１の目的は、入力信号周波数と
出力信号周波数の間の関係が整数でなく分数であり、集
積回路に組込むことのできる周波数シンセサイザを提供
することである。
出力信号周波数の間の関係が整数でなく分数であり、集
積回路に組込むことのできる周波数シンセサイザを提供
することである。
【０００５】本発明の第２の目的は、瞬間の移相ができ
るだけ小さいシンセサイザを得ることであり、つまりシ
ンセサイザの出力において結果として生ずる信号のそれ
ぞれの周期が、その通常の値にできるだけ近い持続時間
を有し、ある一定の数の連続する周期の持続時間の合計
が、同じ数の通常の周期の持続時間の合計に等しい状態
であることを満足することである。
るだけ小さいシンセサイザを得ることであり、つまりシ
ンセサイザの出力において結果として生ずる信号のそれ
ぞれの周期が、その通常の値にできるだけ近い持続時間
を有し、ある一定の数の連続する周期の持続時間の合計
が、同じ数の通常の周期の持続時間の合計に等しい状態
であることを満足することである。
【０００６】
【課題を解決するための手段】これにより、デジタル出
力信号を発生するシンセサイザは、該デジタル出力信号
の周波数が、デジタル入力信号の周波数に対して、値Ｎ
ｎ／Ｎｄ（ＮｎとＮｄは整数）の分数の関係を有し、高
周波中間信号を発生させるためにデジタル入力信号の周
波数をＭ（Ｍは整数）倍する周波数逓倍器と、前記デジ
タル出力信号を発生させるために前記高周波中間信号の
周波数を（Ｍ×Ｎｄ）／Ｎｎで割る手段とを備えること
を特徴とする。
力信号を発生するシンセサイザは、該デジタル出力信号
の周波数が、デジタル入力信号の周波数に対して、値Ｎ
ｎ／Ｎｄ（ＮｎとＮｄは整数）の分数の関係を有し、高
周波中間信号を発生させるためにデジタル入力信号の周
波数をＭ（Ｍは整数）倍する周波数逓倍器と、前記デジ
タル出力信号を発生させるために前記高周波中間信号の
周波数を（Ｍ×Ｎｄ）／Ｎｎで割る手段とを備えること
を特徴とする。
【０００７】入力信号の周波数をＭ倍し、そして結果の
信号の周波数を（Ｍ×Ｎｄ）／Ｎｎで割る工程は、ＰＬ
Ｌ内に高度選択フィルタを有する必要なく、シンセサイ
ザからの出力信号内の位相の変動を非常に制限する。出
力信号内のこの位相の不確定さを有するクロック発生を
許容する、ある特定の適用例がある。
信号の周波数を（Ｍ×Ｎｄ）／Ｎｎで割る工程は、ＰＬ
Ｌ内に高度選択フィルタを有する必要なく、シンセサイ
ザからの出力信号内の位相の変動を非常に制限する。出
力信号内のこの位相の不確定さを有するクロック発生を
許容する、ある特定の適用例がある。
【０００８】例えば、周波数逓倍器はＰＬＬを備え、そ
の第１入力は、入力信号を受け取り、その出力は、モジ
ュラスＭの分周器を介してＰＬＬの第２入力に入力され
る。
の第１入力は、入力信号を受け取り、その出力は、モジ
ュラスＭの分周器を介してＰＬＬの第２入力に入力され
る。
【０００９】第１の実施形態によると、Ｍは（Ｍ×Ｎ
ｄ）／Ｎｎが整数になるようなものとする。
ｄ）／Ｎｎが整数になるようなものとする。
【００１０】本発明のさらに詳細な説明は、添付された
図を基に以下の説明で与えられる。
図を基に以下の説明で与えられる。
【００１１】
【発明の実施の形態】図２を参照して、本発明による周
波数シンセサイザは、周波数逓倍器２０と、第１分周器
２１と、同様に第２分周器２２を備える位相制御回路
と、エッジ検出器２３と、そしてデジタル位相比較器２
４とを備える。図２に示される本発明の実施形態による
と、周波数逓倍器２０は、ＰＬＬ２００（位相ロックル
ープ）を備えており、その第一入力は、入力信号Ｓｒを
受け取り、その出力は、モジュラスＭの分周器２０１を
介してＰＬＬ２００の第２入力に加えられる。周波数逓
倍器２０の出力信号Ｓｉは、デジタル分周器２１の入力
に加えられ、このデジタル分周器は、信号Ｓｉの周波数
を（Ｍ×Ｎｄ）／Ｎｎで割る。
波数シンセサイザは、周波数逓倍器２０と、第１分周器
２１と、同様に第２分周器２２を備える位相制御回路
と、エッジ検出器２３と、そしてデジタル位相比較器２
４とを備える。図２に示される本発明の実施形態による
と、周波数逓倍器２０は、ＰＬＬ２００（位相ロックル
ープ）を備えており、その第一入力は、入力信号Ｓｒを
受け取り、その出力は、モジュラスＭの分周器２０１を
介してＰＬＬ２００の第２入力に加えられる。周波数逓
倍器２０の出力信号Ｓｉは、デジタル分周器２１の入力
に加えられ、このデジタル分周器は、信号Ｓｉの周波数
を（Ｍ×Ｎｄ）／Ｎｎで割る。
【００１２】同時に、入力信号Ｓｒは、第２分周器２２
の入力に加えられ、その出力は、エッジ検出器２３の第
１入力に接続される。エッジ検出器２３の第２入力は、
周波数逓倍器２０の出力信号Ｓｉを受け取る。位相比較
器２４の第１入力は、モジュラスＮｎの分周器２５を通
して分周器２１の出力に接続され、位相比較器２４の第
２入力は、エッジ検出器２３が発生する信号を受け取
り、そして比較器の出力は、分周器２１の書込み入力に
加えられる。
の入力に加えられ、その出力は、エッジ検出器２３の第
１入力に接続される。エッジ検出器２３の第２入力は、
周波数逓倍器２０の出力信号Ｓｉを受け取る。位相比較
器２４の第１入力は、モジュラスＮｎの分周器２５を通
して分周器２１の出力に接続され、位相比較器２４の第
２入力は、エッジ検出器２３が発生する信号を受け取
り、そして比較器の出力は、分周器２１の書込み入力に
加えられる。
【００１３】本発明によるシンセサイザの目的は、入力
信号Ｓｒの周波数ｆｒをＮｄ／Ｎｎで割ることであり、
周波数逓倍器２０を使用することにより、以下に記述す
る２つの実施形態のそれぞれに利益をもたらす。
信号Ｓｒの周波数ｆｒをＮｄ／Ｎｎで割ることであり、
周波数逓倍器２０を使用することにより、以下に記述す
る２つの実施形態のそれぞれに利益をもたらす。
【００１４】第１の実施形態によると、（Ｍ×Ｎｄ）／
Ｎｎが整数となるように、周波数逓倍器２０の係数Ｍを
選択することが可能である。この場合、第１分周器２１
は整数分割を行うので、その設計が容易になる。
Ｎｎが整数となるように、周波数逓倍器２０の係数Ｍを
選択することが可能である。この場合、第１分周器２１
は整数分割を行うので、その設計が容易になる。
【００１５】第２の実施形態によると、（Ｍ×Ｎｄ）／
Ｎｎが整数ではなく分数となることがある。この場合、
周波数逓倍器２０を使用することで、入力信号Ｓｒの周
波数をＭ倍に増加させる作用は、出力信号、即ちクロッ
ク信号Ｓｏを良好な位相精度で、第１分周器２１に発生
させることを可能とするが、これは信号Ｓｉの高周波に
より可能となる一時的な高分解能のためである。図３を
参照して、この第２の実施形態によると、第１分周器２
１は、中間信号ＳｉのＰ個（ＰはＭ×ＮｄをＮｎで割っ
た商）のパルスごとに標準のクロックサイクルを発生す
る第１カウンタ２１０と、第１カウンタ２１０により発
生するクロックサイクルの数をカウントし、前記第１カ
ウンタ２１０により発生するクロックサイクルのＮｎ個
ごとにＱ個（ＱはＭ×ＮｄをＮｎで割った剰余）の追加
クロックサイクルを強制的に発生させる第２カウンタ２
１１とを備える。
Ｎｎが整数ではなく分数となることがある。この場合、
周波数逓倍器２０を使用することで、入力信号Ｓｒの周
波数をＭ倍に増加させる作用は、出力信号、即ちクロッ
ク信号Ｓｏを良好な位相精度で、第１分周器２１に発生
させることを可能とするが、これは信号Ｓｉの高周波に
より可能となる一時的な高分解能のためである。図３を
参照して、この第２の実施形態によると、第１分周器２
１は、中間信号ＳｉのＰ個（ＰはＭ×ＮｄをＮｎで割っ
た商）のパルスごとに標準のクロックサイクルを発生す
る第１カウンタ２１０と、第１カウンタ２１０により発
生するクロックサイクルの数をカウントし、前記第１カ
ウンタ２１０により発生するクロックサイクルのＮｎ個
ごとにＱ個（ＱはＭ×ＮｄをＮｎで割った剰余）の追加
クロックサイクルを強制的に発生させる第２カウンタ２
１１とを備える。
【００１６】第２カウンタ２１１は、信号Ｓｏを受け取
り、Ｓｏの標準の持続時間（信号Ｓｉの周波数がＰで割
られたときの信号Ｓｏの持続時間）に、クロックＳｏの
Ｎｎ周期ごとのＱについて、１クロックサイクルＳｉの
持続時間を加えたのに等しい持続時間で、カウンタ２１
０に強制的にクロックサイクルＳｏを発生させる。
り、Ｓｏの標準の持続時間（信号Ｓｉの周波数がＰで割
られたときの信号Ｓｏの持続時間）に、クロックＳｏの
Ｎｎ周期ごとのＱについて、１クロックサイクルＳｉの
持続時間を加えたのに等しい持続時間で、カウンタ２１
０に強制的にクロックサイクルＳｏを発生させる。
【００１７】実際のところ２つの選択がある。例えば、
Ｐ＋Ｑ／Ｎｎは、 Ｐ＋Ｑ／Ｎｎ＝７＋９／１１ とも表せるし、 Ｐ＋Ｑ／Ｎｎ＝８−２／１１ と表すこともできる。
Ｐ＋Ｑ／Ｎｎは、 Ｐ＋Ｑ／Ｎｎ＝７＋９／１１ とも表せるし、 Ｐ＋Ｑ／Ｎｎ＝８−２／１１ と表すこともできる。
【００１８】第１の選択によると、カウンタ２１０は、
Ｓｉの７周期ごとに標準のクロックＳｏの１周期を発生
させなければならないが、Ｓｏの１１周期毎の９つにつ
いて、信号Ｓｉの８周期が、信号Ｓｏの１周期を発生さ
せるためにカウンタ２１０によりカウントされるよう
に、カウンタ２１１はカウンタ２１０を強制する。
Ｓｉの７周期ごとに標準のクロックＳｏの１周期を発生
させなければならないが、Ｓｏの１１周期毎の９つにつ
いて、信号Ｓｉの８周期が、信号Ｓｏの１周期を発生さ
せるためにカウンタ２１０によりカウントされるよう
に、カウンタ２１１はカウンタ２１０を強制する。
【００１９】第２の選択によると、カウンタ２１０は、
Ｓｉの８周期ごとに標準のクロックＳｏの１周期を発生
させなければならないが、Ｓｏの１１周期毎の２つにつ
いて、信号Ｓｉの７周期が、信号Ｓｏの１周期を発生さ
せるためにカウンタ２１０によりカウントされるよう
に、カウンタ２１１はカウンタ２１０を強制する。
Ｓｉの８周期ごとに標準のクロックＳｏの１周期を発生
させなければならないが、Ｓｏの１１周期毎の２つにつ
いて、信号Ｓｉの７周期が、信号Ｓｏの１周期を発生さ
せるためにカウンタ２１０によりカウントされるよう
に、カウンタ２１１はカウンタ２１０を強制する。
【００２０】本発明によるシンセサイザは、さらにＮｄ
／ｆｒにより規定される時間間隔で出力信号Ｓｏの位相
を補正するために、位相制御回路２２、２３、２４を備
え、これによって、出力信号Ｓｏの位相は前記の瞬間に
時間内で入力信号Ｓｒの位相に適合される。分周器２２
は、信号Ｓｒの周波数をＮｄで割る。エッジ検出器２３
の第１入力は、分周器２２の出力信号を受け取り、エッ
ジ検出器２３の第２入力は、周波数ｆｉを有する信号Ｓ
ｉを受け取る。エッジ検出器２３は、例えば信号Ｓｉと
ともに周波数ｆｒ／Ｎｄでの信号のサンプリング回路の
形態で、エッジが分周器２２の出力信号で検出されるそ
れぞれの時間で変化する２進値の信号を発生する。した
がって、エッジ検出器２３の出力信号の位相は、信号Ｓ
ｉの位相と一致する。デジタル位相比較器２４は、一方
ではエッジ検出器２３の出力信号を受け取り、他方では
Ｎｎで割る回路２５を介して分周器２１の出力信号を受
け取る。分周器２５の出力は、エッジ検出器２３からの
出力信号として、同じ周波数ｆｒ／Ｎｄを有する信号を
発生する。位相比較器２４は、それぞれこれらの２つの
信号の位相を比較し、制御信号Ｓｃを発生し、分周器２
１のカウンタ２１０の内容を調整し、信号Ｓｏの位相は
信号Ｓｒの位相と一致するようになる。この制御信号Ｓ
ｃは、それぞれ、制御信号Ｓｃの２進値が「１」か
「０」かに従って、カウンタ２１０のカウントの増加を
防ぐことや、また信号Ｓｉによる前記増加を強制するこ
とを正確に行う。
／ｆｒにより規定される時間間隔で出力信号Ｓｏの位相
を補正するために、位相制御回路２２、２３、２４を備
え、これによって、出力信号Ｓｏの位相は前記の瞬間に
時間内で入力信号Ｓｒの位相に適合される。分周器２２
は、信号Ｓｒの周波数をＮｄで割る。エッジ検出器２３
の第１入力は、分周器２２の出力信号を受け取り、エッ
ジ検出器２３の第２入力は、周波数ｆｉを有する信号Ｓ
ｉを受け取る。エッジ検出器２３は、例えば信号Ｓｉと
ともに周波数ｆｒ／Ｎｄでの信号のサンプリング回路の
形態で、エッジが分周器２２の出力信号で検出されるそ
れぞれの時間で変化する２進値の信号を発生する。した
がって、エッジ検出器２３の出力信号の位相は、信号Ｓ
ｉの位相と一致する。デジタル位相比較器２４は、一方
ではエッジ検出器２３の出力信号を受け取り、他方では
Ｎｎで割る回路２５を介して分周器２１の出力信号を受
け取る。分周器２５の出力は、エッジ検出器２３からの
出力信号として、同じ周波数ｆｒ／Ｎｄを有する信号を
発生する。位相比較器２４は、それぞれこれらの２つの
信号の位相を比較し、制御信号Ｓｃを発生し、分周器２
１のカウンタ２１０の内容を調整し、信号Ｓｏの位相は
信号Ｓｒの位相と一致するようになる。この制御信号Ｓ
ｃは、それぞれ、制御信号Ｓｃの２進値が「１」か
「０」かに従って、カウンタ２１０のカウントの増加を
防ぐことや、また信号Ｓｉによる前記増加を強制するこ
とを正確に行う。
【００２１】以上の説明による本解決法を用いると、分
周器２０１の出力周波数は十分に高いため、前記ＰＬＬ
がＡＳＩＣ内に比較的簡単に集積されることを可能に
し、シンセサイザの残りの部分はデジタルになり、直接
実行できる。このように、この方法では、ボードに取り
付けられた外部部品（抵抗器、コンデンサ）に頼らず、
単一集積回路内にシンセサイザ全体を組入れることが可
能になる。
周器２０１の出力周波数は十分に高いため、前記ＰＬＬ
がＡＳＩＣ内に比較的簡単に集積されることを可能に
し、シンセサイザの残りの部分はデジタルになり、直接
実行できる。このように、この方法では、ボードに取り
付けられた外部部品（抵抗器、コンデンサ）に頼らず、
単一集積回路内にシンセサイザ全体を組入れることが可
能になる。
【図１】従来技術による周波数シンセサイザを示す図で
ある。
ある。
【図２】本発明による周波数シンセサイザを示す図であ
る。
る。
【図３】図２の周波数シンセサイザに含まれる第１分周
器のブロック図である。
器のブロック図である。
２０ 周波数逓倍器 ２１ 第１分周器 ２２ 第２分周器 ２３ エッジ検出器 ２４ デジタル位相比較器 ２５、２０１ 分周器 ２００ ＰＬＬ（位相ロックループ） Ｓｒ 入力信号 Ｓｉ 中間信号 Ｓｃ 制御信号 Ｓｏ 出力信号
フロントページの続き (72)発明者 カルロス・マルチネス・フエルナンデス スペイン国、28047・マドリード、ラテイ ナ、35−クアルト・ベ (72)発明者 ビクトル・マニユエル・コルテイホ・フエ ルナンデス スペイン国、28043・マドリード、バルデ トルレス・デ・ハラマ、31、エ・エセ・ セ・３−プリメロ・セ (72)発明者 パブロ・アントニオ・ガルシア・ヒル スペイン国、28850・トルレホン・デ・ア ルドス・マドリード、マドレ・テレサ・レ オン、６
Claims (5)
- 【請求項１】 デジタル出力信号（Ｓｏ）を発生するシ
ンセサイザであって、該デジタル出力信号（Ｓｏ）の周
波数が、デジタル入力信号（Ｓｒ）の周波数（ｆｒ）に
対して、値Ｎｎ／Ｎｄ（ＮｎおよびＮｄは整数）の分数
の関係を有し、高周波中間信号（Ｓｉ）を発生するため
に前記デジタル入力信号の周波数をＭ（Ｍは整数）倍す
る周波数逓倍器（２０）と、前記デジタル出力信号（Ｓ
ｏ）を発生するために前記高周波中間信号の周波数を
（Ｍ×Ｎｄ）／Ｎｎで割る手段（２１）とを備えること
を特徴とするシンセサイザ。 - 【請求項２】 前記周波数逓倍器（２０）が、ＰＬＬ
（２００）を備え、前記ＰＬＬ（２００）の第１入力
は、デジタル入力信号（Ｓｒ）を受け取り、前記ＰＬＬ
（２００）の出力は、モジュラスＭの分周器（２０１）
を介して前記ＰＬＬの第２入力に加えられることを特徴
とする請求項１に記載のシンセサイザ。 - 【請求項３】 Ｍが、（Ｍ×Ｎｄ）／Ｎｎが整数となる
ようなものであることを特徴とする請求項１に記載のシ
ンセサイザ。 - 【請求項４】 （Ｍ×Ｎｄ）／Ｎｎが整数でないこと、
および割る手段（２１）が、高周波中間信号（Ｓｉ）の
Ｐ個（ＰはＭ×ＮｄをＮｎで割った商）のパルスごとに
クロックサイクルを生成する第１カウンタ（２１０）
と、第１カウンタによって生成されたクロックサイクル
の数をカウントし、かつ前記第１カウンタ（２１０）に
よって生成されたＮｎ個のクロックサイクルごとにＱ個
（ＱはＭ×ＮｄをＮｎで割った剰余）のクロックサイク
ルを強制的に発生させる第２カウンタ（２１１）とを備
えることを特徴とする請求項１に記載のシンセサイザ。 - 【請求項５】 前記割る手段（２１）中のカウンタを制
御することによって、Ｎｄ／ｆｒ（ｆｒはデジタル入力
信号（Ｓｒ）の周波数）に等しい時間間隔で出力信号の
位相を補正する手段（２２、２３、２４）を備えること
を特徴とする請求項１に記載のシンセサイザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES9801279 | 1998-06-17 | ||
| ES9801279 | 1998-06-17 |
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