TWI409474B

TWI409474B - 使用於半導體元件測試之時脈信號產生方法

Info

Publication number: TWI409474B
Application number: TW98131457A
Authority: TW
Inventors: Wen Shan Liang; Chun Chen Liao
Original assignee: King Yuan Electronics Co Ltd
Priority date: 2009-09-18
Filing date: 2009-09-18
Publication date: 2013-09-21
Also published as: TW201111813A

Description

使用於半導體元件測試之時脈信號產生方法

本發明係有關於一種用於半導體元件測試之時脈信號產生方法，特別是一種藉由上升脈波方式(rising-pulse approach)控制商數與餘數累加進位以進行時脈信號產生方法。

傳統用於半導體元件測試之基頻，係使用除頻器、鎖相迴圈(phase lock loop,PLL)或計數器來產生。然而這類的基頻產生方法皆無法產生任意頻率，所謂產生任意頻率係指這類的基頻產生器僅可產生具有固定週期的訊號，卻無法產生其他具有不同週期的訊號。譬如，除頻器能產生可整除於2、4、8...等的頻率訊號，如100Mhz經除頻器可產生50Mhz、25Mhz或12.5Mhz等週期頻率訊號，而無法任意產生非預定週期的頻率訊號。當利用鎖相迴路做為基頻產生器時，其是由輸入頻率F(frequency input)、乘法器M(multiplication)與除法器N(division)所控制，鎖相頻率輸出係為F乘上M除以N，雖然可藉由M與N調整出較多頻率，但是仍無法產出任意的頻率訊號。另外，若基頻產生器為一計數器，其能產生週期為T倍數的頻率訊號，例如1T、2T、3T等。舉例來說，100Mhz經計數器可產生50Mhz(2T)、25Mhz(3T)或12.5Mhz(4T)等週期頻率，依然無法產生任意頻率訊號。

當利用此基頻產生器在進行數位類比訊號處理時，由於在處理類比訊號取樣頻率時，取樣頻率常常無法被整除，因而造成取樣頻率漂移(shift)的狀況產生，進而造成取樣頻率的誤差。例如，當基頻頻率訊號為100Mhz的數位訊號轉換成300Khz的類比取樣頻率訊號時，100M除以300K等於3333.333，即會因為3333.333的類比訊號無法被整除，會造成頻率的漂移，因而產生訊號的誤差。

為了解決上述先前技術不盡理想之處，本發明提供一種用於半導體元件測試之時脈信號產生方法，而此時脈信號產生方法包含以下步驟：(1)提供一基頻時鐘以產生時鐘脈衝Tosc，此時鐘脈衝Tosc具有一固定頻率F及此固定頻率F所對應之週期時間Tp；(2)提供一半導體元件測試所需之時脈信號之週期Tcpu的規格；(3)提供一計數器累加此時鐘脈衝Tosc之週期時間Tp，以產生一商數時間Tq，使此商數時間Tq為此週期時間Tp之整數倍；(4)提供一第一記憶體，該第一記憶體係儲存該商數時間Tq；(5)提供一餘數加法器進行餘數累加以產生一餘數時間Tr，此餘數時間Tr小於此週期時間Tp，使得此時脈信號與此商數時間Tq之差距等於此餘數時間Tr；(6)提供一第二記憶體，該第二記憶體係儲存該餘數時間Tr；(7)當此餘數加法器因餘數累加而發生進位時，提供一單位脈衝至此計數器以使此商數時間Tq增加一單位之週期時間Tp；(8)提供一延遲線以產生一延遲時間Td，此延遲時間Td等於此餘數時間Tr；(9)根據延遲時間Td以延遲此商數時間Tq，據此得到此半導體元件測試所需之時脈信號之週期Tcpu。

因此，本發明之主要目的在於提供一種用於半導體元件測試之時脈信號產生方法，可根據一固定週期以產生任意頻率之基頻信號。

本發明之次要目的在於提供一種用於半導體元件測試之時脈信號產生方法，藉由餘數累加進位而觸發一上升脈波產生器，據此可將商數時間延長一單位之週期時間，可有效消除頻率漂移的問題。

本發明之另一目的在於提供一種用於半導體元件測試之時脈信號產生方法，藉由將上升脈波產生器所產生的單位上升脈波輸入至商數時間之計數器，可有效解決類比信號無法被整除的問題。

由於本發明係揭露一種時脈信號產生方法，用於半導體元件測試，其中使用的積體電路元件測試原理，已為相關技術領域具有通常知識者所能明瞭，故以下文中之說明，不再作完整描述。此外，本發明的施行並未限定用於基頻的取樣頻率產生器之技藝者所熟習的特殊細節。另一方面，眾所周知的取樣頻率電路之詳細電路運作並未描述於細節中，以避免造成本發明不必要之限制。然而，對於本發明的較佳實施例，則會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。同時，以下文中所對照之圖式，係表達與本發明特徵有關之結構示意，並未亦不需要依據實際尺寸完整繪製，盍先敘明。

首先請參考第一圖，係為本發明提出之較佳實施例，為一種用於半導體元件測試之時脈信號產生方法，此時脈信號產生方法包含以下步驟：(1)提供一基頻時鐘以產生時鐘脈衝Tosc，此時鐘脈衝Tosc具有一固定頻率F及此固定頻率F所對應之週期時間Tp(S110)；(2)提供一半導體元件測試所需之時脈信號之週期Tcpu的規格，包括對應Tcpu的商數部時間、餘數部時間以及邊緣觸發之形式(S120)；(3)提供一計數器以累加時鐘脈衝Tosc之週期時間Tp，據此產生一商數時間Tq，其中此商數時間Tq為週期時間Tp之整數倍(S130)；(4)提供一第一記憶體，該第一記憶體係儲存該商數時間Tq(S140)；(5)提供一餘數加法器以進行餘數累加，據此產生一餘數時間Tr，其中此餘數時間Tr小於週期時間Tp，且使得時脈信號與商數時間Tq之時間差等於此餘數時間Tr(S150)；(6)提供一第二記憶體，該第二記憶體係儲存該餘數時間Tr(S160)；(7)當此餘數加法器因餘數累加而發生進位時，提供一單位脈衝至此計數器以使此商數時間Tq增加一單位之週期時間Tp(S170)； (8)提供一延遲線以產生一延遲時間Td，此延遲時間Td等於此餘數時間Tr(S180)；以及(9)根據此此延遲時間Td以延遲商數時間Tq，據此可得到此半導體元件測試所需時脈信號之週期時間Tcpu(S190)。

請參考表一與第二圖，係說明本發明之時脈信號產生機制。時脈信號產生機制係由一基頻時鐘100MHz(週期10奈秒)作為時脈震盪之基礎而產生所需之時脈信號Tcpu為300KHz(週期3333.33333奈秒)。在此，基頻時鐘具有一固定頻率F，也就是100MHz時，此固定頻率100MHz所對應之週期時間Tp則是10奈秒(nS)，而欲產生之時脈信號Tcpu之週期時間係由商數時間Tq與一餘數時間Tr所組成。

當欲產生時脈信號Tcpu所需之第一個週期時間3333.33333nS時，時脈信號產生機制產生對應上述第一個週期時間之第一個商數時間Tq為3330nS，以及對應上述第一個週期時間之第一個餘數時間Tr為3.33333 nS。

當欲產生時脈信號Tcpu所需之第二個週期6666.66666nS時，對應之第二個商數時間Tq可藉由累加上述第一個商數時間得到6660 nS，第二個餘數時間Tr亦藉由累加上述第一個餘數時間得到6.66666 nS。

當欲產生時脈信號Tcpu所需之第三個週期9999.99999nS時，對應之第三個商數時間Tq可藉由累加上述第二個商數時間而得到9990 nS，第三個餘數時間Tr亦藉由累加上述第二個餘數時間而得到9.99999 nS。

當欲產生時脈信號Tcpu所需之第四個週期13333.33332nS時，對應之第四個商數時間Tq可藉由累加上述第三個商數時間得到13320 nS，第四個餘數時間Tr亦藉由累加上述第三個餘數時間而得到13.33332 nS。值得注意的是此時第四個餘數時間超過基頻時鐘之對應週期時間10nS，導致進位發生使得原來第四個餘數時間因進位發生而得到3.33332nS，多出的10nS因進位發生而加至第四個商數時間，使得第四個商數時間得到13330nS。同理，時脈信號Tcpu後續所需之商數時間Tq與餘數時間Tr將依據這樣循環方式持續進行。

請參考第三圖，在上述實施例中，時脈信號產生方法可用在一時脈信號產生系統20，以提供半導體元件測試所需之時脈信號Tcpu，此時脈信號產生系統20包括一中央處理器21、一商數記憶體22、一振盪器23、一餘數記憶體24、餘數加法器25、餘數暫存器26、上升脈衝產生器27、計數器28、比較器29以及延遲線30，其中振盪器23產生一基頻時鐘且具有一固定頻率F為100MHz(週期10奈秒)。中央處理器21產生半導體元件測試所需之時脈信號Tcpu的規格。時脈信號產生系統20進一步包含提供一第一記憶體(也就是商數記憶體22)，第一記憶體係儲存一商數時間Tq，且可供中央處理器21存取。此外進一步包含一第二記憶體(也就是餘數記憶體24)，第二記憶體係儲存餘數時間Tr，且可供中央處理器21存取。商數時間Tq的累加係將商數記憶體22存放之商數值輸入比較器29且根據振盪器2之週期觸發以控制商數時間Tq的累加。餘數時間Tr的累加係將餘數記憶體24存放之餘數值藉由餘數加法器25與餘數暫存器26以進行餘數時間的累加。單位脈衝信號係由上升脈衝產生器27所提供。此外，計數器28進一步包含一遞增式加法器281、多工器282與閂鎖器283。值得注意的是，當餘數時間Tr發生進位而觸發上升脈衝產生器27，使得上升脈衝產生器27提供一單位脈衝信號至計數器28之多工器282，使得原本由遞增式加法器281所產生之計數值(counter value)藉由閂鎖器283之作動而被延遲10奈秒之週期時間，據此可有效消除頻率漂移的問題，且有效解決類比信號無法被整除的問題。此外，延遲線30之作用在於提供一延遲時間Td，而延遲時間Td等於餘數時間Tr，進而使得商數時間Tq被延遲餘數時間Tr以產生時脈信號Tcpu所需的每一週期時間。

以上所述僅為本發明之較佳實施例，並非用以限定本發明之申請專利權利；同時以上的描述，對於熟知本技術領域之專門人士應可明瞭及實施，因此其他未脫離本發明所揭示之精神下所完成的等效改變或修飾，均應包含在申請專利範圍中。

Tosc‧‧‧時鐘脈衝

F‧‧‧頻率

Tp‧‧‧週期時間

Tcpu‧‧‧時脈信號

Tq‧‧‧商數時間

Tr‧‧‧餘數時間

Td‧‧‧延遲時間

20‧‧‧時脈信號產生系統

21‧‧‧中央處理器

22‧‧‧商數記憶體

23‧‧‧振盪器

24‧‧‧餘數記憶體

25‧‧‧餘數加法器

26‧‧‧餘數暫存器

27‧‧‧上升脈衝產生器

28‧‧‧計數器

281‧‧‧遞增加法器

282‧‧‧多工器

283‧‧‧閂鎖器

29‧‧‧比較器

30‧‧‧延遲線

S110、S120、S130、S140、S150、S160、S170、S180、S190‧‧‧步驟

第一圖為一流程圖，係根據本發明提出之較佳實施例，為一種用於半導體元件測試之時脈信號產生方法。

第二圖為一時序圖，係根據本發明提出之較佳實施例，為一種用於半導體元件測試之時脈信號產生時間。

第三圖為一方塊圖，係根據本發明提出之較佳實施例，為一種時脈信號產生系統。

Tosc‧‧‧時鐘脈衝

Tcpu‧‧‧時脈信號

Tq‧‧‧商數時間

Tr‧‧‧餘數時間

S110、S120、S130、S140、S150、S160、S170、S180、S190‧‧‧步驟

Claims

一種使用於半導體元件測試之時脈信號產生方法，包含以下步驟：(1)提供一基頻時鐘以產生時鐘脈衝Tosc，該時鐘脈衝Tosc具有一固定頻率F及該固定頻率F所對應之週期時間Tp；(2)提供一半導體元件測試所需之時脈信號Tcpu的規格；(3)提供一計數器累加該時鐘脈衝Tosc之週期時間Tp，以產生一商數時間Tq，使該商數時間Tq為該週期時間Tp之整數倍；(4)提供一第一記憶體，該第一記憶體係儲存該商數時間Tq；(5)提供一餘數加法器進行餘數累加以產生一餘數時間Tr，該餘數時間Tr小於該週期時間Tp，使得該時脈信號與該商數時間Tq之時間差等於該餘數時間Tr；(6)提供一第二記憶體，該第二記憶體係儲存該餘數時間Tr；(7)當該餘數加法器因餘數累加而發生進位時，提供一單位脈衝至該計數器以使該商數時間Tq增加一單位之週期時間Tp；(8)提供一延遲線提供一延遲時間Td，該延遲時間Td等於該餘數時間Tr；以及(9)根據該延遲時間Td以延遲該商數時間Tq，據此得到該半導體元件測試所需之時脈信號Tcpu。
如申請專利範圍第1項之使用於半導體元件測試之時脈信號產生方法，其中該基頻時鐘之固定頻率為100MHz。
如申請專利範圍第2項之使用於半導體元件測試之時脈信號產生方法，其中該基頻時鐘係由一振盪器所產生。
如申請專利範圍第1項之使用於半導體元件測試之時脈信號產生方法，其中該單位脈衝係由一上升脈衝產生器所提供。
如申請專利範圍第4項之使用於半導體元件測試之時脈信號產生方法，其中該上升脈衝產生器提供一單位脈衝藉以控制該計數器。
如申請專利範圍第5項之使用於半導體元件測試之時脈信號產生方法，其中該計數器進一步包含一閂鎖器、一加法器與一多工器。
如申請專利範圍第1項之使用於半導體元件測試之時脈信號產生方法，其中該半導體元件測試所需之時脈信號Tcpu的規格係由一中央處理器所產生。
如申請專利範圍第7項之使用於半導體元件測試之時脈信號產生方法，該第一記憶體可供該中央處理器存取。
如申請專利範圍第8項之使用於半導體元件測試之時脈信號產生方法，該第二記憶體可供該中央處理器存取。