JPH04373311A - ７分周回路 - Google Patents
７分周回路Info
- Publication number
- JPH04373311A JPH04373311A JP15074691A JP15074691A JPH04373311A JP H04373311 A JPH04373311 A JP H04373311A JP 15074691 A JP15074691 A JP 15074691A JP 15074691 A JP15074691 A JP 15074691A JP H04373311 A JPH04373311 A JP H04373311A
- Authority
- JP
- Japan
- Prior art keywords
- output
- dff
- gate
- flop
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 description 11
- 230000007704 transition Effects 0.000 description 8
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 5
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は７分周回路に関し、特に
ある周波数の入力信号を分周して７分の１の周波数の出
力信号に変換する７分周回路に関する。
ある周波数の入力信号を分周して７分の１の周波数の出
力信号に変換する７分周回路に関する。
【０００２】
【従来の技術】図３は従来の７分周回路の一例を示す回
路図、図４は図３の動作を示すタイムチャートである。 図３の７分周回路はＤ型フリップフロップ（以下ＤＦＦ
とする）１６，１７，１８と、ＡＮＤゲート２２と、Ｏ
Ｒゲート５１，５２と、ＥＸ−ＮＯＲゲート６１，６２
とから成る。
路図、図４は図３の動作を示すタイムチャートである。 図３の７分周回路はＤ型フリップフロップ（以下ＤＦＦ
とする）１６，１７，１８と、ＡＮＤゲート２２と、Ｏ
Ｒゲート５１，５２と、ＥＸ−ＮＯＲゲート６１，６２
とから成る。
【０００３】この回路は、ＯＲゲート５２とＡＮＤゲー
ト２２を除けば、ＤＦＦ１６出力をＭＳＢ，ＤＦＦ１８
出力をＬＳＢとする３ビットの同期式ダウンカウンタと
同じ構成である。ＯＲゲート５２はＤＦＦ１６，〜１８
の正転出力Ｑを入力とし、いずれかのＤＦＦの正転出力
ＱがＨレベルである間、すなわちカウンタ値が０でない
間“１”を出力するようになっている。ＡＮＤゲート２
２はＯＲゲート５２の出力が“１”である間はＤＦＦ１
８反転出力Ｑバーを通すことによってＤＦＦ１８に同期
式ダウンカウンタのＭＳＢとしての動作をさせ、ＯＲゲ
ート５２出力が“０”ならゲートを閉じて“０”を出力
するために設けられている。入力信号はＤＦＦ１６，〜
１８のクロック入力に印加される。
ト２２を除けば、ＤＦＦ１６出力をＭＳＢ，ＤＦＦ１８
出力をＬＳＢとする３ビットの同期式ダウンカウンタと
同じ構成である。ＯＲゲート５２はＤＦＦ１６，〜１８
の正転出力Ｑを入力とし、いずれかのＤＦＦの正転出力
ＱがＨレベルである間、すなわちカウンタ値が０でない
間“１”を出力するようになっている。ＡＮＤゲート２
２はＯＲゲート５２の出力が“１”である間はＤＦＦ１
８反転出力Ｑバーを通すことによってＤＦＦ１８に同期
式ダウンカウンタのＭＳＢとしての動作をさせ、ＯＲゲ
ート５２出力が“０”ならゲートを閉じて“０”を出力
するために設けられている。入力信号はＤＦＦ１６，〜
１８のクロック入力に印加される。
【０００４】次に、図４を参照しながら本実施例の動作
について説明する。初期状態で、ＤＦＦ１６及びＤＦＦ
１７の正転出力Ｑが“１”、ＤＦＦ１８正転出力Ｑが“
０”であったとする（カウンタ値６）と、ＯＲゲート５
２出力は“１”となり、よってＡＮＤゲート２２出力は
ＤＦＦ１８反転出力Ｑバーを通すようになる。この状態
では、この回路全体が同期式ダウンカウンタと同一の動
作となり、最初の入力信号の立ち上がりでＤＦＦ１６及
びＤＦＦ１８の正転出力Ｑが“１”、ＤＦＦ１７正転出
力Ｑが“０”となる（カウンタ値５）。以後、カウンタ
値が“０”になるまで、入力信号が立ち上がる毎にカウ
ンタ値はひとつずつデクリメントされる。
について説明する。初期状態で、ＤＦＦ１６及びＤＦＦ
１７の正転出力Ｑが“１”、ＤＦＦ１８正転出力Ｑが“
０”であったとする（カウンタ値６）と、ＯＲゲート５
２出力は“１”となり、よってＡＮＤゲート２２出力は
ＤＦＦ１８反転出力Ｑバーを通すようになる。この状態
では、この回路全体が同期式ダウンカウンタと同一の動
作となり、最初の入力信号の立ち上がりでＤＦＦ１６及
びＤＦＦ１８の正転出力Ｑが“１”、ＤＦＦ１７正転出
力Ｑが“０”となる（カウンタ値５）。以後、カウンタ
値が“０”になるまで、入力信号が立ち上がる毎にカウ
ンタ値はひとつずつデクリメントされる。
【０００５】６番目の入力信号の立ち上がりで、ＤＦＦ
１６，〜１８正転出力Ｑがすべて“０”となる（カウン
タ値０）。これにより、ＯＲゲート５２出力は“０”と
なり、従ってＡＮＤゲート２２はゲートを閉じ、出力と
して“０”を出す。ＤＦＦ１７及びＤＦＦ１８の正転出
力Ｑは“０”のため、ＯＲゲート５１出力は“０”にな
り、よってＥＸ−ＮＯＲゲート６１出力は“１”、ＥＸ
−ＮＯＲゲート６２出力も“１”となる。これらのデー
タは７番目の入力信号の立ち上がりでＤＦＦに取り込ま
れ、ＤＦＦ１６及びＤＦＦ１７の正転出力Ｑが“１”、
ＤＦＦ１８の正転出力Ｑが“０”となる（カウンタ値６
）。これは初期状態と同じである。よってこれ以降７つ
の入力信号の立ち上がり毎に上記の手順が繰り返される
。
１６，〜１８正転出力Ｑがすべて“０”となる（カウン
タ値０）。これにより、ＯＲゲート５２出力は“０”と
なり、従ってＡＮＤゲート２２はゲートを閉じ、出力と
して“０”を出す。ＤＦＦ１７及びＤＦＦ１８の正転出
力Ｑは“０”のため、ＯＲゲート５１出力は“０”にな
り、よってＥＸ−ＮＯＲゲート６１出力は“１”、ＥＸ
−ＮＯＲゲート６２出力も“１”となる。これらのデー
タは７番目の入力信号の立ち上がりでＤＦＦに取り込ま
れ、ＤＦＦ１６及びＤＦＦ１７の正転出力Ｑが“１”、
ＤＦＦ１８の正転出力Ｑが“０”となる（カウンタ値６
）。これは初期状態と同じである。よってこれ以降７つ
の入力信号の立ち上がり毎に上記の手順が繰り返される
。
【０００６】上記の動作において、ＤＦＦ１６正転出力
Ｑは常に、カウンタ値６〜４の間はＨレベル、カウンタ
値３〜０の間はＬレベル、周期は７入力信号周期分で動
作している。よって、ＤＦＦ１６正転出力Ｑを入力信号
の７分周信号として出すことができる。
Ｑは常に、カウンタ値６〜４の間はＨレベル、カウンタ
値３〜０の間はＬレベル、周期は７入力信号周期分で動
作している。よって、ＤＦＦ１６正転出力Ｑを入力信号
の７分周信号として出すことができる。
【０００７】
【発明が解決しようとする課題】この従来の７分周回路
は、入力信号のデューティが１対１であるにもかかわら
ず、出力信号のデューティが３対４になってしまうとい
う欠点を有している。
は、入力信号のデューティが１対１であるにもかかわら
ず、出力信号のデューティが３対４になってしまうとい
う欠点を有している。
【０００８】本発明の目的は、入力信号を分周して７分
の１の周波数の出力信号に変換すると共に、デューティ
が１対１である出力信号を発生することができる７分周
回路を提供することにある。
の１の周波数の出力信号に変換すると共に、デューティ
が１対１である出力信号を発生することができる７分周
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の７分周回路は、
入力信号を受けて反転させた出力を得るインバータと、
前記入力信号を受けて前記インバータと等しい遅延時間
の出力を得るバッファと、前記インバータの出力をクロ
ック入力とする第１のＤ型フリップフロップと、前記第
１のＤ型フリップフロップの正転出力をデータ入力とし
前記インバータの出力をクロック入力とする第２のＤ型
フリップフロップと、前記バッファの出力をクロック入
力とする第３のＤ型フリップフロップと、前記第３のＤ
型フリップフロップの正転出力をデータ入力とし前記バ
ッファの出力をクロック入力とする第４のＤ型フリップ
フロップと、前記第２のＤ型フリップフロップの反転出
力及び前記第４のＤ型フリップフロップの反転出力の論
理積を出力して前記第１のＤ型フリップフロップ及び前
記第３のＤ型フリップフロップのデータ入力に入力する
ＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入
力とし自己の反転出力をデータ入力として前記入力信号
に対する７分周の出力信号を出力する第５のＤ型フリッ
プフロップとを備えている。
入力信号を受けて反転させた出力を得るインバータと、
前記入力信号を受けて前記インバータと等しい遅延時間
の出力を得るバッファと、前記インバータの出力をクロ
ック入力とする第１のＤ型フリップフロップと、前記第
１のＤ型フリップフロップの正転出力をデータ入力とし
前記インバータの出力をクロック入力とする第２のＤ型
フリップフロップと、前記バッファの出力をクロック入
力とする第３のＤ型フリップフロップと、前記第３のＤ
型フリップフロップの正転出力をデータ入力とし前記バ
ッファの出力をクロック入力とする第４のＤ型フリップ
フロップと、前記第２のＤ型フリップフロップの反転出
力及び前記第４のＤ型フリップフロップの反転出力の論
理積を出力して前記第１のＤ型フリップフロップ及び前
記第３のＤ型フリップフロップのデータ入力に入力する
ＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入
力とし自己の反転出力をデータ入力として前記入力信号
に対する７分周の出力信号を出力する第５のＤ型フリッ
プフロップとを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の７分周回路の一実施例を示す回路図
、図２は図１の動作を示すタイムチャートである。
る。図１は本発明の７分周回路の一実施例を示す回路図
、図２は図１の動作を示すタイムチャートである。
【００１１】図１に示すように、本実施例の７分周回路
は入力信号を受けて反転させた出力を得るインバータ３
１と、入力信号を受けてインバータ３１と等しい遅延時
間の出力を得るバッファ４１と、インバータ３１の出力
をクロック入力ＣとするＤＦＦ１１と、ＤＦＦ１１の正
転出力Ｑをデータ入力Ｄとしインバータ３１の出力をク
ロック入力ＣとするＤＦＦ１２と、バッファ４１の出力
をクロック入力ＣとするＤＦＦ１３と、ＤＦＦ１３の正
転出力Ｑをデータ入力Ｄとしバッファ４１の出力をクロ
ック入力ＣとするＤＦＦ１４と、ＤＦＦ１２の反転出力
ＱバーとＤＦＦ１４の反転出力Ｑバーの論理積を出力し
てＤＦＦ１１とＤＦＦ１３のデータ入力Ｄに入力するＡ
ＮＤゲート２１と、ＡＮＤゲート２１の出力をクロック
入力Ｃとし自己の反転出力Ｑバーをデータ入力Ｄとして
入力信号の７分周の出力信号を出力するＤＦＦ１５とを
備え、ＤＦＦ１１とＤＦＦ１２、ＤＦＦ１３とＤＦＦ１
４はそれぞれシフトレジスタを構成している。
は入力信号を受けて反転させた出力を得るインバータ３
１と、入力信号を受けてインバータ３１と等しい遅延時
間の出力を得るバッファ４１と、インバータ３１の出力
をクロック入力ＣとするＤＦＦ１１と、ＤＦＦ１１の正
転出力Ｑをデータ入力Ｄとしインバータ３１の出力をク
ロック入力ＣとするＤＦＦ１２と、バッファ４１の出力
をクロック入力ＣとするＤＦＦ１３と、ＤＦＦ１３の正
転出力Ｑをデータ入力Ｄとしバッファ４１の出力をクロ
ック入力ＣとするＤＦＦ１４と、ＤＦＦ１２の反転出力
ＱバーとＤＦＦ１４の反転出力Ｑバーの論理積を出力し
てＤＦＦ１１とＤＦＦ１３のデータ入力Ｄに入力するＡ
ＮＤゲート２１と、ＡＮＤゲート２１の出力をクロック
入力Ｃとし自己の反転出力Ｑバーをデータ入力Ｄとして
入力信号の７分周の出力信号を出力するＤＦＦ１５とを
備え、ＤＦＦ１１とＤＦＦ１２、ＤＦＦ１３とＤＦＦ１
４はそれぞれシフトレジスタを構成している。
【００１２】次に、本実施例の動作について図２を参照
しながら説明する。初期状態として、ＤＦＦ１１，〜１
５正転出力Ｑはすべて“０”であるとする。よってＤＦ
Ｆ１２及びＤＦＦ１４反転出力Ｑバーは“１”なのでＡ
ＮＤゲート２１出力は“１”となる。これは最初の入力
信号の立ち上がり、すなわちバッファ４１出力の立ち上
がりでＤＦＦ１３に取り込まれ、その正転出力Ｑは“１
”となる。またＤＦＦ１４反転出力ＱバーはＤＦＦ１３
正転出力Ｑが“０”であったので“１”のままであり、
よってＡＮＤゲート２１出力も“１”のままである。次
の入力信号の立ち下がり、すなわちインバータ３１出力
の立ち上がりでこのＡＮＤゲート２１出力はＤＦＦ１１
に取り込まれ、その正転出力Ｑは“１”となる。 またＤＦＦ１２反転出力ＱバーはＤＦＦ１１正転出力Ｑ
が“０”であったので“１”のままであり、よってＡＮ
Ｄゲート２１出力も“１”のままである。
しながら説明する。初期状態として、ＤＦＦ１１，〜１
５正転出力Ｑはすべて“０”であるとする。よってＤＦ
Ｆ１２及びＤＦＦ１４反転出力Ｑバーは“１”なのでＡ
ＮＤゲート２１出力は“１”となる。これは最初の入力
信号の立ち上がり、すなわちバッファ４１出力の立ち上
がりでＤＦＦ１３に取り込まれ、その正転出力Ｑは“１
”となる。またＤＦＦ１４反転出力ＱバーはＤＦＦ１３
正転出力Ｑが“０”であったので“１”のままであり、
よってＡＮＤゲート２１出力も“１”のままである。次
の入力信号の立ち下がり、すなわちインバータ３１出力
の立ち上がりでこのＡＮＤゲート２１出力はＤＦＦ１１
に取り込まれ、その正転出力Ｑは“１”となる。 またＤＦＦ１２反転出力ＱバーはＤＦＦ１１正転出力Ｑ
が“０”であったので“１”のままであり、よってＡＮ
Ｄゲート２１出力も“１”のままである。
【００１３】２番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“１”のままなのでＤＦＦ１３正転
出力Ｑも“１”のままであるが、ＤＦＦ１４反転出力Ｑ
バーはＤＦＦ１３正転出力Ｑが“１”であったので“０
”に遷移し、よってＡＮＤゲート２１出力も“０”にな
る。２番目の入力信号の立ち下がりでは、ＡＮＤゲート
２１出力が“０”であるのでＤＦＦ１１正転出力Ｑは“
０”となり、ＤＦＦ１２反転出力ＱバーはＤＦＦ１１正
転出力Ｑが“１”であったので“０”に遷移する。 ＡＮＤゲート２１出力は“０”のままである。
Ｄゲート２１出力が“１”のままなのでＤＦＦ１３正転
出力Ｑも“１”のままであるが、ＤＦＦ１４反転出力Ｑ
バーはＤＦＦ１３正転出力Ｑが“１”であったので“０
”に遷移し、よってＡＮＤゲート２１出力も“０”にな
る。２番目の入力信号の立ち下がりでは、ＡＮＤゲート
２１出力が“０”であるのでＤＦＦ１１正転出力Ｑは“
０”となり、ＤＦＦ１２反転出力ＱバーはＤＦＦ１１正
転出力Ｑが“１”であったので“０”に遷移する。 ＡＮＤゲート２１出力は“０”のままである。
【００１４】３番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“０”であることを受けてＤＦＦ１
３正転出力Ｑは“０”になる。ＤＦＦ１４反転出力Ｑバ
ー及びＡＮＤゲート２１出力は“０”のままである。３
番目の入力信号の立ち下がりでは、ＤＦＦ１１正転出力
Ｑはまだ“０”であるが、ＤＦＦ１２反転出力Ｑバーは
ＤＦＦ１１正転出力Ｑが“０”であったので“１”に遷
移する。ＡＮＤゲート２１出力はＤＦＦ１４反転出力Ｑ
バーがまだ“０”であるので“０”のままである。
Ｄゲート２１出力が“０”であることを受けてＤＦＦ１
３正転出力Ｑは“０”になる。ＤＦＦ１４反転出力Ｑバ
ー及びＡＮＤゲート２１出力は“０”のままである。３
番目の入力信号の立ち下がりでは、ＤＦＦ１１正転出力
Ｑはまだ“０”であるが、ＤＦＦ１２反転出力Ｑバーは
ＤＦＦ１１正転出力Ｑが“０”であったので“１”に遷
移する。ＡＮＤゲート２１出力はＤＦＦ１４反転出力Ｑ
バーがまだ“０”であるので“０”のままである。
【００１５】４番目の入力信号の立ち上がりでは、ＤＦ
Ｆ１３正転出力Ｑは“０”のままであるが、ＤＦＦ１４
反転出力ＱバーはＤＦＦ１３正転出力Ｑが“０”であっ
たので“１”に遷移する。ＤＦＦ１２反転出力Ｑバーが
“１”なのでＡＮＤゲート２１出力は“１”に遷移する
。これはＤＦＦ１５のクロック入力にも印加され、正転
出力Ｑは“１”に遷移する。４番目の入力信号の立ち下
がりでは、ＡＮＤゲート２１出力が“１”でありＤＦＦ
１１正転出力Ｑは“１”に遷移する。ＤＦＦ１２反転出
力Ｑバーは“１”のままである。よってＡＮＤゲート２
１出力も“１”のままである。
Ｆ１３正転出力Ｑは“０”のままであるが、ＤＦＦ１４
反転出力ＱバーはＤＦＦ１３正転出力Ｑが“０”であっ
たので“１”に遷移する。ＤＦＦ１２反転出力Ｑバーが
“１”なのでＡＮＤゲート２１出力は“１”に遷移する
。これはＤＦＦ１５のクロック入力にも印加され、正転
出力Ｑは“１”に遷移する。４番目の入力信号の立ち下
がりでは、ＡＮＤゲート２１出力が“１”でありＤＦＦ
１１正転出力Ｑは“１”に遷移する。ＤＦＦ１２反転出
力Ｑバーは“１”のままである。よってＡＮＤゲート２
１出力も“１”のままである。
【００１６】５番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“１”でありＤＦＦ１３正転出力Ｑ
は“１”となる。ＤＦＦ１４反転出力ＱバーはＤＦＦ１
１正転出力Ｑが“０”のままであったので変化せず、よ
ってＡＮＤゲート２１出力も“１”のままである。５番
目の入力信号の立ち下がりでは、ＤＦＦ１１正転出力Ｑ
は変わらないが、ＤＦＦ１２反転出力ＱバーはＤＦＦ１
１正転出力Ｑが“１”であったので“０”に遷移する。 よってＡＮＤゲート２１出力も“０”に遷移する。
Ｄゲート２１出力が“１”でありＤＦＦ１３正転出力Ｑ
は“１”となる。ＤＦＦ１４反転出力ＱバーはＤＦＦ１
１正転出力Ｑが“０”のままであったので変化せず、よ
ってＡＮＤゲート２１出力も“１”のままである。５番
目の入力信号の立ち下がりでは、ＤＦＦ１１正転出力Ｑ
は変わらないが、ＤＦＦ１２反転出力ＱバーはＤＦＦ１
１正転出力Ｑが“１”であったので“０”に遷移する。 よってＡＮＤゲート２１出力も“０”に遷移する。
【００１７】６番目の入力信号の立ち上がりでは、ＤＦ
Ｆ１３正転出力ＱはＡＮＤゲート２１出力が“０”であ
ることを受けて“０”に遷移する。ＤＦＦ１４反転出力
ＱバーはＤＦＦ１３正転出力Ｑが“１”であったので“
０”に遷移する。ＡＮＤゲート２１出力は“０”のまま
である。６番目の入力信号の立ち下がりでは、ＡＮＤゲ
ート２１出力が“０”でありＤＦＦ１１正転出力Ｑは“
０”に遷移する。ＤＦＦ１２反転出力Ｑバー及びＡＮＤ
ゲート２１出力は“０”のままである。
Ｆ１３正転出力ＱはＡＮＤゲート２１出力が“０”であ
ることを受けて“０”に遷移する。ＤＦＦ１４反転出力
ＱバーはＤＦＦ１３正転出力Ｑが“１”であったので“
０”に遷移する。ＡＮＤゲート２１出力は“０”のまま
である。６番目の入力信号の立ち下がりでは、ＡＮＤゲ
ート２１出力が“０”でありＤＦＦ１１正転出力Ｑは“
０”に遷移する。ＤＦＦ１２反転出力Ｑバー及びＡＮＤ
ゲート２１出力は“０”のままである。
【００１８】７番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“０”でありＤＦＦ１３正転出力Ｑ
も“０”であるが、ＤＦＦ１４反転出力ＱバーはＤＦＦ
１３正転出力Ｑが“０”であったので“１”に遷移する
。ＡＮＤゲート２１出力はＤＦＦ１２反転出力Ｑバーが
まだ“０”のままである。７番目の入力信号の立ち下が
りでは、ＡＮＤゲート２１出力が“０”なので、ＤＦＦ
１１正転出力Ｑは“０”のままであるが、ＤＦＦ１２反
転出力ＱバーはＤＦＦ１１正転出力Ｑが“０”であった
ので“１”に遷移する。ＤＦＦ１４反転出力Ｑバーが“
１”なのでＡＮＤゲート２１出力は“１”に遷移する。 これはＤＦＦ１５のクロック入力にも印加され、正転出
力Ｑは“０”に遷移する。この７番目の入力信号の立ち
下がりによって、ＤＦＦ１１，〜１５正転出力Ｑはすべ
て“０”になり初期状態と同じになる。以後、７対の入
力信号の立ち上がり立ち下がり毎に上記の動作が繰り返
され、ＡＮＤゲート２１出力の立ち上がりは入力信号の
７つの遷移毎に起きる。よって、ＤＦＦ１５は正転出力
Ｑよりデューティが１対１の７分周の出力を出すことが
できる。
Ｄゲート２１出力が“０”でありＤＦＦ１３正転出力Ｑ
も“０”であるが、ＤＦＦ１４反転出力ＱバーはＤＦＦ
１３正転出力Ｑが“０”であったので“１”に遷移する
。ＡＮＤゲート２１出力はＤＦＦ１２反転出力Ｑバーが
まだ“０”のままである。７番目の入力信号の立ち下が
りでは、ＡＮＤゲート２１出力が“０”なので、ＤＦＦ
１１正転出力Ｑは“０”のままであるが、ＤＦＦ１２反
転出力ＱバーはＤＦＦ１１正転出力Ｑが“０”であった
ので“１”に遷移する。ＤＦＦ１４反転出力Ｑバーが“
１”なのでＡＮＤゲート２１出力は“１”に遷移する。 これはＤＦＦ１５のクロック入力にも印加され、正転出
力Ｑは“０”に遷移する。この７番目の入力信号の立ち
下がりによって、ＤＦＦ１１，〜１５正転出力Ｑはすべ
て“０”になり初期状態と同じになる。以後、７対の入
力信号の立ち上がり立ち下がり毎に上記の動作が繰り返
され、ＡＮＤゲート２１出力の立ち上がりは入力信号の
７つの遷移毎に起きる。よって、ＤＦＦ１５は正転出力
Ｑよりデューティが１対１の７分周の出力を出すことが
できる。
【００１９】なお本実施例では、バッファ４１はインバ
ータ３１に等しい遅延時間を得て、入力信号の立ち上が
りによるＤＦＦ１４反転出力Ｑバーと立ち下がりによる
ＤＦＦ１２反転出力Ｑバーのスキューの影響を小さくす
るために設けてあるが、入力信号の周波数が低かったり
インバータ３１により遅延時間が十分小さかった場合は
、特に挿入する必要はない。また、ＡＮＤゲート２１は
同等の論理構成を持つ他の論理素子、例えばＤＦＦ１４
正転出力ＱとＤＦＦ１２正転出力Ｑとを入力とするＮＯ
Ｒゲートなどと置き換えてもよい。
ータ３１に等しい遅延時間を得て、入力信号の立ち上が
りによるＤＦＦ１４反転出力Ｑバーと立ち下がりによる
ＤＦＦ１２反転出力Ｑバーのスキューの影響を小さくす
るために設けてあるが、入力信号の周波数が低かったり
インバータ３１により遅延時間が十分小さかった場合は
、特に挿入する必要はない。また、ＡＮＤゲート２１は
同等の論理構成を持つ他の論理素子、例えばＤＦＦ１４
正転出力ＱとＤＦＦ１２正転出力Ｑとを入力とするＮＯ
Ｒゲートなどと置き換えてもよい。
【００２０】
【発明の効果】以上説明したように本発明の７分周回路
は、入力信号を分周して７分の１の周波数の出力信号に
変換するとともに、デューティが１対１である出力信号
を発生することができるという効果を有する。
は、入力信号を分周して７分の１の周波数の出力信号に
変換するとともに、デューティが１対１である出力信号
を発生することができるという効果を有する。
【図１】本発明の７分周回路の一実施例を示す回路図で
ある。
ある。
【図２】図１の動作を示すタイムチャートである。
【図３】従来の７分周回路の一例を示す回路図である。
【図４】図３の動作を示すタイムチャートである。
１１，〜１８ Ｄ型フリップフロップ（ＤＦＦ）
２１，２２ ＡＮＤゲート ３１ インバータ ４１ バッファ ５１，５２ ＯＲゲート ６１，６２ ＥＸ−ＯＲゲート
２１，２２ ＡＮＤゲート ３１ インバータ ４１ バッファ ５１，５２ ＯＲゲート ６１，６２ ＥＸ−ＯＲゲート
Claims (1)
- 【請求項１】 入力信号を受けて反転させた出力を得
るインバータと、前記入力信号を受けて前記インバータ
と等しい遅延時間の出力を得るバッファと、前記インバ
ータの出力をクロック入力とする第１のＤ型フリップフ
ロップと、前記第１のＤ型フリップフロップの正転出力
をデータ入力とし前記インバータの出力をクロック入力
とする第２のＤ型フリップフロップと、前記バッファの
出力をクロック入力とする第３のＤ型フリップフロップ
と、前記第３のＤ型フリップフロップの正転出力をデー
タ入力とし前記バッファの出力をクロック入力とする第
４のＤ型フリップフロップと、前記第２のＤ型フリップ
フロップの反転出力及び前記第４のＤ型フリップフロッ
プの反転出力の論理積を出力して前記第１のＤ型フリッ
プフロップ及び前記第３のＤ型フリップフロップのデー
タ入力に入力するＡＮＤゲートと、前記ＡＮＤゲートの
出力をクロック入力とし自己の反転出力をデータ入力と
して前記入力信号に対する７分周の出力信号を出力する
第５のＤ型フリップフロップとを備えることを特徴とす
る７分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15074691A JPH04373311A (ja) | 1991-06-24 | 1991-06-24 | ７分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15074691A JPH04373311A (ja) | 1991-06-24 | 1991-06-24 | ７分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373311A true JPH04373311A (ja) | 1992-12-25 |
Family
ID=15503517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15074691A Pending JPH04373311A (ja) | 1991-06-24 | 1991-06-24 | ７分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373311A (ja) |
-
1991
- 1991-06-24 JP JP15074691A patent/JPH04373311A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10285000A (ja) | クロック同期式フリップフロップ回路 | |
| US5327019A (en) | Double edge single data flip-flop circuitry | |
| JPS62245814A (ja) | パルス回路 | |
| JPH04373311A (ja) | ７分周回路 | |
| JPH04355515A (ja) | ５分周回路 | |
| JPH0529924A (ja) | ９分周回路 | |
| JP2659186B2 (ja) | デイジタル可変分周回路 | |
| JPH052016B2 (ja) | ||
| JPH0529925A (ja) | １１分周回路 | |
| JP3655812B2 (ja) | デコード回路、デコード方法およびタイミングパルス生成回路 | |
| JPS6333737B2 (ja) | ||
| JP3382329B2 (ja) | 奇数カウンタ回路 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JP3015454B2 (ja) | 同期式カウンタ | |
| JP3266111B2 (ja) | クロック入力バッファ回路 | |
| JPH0429248B2 (ja) | ||
| JPH1084277A (ja) | クロック生成回路 | |
| KR0115033Y1 (ko) | 이중 펄스폭 변조회로 | |
| JP2591210B2 (ja) | 信号検出回路 | |
| JPH06334526A (ja) | Ｄ／ａ変換器 | |
| JPS6361963A (ja) | 遅延時間測定回路 | |
| JPH0685804A (ja) | フレームパルス生成回路 | |
| JPS63166313A (ja) | 同期式エツジ検出回路 | |
| JPH0336812A (ja) | 同期回路 | |
| JPS61230427A (ja) | ２／（２ｎ＋１）分周回路 |