JPH04355515A - ５分周回路 - Google Patents
５分周回路Info
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- JPH04355515A JPH04355515A JP13015491A JP13015491A JPH04355515A JP H04355515 A JPH04355515 A JP H04355515A JP 13015491 A JP13015491 A JP 13015491A JP 13015491 A JP13015491 A JP 13015491A JP H04355515 A JPH04355515 A JP H04355515A
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- flop
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- type flip
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- 230000007704 transition Effects 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 9
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 4
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は５分周回路に関し、特に
デューティの等しいある周波数の入力信号を分周して５
分の１の周波数の出力信号に変換する５分周回路に関す
る。
デューティの等しいある周波数の入力信号を分周して５
分の１の周波数の出力信号に変換する５分周回路に関す
る。
【０００２】
【従来の技術】図３は従来の５分周回路の一例を示す回
路図、図４は図３の動作を示すタイムチャートである。 図３の５分周回路はＤ型フリップフロップ（以下ＤＦＦ
とする）１６，１７，１８と、ＡＮＤゲート２２，２３
と、ＯＲゲート５１と、ＥＸ−ＮＯＲゲート６１，６２
と、ＮＡＮＤゲート７１とから成る。
路図、図４は図３の動作を示すタイムチャートである。 図３の５分周回路はＤ型フリップフロップ（以下ＤＦＦ
とする）１６，１７，１８と、ＡＮＤゲート２２，２３
と、ＯＲゲート５１と、ＥＸ−ＮＯＲゲート６１，６２
と、ＮＡＮＤゲート７１とから成る。
【０００３】この回路は、ＮＡＮＤゲート７１とＡＮＤ
ゲート２２，２３を除けば、ＤＦＦ１６出力をＭＳＢ，
ＤＦＦ１８出力をＬＳＢとする３ビットの同期式ダウン
カウンタと同じ構成である。ＮＡＮＤゲート７１はＤＦ
Ｆ１６，〜１８の反転出力Ｑバーを入力とし、いずれか
のＤＦＦの正転出力ＱがＨレベルである間、すなわちカ
ウンタ値が０でない間“１”を出力するようになってい
る。ＮＡＮＤゲート７１出力が“１”である間、ＡＮＤ
ゲート２２はＥＸ−ＮＯＲゲート６２出力を、ＡＮＤゲ
ート２３はＤＦＦ１８反転出力Ｑバーを通すことによっ
てＤＦＦ１８に同期式ダウンカウンタのＭＳＢとしての
動作をさせ、ＤＦＦ１７にはその上位ビットとしての動
作をさせる。逆にＮＡＮＤゲート７１出力が“０”なら
２つのＡＮＤゲート２２，２３は閉じて、“０”を出力
する。入力信号はＤＦＦ１６，〜１８のクロック入力に
印加される。
ゲート２２，２３を除けば、ＤＦＦ１６出力をＭＳＢ，
ＤＦＦ１８出力をＬＳＢとする３ビットの同期式ダウン
カウンタと同じ構成である。ＮＡＮＤゲート７１はＤＦ
Ｆ１６，〜１８の反転出力Ｑバーを入力とし、いずれか
のＤＦＦの正転出力ＱがＨレベルである間、すなわちカ
ウンタ値が０でない間“１”を出力するようになってい
る。ＮＡＮＤゲート７１出力が“１”である間、ＡＮＤ
ゲート２２はＥＸ−ＮＯＲゲート６２出力を、ＡＮＤゲ
ート２３はＤＦＦ１８反転出力Ｑバーを通すことによっ
てＤＦＦ１８に同期式ダウンカウンタのＭＳＢとしての
動作をさせ、ＤＦＦ１７にはその上位ビットとしての動
作をさせる。逆にＮＡＮＤゲート７１出力が“０”なら
２つのＡＮＤゲート２２，２３は閉じて、“０”を出力
する。入力信号はＤＦＦ１６，〜１８のクロック入力に
印加される。
【０００４】次に、図４を参照しながら本例の動作につ
いて説明する。初期状態でＤＦＦ１６正転出力Ｑが“１
”、ＤＦＦ１７，１８正転出力Ｑが“０”であったとす
る（カウンタ値４）。これにより、ＮＡＮＤゲート７１
出力は“１”となり、従ってＡＮＤゲート２２出力はＥ
Ｘ−ＮＯＲゲート６２出力を通し、ＡＮＤゲート２３出
力はＤＦＦ１８反転出力Ｑバーを通すようになる。 この状態では、この回路全体が同期式ダウンカウンタと
同一の動作となり、最初の入力信号の立ち上がりでＤＦ
Ｆ１７及びＤＦＦ１８の正転出力Ｑが“１”、ＤＦＦ１
６正転出力Ｑが“０”となる（カウンタ値３）。以後、
カウンタ値が“０”になるまで、入力信号が立り上がる
毎にカウンタ値はひとつずつデクリメントされる。
いて説明する。初期状態でＤＦＦ１６正転出力Ｑが“１
”、ＤＦＦ１７，１８正転出力Ｑが“０”であったとす
る（カウンタ値４）。これにより、ＮＡＮＤゲート７１
出力は“１”となり、従ってＡＮＤゲート２２出力はＥ
Ｘ−ＮＯＲゲート６２出力を通し、ＡＮＤゲート２３出
力はＤＦＦ１８反転出力Ｑバーを通すようになる。 この状態では、この回路全体が同期式ダウンカウンタと
同一の動作となり、最初の入力信号の立ち上がりでＤＦ
Ｆ１７及びＤＦＦ１８の正転出力Ｑが“１”、ＤＦＦ１
６正転出力Ｑが“０”となる（カウンタ値３）。以後、
カウンタ値が“０”になるまで、入力信号が立り上がる
毎にカウンタ値はひとつずつデクリメントされる。
【０００５】４番目の入力信号の立ち上がりで、ＤＦＦ
１６，〜１８正転出力Ｑはすべて“０”となる（カウン
タ値０）。これにより、ＮＡＮＤゲート７１出力は“０
”となり、従ってＡＮＤゲート２２，２３はゲートを閉
じ、出力として“０”を出す。ＤＦＦ１７及びＤＦＦ１
８の正転出力Ｑは“０”のため、ＯＲゲート５１出力は
“０”になり、よってＥＸ−ＮＯＲゲート６１出力は“
１”となる。これらのデータは５番目の入力信号の立ち
上がりでＤＦＦに取り込まれ、ＤＦＦ１６正転出力Ｑが
“１”、ＤＦＦ１７，１８正転出力Ｑが“０”となる（
カウンタ値４）。これは初期状態と同じである。よって
これ以降５つの入力信号の立ち上がり毎に上記の手順が
繰り返される。
１６，〜１８正転出力Ｑはすべて“０”となる（カウン
タ値０）。これにより、ＮＡＮＤゲート７１出力は“０
”となり、従ってＡＮＤゲート２２，２３はゲートを閉
じ、出力として“０”を出す。ＤＦＦ１７及びＤＦＦ１
８の正転出力Ｑは“０”のため、ＯＲゲート５１出力は
“０”になり、よってＥＸ−ＮＯＲゲート６１出力は“
１”となる。これらのデータは５番目の入力信号の立ち
上がりでＤＦＦに取り込まれ、ＤＦＦ１６正転出力Ｑが
“１”、ＤＦＦ１７，１８正転出力Ｑが“０”となる（
カウンタ値４）。これは初期状態と同じである。よって
これ以降５つの入力信号の立ち上がり毎に上記の手順が
繰り返される。
【０００６】上記の動作について、ＤＦＦ１６正転出力
Ｑは常に、カウンタ値４の間だけＨレベル、カウンタ値
３〜０の間はＬレベル、周期は５入力信号周期分で動作
している。よって、ＤＦＦ１６正転出力Ｑを入力信号の
５分周信号として出すことができる。
Ｑは常に、カウンタ値４の間だけＨレベル、カウンタ値
３〜０の間はＬレベル、周期は５入力信号周期分で動作
している。よって、ＤＦＦ１６正転出力Ｑを入力信号の
５分周信号として出すことができる。
【０００７】
【発明が解決しようとする課題】この従来の５分周回路
は、入力信号のデューティが１対１であるにもかかわら
ず、出力信号のデューティが１対４になってしまうとい
う欠点を有している。
は、入力信号のデューティが１対１であるにもかかわら
ず、出力信号のデューティが１対４になってしまうとい
う欠点を有している。
【０００８】本発明の目的は、入力信号を分周して５分
の１の周波数の出力信号に変換すると共に、デューティ
が１対１である出力信号を発生することができる５分周
回路を提供することにある。
の１の周波数の出力信号に変換すると共に、デューティ
が１対１である出力信号を発生することができる５分周
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の５分周回路は、
入力信号を受けて反転させた出力を得るインバータと、
前記入力信号を受けて前記インバータと等しい遅延時間
の出力を得るバッファと、前記インバータの出力をクロ
ック入力とする第１のＤ型フリップフロップと、前記第
１のＤ型フリップフロップの正転出力をデータ入力とし
前記バッファの出力をクロック入力とする第２のＤ型フ
リップフロップと、前記バッファの出力をクロック入力
とする第３のＤ型フリップフロップと、前記第３のＤ型
フリップフロップの正転出力をデータ入力とし前記イン
バータの出力をクロック入力とする第４のＤ型フリップ
フロップと、前記第２のＤ型フリップフロップの反転出
力及び前記第４のＤ型フリップフロップの反転出力の論
理積を出力して前記第１のＤ型フリップフロップ及び前
記第３のＤ型フリップフロップのデータ入力に入力する
ＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入
力とし自己の反転出力をデータ入力として前記入力信号
に対する５分周の出力信号を出力する第５のＤ型フリッ
プフロップとを備えている。
入力信号を受けて反転させた出力を得るインバータと、
前記入力信号を受けて前記インバータと等しい遅延時間
の出力を得るバッファと、前記インバータの出力をクロ
ック入力とする第１のＤ型フリップフロップと、前記第
１のＤ型フリップフロップの正転出力をデータ入力とし
前記バッファの出力をクロック入力とする第２のＤ型フ
リップフロップと、前記バッファの出力をクロック入力
とする第３のＤ型フリップフロップと、前記第３のＤ型
フリップフロップの正転出力をデータ入力とし前記イン
バータの出力をクロック入力とする第４のＤ型フリップ
フロップと、前記第２のＤ型フリップフロップの反転出
力及び前記第４のＤ型フリップフロップの反転出力の論
理積を出力して前記第１のＤ型フリップフロップ及び前
記第３のＤ型フリップフロップのデータ入力に入力する
ＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入
力とし自己の反転出力をデータ入力として前記入力信号
に対する５分周の出力信号を出力する第５のＤ型フリッ
プフロップとを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の５分周回路の一実施例を示す回路図
、図２は図１の動作を示すタイムチャートである。
る。図１は本発明の５分周回路の一実施例を示す回路図
、図２は図１の動作を示すタイムチャートである。
【００１１】図１に示すように、本実施例の５分周回路
は入力信号を受けて反転させた出力を得るインバータ４
１と、入力信号を受けてインバータ４１と等しい遅延時
間の出力を得るバッファ３１と、インバータ４１の出力
をクロック入力ＣとするＤＦＦ１３と、ＤＦＦ１３の正
転出力Ｑをデータ入力Ｄとしバッファ３１の出力をクロ
ック入力ＣとするＤＦＦ１２と、バッファ３１の出力を
クロック入力ＣとするＤＦＦ１１と、ＤＦＦ１１の正転
出力Ｑをデータ入力Ｄとしインバータ４１の出力をクロ
ック入力ＣとするＤＦＦ１４と、ＤＦＦ１２の反転出力
ＱバーとＤＦＦ１４の反転出力Ｑバーの論理積を出力し
てＤＦＦ１１とＤＦＦ１３のデータ入力Ｄに入力するＡ
ＮＤゲート２１と、ＡＮＤゲート２１の出力をクロック
入力Ｃとし自己の反転出力Ｑバーをデータ入力Ｄとして
入力信号の５分周の出力信号を出力するＤＦＦ１５とを
備えている。
は入力信号を受けて反転させた出力を得るインバータ４
１と、入力信号を受けてインバータ４１と等しい遅延時
間の出力を得るバッファ３１と、インバータ４１の出力
をクロック入力ＣとするＤＦＦ１３と、ＤＦＦ１３の正
転出力Ｑをデータ入力Ｄとしバッファ３１の出力をクロ
ック入力ＣとするＤＦＦ１２と、バッファ３１の出力を
クロック入力ＣとするＤＦＦ１１と、ＤＦＦ１１の正転
出力Ｑをデータ入力Ｄとしインバータ４１の出力をクロ
ック入力ＣとするＤＦＦ１４と、ＤＦＦ１２の反転出力
ＱバーとＤＦＦ１４の反転出力Ｑバーの論理積を出力し
てＤＦＦ１１とＤＦＦ１３のデータ入力Ｄに入力するＡ
ＮＤゲート２１と、ＡＮＤゲート２１の出力をクロック
入力Ｃとし自己の反転出力Ｑバーをデータ入力Ｄとして
入力信号の５分周の出力信号を出力するＤＦＦ１５とを
備えている。
【００１２】次に、本実施例の動作について図２を参照
しながら説明する。初期状態として、ＤＦＦ１１，〜１
５正転出力Ｑはすべて“０”であるとする。よってＤＦ
Ｆ１２及びＤＦＦ１４反転出力Ｑバーは“１”なのでＡ
ＮＤゲート２１出力は“１”となる。これは最初の入力
信号の立ち上がり、すなわちバッファ３１出力の立ち上
がりでＤＦＦ１１に取り込まれ、その正転出力Ｑは“１
”となる。またＤＦＦ１４反転出力ＱバーはＤＦＦ１３
正転出力Ｑが“０”であったので“１”のままであり、
よってＡＮＤゲート２１出力も“１”のままである。次
の入力信号の立ち下がり、すなわちインバータ４１出力
の立ち上がりでこのＡＮＤゲート２１出力はＤＦＦ１３
に取り込まれ、その正転出力Ｑは“１”となる。 またＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出力Ｑ
が“１”であるので、“０”に遷移し、よってＡＮＤゲ
ート２１出力も“０”になる。
しながら説明する。初期状態として、ＤＦＦ１１，〜１
５正転出力Ｑはすべて“０”であるとする。よってＤＦ
Ｆ１２及びＤＦＦ１４反転出力Ｑバーは“１”なのでＡ
ＮＤゲート２１出力は“１”となる。これは最初の入力
信号の立ち上がり、すなわちバッファ３１出力の立ち上
がりでＤＦＦ１１に取り込まれ、その正転出力Ｑは“１
”となる。またＤＦＦ１４反転出力ＱバーはＤＦＦ１３
正転出力Ｑが“０”であったので“１”のままであり、
よってＡＮＤゲート２１出力も“１”のままである。次
の入力信号の立ち下がり、すなわちインバータ４１出力
の立ち上がりでこのＡＮＤゲート２１出力はＤＦＦ１３
に取り込まれ、その正転出力Ｑは“１”となる。 またＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出力Ｑ
が“１”であるので、“０”に遷移し、よってＡＮＤゲ
ート２１出力も“０”になる。
【００１３】２番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“０”であるのでＤＦＦ１１正転出
力Ｑは“０”となり、ＤＦＦ１２反転出力ＱバーもＤＦ
Ｆ１３正転出力Ｑが“１”であったので“０”に遷移し
、よってＡＮＤゲート２１出力は“０”のままである。 ２番目の入力信号の立ち下がりでは、ＡＮＤゲート２１
出力が“０”であるのでＤＦＦ１３正転出力Ｑは“０”
となり、ＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出
力Ｑが“０”であったので“１”に遷移する。ＡＮＤゲ
ート２１出力はＤＦＦ１２反転出力Ｑバーがまだ“０”
なので“０”のままである。
Ｄゲート２１出力が“０”であるのでＤＦＦ１１正転出
力Ｑは“０”となり、ＤＦＦ１２反転出力ＱバーもＤＦ
Ｆ１３正転出力Ｑが“１”であったので“０”に遷移し
、よってＡＮＤゲート２１出力は“０”のままである。 ２番目の入力信号の立ち下がりでは、ＡＮＤゲート２１
出力が“０”であるのでＤＦＦ１３正転出力Ｑは“０”
となり、ＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出
力Ｑが“０”であったので“１”に遷移する。ＡＮＤゲ
ート２１出力はＤＦＦ１２反転出力Ｑバーがまだ“０”
なので“０”のままである。
【００１４】３番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“０”であることを受けてＤＦＦ１
１正転出力Ｑは“０”のままである。ＤＦＦ１２反転出
力Ｑバーは、ＤＦＦ１３正転出力Ｑが“０”なので“１
”に遷移する。よってＡＮＤゲート２１出力も“１”に
遷移する。これはＤＦＦ１５のクロック入力にも印加さ
れ、正転出力Ｑは“１”に遷移する。３番目の入力信号
の立ち下がりでは、ＤＦＦ１３正転出力ＱはＡＮＤゲー
ト２１出力が“１”であることを受けて“１”に遷移し
、ＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出力Ｑが
“０”のままなので“１”のままである。よってＡＮＤ
ゲート２１出力も変化しない。
Ｄゲート２１出力が“０”であることを受けてＤＦＦ１
１正転出力Ｑは“０”のままである。ＤＦＦ１２反転出
力Ｑバーは、ＤＦＦ１３正転出力Ｑが“０”なので“１
”に遷移する。よってＡＮＤゲート２１出力も“１”に
遷移する。これはＤＦＦ１５のクロック入力にも印加さ
れ、正転出力Ｑは“１”に遷移する。３番目の入力信号
の立ち下がりでは、ＤＦＦ１３正転出力ＱはＡＮＤゲー
ト２１出力が“１”であることを受けて“１”に遷移し
、ＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出力Ｑが
“０”のままなので“１”のままである。よってＡＮＤ
ゲート２１出力も変化しない。
【００１５】４番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“１”なのでＤＦＦ１１正転出力Ｑ
は“１”に遷移し、ＤＦＦ１２反転出力ＱバーもＤＦＦ
１３正転出力Ｑが“１”なので“０”に遷移する。よっ
てＡＮＤゲート２１出力も“０”に遷移する。４番目の
入力信号の立ち下がりでは、ＡＮＤゲート２１出力が“
０”なのでＤＦＦ１３正転出力Ｑは“０”に遷移する。 ＤＦＦ１４反転出力ＱバーもＤＦＦ１３正転出力Ｑが“
１”なので“０”に遷移する。ＡＮＤゲート２１出力は
“０”のままである。
Ｄゲート２１出力が“１”なのでＤＦＦ１１正転出力Ｑ
は“１”に遷移し、ＤＦＦ１２反転出力ＱバーもＤＦＦ
１３正転出力Ｑが“１”なので“０”に遷移する。よっ
てＡＮＤゲート２１出力も“０”に遷移する。４番目の
入力信号の立ち下がりでは、ＡＮＤゲート２１出力が“
０”なのでＤＦＦ１３正転出力Ｑは“０”に遷移する。 ＤＦＦ１４反転出力ＱバーもＤＦＦ１３正転出力Ｑが“
１”なので“０”に遷移する。ＡＮＤゲート２１出力は
“０”のままである。
【００１６】５番目の入力信号の立ち上がりでは、ＡＮ
Ｄゲート２１出力が“０”のままなのでＤＦＦ１１正転
出力Ｑは“０”となる。ＤＦＦ１２反転出力ＱバーはＤ
ＦＦ１３正転出力Ｑが“０”となったので“１”に遷移
する。ＡＮＤゲート２１出力はＤＦＦ１４反転出力Ｑバ
ーが“０”のままなので“０”である。５番目の入力信
号の立ち下がりでは、ＤＦＦ１３正転出力Ｑは変わらな
いが、ＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出力
Ｑが“０”であるので、“１”に遷移する。よってＡＮ
Ｄゲート２１出力も“１”に遷移する。これはＤＦＦ１
５のクロック入力にも印加され、正転出力Ｑは“０”に
遷移する。
Ｄゲート２１出力が“０”のままなのでＤＦＦ１１正転
出力Ｑは“０”となる。ＤＦＦ１２反転出力ＱバーはＤ
ＦＦ１３正転出力Ｑが“０”となったので“１”に遷移
する。ＡＮＤゲート２１出力はＤＦＦ１４反転出力Ｑバ
ーが“０”のままなので“０”である。５番目の入力信
号の立ち下がりでは、ＤＦＦ１３正転出力Ｑは変わらな
いが、ＤＦＦ１４反転出力ＱバーはＤＦＦ１１正転出力
Ｑが“０”であるので、“１”に遷移する。よってＡＮ
Ｄゲート２１出力も“１”に遷移する。これはＤＦＦ１
５のクロック入力にも印加され、正転出力Ｑは“０”に
遷移する。
【００１７】この５番目の入力信号の立ち下がりによっ
て、ＤＦＦ１１，〜１５正転出力Ｑはすべて“０”にな
り初期状態と同じになる。以後、５対の入力信号の立ち
上がり立ち下がり毎に上記の動作が繰り返され、ＡＮＤ
ゲート２１出力の立ち上がりは入力信号の５つの遷移毎
に起きる。よって、ＤＦＦ１５は正転出力Ｑよりデュテ
ィが１対１の５分周の出力を出すことができる。
て、ＤＦＦ１１，〜１５正転出力Ｑはすべて“０”にな
り初期状態と同じになる。以後、５対の入力信号の立ち
上がり立ち下がり毎に上記の動作が繰り返され、ＡＮＤ
ゲート２１出力の立ち上がりは入力信号の５つの遷移毎
に起きる。よって、ＤＦＦ１５は正転出力Ｑよりデュテ
ィが１対１の５分周の出力を出すことができる。
【００１８】なお本実施例は、バッファ３１はインバー
タ４１に等しい遅延時間を得て、入力信号の立ち上がり
によるＤＦＦ１２反転出力Ｑバーと立ち下がりによるＤ
ＦＦ１４反転出力Ｑバーのスキューの影響を小さくする
ために設けてあるが、入力信号の周波数が低かったりイ
ンバータ４１による遅延時間が十分小さかった場合は、
特に挿入する必要はない。また、ＡＮＤゲート２１は同
等の論理構成を持つ他の論理素子、例えばＤＦＦ１２正
転出力ＱとＤＦＦ１４正転出力Ｑとを入力とするＮＯＲ
ゲートなどと置き換えてもよい。
タ４１に等しい遅延時間を得て、入力信号の立ち上がり
によるＤＦＦ１２反転出力Ｑバーと立ち下がりによるＤ
ＦＦ１４反転出力Ｑバーのスキューの影響を小さくする
ために設けてあるが、入力信号の周波数が低かったりイ
ンバータ４１による遅延時間が十分小さかった場合は、
特に挿入する必要はない。また、ＡＮＤゲート２１は同
等の論理構成を持つ他の論理素子、例えばＤＦＦ１２正
転出力ＱとＤＦＦ１４正転出力Ｑとを入力とするＮＯＲ
ゲートなどと置き換えてもよい。
【００１９】
【発明の効果】以上説明したように本発明の５分周回路
は、デューティの等しい入力信号を分周して５分の１の
周波数の出力信号に変換するとともに、デューティが１
対１である出力信号を発生することができるという効果
を有している。
は、デューティの等しい入力信号を分周して５分の１の
周波数の出力信号に変換するとともに、デューティが１
対１である出力信号を発生することができるという効果
を有している。
【図１】本発明の５分周回路の一実施例を示す回路図で
ある。
ある。
【図２】図１の動作を示すタイムチャートである。
【図３】従来の５分周回路の一例を示す回路図である。
【図４】図３の動作を示すタイムチャートである。
１１，〜１８ Ｄ型フリップフロップ（ＤＦＦ）
２１，２２，２３ ＡＮＤゲート３１ バ
ッファ ４１ インバータ ５１ ＯＲゲート ６１，６２ ＥＸ−ＮＯＲゲート７１ Ｎ
ＡＮＤゲート
２１，２２，２３ ＡＮＤゲート３１ バ
ッファ ４１ インバータ ５１ ＯＲゲート ６１，６２ ＥＸ−ＮＯＲゲート７１ Ｎ
ＡＮＤゲート
Claims (1)
- 【請求項１】 入力信号を受けて反転させた出力を得
るインバータと、前記入力信号を受けて前記インバータ
と等しい遅延時間の出力を得るバッファと、前記インバ
ータの出力をクロック入力とする第１のＤ型フリップフ
ロップと、前記第１のＤ型フリップフロップの正転出力
をデータ入力とし前記バッファの出力をクロック入力と
する第２のＤ型フリップフロップと、前記バッファの出
力をクロック入力とする第３のＤ型フリップフロップと
、前記第３のＤ型フリップフロップの正転出力をデータ
入力とし前記インバータの出力をクロック入力とする第
４のＤ型フリップフロップと、前記第２のＤ型フリップ
フロップの反転出力及び前記第４のＤ型フリップフロッ
プの反転出力の論理積を出力して前記第１のＤ型フリッ
プフロップ及び前記第３のＤ型フリップフロップのデー
タ入力に入力するＡＮＤゲートと、前記ＡＮＤゲートの
出力をクロック入力とし自己の反転出力をデータ入力と
して前記入力信号に対する５分周の出力信号を出力する
第５のＤ型フリップフロップとを備えることを特徴とす
る５分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13015491A JPH04355515A (ja) | 1991-06-03 | 1991-06-03 | ５分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13015491A JPH04355515A (ja) | 1991-06-03 | 1991-06-03 | ５分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355515A true JPH04355515A (ja) | 1992-12-09 |
Family
ID=15027283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13015491A Pending JPH04355515A (ja) | 1991-06-03 | 1991-06-03 | ５分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355515A (ja) |
-
1991
- 1991-06-03 JP JP13015491A patent/JPH04355515A/ja active Pending
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