KR100230611B1 - 위상 오차 처리기 - Google Patents

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KR100230611B1
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Abstract

위상 오차 처리기는 비례 위상 검파기를 고주파 위상동기 루프(phase-locked loop : PLL)내의 디지탈 루프 여과기에 인터페이스한다. PLL은 NRZI로 부호화된 데이타의 고주파 흐름을 수신하는데, 이는 가변적인 밀도의 데이타 신호전이들을 포함한다. PLL내의 위상 검파기는 인입데이타 신호내의 각 데이타 전이 각각에 대하여 위상 오차 펄스신호(PD1) 및 기준 펄스신호(PD2)의 형태로 비례 위상 오차 정보를 생성한다. 위상 오차 처리기는 "데시메이션(decimation)" 기법을 사용하여서 만약 그 시간간격동안 발생한 입력 데이타 전이 갯수가 예상된 최저치를 초과하는 경우 N클럭 사이클의 각 주기동안에 인접한 양(+)적 및 음(-)적 데이타전이들의 단 한쌍으로부터 비례 위상 오차 정보를 구성하며, 그렇지 않은 경우에는 위상 오차 처리기가 어떤 위상 오차 정보도 전달하지 않는다. 윈도우 폭의 선택은 인입 데이타 흐름의 부호화 설계에 기초한다. 구성되어진 정보는 위상 오차 처리기에 의해서 각 N-클럭 사이클 주기마다 한번씩, 그다음 PLL의 디지탈 제어 발진기의 출력위상을 전진 또는 지연시키는데에 사용될, 1-비트 Up/Down 신호로 변환된다. 위상 오차 처리기는 또한 언제 인입 데이타 흐름내의 에지밀도가 최소 허용 레벨 아래로 떨어지는가를 감시하며, Up/Down 신호가 유효한지를 가리키는 "데이타 유효(data valid)" 신호를 생성한다.

Description

위상 오차 처리기
제1도는 본 발명에 따라 위상 오차 처리기를 결합하는 위상동기 루프 회로의 블럭 다이어그램.
제2도는 바람직한 위상 검파기의 전달 특성을 도시한 도면.
제3도는 본 발명의 위상 오차 처리기의 바람직한 실시예에 관한 간략화된 블럭 다이어그램.
제4도는 본 발명의 바람직한 실시예에 사용된 위상 오차 게이팅 회로의 바람직한 실시예에 관한 논리-레벨 다이어그램.
제5도는 제4도의 회로와 논리상 동등한 회로에 관한 회로 다아어그램.
제6도는 정상동작기간중 위상 오차 처리기 회로의 동작을 도시한 타이밍 다이어그램.
제7도는 바람직한 실시예에 사용된 충전 및 덤프 회로의 회로 다이어그램.
제8도는 위상 오차 처리기내에서의 충전 및 덤프회로의 동작을 도시한 타이밍 다이어그램.
본 발명은 일반적으로 초고주파(예를들면, 50MHz 이상) 위상동기 루프들에 관하며, 특히 비례 위상 검파기 및 디지탈 제어 발진기간의 인터페이스로서 기능하는 위상 오차 처리기에 관한다.
발명의 배경
다수의 위상동기 루프들(PLL's) 및 제어 시스템들에 있어서, 앞서고 뒤서는 (leading and lagging) 위상 오차들의 직렬 논리 표현은 2-스테이트 양자화 위상 검파기 및 디지탈 제어 발진기(digitally controlled oscillator : DCO) 간에 간단하고 비용이 저렴한 인터페이스를 제공한다. 직렬 인터페이스의 두개 논리 스테이트로 인해서 DCO의 출력위상은 위상 오차의 부호에 응답하여 진전되거나 지연된다.
섬유 분배 데이타 인터페이스(Fiber Distribution Data Interface ; FDDI) 등의 많은 고속 데이타 통신 시스템들에 있어서, 듀티-시이클 왜곡(DCD) 및 데이타-패턴 종속 지터들(DDJ)은 심각하다. 그러한 시스템들에서는, 2-스테이트 양자화 위상 검파기들보다 비례 위상 검파기들이 선호된다. 그러나, 비례 위상 검파기는 긴 디지탈 워드의 사용을 필요로 할 수 있으므로 처리시 많은 비용이 든다. 양자화 위상 검파기에 사용되는 것과 같은 직렬 인터페이스는 간단하긴 하지만 DCD/DDJ 요구조건들을 충족시키지 못한다. 그결과, 직렬 논리 신호들내에 비례 위상 오차 정보를 삽입하여 DCD/DDJ 설계에 맞도록 보장해야하며, 또한 디지탈 논리 회로류를 사용하는 PLL의 구현이 가능하도록 해야한다.
이러한 목적 달성을 위해 사용되거나 채택될수 있는 한가지 선행기술의 기법은 비례 위상 검파기에 이어서 충전펌프 및 1-비트 A/D 변환기(비교기)를 사용하는 것일 수 있다. 그러나, 고주파 충전 펌프(예를들면, 100MHz에서나 그이상의 주파수에서의 동작을 위한)는 결코 쉬운 과제가 아니며, 대부분의 경우 성능문제(예를들면, 데드 밴드(dead Band) 문제점 등)가 따르게 된다. 게다가, 그러한 충전 펌프들내에 사용되는 상부적 전류 소스들의 p-채널 및 n-채널 트랜지스터들은 보통 정합시키기가 어려우므로 PLL의 동적인 추적 성능의 감퇴를 가져오며, 정적 동기 에러(static alignment errors : SAE) 및 인입 데이타 흐름들의 수신시의 오류에 이를 수 있다.
그러한 충전 펌프의 충전시상수는 또한 PLL의 루프 특성에 영향을 미친다. 많은 PLL들에 있어서, 충전 펌프내의 커패시터가 루프 여과기로서 기능한다. 디지탈 루프 여과기를 가지고 이행된 회로에 있어서, 부가적인 루프 여과기 요소는 불필요하다.
본 발명의 위상 오차 처리기는 비례 위상 검파기를 직렬 디지탈 루프 여과기로 인터페이스한다 (제1도 참조). 그것은 심한 듀티-사이클 왜곡 및 데이타 종속 지터를 가진 인입 데이타를 디코딩하기 위하여 위상 오차 정보의 아날로그 평균을 제공한다. 그것은 "데시메이션(decimation)" 기법을 사용함으로써 디지탈 루프 여과기의 동작 주파수( 및 그에 따른 비용)를 절감한다. 그것은 또한 상기 기재된 종래 충전펌프들의 공통된 단점들을 제거한다. 프로세스된 위상 오차 정보(위상 오차 처리기에 의해 생성됨)는 두개의 논리신호로 표현되어서 PLL의 다른 디지탈 기능 블럭들(디지탈 루프 여과기등)에 간단한 직렬 비동기 인터페이스를 제공한다.
발명의 요약
요약하면, 본 발명은 비례 위상 검파기를 고주파 위상동기 루프(PLL) 내의 디지탈 루프 여과기에 인터페이스 하는 위상 오차 처리기이다. PLL은 NRZ1로 부호화된 데이타의 고주파 흐름을 수신하는데, 이는 가변적인 밀도의 데이타 신호전이들을 포함한다. PLL내의 위상 검파기는 위상 오차신호(PD1) 및 기준신호(PD2)의 형태로 비례 위상 오차 정보를 생성한다. 펄스 신호(PD1)는 데이타 신호 전이 및 PLL 클럭신호간의 위상오차에 해당하는 펄스폭(TW1)을 갖는다. 펄스신호(PD2)는 PLL 클럭신호의 주기를 이분한 것에 해당하는 고정 펄스폭(TW2)을 갖는다.
위상 오차 처리기는 "데시메이션(decimation)" 기법을 사용하여 만일 그 시간간격동안 발생하는 입력 데이타 전이들의 갯수가 예상되는 최저치를 초과할 경우 N 클럭사이클의 각 주기동안에 인접한 양(+)적 및 음(-)적 데이타전이들의 단 한쌍으로부터 비례 위상 오차 정보를 구성하며, 그렇지않은 경우 위상 오차 처리기가 어떤 위상 오차 정보도 전달하지 않는다. 윈도우 폭(N클럭 사이클)의 선택은 인입 데이타 흐름의 부호화 설계에 기초한다. 구성되어진 정보는 위상 오차 처리기에 의해 각 N-클럭 사이클 주기마다 한번씩 이후 PLL의 디지탈 제어 발진기의 출력위상을 전진 또는 지연시키는데에 사용될 1-비트 Up/Down 신호로 변환된다. 위상 오차 처리기는 또한 언제 인입 데이타 흐름내의 에지 밀도가 최소 허용레벨 아래로 떨어지는가를 감시하며, Up/Down 신호가 유효한지를 가리키는 "데이타 유효(data valid)" 신호를 생성한다.
바람직한 실시예에 관한 설명
제1도에서 고주파, 클럭/데이타 복구 위상동기 루프(PLL : 100)를 도시한다. PLL(100)의 기능은 인입하는 초당 125 메가비트의 데이타 신호(DIN)의 주파수 및 위상과 일치하는 주기적 클럭신호(P_CLK)를 생성하는 것이다.
PLL(100)의 주된 요소들은 디지탈 제어 발진기(DCO : 110), 비례 위상 검파기(120), 위상 오차 처리기(130) 및 디지탈 루프 여과기(140)이다. DCO(110)는 PLL의 주기적 클럭신호(P_CLK)를 생성한다.
바람직한 실시예에 있어서, DOC(110)는 약 250MHz의 주파수(f0)를 가지는 위상 배치가 동일한 3개의 고주파 클럭신호들(C1, C2, C3)을 생성하는 3-단 링 발진기(112)를 포함한다. 파형합성기(114)(디지탈 부호를 가진 위상 대 주파수 변환기라고 불린다)는 주파수 ｜fM｜을 갖는 위상 배치가 동일한 3개의 저주파 제어신호들을 생성하는데 이때 FM은데이타 신호(DIN) 및 f0간의 주파수 오차에 해당한다. 보다 상세하게, 주파수 fM은 PLL(100)에 의해 세트되어서 대략 2fIN-f0가 되는데, 이때 fIN은 인입데이타 신호 DIN의 클럭 주파수이다. 바람직한 실시예에서, 파형합성기(104)는 삼각파형을 발생시키는 저가의 삼각파 디지탈 합성기이다. 파형합성기(114)는 1991년 4월 5일 출원된 출원번호 제 07/에서 보다 완전하게 설명된다.
주파수 제어 발진기(FCO ; 116)는 주파수가 f0+fM에 해당하는 클럭신호(PLL_CLK)를 생성하는데, 이때 fM은 2fIN-f0의 부호에 따라 양(+) 또는 음(-)의 값이 된다. PLL_CLK 클럭신호는 회로(118)에 의해 2로 나누어져서 P_CLK 신호를 생성하는데, 이는 데이타 신호(DIN)의 주파수(fIN)(약 125MHz 임) 및 위상과 반드시 일치해야하는 시각파 신호가 된다. FCO(110)는 1991년 에 출원된 출원번호 제 07/에서 보다 완전하게 설명된다.
위상 검파기(120)는 계속해서 P_CLK 신호의 위상을 입력신호(DIN)의 위상과 비교한다. 데이타 입력(DIN)에서의 매 에지전이마다, 위상 검파기(120)는 PD1, PD2에 활성-하이 펄스들(active-high pulses)을 발생시킴으로써 응답한다. PD1의 펄스폭(TW1)은 DIN및 P_CLK(즉, PLL의 위상동기 클럭) 간 위상차에 의해 좌우된다. PD2의 펄스폭(TW2)은 항상 반클럭주기가 되며 기준신호로서 사용된다. PLL(100)이 동기중일때 PD1 및 PD2 양쪽이 같은 펄스폭을 갖는다(이상 상태하에서). 혹시 있을경우, 데이타신호 전이 및 P_CLK 간의 위상오차는(TW1-TW2)의 양에 비례한다. 제2도는 DIN이 초당 125메가비트인 경우에 있어서 위상오차(ΦE)대 PD1 및 PD2 펄스폭의 작도를 나타낸 것이다.
PD1 및 PD2는 위상 오차 처리회로(130)에 의해 프로세스되어서 상향/하향 주파수/위상 조정 신호들(Up/Down) 및 Data_Valid를 발생시킨다. 위상 오차 처리기(130)의 출력들은 두개의 논리신호들(Up/Down, Data_Valid)이다. Up/Down의 두 논리 스테이트들은 앞서거나 뒤서는 위상오차를 표시하며, 한편 Data_Valid의 논리 스테이트들은 Up/Down에서의 출력을 유효하게 만든다. 디지탈 루프 여과기(140)에 의해 여과된 후, 이 주파수/위상 조정 신호들은 DCO(110)에 의해 생성된 P_CLK 신호의 위상 및 주파수를 조정하기 위해 사용된다.
위상 오차 처리기(130)는 다음의 문단들을 통해 상세히 설명되어질 여러 회로 기법들을 사용한다 :
1. 위상 오차 게이팅.
2. 위상 오차 평균화 및 양지화.
3. 비동기 2-비트 논리 인터페이스.
위상 오차 게이팅
FDDI 시스템에서, 4B/5B 부호화 설계 및 NRZI 부호 비트들은 인터페이스내의 dc 성분을 감소시키기 위해서뿐 아니라 클럭동기 목적을 위해서도 이용된다. 논리 1 및 0은 각기 에지전이의 유 및 무를 표시한다. 한 라인 심볼은 데이타 4조, 라인 상태 또는 제어정보를 표시할 수 있는 5개 코드비트들의 그룹으로 이루어진다.
각각의 전달된 데이타 심볼들(비트당 대략 8 나노초의 속도로 다섯 비트를 써서 부호화된)에 있어서, 상기 부호화 설계는 클럭 복구 목적을 위해 데이타 심볼당 최소 두개의 에지전이들을 보증한다. 그러나 라인 상태기호들의 전송중, 에지전이들의 밀도는 유휴 라인 상태(Idle Line State)에 대해서 클럭주기당 한, 정지 라인 상태(Halt Line State)에 대해서 다섯 클럭주기당 하나 또는 마스터 라인 상태(Master Line State)에 대해서 열 클럭주기당 하나가 될 수 있다. 요약하면, 인입 비트 흐름들에 대한 에지들간의 예상되는 간격은 1 내지 10 클럭주기에 이른다. 그러나 에지밀도는 전송 에러들의 존재로 인해 증가하거나 감소할 수 있다.
FDDI 비트 흐름으로부터 생성된 위상오차들의 연속적인 처리는 초고속 디지탈 루프 여과기 회로를 요구할 수 있는데, 이의 이행에는 많은 비용이 든다. 게다가, 그러한 이행에 있어서 루프 이득은 인입하는 에지 밀도에 좌우되어서, PLL의 루프 특성 및 루프 성능이 인입 에지밀도에 따라 가변되도록 한다. PLL의 루프 특성 및 루프 성능에서의 이러한 변이성은 바람직하지 못하다.
본 발명의 위상 오차 처리기(130)는 "데시메이션(decimation)" 기법을 사용하여 이러한 문제점들을 극복하고 디지탈 루프 여과기의 동작속도를 절감한다. 제3도의 블럭 다이어그램을 참조하면, 위상 오차 처리기(130)의 주요 요소들은 위상 오차 게이팅 회로(132), 44 사이클 윈도우 계수기(134), 타임 슬롯 디코더(136), 차등 충전 및 덤프회로(138), 비교기(142) 및 플립-플롭(144)이다.
계수기(134) 및 타임 슬롯 디코더(136)는 P_CLK의 매 44클럭주기 마다 하나의 윈도우를 개설한다. 위상 오차 게이팅 회로(132)는 PD1 및 PD2에서 인입 펄스들을 게이트하고 각각의 44-사이클 윈도우동안 단 두개의 펄스만이 위상 오차 처리기(130)를 통과하게끔 허용한다. GPD1 및 GPD2에서 한 쌍의 펄스가 DIN에서의 두 인접한 양(+)적 및 음(-)적 데이타 전이들에 대한 위상 오차 샘플들을 나타낸다.
윈도우 폭의 선택은 부호화 설계에 기초한다. FDD1 시스템에 있어서, 44 클럭주기의 윈도우폭은 열 클럭 주기당 하나의 최소 에지밀도를 안정되게 처리할 수 있도록 보장한다. 44-사이클 윈도우에 있어서, 최소 4개의 입력 데이타 에지가 있으며, 게이팅회로(132)를 개방하는데 쓰이는 한개 데이타 에지를 포함하며, 다음 두개의 데이타 에지들이 게이팅 회로(132)를 통과하도록 허용하며, 네번째 에지는 게이팅 회로(132)를 폐쇄한다.
위상 오차 정보를 게이팅함은 몇가지 잇점을 갖고있다. 첫째로, 위상 오차 정보는 매 윈도우마다 한번씩 fP_CLK/44(예를들면 125MHz/44, 또는 FDDI에 대해서는 약 2.84MHz)의 속도로 갱신된다. 따라서, 이는 디지탈 루프 필터의 처리 주파수를 상당히 감소시킨다. 둘째로, 이는 충전 펌프 대신에 차등 충전 및 덤프회로(138)를 사용함을 허용하며, 충전 펌프 설계와 관련된 많은 제약들(상기 발명의 배경을 참조하라)을 제거한다. 또다른 중요한 잇점은 처리된 데이타 에지 밀도가 상수로서 44-클럭주기 윈도우당 두 에지가 되어서 인입에지 밀도에 대한 루프 이득의 종속을 없애는 점이다. 그외에도, 게이팅회로(32)는 44클럭주기당 4개 이하의 에지밀도를 갖게되는 잘못된 데이타 흐름이 위상 오차 처리기를 통해 루프 여과기(140)로 전달되는 것을 막는다.
제4도는 여섯개의 동일한 3입력 AND/OR 셀들(셀 1-셀 6) 및 두개의 AND 게이트들(셀 7, 셀 8)로 구성된 위상오차 게이팅회로(132)의 논리 다이어그램을 도시한 것이다. 이 회로의 간단한 셀 구조는 최소의 펄스왜곡을 가진 고주파 입력 펄스들의 처리에 바람직하다. NAND/NAND 게이트등의 또다른 게이트 형들도 사용가능하다. 이러한 회로에 관한 동등한 기능적 다이어그램을 제5도에 도시하였다.
앞에서 언급한 바와같이, PD1 신호는 위상 오차 정보를 지니며, 동시에 PD2 신호는 기준신호로서 사용된다. PD2는 또한 위상 오차 게이팅회로(132)를 위한 클럭으로도 사용된다. 셀 1 내지 셀 4는 그 내부에서 시프트 레지스터의 최종 출력신호(G4)가 반전된 형태로 시프트 레지스터의 데이타 입력 포트로 피드백되는, PD2에 의해 클럭되는 2-비트 시프트 레지스터와 흡사하게 기능한다. 따라서, "2-비트 시프트 레지스터"인 셀 1-셀 4가 그의 4개 스테이트를 통해 순환하는데에는 4개의 PD2 "클럭 사이클들"이 걸린다.
도면들(제4도, 제5도) 및 제6도의 타이밍 다이어그램을 참조하면, 위상 오차 게이팅회로(132) 및 타임 슬롯 디코더(136)는 다음과 같이 작동한다. 윈도우의 처음에서, 타임 슬롯 디코더(136)에서 발생하는 GATE신호가 하이가 되면서, 위상 오차 게이팅회로(132)를 인에이블시킨다. PD2의 첫번째 상승에지가 G2를 유효하게 만들며, PD1에서의 다음 펄스들이 셀 7을 통해 전파하도록 허용한다. PD2의 두번째 상승에지가 G4를 유효하게 만들며, PD2에서의 다음 펄스들이 셀 8을 통해 전파하도록 허용한다.
G4가 하이가 된 다음, 타임 슬롯 디코더는 GATE를 논리 "0"으로 리셋한다. PD2의 셋번째 상승에지가 G2를 리셋하면서 PD1에서의 더이상의 펄스가 셀 8을 통해 전파하지 못하게 막는다. PD2의 네번째 상승에지는 G4를 디스에이블시키면서 PD2에서의 더이상의 펄스가 셀 8을 통해 전파하지 못하게 막는다. 윈도우의 마지막에서 타임 슬롯 디코더는 활성-하이 FLUSH 신호를 발생시켜서 게이팅 회로(132)를 그의 초기 상태로 리셋한다.
동일한 셀들을 사용하여서, 제4도에 도시된 회로는 GPD1 및 GPD2에서 상당한 신호 충실도를 달성할 수 있으며, 최소의 정적동기오차들(Static Alignment Errors : SAE)을 결과한다. 상기 셀들은 동기상태 하에서 펄스폭들(GPD1 및 GPD2에서 TW1 및 TW2)이 동일하게 되는 방식으로 정합된다.
바람직한 실시예에 있어서, 타임 슬롯 디코더(1360는 125MHz에서 클럭되는 동기회로를 이루는 프로그램된 논리 어레이를 사용하여 이행된다. 도표 1은 타임 슬롯 디코더(136)의 입출력 신호들간의 관계를 규정한 등식들의 목록을 담고있다.
위상 오차 평균화 및 양지화
윈도우 당 2개 펄스를 처리하는 경우 위상오차를 평균하는데에 차등충전 및 덤프 회로(138)를 사용할 수 있다. 제3도 및 7도에 도시된 바와같이, 차등 충전 및 덤프회로(138)는 각기 GPD1 및 GPD2(그다음, 2개의 개방 에미터 버퍼단들(152, 154)에 의한다)에 의해 구동되는 2개의 RC 회로들(R1-C1, R2-C2) 및 두 RC 회로들을 방전하기 위한 스위치들(S1, S2)로 구성된다. R1-C1 및 R2-C2는 정합되어서 GPD1 및 GPD2가 활성-하이인 기간동안 적분기능을 수행한다. 이러한 배치는 같은 트랜지스터형(p-채널 또는 n-채널중 한가지)을 가지고 적분함을 허용하며, 충전 펌프 접근법에서처럼 서로 다른 극성의 트랜지스터들을 정합시켜야할 필요성을 제거하게 된다. 스위치된 전류소스들도 또한 저항기들(R1, R2) 및 개방-에미터 버퍼들 대신으로 사용할 수 있다.
펄스폭(TW1, TW2) 개념으로 된 위상오차들이 VC1 및 VC2에서 전압으로 변환된다. GPD1 및 GPD2에 있는 두 펄스의 RC 적분은 윈도우 기간중 전파된 두개의 인접한 양(+)적 및 음(-)적 데이타 전이들로부터 유도한 비례 위상 오차들의 평균화를 수행하게 된다. 이는 심각한 DCD/DDJ 왜곡하에서 PLL이 인입 아이-오프닝(eye-opening)의 통계적중앙에 위치하는데 필수적이다.
GPD2 신호는 반클럭 주기에 해당하는 상수 펄스폭(TW2)을 가지는데, 이는 초당 125 메가비트의 Din에 대해 4ns에 해당한다. VC2에 대한 총 충전시간은 그러므로 윈도우당 한개 클럭주기(2xTW2=8ns)가 된다.
GPD1 신호의 펄스폭(TW1)은 위상오차에 종속하고 0에서 2xTW2에 이르는 범위를 가지며, 제2도에 도시된 바와같이 -π에서 +π까지의 위상오차들에 해당한다. 따라서, VC1에 대한 총 충전시간은 윈도우당 0에서 두 클럭 주기(4xTW2=16ns)에 이르는 범위를 갖는다.
PLL(100)이 동기된 상태일때, 펄스폭들(TW1, TW2)이 같으므로, VC1 및 VC2에서 동일 전압들을 낳는다. 제3도를 참조하면, 하나의 비교기가 사용되어서 VC1의 전압을 VC2와 비교한다. CMP_STB는 타임슬롯 디코더(136)에 의해 발생되며 매 윈도우마다 한번씩 활성화된다. Up/Down의 플립-플롭(144)의 출력이다. 그의 논리 스테이트가 두개의 인접한 양(+)적 및 음(-)적 데이타 전이들에 대한 평균 위상오차들의 부호를 가리킨다.
간소화를 위해서, 선형충전을 가정하기로 한다.
VC1=VOH (TW1a+TW1b)/R1C1
VC2=VOH (2xTW2)/R2C2
Up/Down=SGN {VC2-VC1}
=SGN {K(2xTW2-(TW1a+TW1b))}
이때, TW1a, TW1b는 Din에서의 두개 인접한 데이타 전이들에 따른 GPD1에서의 펄스폭들이다 ; VOH는 GPD1 또는 GPD2를 위한 개방-에미터 버퍼들(152, 154)의 출력 하이 전압이다 ; 그리고 K는 변환 상수이다(K=VOH/R1C1=VOH/R2C2)).
상기한 등식으로부터, 두개의 RC 회로(R1-C1, R2-C2)가 정합되는 한, 차등 충전 및 덤프 회로(138)가 RC 시상수들의 절대값에 관대함을 알 수 있다. 상기 회로는 오직 위상오차의 부호만을 평가하므로, 저항기들(R1, R2) 또는 공정에 의존하는 값을 갖는 전류소스들로 RC 시상수들을 구현하는 것은 회로성능에 어떤 큰 영향을 주지 않는다.
이상적으로, RC 시상수들은 VC1에서의 전압이 최대값을 갖되 비교기의 최대 입력 동상 모드(common mode) 전압을 초과하지 않도록 선택된다. 공지된 충전 기간으로 인해서, VC1에서의 전압은 가능한 최소의 RC 시상수들을 선택함으로써 최대값이 될수 있으며, 예상되는 회로 파라미터 편차들을 고려할 수 있다.
제8도는 -π 및 +π의 최대 위상오차에서 VC1 및 VC2의 타이밍 다이어그램을 도시한 것이다. 충전 및 덤프 회로(138)의 해는 (VC1-VC2)의 양을 ΦE로 나눔으로써 얻어진다. VC1을 최대로함은, 비교기의 옵셋 및 적분기 RC 시상수들이 어떠한 부정합들과 같은, 정적 동기 에러들(SAE)상의 회로 결함에 대한 영향을 감소시킨다. 예로서, 만일 ECL 버퍼단들이 GPD1 및 GPD2를 위해 사용된다면, VC1의 최대값(-π에서 +π에 이른 최대 위상오차들에 따른)에 사용될수 있는 가능한 최대의 동적 범위(VOH-VOL)는 600mV가 된다. VC1의 최대값은 0부터 8 나노초까지 가변하는 TW1 펄스폭에 해당하므로, RC 적분기(R1-C1)의 가능한 최대 해상도는 600mV를 8 나노초로 나눈, 75mV/나노초이다. ECL 회로류에 대한 최상의 경우 해상도를 사용하여, ±30mV의 비교기 옵셋은 대략 ±0.4 나노초의 정적 동기 에러(SAE)를 결과하게 될 것이다.
윈도우의 마지막에서, 타임 슬롯 디코더(136)에서 발생한 DUMP 신호에 의해 제어되는 스위치들(S1, S2)은 C1 및 C2의 방전을 위해 폐쇄된다. 충전 덤핑의 결과로서, 위상 오차 처리기내의 모든 RC 요소들은 루프 특성상에 아무 영향도 미치지 않아야한다(루프 여과기의 저역 차단 주파수는 보통 44-클럭 주기 윈도우에 의해 주어진 것보다 훨씬 낮다).
비동기 2-비트 논리 인터페이스
PLL의 전단(前端 : 위상 검파기(120) 및 위상 오차 처리기(130)은 위상, 동기 클럭(P_CLK)에 동기된다. 디지탈 루프 여과기(140) 및 DCO(110)와 같은, 다른 논리 블럭들은 있을수 있는 어떤 기동(start up)상의 문제점을 방지하기 위해서 국부클럭(수정소자로부터의)에 동기시킴이 바람직하다. 따라서, 위상 오차 처리기 및 디지탈 루프 여과기간의 인터페이스는 비동기가 된다.
비동기 인터페이스에 있어서 있을수 있는 어떤 준안정 문제점들(meta-stable problems)을 방지하기 위해서, 타임 슬롯 디코더(136)는 Data_Valid라는 신호를 발생시킨다. 비교기가 Up/Down 신호의 논리 스테이트를 갱신하는 동안, Data_Valid 신호는 3개 클럭 주기동안 디스에이블된다(제6도의 타이밍 다이어그램을 참조하라). Data_Valid를 3개 클럭 주기동안 디스에이블시키는 과정은 루프 이득 계산에 있어 41/44의 이득계수(Ke)를 제공하게 된다.
DIN에서 에지전이가 없을경우 및 인입 에지밀도가 44클럭 주기당 4개 데이타 전이 이하로 감소하는 잘못된 전송이 일어날 경우마다, 타임 슬롯 디코더는 불활성 Data-Valid신호를 출력한다. 결과적우로 어떤 증분적인 위상오차 정보도 디지탈 루프 여과기를 통해 DCO(110)로 전달되지 않을 것이다. DCO(110)는 Data_Valid 및 Up/Down이 다음 윈도우에서 갱신될때까지 그 이전 주파수에서 머무른다. 이러한 불-표류 특성은 아날로그 루프에서 거의 달성되기 어렵다.
이제까지 본 발명에 관하여 몇몇 특정 실시예를 참조하여 기술하여왔으나, 상기 설명은 본 발명의 예시일뿐 본 발명을 제한하는 것으로 해석되지 않는다. 본 기술분야의 숙련자에 있어서 첨부된 특허청구항들에 의해 규정된 본 발명의 진정한 취지 및 발명의 범위를 이탈하지 않고 다양한 수정이 가능하다.
[표 1]
타임 슬롯 디코더-PLA 등식들

Claims (12)

  1. (정정) 데이타 복구 회로에서 사용하는 위상 오차 처리기에 있어서, 주기적인 클럭 신호를 수신하고 N이 양(+)의 정수일 경우 N개의 클럭 사이클의 데이타 처리 윈도우를 한정하는 타이밍 신호를 발생시키는 타임 슬롯 디코더 ; 데이타 신호의 각각의 데이타 전이에 대하여 위상 검파기로부터 비례위상 오차 정보를 수신하도록 상기 타임 슬롯 디코더에 연결된 적분 회로로서, 각각의 데이타 처리 윈도우동안 예정된 갯수의 데이타 전이에 대하여 상기 비례 위상 오차 정보를 적분하는 적분 회로 ; 및 상기 적분된 비례 위상 오차 정보를 기준 신호와 비교하고, 상기 비교에 따라 각각의 데이타 처리 윈도우에 대하여 한번씩 Up/Down 신호를 발생시키도록 상기 적분 회로 및 상기 타임 슬롯 디코더에 연결된 비교기를 포함하는 위상 오차 처리기.
  2. (신설) 제1항에 있어서, 상기 적분 회로는 각각의 데이타 처리 윈도우동안 상기 데이타 신호의 한쌍의 인접한 양(+) 및 음(-)의 데이타 전이에 대하여 상기 비례 위상 오차 정보를 적분하는 위상 오차 처리기.
  3. (신설) 제1항에 있어서, 상기 적분 회로는 각각의 데이타 처리 윈도우동안 상기 데이타 신호의 최소한 한쌍의 인접한 양(+) 및 음(-)의 데이타 전이에 대하여 상기 비례 위상 오차 정보를 적분하는 위상 오차 처리기.
  4. (신설) 제1항에 있어서, 상기 데이타 신호가 데이타 처리 윈도우 동안 예정된 갯수의 데이타 전이보다 적은 갯수의 데이타 전이를 포함할 때마다 데이타 무효(invalid) 신호를 발생시키는 수단을 포함하는 위상 오차 처리기.
  5. (신설) 제1항에 있어서, 상기 위상 검파기를 상기 적분 회로에 연결시키는 게이팅 회로로서, 해당 갯수의 데이타 신호 전이로부터, 예정된 갯수의 비례 위상 오차 정보 신호가 각각의 데이타 처리 윈도우동안 상기 적분 회로에 전파되게 하는 게이팅 회로를 포함하는 위상 오차 처리기.
  6. (신설) 제1항에 있어서, 상기 적분 회로는 추가 위상 오차정보를 적분할 준비를 하도록 데이타 처리 윈도우마다 한번씩 상기 적분된 위상 오차 정보를 덤프(dump)하는 수단을 포함하는 위상 오차 처리기.
  7. (신설) 데이타 복구 회로에서 사용하는 위상 오차 처리기에 있어서, 주기적인 클럭 신호를 수신하고 N이 양(+)의 정수인 경우 N개의 클럭 사이클의 데이타 처리 윈도우를 한정하는 타이밍 신호를 발생시키는 타임 슬롯 디코더 ; 상기 타임 슬롯 디코더에 연결되어, 데이타 신호의 각각의 데이타 전이에 대하여 위상 검파기로부터 비례 위상 오차 정보를 수신하고, 상기 수신된 비례 위상 오차 정보는 상기 데이타 신호의 각각의 데이타 전이 및 PLL 클럭 신호와의 위상 오차에 해당하는 펄스폭(TW1)을 지니는 제1펄스 신호, 및 상기 PLL 클럭 신호 사이클의 예정된 부분에 해당하는 폭(TW2)을 지니는 제2펄스 신호를 포함하며, 상기 데이타 신호 및 상기 PLL 클럭신호사이의 위상 오차가, 존재할 경우, TW1-TW2에 비례하는 차등적분 회로로서, 복수개의 상기 제1펄스 신호를 적분하는 제1적분 수단 및 각각의 데이타 처리 윈도우동안 해당하는 복수개의 상기 제2펄스 신호를 적분하는 제2적분 수단을 포함하는 차등적분회로 ; 및 상기 제1 및 제2적분 펄스 신호를 비교하고, 상기 비교에 따라 각각의 데이타 처리 윈도우에 대하여 한번씩 Up/Down신호를 발생시키도록 상기 적분 회로 및 상기 타임 슬롯 디코더에 연결된 비교기를 포함하는 위상 오차 처리기.
  8. (신설) 제7항에 있어서, 상기 데이타 신호는 교번하는 양(+) 및 음(-)의 전이를 지니며, 상기 제1적분수단은 상기 데이타 신호의 연속하는 양(+) 및 음(-)의 전이에 해당하는 최소한 2개의 연속하는 상기 제1펄스 신호를 적분하고, 상기 제2적분 수단은 상기 제1적분 수단에 의해 적분된 제1펄스 신호에 해당하는 연속하는 상기 제2펄스 신호를 적분하며, 상기 비교기는 상기 제1 및 제2적분 수단에 연결되어, 상기 적분된 제1 및 제2펄스 신호사이의 차에 해당하는 Up/Down 신호를 발생시키는 위상 오차 처리기.
  9. (신설) 제7항에 있어서, 상기 데이타 신호가 데이타 처리 윈도우 동안 예정된 갯수의 데이타 전이보다 적은 갯수의 데이타 전이를 포함할 때마다 데이타 무효 신호를 발생시키는 수단을 포함하는 위상 오차 처리기.
  10. (신설) 제7항에 있어서, 상기 위상 검파기를 상기 적분 회로에 연결시키는 게이팅 회로로서, 해당하는 갯수의 데이타 신호 전이로 부터, 예정된 갯수의 비례 위상 오차 정보 신호가 각각의 데이타 처리 윈도우동안 상기 적분 회로에 전파되게 하는 게이팅 회로를 포함하는 위상 오차 처리기.
  11. (신설) 제7항에 있어서, 상기 적분 회로는 추가 위상 오차정보를 적분할 준비를 하도록 데이타 처리 윈도우마다 한번씩 상기 적분된 위상 오차 정보를 덤프하는 수단을 포함하는 위상 오차 처리기.
  12. (신설) 데이타 복구 회로에서 사용하는 위상 오차 처리기에 있어서, 주기적인 신호를 수신하고 N이 양(+)의 정수인 경우 N개의 클럭 사이클의 데이타 처리 윈도우를 한정하는 타이밍 신호를 발생시키는 타임 슬롯 디코더 ; 데이타 신호의 각각의 데이타 전이에 대하여 위상 검파기로부터 비례 위상 오차 정보를 수신하고, 상기 수신된 비례 위상 오차 정보는 상기 데이타 신호의 각각의 데이타 전이 및 PLL 클럭 신호사이의 위상 오차에 해당하는 펄스폭(TW1)을 지니는 제1펄스 신호, 및 상기 PLL 클럭 신호 사이클의 예정된 부분에 해당하는 폭(TW2)을 지니는 제2펄스 신호를 포함하며, 상기 데이타 신호 및 상기 PLL 클럭 신호사이의 위상 오차가, 존재할 경우, TW1-TW2에 비례하는 게이팅 회로로서, 해당하는 갯수의 데이타 신호 전이로부터 예정된 갯수의 상기 제1 및 제2펄스 신호가 각각의 데이타 처리 윈도우동안 상기 게이팅 회로를 통해 전파되게 하며, 상기 제1펄스 신호를 게이팅하고 상기 제2펄스 신호를 게이팅하는 회로를 동일하게 하용하는 게이팅 회로를 포함하는 위상 오차 처리기.
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