JPS63138828A - エラステイツクバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルデータ通信系において、送受信デ
ータ間に速度差や位相差がある場合にこれらの速度差等
を吸収して送受信データを相互に結合するためのエラス
ティックバッファ回路に関する。

（従来の技術） 一般にエラスティックバッファ回路は、ディジタルデー
タを送受する各ステーションにおいて、速度差や位相差
がある送受信データを結合する際に情報ビットの重複ま
たは脱落が生じないように適当なビット数の情報を一次
的に記憶するために使用される。そしてこのエラスティ
ックバッファ回路としては、複数の記憶素子を並列に設
け、受信データの情報ビットを到来順に前記記憶素子に
対してサイクリックに書き込む一方、書き込みクロック
とは独立した読み出しクロックにて前記記憶素子から情
報ビットを読み出し、送信データとして送り出す形式の
ものが主として用いられている。

（発明が解決しようとする問題点） しかるに、従来のこの種のエラスティックバッファ回路
では、送受信データに対応する記憶素子への書き込みデ
ータおよび読み出しデータ相互間の位相差を検出する位
相比較器や、書き込みまたは読み出しのための制御回路
が必要であり１回路構成が複雑かつ高価になるという欠
点があった。

更に、このため従来のエラスティックバッファ回路は通
信系を構成するすべてのステーションのうち制御局のみ
に用いられることが多く１分散形の制御用ローカルネッ
トワーク等において多数のステーションに配置するには
不適当である等の問題があった。

本発明は上記の問題点を解決するべく提案されたもので
、その目的とするところは、位相比較器等の複雑な回路
を不要として回路構成の簡略化を図り、しかも種々の形
態のディジタル伝送システムへの適用を可能にしたエラ
スティックバッファ回路を提供することにある。

（問題点を解決するための手段） 上記目的を達成するため１本発明は、書き込みクロック
に同期させて入力データを遅延させてなる書き込みデー
タを、書き込みクロックに同期させてそのカウント値に
より選択された複数の記憶素子の何れかにビットの到来
順にそれぞれ一時的に書き込むと共に、読み出しクロッ
クのカウント値により選択された複数の記憶素子からビ
ットの到来順に読み出したデータを出力データとするエ
ラスティックバッファ回路において、入力データは、記
憶素子の容量に等しいビット数の約数の周期で入力デー
タのフレーム相互間に挿入されるタイムフィルと、フレ
ームの開始フラグとを有し、この開始フラグを検出して
その時点での書き込みクロックのカウント値をレジスタ
に待避させる開始フラグ検出回路と、開始フラグの検出
後一定の期間、記憶素子の出力をホールドするラッチ回
路と、このラッチ回路でのホールド時間の経過によりレ
ジスタ内°の書き込みクロックのカウント値を読み出し
クロックのカウント値としてロードするホールド時間カ
ウンタとを備えたことを特徴とする。

（作用） 本発明では、入力データにおけるフレーム内の開始フラ
グを検出することにより、それまでに各記憶素子に書き
込まれたタイムフィルのビットパターンがラッチ回路に
一定期間ホールドされる。

このホールド時間の経過により、開始フラグの検出時点
での書き込みクロックのカウント数が読み出しカウンタ
にロードされ、以後、読み出しクロックによってカウン
トアツプされる毎に、スルー状態となったラッチ回路を
介して各記憶素子から入力データのフレーム内の各ビッ
トが到来順に読み出される。

すなわち、開始フラグの検出から始まる一連の動作によ
り、読み出しのビット位置を初期設定するものである。

（実施例） 以下、図に沿って本発明の一実施例を説明する。

この実施例はバッファ容量をｎビットで構成したもので
ある。まず第１図において、１は入力データ（受信デー
タ）Ｄｉが加えられる遅延回路であり、この遅延回路１
では後述するｎ個のフリップフロップ２．〜２ｎに対す
る書き込みデータＤｗを生成するために書き込みクロッ
クＣＫｖに同期して入力データＤｉが遅延される。そし
て、遅延回路１の出力はｎ個のフリップフロップ２□２
２．・・・・・・。

２ｎのＤ入力端子にそれぞれ加えられている。

一方、受信データから得た書き込みクロックＣＫｖは書
き込みカウンタ３に入力され、書き込みカウンタ３のカ
ウント値出力はｎビットのデコーＪｊ４に入力されてい
る。また、書き込みクロックＣＫ％Ｉはフリップフロッ
プ２１〜２ｎの入力側に設けられたｎ個のアンドゲート
５□〜５ｎの各一方の入力端子にそれぞれ加えられ、こ
れらの各他方の入力端子にはデコーダ４の出力がそれぞ
れ加えられている。そして、アンドゲート５１〜５ｎの
各出力端子は、フリップフロップ２１〜２ｎのクロック
入力端子にそれぞれ接続され、フリップフロップ２□〜
２ｎのＱ出力端子はラッチ回路６を介してデータセレク
タ７の入力側にそれぞれ接続されており、このデータセ
レクタ７から出力データ（送信データ）Ｄｏが出力され
るようになっている。

更に、入力データＤｉは開始フラグ検出回路８に入力さ
れており、この開始フラグ検出回路８からはラッチ信号
Ｓ１およびホールド信号Ｓ２が出力される。なお、ラッ
チ信号Ｓ１は書き込みカウンタ３の出力側に設けられた
レジスタ９に入力され、また、ホールド信号Ｓ２はホー
ルド時間カウンタ１０およびラッチ回路６のイネーブル
端子ＥＮに入力されている。

ここで、ラッチ回路６は、そのイネーブル入力が「Ｌ」
（または「Ｈ」）の期間中はフリップフロップ２□〜２
ｎからの入力データをそのまま通過させるスルー状態、
逆にイネーブル入力が「Ｈ」（または「Ｌ」）の期間中
は前記入力データを保持するホールド状態となるもので
ある。

ホールド時間カウンタ１０の出力としてのロード信号Ｓ
３は開始フラグ検出回路８および読み出しカウンタ１１
に加えられ、この読み出しカウンタ１１には前記書き込
みクロックＣＫνとは独立した読み出しクロックＣＫｒ
とレジスタ９の出力とが加えられていると共に、読み出
しカウンタ１１の出力はデータセレクタ７に加えられて
いる。

次に、この実施例の基本的な動作を説明する。

なお、ラッチ回路６は通常、スルー状態であるものとす
る。

まず、受信時の動作を説明すると、送信側ステーション
から送られた入力データＤｉは、遅延回路１を介して書
き込みクロックＣＫｗに同期した書き込みデータＤνと
なる。一方、書き込みカウンタ３は書き込みクロックＣ
Ｋｗをカウントし、そのカウント値出力はデコーダ４に
よりデコードされて出力される。この出力は、ｎ個の出
力端子のうち何れかがｒＨＪとなるもので、かかる出力
端子に対応するアンドゲートを介してフリップフロップ
２１〜２１のうちの何れかが選択される。すなわち、選
択されたフリップフロップは、そのクロック入力端子へ
のアンドゲートの出力により、書き込みクロックＣＫｗ
に同期して書き込みデータＤｔｚを書き込むこととなる
。

また、書き込みカウンタ３は書き込みクロックＣＫｗに
同期してカウントアツプするため、書き込みデータＤｗ
はそのデータビットの到来順にブリップフロップ・・・
、２□、２□、・・・＊　２ｎｔ　Ｌ＋・・・の順番で
サイクリックに書き込まれる。

次いで、送信時においては、読み出しカウンタ１１が読
み出しクロックＣＫｒをカウントしてそのカウント値出
力をデータセレクタ７に送出する。

データセレクタ７では前記カウント値出力に応じて入力
端子を選択し、スルー状態のラッチ回路６を介してフリ
ップフロップ２□〜２ｎのうちの何れかの出力を出力デ
ータＤｏとして他のステーションに送信する。読み出し
カウンタ１１は読み出しクロックＣＫｒに同期し・てカ
ウントアツプするため、データはフリップフロップ・・
・、２１，２□、・・・、２ｏ。

２□、・・・の順番で１ビツトずつサイクリックに読み
出されることとなる。

しかして、この実施例においては第２図に示すように入
力データＤｉのフレーム相互間、すなわち有効なデータ
がない期間にこれを埋め合わせる信号（以下、「タイム
フィル」という）を送信側のステーションが送信するも
のとする。このタイムフィルは、本発明にかかるバッフ
ァ回路の容量（ビット数）ｎの約数に等しいビット数で
周期をもつビットパターンを有しており、例えばｎ＝８
ビツトとするとタイムフィルの周期は１ビツト、２ビツ
ト、４ビツト、８ビツトの何れかであればよい。

タイムフィルの周期をこのように設定することにより、
入力データＤｉのフレーム相互間において各フリップフ
ロップ２□〜２ｎに書き込まれるデータは、各フリップ
フロップ２．〜２ｎについてそれぞれ一定したものとな
る。つまり、先の例で言えばタイムフィルの周期が８ビ
ツトの約数である限り、例えばフリッププロップ２１の
出力は常にｒＨＪまたはｒＬＪで一定であり、以下ブリ
ップフロップ２．〜２ｎについても同様となる。従って
１ｇＦき込みカウンタ３と読み出しカウンタ１１のカウ
ント値が互いに一致せず無関係であっても、入力データ
ビットのタイムフィルのビットパターンが正確に読み出
された出力データＤｏを得ることができる。

このようにしてタイムフィルが読み出された後。

データビットに先立ってフレームの開始を示すｍビット
長の特定のビットパターン（以下、開始フラグという）
が、第２図の時刻ｔ１において開始フラグ検出回路８に
より検出される。これにより。

開始フラグ検出回路８からラッチ信号Ｓ、が出力され、
レジスタ９ではこのラッチ信号Ｓ、を受けてその時点で
の書き込みカウンタ３のカウント値ｋを取り込む。

一方、ブリップフロップ２．〜２ｎへの書き込みデータ
Ｄｗは、遅延回路１を介して入力データＤｉをｍビット
遅延させたものであるとすると、時刻ｔ１においては、
フリップ７０ツブ２１〜２ｎのうちに番目のブリップフ
ロップに図示する如く開始フラグの先頭ビットＦ□が書
き込まれる。

また、開始フラグ検出回路８はラッチ信号Ｓ。

を出力すると同時にホールド信号Ｓ２を出力し。

このホールド信号Ｓ３はラッチ回路６のイネーブル端子
ＥＮに入力される。これによってラッチ回路６はホール
ド状態となり、開始フラグ検出以前の各ブリップフロッ
プ２１〜２ｎの出力、すなわちタイムフィルのビットパ
ターンが保持されることになる。よって、この時点では
読み出しカウンタ１１のカウント値は書き込みカウンタ
３のカウント値と無関係であるが、タイムフィルのビッ
トパターンはそのまま継続して読み出され、かつ出力さ
れる。

ホールド時間カウンタｌＯはホールド信号Ｓよがアクテ
ィブ（ホールド）状態である時間をカウントするもので
あり、いま、′ｉＦき込みクロックＣＫｗと読み出しク
ロックＣＫｒとの速度の大小関係が不定であるという仮
定のもとで、ホールド時間カウンタ１０においてホール
ド信号Ｓ、が非アクテイブ状態となるまでのカウント値
が（ｎ／２）−１であり、かつこの時（第２図の時刻ｔ
工′）にロード信号Ｓ、を読み出しカウンタ１１に出力
するものとする。このロード信号Ｓ、により、レジスタ
９に待避されていた書き込みカウンタ３の時刻ｔ１にお
けるカウント値が、第２図の時刻ｔ２′において読み出
しカウンタ１１にセットされる。

ここで、ロード信号Ｓ３は開始フラグ検出回路８にも加
えられており、開始フラグ検出回路８はこのロード信号
Ｓ、によりリセット状態となって時刻ｔ、′以後、ホー
ルド信号Ｓ、が非アクテイブ状態となる。従って、ラッ
チ回路６はそれまでのホールド状態からスルー状態へと
切り換わり、時刻ｔ１ではに番目のフリップフロップか
ら開始フラグの先頭ビットＦ工が読み出される。

以後、読み出しカウンタ１１のカウントアツプにより、
（ｋ＋１）番目から順にブリップフロップ・・・。

２ｎ＋２Ｌ１２ｚｔ・・・・・・とサイクリックに入力
データＤｉが読み出されるため、出力データＤｏはこの
入力データＤｉと同じビットパターンとなる。この状態
は書き込みクロックＣＫｖと読み出しクロックＣＫｒと
の速度差により書き込みカウンタ３のカウント値と読み
出しカウンタ１１のカウント値とが一致するまで継続す
る。従って、この期間内に最大長のフレームの読み出し
を完了できるような必要最小限のバッファ容量ｎを選定
すれば、必要最小限のハードウェアにて本発明にかかる
エラスティックバッファ回路を構成することができる。

なお、前述したように書き込みクロックＣＫｖおよび読
み出しクロックＣＫｒの速度の大小関係が不定の場合に
は、読み出しの開始時点（第２図の時刻ｔ３′）におけ
る書き込みカウンタ３に対する読み出しカウンタ１１の
遅れをｎ　／　２ビツトとした時にバッファ容ＩＬｎを
最小にすることができる。

また、ｌＦき込みクロックＣＫｗの速度が読み出しクロ
ックＣＫｒの速度よりも速い場合には上記の読み出しカ
ウンタ１１の遅れを小さくし、逆に読み出しクロックＣ
Ｋｒの速度が書き込みクロックＣに＋ｚの速度よりも速
い場合には読み出しカウンタ１１の遅れを大きくすれば
バッファ容量ｎを最小にすることができる。

この読み出しカウンタ１１の遅れは、ホールド時間カウ
ンタ１３におけるカウント数の設定により任意に変更す
ることができる。

次いで、この実施例をトークン（送信権）方式のリング
状データウェイに適用した場合について、第３図を参照
しつつ説明する０図において、　１００゜２００、・・
・・・・・・・、９００は伝送路２０を介してデータを
送受信するステーションであり、これらの各ステーショ
ン１００．２００．・・・・・・・・・、９００はすべ
て同一の構成となっている。このため１便宜的にステー
ション１００についてその構成を説明すると、　１０１
はリタイミングや復号化を行なう受信回路、１０２は本
発明にかかるエラスティックバッファ回路、１０３はエ
ラスティックバッファ回路１０２の読み出しクロックＣ
Ｋｒ、換言すれば後述する送信回路１０５の送信クロッ
クを供給するマスタクロック発振器、１０４はエラステ
ィックバッファ回路１０２の出力データと内部送信デー
タとの何れかを選択する選択回路、１０５は符号化等を
行なう送信回路、ＣＫν１０１１Ｄｏは、それぞれ前記
したようにエラスティックバッファ回路１０２に対する
書き込みクロック、入力データ、出力データ、Ｄｏ’は
内部送信データ、Ｄ　ｏ　ＩＴは選択回路１０４にて選
択される送信データ（すなわち出力データＤｏまたは内
部送信データＤｏ’）を示している。

ここで、選択回路１０４はステーション１００の内部の
マイクロプロセッサ（図示せず）等により送信データＤ
ｏ”の選択制御を行なうものとする。

なお、他のステーションＺｏｏ、　９００において、　
２０２、９０２はそれぞれ本発明にかがるエラスティッ
クバッファ回路を示す。

いま、ステーション１００のみが送信権を有していて選
択回路１０４により内部送信データＤｏ’が選択され、
他のすべてのステーション２００　、・・・・・・・・
・。

９００ではエラスティックバッファ回路２ｏ２．・・・
・・・・・・。

９０２からの出力を選択して送信データＤＯ″として出
力するものとすると、ステーション１００における内部
送信データＤｏ’は送信データＤｏＩ＋としてステーシ
ョン２００．・・・・・・・・・、９００の順でデータ
ウェイを一巡する。この際、各ステーション２００．・
・・・・・・・・、　９００のエラスティックバッファ
回路２０２．・・・・・・・・・、９０２における前述
の動作により、受信データと送信データとの間の速度差
および位相差を除去することができる。従って、データ
ビットの重複や脱落のない高信頼性のデータウェイを構
築でき、また伝送路の距離を一層延長することができる
。

（発明の効果） 以上のように本発明によれば、入力データにおける開始
フラグを検出し、それから一定の期間はそれまでに送ら
れたタイムフィルをホールドしてその後に開始フラグ以
後のデータを読み出すものであり、開始フラグの検出に
よって読み出しビット位置の初期設定を行なうようにし
たため、従来のように書き込みデータと読み出しデータ
との位相比較器等を用いることなく、開始フラグ検出回
路やホールド時間カウンタ等の簡単な構成によってエラ
スティックバッファ回路を実現することができる。従っ
て、コストの低減を図ることができ。

分散形ネットワーク等における各ステーションへの配置
も可能となる。

加えて、パルススタッフィング方式のような入出力デー
タに対する制御を行なわないため、多くの種類のディジ
タル伝送システムに適用できる等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
動作を示すタイミングチャート、第３図は第１図の実施
例の応用例を示すデータウェイの構成図である。 １・・・遅延回路　　２．〜２ｎ・・・フリップフロッ
プ３・・・書き込みカウンタ　　　　　４・・・デコー
ダ５１〜５ｎ・・・アンドゲート　　　６・・・ラッチ
回路７・・・データセレクタ　８・・・開始フラグ検出
回路９・・・レジスタ　　　１０・・・ホールド時間カ
ウンタ１１・・・読み出しカウンタ ＣＫｗ・・・書き込みクロック ＣＫｒ・・・読み出しクロック Ｄｉ・・・入力データ　　　　　　ＤＯ・・・出力デー
タＤｔｓ・・・書き込みデータ　　　　ｓｌ・・・ラッ
チ信号Ｓ２・・・ホールド信号　　　　　８つ・・・ロ
ード信号特許出願人　　　　富士電機株式会社 （外１名） 第１図

Claims (1)

1. 【特許請求の範囲】 書き込みクロックに同期させて入力データを遅延させて
   なる書き込みデータを、前記書き込みクロックに同期さ
   せてそのカウント値により選択された複数の記憶素子の
   何れかにビットの到来順にそれぞれ一時的に書き込むと
   共に、読み出しクロックのカウント値により選択された
   前記複数の記憶素子から前記ビットの到来順に読み出し
   たデータを出力データとするエラスティックバッフア回
   路において、 前記入力データは、前記記憶素子の容量に等しいビット
   数の約数の周期で前記入力データのフレーム相互間に挿
   入されるタイムフィルと、フレームの開始フラグとを有
   し、この開始フラグを検出してその時点での前記書き込
   みクロックのカウント値をレジスタに待避させる開始フ
   ラグ検出回路と、前記開始フラグの検出後一定の期間、
   前記記憶素子の出力をホールドするラッチ回路と、この
   ラッチ回路でのホールド時間の経過により前記レジスタ
   内の前記書き込みクロックのカウント値を読み出しクロ
   ックのカウント値としてロードするホールド時間カウン
   タとを備えたことを特徴とするエラスティックバッフア
   回路。