JPH04293333A - 信号検出装置 - Google Patents
信号検出装置Info
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- JPH04293333A JPH04293333A JP3341534A JP34153491A JPH04293333A JP H04293333 A JPH04293333 A JP H04293333A JP 3341534 A JP3341534 A JP 3341534A JP 34153491 A JP34153491 A JP 34153491A JP H04293333 A JPH04293333 A JP H04293333A
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- Japan
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- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims 1
- 238000005086 pumping Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000003287 optical effect Effects 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 239000000872 buffer Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、光送信リンクから受信
されたデジタル信号をリタイミング（ｒｅｔｉｍｉｎｇ
）するために使用するような、信号データをリタイミン
グし且つクロックを抽出する装置に関する。
されたデジタル信号をリタイミング（ｒｅｔｉｍｉｎｇ
）するために使用するような、信号データをリタイミン
グし且つクロックを抽出する装置に関する。
【０００２】通常、光リンクを介して送信されたデジタ
ルデータ信号は、高いビット速度の非ゼロ復帰（ＮＲＺ
）信号であり得る。ここでは入来データに位相同期され
た局所クロック信号を受信器において発生させること、
およびこの局所クロックを使用するデータをリタイミン
グして、続く設備に対する出力信号として共用できる再
生されたクロックおよびデータ信号をエミッタ結合論理
（ＥＣＬ）に提供することが要求されている。クロック
抽出処理は最小ジッタ伝達関数利得と最小自己発生ジッ
タとを提供するが、一方ではまた高レベルの入来データ
ジッタとゼロ或いは１の長い文字列とに耐性を有するべ
きである。クロック同期のロスをアラーム表示すること
もまた望ましい（データのロスは除外される）。
ルデータ信号は、高いビット速度の非ゼロ復帰（ＮＲＺ
）信号であり得る。ここでは入来データに位相同期され
た局所クロック信号を受信器において発生させること、
およびこの局所クロックを使用するデータをリタイミン
グして、続く設備に対する出力信号として共用できる再
生されたクロックおよびデータ信号をエミッタ結合論理
（ＥＣＬ）に提供することが要求されている。クロック
抽出処理は最小ジッタ伝達関数利得と最小自己発生ジッ
タとを提供するが、一方ではまた高レベルの入来データ
ジッタとゼロ或いは１の長い文字列とに耐性を有するべ
きである。クロック同期のロスをアラーム表示すること
もまた望ましい（データのロスは除外される）。
【０００３】
【従来の技術】米国特許第 ４，５３５，４５９号明細
書（ Ｈｏｇｇｅ，Ｊｒ．）は、局所クロックによって
データ入力信号に２つの連続するタイミング操作を行う
ことによって、そして２つのリタイミング操作の行われ
た信号をエクスクルージブＯＲすることによって得られ
る位相検出機能を開示している。そこでこの２つの信号
の組合わせは、データに対するクロックの位相を表示す
ることに使われることができる。位相検出された信号を
利用すると、電圧制御された発振器（ＶＣＯ）が使用さ
れて、リタイミング手段に対してクロック入力を提供で
きる。この回路は、データ再生だけでなくデータ入力か
らのクロック回復もまた実行することができる。開示さ
れたこの回路では、直列になった２つのＤタイプのフリ
ップフロップを利用して２つのデータリタイミング操作
が行われ、各フリップフロップの入力および出力は各Ｏ
Ｒゲートに対する２つの入力である。
書（ Ｈｏｇｇｅ，Ｊｒ．）は、局所クロックによって
データ入力信号に２つの連続するタイミング操作を行う
ことによって、そして２つのリタイミング操作の行われ
た信号をエクスクルージブＯＲすることによって得られ
る位相検出機能を開示している。そこでこの２つの信号
の組合わせは、データに対するクロックの位相を表示す
ることに使われることができる。位相検出された信号を
利用すると、電圧制御された発振器（ＶＣＯ）が使用さ
れて、リタイミング手段に対してクロック入力を提供で
きる。この回路は、データ再生だけでなくデータ入力か
らのクロック回復もまた実行することができる。開示さ
れたこの回路では、直列になった２つのＤタイプのフリ
ップフロップを利用して２つのデータリタイミング操作
が行われ、各フリップフロップの入力および出力は各Ｏ
Ｒゲートに対する２つの入力である。
【０００４】
【発明が解決しようとする課題および課題を解決するた
めの手段】本発明によって、下記に規定されるようなカ
スケード接続された一連の３つのデータラッチと、デジ
タルデータ信号を第１のラッチに印加するための手段と
、第１のラッチに対するデータ信号入力と同一位相で第
１および第３のラッチをクロックする手段と、第１のラ
ッチに対するデータ信号入力と逆位相で第２のラッチを
クロックする手段と、第１のラッチに対するデジタルデ
ータ信号（Ａ）入力と第２のラッチのデータ信号出力（
Ｂ）と第３のラッチのデータ信号出力（Ｃ）とがそれに
対して印加され、アルゴリズムＸ＝Ｂ．（Ａ−Ｃ）、に
よって出力データ信号（Ｘ）を得るように整えられた一
致検出手段と、この一致検出回路の出力データ信号（Ｘ
）がそれによってクロック手段のタイミングを制御して
第１のラッチに対するデジタルデータ信号入力との位相
関係を維持する第１の位相同期ループフィードバック手
段とを具備する、デジタル信号データをリタイミングし
クロックを抽出する装置が提供される。
めの手段】本発明によって、下記に規定されるようなカ
スケード接続された一連の３つのデータラッチと、デジ
タルデータ信号を第１のラッチに印加するための手段と
、第１のラッチに対するデータ信号入力と同一位相で第
１および第３のラッチをクロックする手段と、第１のラ
ッチに対するデータ信号入力と逆位相で第２のラッチを
クロックする手段と、第１のラッチに対するデジタルデ
ータ信号（Ａ）入力と第２のラッチのデータ信号出力（
Ｂ）と第３のラッチのデータ信号出力（Ｃ）とがそれに
対して印加され、アルゴリズムＸ＝Ｂ．（Ａ−Ｃ）、に
よって出力データ信号（Ｘ）を得るように整えられた一
致検出手段と、この一致検出回路の出力データ信号（Ｘ
）がそれによってクロック手段のタイミングを制御して
第１のラッチに対するデジタルデータ信号入力との位相
関係を維持する第１の位相同期ループフィードバック手
段とを具備する、デジタル信号データをリタイミングし
クロックを抽出する装置が提供される。
【０００５】本発明の好ましい実施例では、ラッチをク
ロックする手段は電圧制御された発振器（ＶＣＯ）を具
備し、そして第１の位相同期ループフィードバック手段
は、一致検出回路の出力信号（Ｘ）から、ＶＣＯの制御
入力に印加されてＶＣＯの周波数を制御して第１のラッ
チに対するデジタルデータ信号（Ａ）入力と同一位相に
ＶＣＯ出力を維持するエラー信号電圧を導出する手段を
具備している。
ロックする手段は電圧制御された発振器（ＶＣＯ）を具
備し、そして第１の位相同期ループフィードバック手段
は、一致検出回路の出力信号（Ｘ）から、ＶＣＯの制御
入力に印加されてＶＣＯの周波数を制御して第１のラッ
チに対するデジタルデータ信号（Ａ）入力と同一位相に
ＶＣＯ出力を維持するエラー信号電圧を導出する手段を
具備している。
【０００６】
【実施例】図１に概略的に示された配置では、バランス
をとられたデジタルデータ信号ＩＰ，ＩＰ−は入力バッ
ファ１０１ を介して、カスケード接続された１組の３
つのデータラッチ１１１，１２１ および１３１ に供
給される。ラッチ１３１ の出力は、出力バッファ１４
１ を介して３−入力一致検出回路２０１ へ１つの入
力として供給される。回路２０１ に対する他の２つの
入力は、入力バッファ１０１ の出力（すなわち、事実
上の入力データ信号）およびラッチ１２１ の出力であ
る。ラッチ１２１およびバッファ１４１ の出力は効果
的に遅延され、そしてラッチ１１１ に対する信号入力
のバージョンにリタイミングされる。一致検出回路２０
１ は、バランスをとられた出力信号Ｘ，Ｘ−を一般的
アルゴリズムである、 Ｘ＝Ｂ．（Ａ−Ｃ） によって生成するように整えられる。ここで、Ａはバッ
ファ１０１ の出力を同定し、Ｂはラッチ１２１ の出
力を同定し、Ｃはバッファ１４１ の出力を同定する。
をとられたデジタルデータ信号ＩＰ，ＩＰ−は入力バッ
ファ１０１ を介して、カスケード接続された１組の３
つのデータラッチ１１１，１２１ および１３１ に供
給される。ラッチ１３１ の出力は、出力バッファ１４
１ を介して３−入力一致検出回路２０１ へ１つの入
力として供給される。回路２０１ に対する他の２つの
入力は、入力バッファ１０１ の出力（すなわち、事実
上の入力データ信号）およびラッチ１２１ の出力であ
る。ラッチ１２１およびバッファ１４１ の出力は効果
的に遅延され、そしてラッチ１１１ に対する信号入力
のバージョンにリタイミングされる。一致検出回路２０
１ は、バランスをとられた出力信号Ｘ，Ｘ−を一般的
アルゴリズムである、 Ｘ＝Ｂ．（Ａ−Ｃ） によって生成するように整えられる。ここで、Ａはバッ
ファ１０１ の出力を同定し、Ｂはラッチ１２１ の出
力を同定し、Ｃはバッファ１４１ の出力を同定する。
【０００７】ラッチ１２１ の出力はまた、増幅器５１
１ を介して、他の設備（図示されない）に供給するリ
タイミング回路のバランスをとられたデジタルデータ出
力ＯＰ，ＯＰ−をも形成する。
１ を介して、他の設備（図示されない）に供給するリ
タイミング回路のバランスをとられたデジタルデータ出
力ＯＰ，ＯＰ−をも形成する。
【０００８】データラッチ １１１，１２１および１３
１ はそれぞれ、図２および図３に示されるように、通
常のＤタイプフリップフロップの１／２として効果的に
形成されている。図２の回路は、クロックが“真”であ
るとき、すなわちＣＫ＝１およびＣＫ−＝０であるとき
、その入力端末Ｄ，Ｄ−のデータに対して“透過性”で
ある程度に１つのデータラッチとして機能する。このラ
ッチは、ＣＫがゼロになりＣＫ−が１になるときにその
最後のデータ状態にラッチしたままである。図３の通常
のＤタイプフリップフロップは基本的に、反対の位相で
クロックされるカスケード接続の２つのラッチから構成
される。Ｄ，Ｄ−での入力データ状態はＣＫが１からゼ
ロになる瞬間に出力Ｑ，Ｑ−に伝達されるが、それは決
して透過性ではない。２つのＤタイプフリップフロップ
が中央の２つのラッチをカスケード接続されるとき、す
なわち第１のフリップフロップの第２のラッチと第２の
フリップフロップの第１のラッチとが同位相でクロック
されるとき、結果としてこれらは両者とも同時に透過性
になる。それ故に第２のフリップフロップの第１のラッ
チは、１つの集積回路として使用されるときは、余分と
なり回路の有意義な節約をもたらす。それ故に図１の目
的のためには、第２のフリップフロップの最初の半分を
省略することができる。その結果は示されるように、ラ
ッチ１１１ および１３１ は同位相でクロックされ、
そしてラッチ１２１ は逆位相でクロックされる。バッ
ファ１０１および１４１ は論理回路をクロックされな
い。
１ はそれぞれ、図２および図３に示されるように、通
常のＤタイプフリップフロップの１／２として効果的に
形成されている。図２の回路は、クロックが“真”であ
るとき、すなわちＣＫ＝１およびＣＫ−＝０であるとき
、その入力端末Ｄ，Ｄ−のデータに対して“透過性”で
ある程度に１つのデータラッチとして機能する。このラ
ッチは、ＣＫがゼロになりＣＫ−が１になるときにその
最後のデータ状態にラッチしたままである。図３の通常
のＤタイプフリップフロップは基本的に、反対の位相で
クロックされるカスケード接続の２つのラッチから構成
される。Ｄ，Ｄ−での入力データ状態はＣＫが１からゼ
ロになる瞬間に出力Ｑ，Ｑ−に伝達されるが、それは決
して透過性ではない。２つのＤタイプフリップフロップ
が中央の２つのラッチをカスケード接続されるとき、す
なわち第１のフリップフロップの第２のラッチと第２の
フリップフロップの第１のラッチとが同位相でクロック
されるとき、結果としてこれらは両者とも同時に透過性
になる。それ故に第２のフリップフロップの第１のラッ
チは、１つの集積回路として使用されるときは、余分と
なり回路の有意義な節約をもたらす。それ故に図１の目
的のためには、第２のフリップフロップの最初の半分を
省略することができる。その結果は示されるように、ラ
ッチ１１１ および１３１ は同位相でクロックされ、
そしてラッチ１２１ は逆位相でクロックされる。バッ
ファ１０１および１４１ は論理回路をクロックされな
い。
【０００９】一致検出回路２０１ の働きは、今図４を
参照して記載される。トランジスタ２１８および２１５
は入力Ａ，Ａ−の間で差動機能を実行し、そして同様
にトランジスタ２０６，２０３ は入力Ｃ，Ｃ−の間で
同じ差動機能を実行する。２０３ および ２１８のコ
レクタと同様、２０６ および２１５ のコレクタは一
緒に接続され、普通の機能（Ａ−Ｃ）が実行される。そ
して結果として生じた信号は、Ｂ，Ｂ−入力と乗算され
るトランジスタの組２１３，２１１ および２１０，２
０８ に供給される。出力で流れる電流Ｘ，Ｘ−はそれ
故にＢ．（Ａ−Ｃ）に等しいであろう。実際、一致検出
器の機能はＩ（Ｘ）＝Ｂ．（Ａ−ｔ．ｃ）として書かれ
るのが適切である。ここでｔは、ＴＲＩＭ入力でのトラ
ンジスタ２０５ のエミッタに対する電圧に依存する因
数である。
参照して記載される。トランジスタ２１８および２１５
は入力Ａ，Ａ−の間で差動機能を実行し、そして同様
にトランジスタ２０６，２０３ は入力Ｃ，Ｃ−の間で
同じ差動機能を実行する。２０３ および ２１８のコ
レクタと同様、２０６ および２１５ のコレクタは一
緒に接続され、普通の機能（Ａ−Ｃ）が実行される。そ
して結果として生じた信号は、Ｂ，Ｂ−入力と乗算され
るトランジスタの組２１３，２１１ および２１０，２
０８ に供給される。出力で流れる電流Ｘ，Ｘ−はそれ
故にＢ．（Ａ−Ｃ）に等しいであろう。実際、一致検出
器の機能はＩ（Ｘ）＝Ｂ．（Ａ−ｔ．ｃ）として書かれ
るのが適切である。ここでｔは、ＴＲＩＭ入力でのトラ
ンジスタ２０５ のエミッタに対する電圧に依存する因
数である。
【００１０】一致検出回路２０１ の出力Ｘ，Ｘ−は、
第１の位相同期フィードバックループに対する入力を形
成する。減衰された第２のオーダの位相同期ループを使
用することによって、クロック抽出が実行される。局所
クロックは、外部コイル或いは送信ライン７０１ を利
用するプッシュプル電圧制御発振器（ＶＣＯ）によって
発生される。入力データに対する発振器出力の位相検出
は、データ変換とある方向のクロック端部との間の−事
実上は信号ＡとＢとの変換の間の−タイムラグと、信号
ＢとＣとの間のタイムラグ、これは常にデータビット期
間の半分であるが、とを比較することによって行われる
。一致検出器の２つの出力は差動増幅器３０１ によっ
て差を取られて、局所クロックの負の変換が入来データ
端部と同期するときにゼロボルトであるエラー電圧を提
供する。ループフィルタは、集積回路チップから離して
配置されたフィードバック構成要素を備えた高利得積分
増幅器（ ｈｉｇｈｇａｉｎ ｉｎｔｅｇｒａｔｉｎｇ
ａｍｐｌｉｆｉｅｒ）３０１ を具備する。
第１の位相同期フィードバックループに対する入力を形
成する。減衰された第２のオーダの位相同期ループを使
用することによって、クロック抽出が実行される。局所
クロックは、外部コイル或いは送信ライン７０１ を利
用するプッシュプル電圧制御発振器（ＶＣＯ）によって
発生される。入力データに対する発振器出力の位相検出
は、データ変換とある方向のクロック端部との間の−事
実上は信号ＡとＢとの変換の間の−タイムラグと、信号
ＢとＣとの間のタイムラグ、これは常にデータビット期
間の半分であるが、とを比較することによって行われる
。一致検出器の２つの出力は差動増幅器３０１ によっ
て差を取られて、局所クロックの負の変換が入来データ
端部と同期するときにゼロボルトであるエラー電圧を提
供する。ループフィルタは、集積回路チップから離して
配置されたフィードバック構成要素を備えた高利得積分
増幅器（ ｈｉｇｈｇａｉｎ ｉｎｔｅｇｒａｔｉｎｇ
ａｍｐｌｉｆｉｅｒ）３０１ を具備する。
【００１１】第１のフィードバックループに加えて、出
力Ｘ，Ｘ−はまた第２の付加的な周波数獲得ループに対
する入力を形成する。このループが同期から外れそして
データ信号が入力に存在するとき、一致検出器回路は増
幅器３１１ によって増幅されるうなり音を生成する。 増幅されたうなり音は、下記に示される方法で積分増幅
器３０１ に対してスルー電流を提供する電荷ポンプを
駆動する。したがってＶＣＯは、利用可能なすべての範
囲のチューニング電圧を網羅する。スルー電流は周波数
エラーの振幅に比例しており、それ故に第１のフィード
バックループ位相が同期されるとこの電流はゼロにまで
減少する。
力Ｘ，Ｘ−はまた第２の付加的な周波数獲得ループに対
する入力を形成する。このループが同期から外れそして
データ信号が入力に存在するとき、一致検出器回路は増
幅器３１１ によって増幅されるうなり音を生成する。 増幅されたうなり音は、下記に示される方法で積分増幅
器３０１ に対してスルー電流を提供する電荷ポンプを
駆動する。したがってＶＣＯは、利用可能なすべての範
囲のチューニング電圧を網羅する。スルー電流は周波数
エラーの振幅に比例しており、それ故に第１のフィード
バックループ位相が同期されるとこの電流はゼロにまで
減少する。
【００１２】上記で参照された第２の周波数獲得フィー
ドバックループは、図５に詳細に示されている同期回路
４０１ を具備する。出力Ｘ，Ｘ−は各トランジスタＱ
４およびＱ３を介して演算増幅器３１１ に供給され、
増幅器３１１ の出力はＸおよびＸ−の相対値に依存す
る極性を有するであろう。増幅器３１１ の出力が正に
なるときは、電荷はキャパシタＣ１０から入力に挿入さ
れたＣＰＵＭＰＺを通っておよびトランジスタ４１０
を介して端末ＶＥＥへと流れる。増幅器３１１ の出力
が負になるとき、電荷はキャパシタＣ１０を通ってトラ
ンジスタ４０６ のエミッタを介して図５の端末ＣＲに
よって接続されている図１のリザーバキャパシタＣＲＥ
Ｓから引き出される。トランジスタ４０６ のコレクタ
の電圧は、トランジスタ４０３，４０４ のエミッタに
印加されるであろう。トランジスタ４０６ のコレクタ
とトランジスタ４０３，４０４ のエミッタとの間の抵
抗Ｒ９を流れる電流は、ある量の電荷がそれでキャパシ
タＣ１０から引き出される周波数に正比例するであろう
。トランジスタ４０３，４０４ を流れる電流は、端末
Ｓ１，Ｓ２を介して、図１の差動増幅器３０１ の入力
に印加される。結果として生じる増幅器３０１ の出力
は図５の端末ＩＰを介してフィードバックされ、そして
増幅器４１１ の出力と比較される。増幅器３０１ の
出力がその範囲の一方の極値を越えて伸びたとき、増幅
器４１１ は、２つの入力の相対値が反転されそして増
幅器４１１ の出力がその範囲の他方の極値まで鋭く揺
れるような状態を経験する。これによって、トランジス
タ４０５ を介して印加されたトランジスタ４０４ の
ベースでの信号はトランジスタ４０３ のベースでの基
準信号に対して変化する。抵抗Ｒ９を介してトランジス
タ４０６ のコレクタおよびリザーバキャパシタＣＲＥ
Ｓに対して印加された結果として生じる信号は、鋸歯状
波形である。もしキャパシタＣ１０に印加される一定の
周波数が存在するならば、鋸歯状波形は増幅器３０１
の出力で発生されるであろう。ＣＶでの鋸歯状波形は、
図１に示された局所クロックＣＫ，ＣＫ−を提供する電
圧制御発振器７０１ 内のバリキャップダイオードに対
する制御電圧である。この回路の入力データＩＰ，ＩＰ
−との同期が得られるとき、ＣＶでの時間の電圧の交換
速度は、速度がゼロに達して完全な同期が為されるとき
まで減速される。 図５のトランジスタ４０７ および４０９ は、端末Ｓ
ＬＡで同期ロスアラームに対する信号を発信する。
ドバックループは、図５に詳細に示されている同期回路
４０１ を具備する。出力Ｘ，Ｘ−は各トランジスタＱ
４およびＱ３を介して演算増幅器３１１ に供給され、
増幅器３１１ の出力はＸおよびＸ−の相対値に依存す
る極性を有するであろう。増幅器３１１ の出力が正に
なるときは、電荷はキャパシタＣ１０から入力に挿入さ
れたＣＰＵＭＰＺを通っておよびトランジスタ４１０
を介して端末ＶＥＥへと流れる。増幅器３１１ の出力
が負になるとき、電荷はキャパシタＣ１０を通ってトラ
ンジスタ４０６ のエミッタを介して図５の端末ＣＲに
よって接続されている図１のリザーバキャパシタＣＲＥ
Ｓから引き出される。トランジスタ４０６ のコレクタ
の電圧は、トランジスタ４０３，４０４ のエミッタに
印加されるであろう。トランジスタ４０６ のコレクタ
とトランジスタ４０３，４０４ のエミッタとの間の抵
抗Ｒ９を流れる電流は、ある量の電荷がそれでキャパシ
タＣ１０から引き出される周波数に正比例するであろう
。トランジスタ４０３，４０４ を流れる電流は、端末
Ｓ１，Ｓ２を介して、図１の差動増幅器３０１ の入力
に印加される。結果として生じる増幅器３０１ の出力
は図５の端末ＩＰを介してフィードバックされ、そして
増幅器４１１ の出力と比較される。増幅器３０１ の
出力がその範囲の一方の極値を越えて伸びたとき、増幅
器４１１ は、２つの入力の相対値が反転されそして増
幅器４１１ の出力がその範囲の他方の極値まで鋭く揺
れるような状態を経験する。これによって、トランジス
タ４０５ を介して印加されたトランジスタ４０４ の
ベースでの信号はトランジスタ４０３ のベースでの基
準信号に対して変化する。抵抗Ｒ９を介してトランジス
タ４０６ のコレクタおよびリザーバキャパシタＣＲＥ
Ｓに対して印加された結果として生じる信号は、鋸歯状
波形である。もしキャパシタＣ１０に印加される一定の
周波数が存在するならば、鋸歯状波形は増幅器３０１
の出力で発生されるであろう。ＣＶでの鋸歯状波形は、
図１に示された局所クロックＣＫ，ＣＫ−を提供する電
圧制御発振器７０１ 内のバリキャップダイオードに対
する制御電圧である。この回路の入力データＩＰ，ＩＰ
−との同期が得られるとき、ＣＶでの時間の電圧の交換
速度は、速度がゼロに達して完全な同期が為されるとき
まで減速される。 図５のトランジスタ４０７ および４０９ は、端末Ｓ
ＬＡで同期ロスアラームに対する信号を発信する。
【図１】デジタルデータ信号をリタイミングし且つクロ
ックを抽出する装置の全体概略回路図。
ックを抽出する装置の全体概略回路図。
【図２】データラッチの構造を示す図。
【図３】Ｄタイプフリップフロップの構造を示す図。
【図４】図１の一致検出回路の概略回路図。
【図５】図１に示された周波数獲得同期ループの部分を
示す概略回路図、
示す概略回路図、
１１１，１２１，１３１ …データラッチ、２０１ …
一致検出回路、７０１ …発振器。
一致検出回路、７０１ …発振器。
Claims (4)
- 【請求項１】 下記に記載されるようなカスケード接
続された一連の３つのデータラッチと、デジタルデータ
信号を第１のラッチに印加するための手段と、局所発生
されたクロック手段と同一位相で第１および第３のラッ
チをクロックする手段と、局所発生されたクロック手段
と逆位相で第２のラッチをクロックする手段と、第１の
ラッチに対するデジタルデータ信号（Ａ）入力と第２の
ラッチのデータ信号出力（Ｂ）と第３のラッチのデータ
信号出力（Ｃ）とがそれに対して印加され、アルゴリズ
ムＸ＝Ｂ．（Ａ−Ｃ）、によって出力データ信号（Ｘ）
を得るように整えられた一致検出手段と、この一致検出
回路の出力データ信号（Ｘ）がそれによってクロック手
段のタイミングを制御して第１のラッチに対するデジタ
ルデータ信号入力との位相関係を維持する第１の位相同
期ループフィードバック手段とを具備する、デジタル信
号データのリタイミングをしクロックを抽出する装置。 - 【請求項２】 データ信号はバランスをとられたデジ
タルデータ信号であり、ラッチおよび一致検出手段の出
力はバランスをとられた出力である請求項１記載の装置
。 - 【請求項３】 ラッチをクロックする手段が電圧制御
された発振器（ＶＣＯ）を具備し、そして第１の位相同
期ループフィードバック手段は、一致検出回路の出力信
号（Ｘ）から、ＶＣＯの制御入力に印加されてＶＣＯの
周波数を制御して第１のラッチに対するデジタルデータ
信号（Ａ）入力との正確な位相関係にあるＶＣＯ出力を
維持するエラー信号電圧を導出する手段を具備する請求
項１記載の装置。 - 【請求項４】 一致検出手段のバランスをとられた出
力信号の間の位相のずれたインバランスを検出してうな
り音信号を生成する手段と、うなり音信号が印加されて
スルー電流を形成する電荷ポンプ手段と、スルー電流が
それに対して印加される積分手段と、スルー電流の積分
値が２つの予め定められた値のどちらか一方に達すると
きにスルー電流の符号を反転する手段と、スルー電流を
第１のフィードバックループ手段に加える手段とを具備
する第２のフィードバックループ手段を備えた請求項３
記載の装置。
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