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Diese Erfindung bezieht sich auf eine
Datensignal-Nachsynchronisations- und Taktrückgewinnungsvorrichtung, wie sie zum
Beispiel zur Nachsynchronisation von digitalen Signalen verwendet
wird, die van einer optischen Übertragungsstrecke empfangen
werden.
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Typischerweise kann ein über eine optische Strecke übertragenes
digitales Datensignal ein eine hohe Bitrate aufweisendes NRZ-
Signal sein. Es besteht eine Notwendigkeit, an einem Empfänger
ein lokales Taktsignal zu erzeugen, das phasenstarr auf die
ankommenden Daten bezogen ist, und die Daten unter Verwendung
des lokalen Taktsignals nachzusynchronisieren, um mit einer
emittergekoppelten Logik (ECL) kompatible regenerierte Takt
und Datensignals als Ausgänge für nachfolgende Geräte zu
erzeugen. Der Taktrückgewinnungsvorgang sollte eine minimale
Phasenschwankungs- oder Jitter-Übertragungsfunktionsverstärkung und
minimale selbsterzeugte Phasenschwankungen oder Jitter ergeben,
während er gleichzeitig gegenüber hohen Pegeln von ankommenden
Datenphasenschwankungen und langen Ketten von 1- oder 0-Werten
tolerant ist. Weiterhin ist eine Alarmanzeige für den Takt
synchronisationsverlust ebenfalls wünschenswert (Datenverlust
erwartet).
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Das US-Patent 4 535 459 (Hogge, Jr.) beschreibt eine
Phasendetektorfunktion, die dadurch erreicht wird, daß zwei in Serie
erfolgende Zeitsteuervorgänge an einem Dateneingangssignal
entsprechend einem lokalen Takt durchgeführt werden und die in den
beiden Zeitsteueroperationen auftretenden Signale einer EXLUSIV-
ODER-Verknüpfung unterworfen werden. Die Kombination der beiden
Signale kann dann dazu verwendet werden, eine Anzeige der Phase
des Taktes bezüglich der Daten zu liefern. Unter Verwendung des
phasendemodulierten Signals kann ein spannungsgesteuerter
Oszillator (VCO) eingesetzt werden, um den Takteingang an die
Zeitsteuereinrichtungen zu liefern, so daß die Schaltung nicht
nur eine Datenregeneration, sondern auch eine Taktrückgewinnung
aus dem Dateneingang ergeben kann. Bei den beschriebenen
Schaltungen werden die Daten-Zeitsteueroperationen unter
Verwendung von zwei in Serie geschalteten Flip-Flop-Schaltungen
vom D-Typ ausgeführt, wobei der Eingang und Ausgang jeder Flip-
Flop-Schaltung die beiden Eingänge an ein jeweiliges ODER-
Verknüpfungsglied bildet.
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Gemäß der vorliegenden Erfindung wird eine Digitalsignal-
Datennachsynchronisations- und Taktrückgewinnungsvorrichtung
geschaffen, die eine Serie von drei Datenspeichern, wie sie
nachfolgend definiert sind, und die in Kaskade geschaltet sind,
Einrichtungen zur Zuführung digitaler Datensignale an den ersten
Datenspeicher, Einrichtungen zum Takten der ersten und dritten
Datenspeicher gleichphasig mit den Datensignalen, die in den
ersten Datenspeicher eingegeben werden, Einrichtungen zum Takten
des zweiten Datenspeichers in Phasenopposition zu den
Datensignalen, die in den ersten Datenspeicher eingegeben werden,
Koinzidenzdetektoreinrichtungen, denen die digitalen, in den
ersten Datenspeicher eingegebenen Datensignale (A), die von dem
zweiten Datenspeicher abgegebenen Datensignale (B) und die von
dem dritten Datenspeicher abgegebenen Datensignale C zugeführt
werden, wobei die Koinzidenzdetektoreinrichtungen derart
ausgebildet sind, daß sie Datenausgangssignale (X) entsprechend dem
Algorithmus X = B (A - C) ableiten, und eine erste
phasenstarre Rückführungseinrichtung einschließt, wobei die
Datenausgangssignale (X) der Koinzidenzdetektorschaltung die
Zeitsteuerung der Einrichtungen zum Takten steuern, um die
Phasenbeziehung mit den digitalen Datensignalen aufrechtzuerhalten,
die in den ersten Datenspeicher eingegeben werden.
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Bei einer bevorzugten Ausführungsform der Erfindung umfassen
die Einrichtungen zum Takten der Datenspeicher einen
spannungsgesteuerten
Oszillator (VCO), und die ersten phasenstarren
Rückführungseinrichtungen schließen Einrichtungen zur Ableitung
einer Fehlersignalspannung aus den Ausgangssignalen X der
Koinzidenzdetektorschaltung ein, wobei diese
Fehlersignalspannung einem Steuereingang des VCO zugeführt wird, um die Frequenz
des VCO so zu steuern, daß das Ausgangssignal des VCO in Phase
mit den digitalen Datensignalen A gehalten wird, die in den
ersten Speicher eingegeben werden.
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Ausführungsbeispiele der Erfindung werden nunmehr unter
Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
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Fig. 1 ein allgemeines Schaltbild einer
Digital-Datensignal-Nachsynchronisations- und Taktrückgewinnungsvorrichtung
ist,
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Fig. 2a und 2b die Konstruktion einer
Flip-Flop-Schaltung von D-Typ bzw. einen Datenspeicher zeigen,
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Fig. 3 ein Schaltbild der Koinzidenzdetektorschaltung
nach Fig. 1 ist, und
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Fig. 4 ein Schaltbild eines Teils einer in Fig. 1
gezeigten Frequenzerfassungs-Synchronisationsschleife ist.
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Bei der in Fig. 1 allgemein gezeigten Anordnung wird ein
symmetrisches digitales Datensignal IP, IP- über einen
Eingangspuffer 101 einem Satz von drei Datenspeichern 110, 121
und 131 zugeführt, die in Kaskade geschaltet sind. Der Ausgang
des Datenspeichers 131 wird über einen Ausgangspuffer 141 als
ein Eingang einer drei Eingänge aufweisenden
Koinzidenzdetektorschaltung 201 zugeführt. Die beiden anderen Eingänge an die
Schaltung 201 sind der Ausgang des Eingangspuffers 101 (d.h.
effektiv das Dateneingangssignal) und der Ausgang des
Datenspeichers 121. Die Ausgänge des Datenspeichers 121 und des
Puffers 141 sind effektiv verzögerte und nachsynchronisierte
Versionen des Eingangssignals an den Datenspeicher 111. Die
Koinzidenzdetektorschaltung 201 ist so ausgebildet, daß sie
ein symmetrisches Ausgangssignal X, X- entsprechend dem
allgemeinen Algorithmus
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X = B (A - C)
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erzeugt,
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worin A den Ausgang des Puffers 101 bezeichnet,
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B den Ausgang des Datenspeichers 121 bezeichnet, und
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C den Ausgang des Puffers 141 bezeichnet.
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Der Ausgang des Datenspeichers 121 bildet weiterhin über einen
Verstärker 511 das symmetrische digitale Datenausgangssignal OP,
OP- der Nachsynchronisationsschaltung zur Zuführung an andere
(nicht gezeigte) Geräte.
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Die Datenspeicher 111, 121 und 131 sind jeweils effektiv als
eine Hälfte einer üblichen Flip-Flop-Schaltung von D-Typ
definiert, wie dies aus den Fig. 2a und 2b zu erkennen ist. Die
Schaltung nach Fig. 2a arbeitet als Datenspeicher insofern, als
sie für Daten an ihren Eingangsanschlüssen D, D- 'transparent'
ist, wenn der Takt einen 'wahren' Wert aufweist, d.h. wenn CK =
1 und CK- = 0 ist. Der Datenspeicher bleibt in seinem letzten
Datenzustand verriegelt, wenn CK auf 0 geht und CK- auf 1 geht.
Die übliche Flip-Flop-Schaltung vom D-Typ nach Fig. 2b besteht
im wesentlichen aus zwei in Kaskade geschalteten Datenspeichern,
die mit entgegengesetzter Phase getaktet werden. Der
Eingangsdatenzustand an D, D- wird zum Ausgang Q, Q- zu dem Zeitpunkt
überführt, zu dem CK von 1 auf 0 geht, doch ist diese Schaltung
niemals transparent. Wenn zwei Flip-Flop-Schaltungen von D-Typ
kaskadiert werden, so werden die in der Mitte liegenden beiden
Datenspeicher, d.h. der zweite Datenspeicher der ersten Flip-
Flop-Schaltung und der erste Datenspeicher der zweiten Flip-
Flop-Schaltung gleichphasig getaktet, so daß sie beide zur
gleichen Zeit transparent sind. Daher wird der erste
Datenspeicher der zweiten Flip-Flop-Schaltung retundant, was eine
beträchtliche Einsparung hinsichtlich der Schaltungen bewirkt,
wenn diese in Form einer integrierten Schaltung ausgeführt
werden. Für die Zwecke der Fig. 1 kann daher die erste Hälfte
der zweiten Flip-Flop-Schalatung fortgelassen werden. Das
Ergebnis besteht in der dargestellten Weise darin, daß die
Datenspeicher 111 und 131 gleichphasig getaktet werden, während
der Datenspeicher 121 gegenphasig getaktet wird. Die Puffer
101 und 141 sind nichtgetaktete Logikschaltungen.
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Die Betriebsweise der Koinzidenzdetektorschaltung 201 wird
nunmehr unter Bezugnahme auf Fig. 3 beschrieben. Transistoren 218
und 215 führen eine Differenzfunktion zwischen den Eingängen
A, A- aus, und in gleicher Weise führen die Transistoren 206,
203 die gleiche Differenzfunktion zwischen den Eingängen C,
C- aus. Die Kollektoren der Transistoren 206 und 215 sind
miteinander verbunden, und zwar ebenso wie die Kollektoren der
Transistoren 203 und 218, so daß die allgemeine Funktion von (A - C)
ausgeführt wird. Die resultierenden Signale werden dann
Transistorpaaren 213, 211 und 210, 208 zugeführt, in denen sie mit
den Eingängen B, B- multipliziert werden. Der an den Ausgängen
X, X- fließende Strom ist daher gleich B (A - C). In der
Praxis wird die Funktion des Koinzidnezdetektor richtig als
I(x) = B (A - t C) beschrieben, worin t ein Faktor ist,
der von der Spannung an dem ABGLEICH-Eingang an den Emitter
des Transistors 205 abhängt.
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Die Ausgänge X, X- der Koinzidenzdetektorschaltung 201 bilden
Eingänge an eine erste phasenstarre Rückführungsschleife. Die
Taktrückgewinnung wird durch die Verwendung einer gedämpften
phasenstarren Schleife zweiter Ordnung erreicht. Der lokale
Takt wird durch einen spannungsgesteuerten Gegentakt-Osizillator
(VCO) 701 erzeugt, der eine externe Spule oder
Übertragungsleitung verwendet. Die Phasendetektion des Oszillatorausganges
bezüglich der Eingangsdaten wird durch einen Vergleich der
Zeitverzögerung zwischen den Datenübergängen und den Taktflanken in
einer bestimmten Richtung - effektiv die Übergänge der Signale
A und B, mit der Zeitverzögerung zwischen den Signalen B und C,
immer die halbe Datenbitperiode, erzielt. Die beiden Ausgänge
des Koinzidenzdetektors werden einer Differenzbildung durch
einen Differenzverstärker 301 unterworfen, um eine
Fehlerspannung
zu erzeugen, die 0 Volt aufweist, wenn die negativen
Flanken des lokalen Taktes synchron zu den Flanken der
ankommenden Daten sind. Das Schleifenfilter umfaßt den eine hohe
Verstärkung aufweisenden integrierenden Verstärker 301, wobei
die Gegenkopplungskomponenten außerhalb des integrierten
Schaltungsplättchens angeordnet sind.
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Zusätzlich zu der ersten Rückführungsschleife bilden die
Ausgänge X, X- außerdem Eingänge an eine zweite zusätzliche
Frequenzerfassungsschleife. Wenn die Schleife ausgerastet ist
und Datensignale am Eingang vorliegen, so erzeugt die
Koinzidenzdetektorschaltung einen Schwebungston, der in dem Verstärker
311 verstärkt wird. Der verstärkte Schwebungston steuert eine
Ladungspumpe an, die einen Ablenkstrom an den integrierenden
Verstärker 301 in der nachfolgend beschriebenen Weise liefert.
Der VCO führt daher eine Frequenzänderung über den vollen
Bereich der verfügbaren Abstimmspannung aus. Der Ablenkstrom ist
proportional zur Größe des Frequenzfehlers und verringert sich
daher auf 0, wenn die erste Rückführungsschleife eine
Phaseneinrastung ausführt.
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Die vorstehend genannte zweite
Frequenzerfassungs-Rückführungsschleife schließt die Einrastschaltung 401 ein, die in Fig. 4
ausführlich dargestellt ist. Die Ausgänge X, X- werden über
Transistoren Q4 bzw. Q3 dem Operationsverstärker 311 zugeführt,
dessen Ausgang eine Polarität aufweist, die von den relativen
Werten von X und X- abhängt. Wenn der Ausgang des Verstärkers
311 positiv wird, so fließt Ladung von dem Kondensator C10
durch den mit CUMPZ bezeichneten Eingang und über den Transistor
410 zum Anschluß VEE. Wenn der Ausgang des Verstärkers 311
negativ wird, so wird Ladung durch den Kondensator C10 über den
Emitter eines Transistors 406 von dem Speicherkondensator CRES
in Fig. 1 gezogen, der mit dem Anschluß CR in Fig. 4 verbunden
ist. Die Spannung an dem Kollektor des Transistors 406 wird den
Emittern von Transistoren 403, 404 zugeführt. Der in dem
Widerstand R9 zwischen dem Kollektor des Transistors 406 und den
Emittern der Transistoren 403, 404 fließende Strom ist direkt
proportional zu der Frequenz, mit der Ladungsmengen aus dem
Kondensator C10 gezogen werden. Die in den Transistoren 403, 404
fließenden Ströme werden über Anschlüsse S1, S2 den Eingängen
des Differenzverstärkers 301 nach Fig. 1 zugeführt. Der
resultierende Ausgang des Verstärkers 301 wird über den Anschluß IP
nach Fig. 4 zurückgespeist und mit dem Ausgang eines Verstärkers
411 verglichen. Wenn der Ausgang des Verstärkers 301 eine
rampenförmige Spannungsänderung bis zu einem Ende seines
Bereiches ausgeführt hat, stellt der Verstärker 411 einen Zustand
fest, bei dem sich die relativen Werte der beiden Eingänge
umkehren, und der Ausgang des Verstärkers 411 schwingt hart auf
das andere Ende seines Bereiches. Hierdurch wird bewirkt, daß
das Signal an der Basis des Transistors 404, das über den
Transistor 405 angelegt wird, sich gegenüber dem Bezugssignal
an der Basis des Transistors 403 ändert. Das resultierende,
über den Widerstand R9 an den Kollektor des Transistors 406 und
den Speicherkondensator CRES angelegte Signal ist eine Sägezahn-
Schwingungsform. Wenn eine konstante Frequenz an den Kondensator
C10 angelegt würde, so würde eine Sägezahnschwingungsform am
Ausgang des Verstärkers 301 erzeugt. Diese
Sägezahnschwingungsform an CV ist eine Steuerspannung für Kapazitätsdioden in dem
spannungsgesteuerten Oszillator 701 nach Fig. 1, der den
lokalen Takt CK, CK- liefert. Wenn eine Synchronsiation der
Schaltung mit den Eingangsdaten IP, IP- erreicht ist, so wird
die Änderungsgeschwindigkeit der Spannung mit der Zeit an CV
verringert, bis sie 0 erreicht, wobei zu diesem Zeitpunkt eine
vollständige Synchronisation erreicht wurde. Transistoren 407
und 409 in Fig. 4 liefern ein Signal für einen
Synchronisationsverlust-Alarm am Anschluß SLA.