JP2692843B2 - 除算器 - Google Patents

除算器

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JP2692843B2
JP2692843B2 JP63078772A JP7877288A JP2692843B2 JP 2692843 B2 JP2692843 B2 JP 2692843B2 JP 63078772 A JP63078772 A JP 63078772A JP 7877288 A JP7877288 A JP 7877288A JP 2692843 B2 JP2692843 B2 JP 2692843B2
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    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/24Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing noise
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G7/00Volume compression or expansion in amplifiers
    • H03G7/007Volume compression or expansion in amplifiers of digital or coded signals
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/62Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio

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  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えばビデオテープレコーダの音声HiFi
(ハイファイ)システム等に使用される除算器の改良に
関する。
(従来の技術) 周知のように、例えばビデオテープレコーダの音声Hi
Fiシステム等に使用されるピークノイズリダクション回
路は、ビデオテープにアナログFM変調されて記録された
音声信号のダイナミックレンジを、HiFiとしてふさわし
いレベル(例えば90dB程度)にまで拡大する働きを持っ
ている。
第4図は、信号の記録時に用いられる従来のピークノ
イズリダクション回路を示している。すなわち、入力端
子11に供給された入力信号は、除算回路12及びディエン
ファシス回路13を介して、出力端子14から出力される。
この場合、ディエンファシス回路13の出力は、ウェイテ
ィング回路15及びディテクター回路16を介して、除算回
路12に除数として供給されている。
そして、このピークノイズリダクション回路の圧縮特
性は、第5図に示すように、例えば−6dBの入力信号に
対しては出力を−3dBに圧縮するという、対数圧縮が行
なわれる。
ここで、第4図に示したピークノイズリダクション回
路をデジタル化して実現する場合、ディエンファシス回
路13,ウェイティング回路15及びディテクター回路16
は、それぞれ1次のIIRフィルタで構成することができ
る。
また、除算回路12は、第6図に示すように構成され
る。すなわち、入力端子17に供給された8ビットの除数
(アドレス)を、ROM(読み出し専用メモリ)18で逆数
変換し、入力端子19に供給された16ビットの被除数と乗
算回路20で乗算して、1/256シフター回路21を通すこと
により、出力端子22から8ビットの除算結果を得るよう
にしている。
この場合、ROM18によるアドレスに対する逆数変換の
特性は、アドレス入力とROM18の出力とを共に8ビット
とすると、第7図に示すようになり、0〜255の数の範
囲で、アドレス入力及びROM18の出力を共に表現するこ
とができる。すなわち、例えばアドレスが「128」の場
合、ROM18から「1/128」なる逆数を得るわけであるが、
ROM18の出力が8ビット精度であることを考慮して、デ
ジタル値に変換するため「1/128」に「256」を乗算し、
256/128=2をROM18の出力としている。
しかしながら、上記のような除算器を使ったデジタル
ピークノイズリダクション回路では、第7図に示したRO
M18の逆数変換特性から明かなように、アドレスが「25
5」〜「128」(0dB〜−6dB)の場合は、ROM18の出力が
「1」〜「2」で分解能が「1」しかなく、アドレスが
「127」〜「64」(−6dB〜−12dB)の場合は、ROM18の
出力が「2」〜「4」で分解能が「2」となり、以下、
アドレスが小さくなるにしたがって分解能が「4」,
「8」,「16」……と上がるようになる。
このため、ディエンファシス回路13,ウェイティング
回路15及びディテクター回路16を構成する各フィルタの
ゲインが共に「1」に設定され、入力とアドレスとが連
動していると考えると、デジタルピークノイズリダクシ
ョン回路の圧縮特性は、第8図に示すようになって、入
力レベルが大きい場合圧縮特性の分解能が極端に悪化す
るという問題が生じる。
(発明が解決しようとする課題) 以上のように、従来の除算器を用いたデジタルピーク
ノイズリダクション回路では、入力レベルの大きさに応
じて圧縮特性の分解能がばらつき、特に入力レベルが大
きい程圧縮特性の分解能が非常に悪化するという問題を
有している。
そこで、この発明は上記事情を考慮してなされたもの
で、例えば入力レベルの大きさに無関係に圧縮特性の分
解能を高い解像度で一定に保持することができる極めて
良好な除算器を提供することを目的とする。
[発明の構成] (課題を解決するための手段) すなわち、この発明は、入力アドレスの逆数を該入力
アドレスのとる範囲に応じて所定の倍率で伸長し、入力
アドレスのとる範囲にかかわりなく一定の解像度を与え
る変換テーブルの記憶されたメモリと、このメモリから
読み出されたデータと入力データとを乗算する乗算手段
と、この乗算手段から出力されるデータを入力アドレス
のとる範囲に応じた倍率で圧縮する圧縮手段とを備えた
ものである。
(作用) 上記のような構成によれば、入力アドレスのとる範囲
にかかわりなく、入力アドレスの逆数を一定の解像度で
得ることができ、入力レベルの大きさに無関係な分解能
の高い解像度を実現することができるものである。
(実施例) 以下、この発明の一実施例について図面を参照して詳
細に説明する。第1図において、23は16ビットの入力信
号が供給される入力端子で、乗算回路24の一方の入力端
に接続されている。この乗算回路24の出力端は、1/128
シフター回路25を介してシフト回路26に接続されてい
る。
ここで、上記シフト回路26は、8つの単位シフト回路
26a〜26hを直列接続したもので、上記1/128シフター回
路25の出力端は、初段の単位シフト回路26aの入力端に
接続されている。そして、単位シフト回路26a〜26hの各
出力端は、セレクタ回路27の8つの入力端にそれぞれ接
続されている。
このセレクタ回路27は、入力端子28に供給される8ビ
ットのアドレスに応じて、8つの単位シフト回路26a〜2
6hの出力を選択して、出力端子29に出力するものであ
る。また、入力端子28に供給さたアドレスは、ROM30に
供給される。このROM30には、詳細は後述するが、入力
されたアドレスの逆数をアドレスの値に応じて伸長した
逆数伸長変換テーブルが記憶されている。
そして、ROM30から出力される8ビットの逆数伸長デ
ータは、加算回路31によって、入力端子32に設定された
「256」を加算される。この加算動作は、現実には8ビ
ットの逆数伸長データのMSBの上位桁に「1」を加えて
9ビットデータとすることにより実現される。その後、
加算回路31から出力される9ビットデータは、上記乗算
回路24の他方の入力端に供給される。
ここで、上記ROM30の内容について、従来のROM18の内
容と比較したものを、次表に示している。すなわち、ア
ドレスの範囲に応じて、アドレスの逆数を異なる倍率で
伸長し、第2図に示すように、どの範囲のアドレスに対
しても、0〜255までの等しい解像度が与えられるよう
に逆数変換テーブルが設定されている。
そして、シフト回路26及びセレクタ回路27によって、
ROM30による伸長分に対応した圧縮を行なうことによ
り、出力端子29から除算器の出力信号を得るようにした
ものである。
このため、例えば入力信号が−6dB(16ビット表示で
「16384」)であるとすると、第5図から明らかなよう
に、セレクタ回路27の出力は−3dB(8ビット表示で「1
80」)になるはずである。ここで、セレクタ回路27の出
力が「180」であるため、ゲインが0dBであるから、アド
レス入力も「180」になる。
そこで、アドレスが「180」のときのROM30の出力は、
アドレスの逆数である「1/180」に、8ビット表示する
ための「255」を乗算し、さらに伸長するために「256」
を乗算して、そこから、8ビット以内に押え込むために
「256」を減算することにより得られる。つまり、 (1/180)×255×256−256107 となる。
すると、加算回路31の出力は、 107+256=363 となり、乗算回路24の出力は、 16384×363=594732 となり、この乗算回路24の出力「5947392」 が1/128シフター回路21で1/128倍されることにより、 5947392/128=46464 となる。
一方、アドレス入力が「180」のとき、セレクタ回路2
7は単位シフト回路26hの出力を選択し、このため、セレ
クタ回路27の出力は、 46464/256=181.5 となり、上述した−3dB(約「180」)で収束することに
なる。
以上の計算は、入力信号が何dBの場合でも同様に行な
うことができ、非常に優れた収束特性を示している。
したがって、上記実施例のような構成によれば、入力
に対する出力の圧縮特性は、第3図(a)に示すように
なり、この特性の一部を拡大すると、同図(b)に示す
ように、すべての入力に対して分解能を「1/256」に一
定化することができる。
なお、この発明は上記実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。
[発明の効果] 以上詳述したようにこの発明によれば、入力レベルの
大きさに無関係な分解能の高い解像度を実現することが
できる極めて良好な除算器を提供することができる。
【図面の簡単な説明】
第1図はこの発明に係る除算器の一実施例を示すブロッ
ク構成図、第2図は同実施例に用いられるROMの入出力
特性を示す特性曲線図、第3図は同実施例の効果を説明
するための特性図、第4図は従来のデジタルピークノイ
ズリダクション回路を示すブロック構成図、第5図は第
4図のデジタルピークノイズリダクション回路の本来の
入出力特性を示す特性図、第6図は従来用いられる除算
回路の詳細を示すブロック構成図、第7図は同除算回路
に用いられるROMの入出力特性を示す特性曲線図、第8
図は同従来回路の問題点を説明するための特性図であ
る。 11……入力端子、12……除算回路、13……ディエンファ
シス回路、14……出力端子、15……ウェイティング回
路、16……ディテクター回路、17……入力端子、18……
ROM、19……入力端子、20……乗算回路、21……1/256シ
フター回路、22……出力端子、23……入力端子、24……
乗算回路、25……1/128シフター回路、26……シフト回
路、27……セレクタ回路、28……入力端子、29……出力
端子、30……ROM、31……加算回路、32……入力端子。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】入力アドレスの逆数を該入力アドレスのと
    る範囲に応じて所定の倍率で伸長し、前記入力アドレス
    のとる範囲にかかわりなく一定の解像度を与える変換テ
    ーブルの記憶されたメモリと、このメモリから読み出さ
    れたデータと入力データとを乗算する乗算手段と、この
    乗算手段から出力されるデータを前記入力アドレスのと
    る範囲に応じた倍率で圧縮する圧縮手段とを具備してな
    ることを特徴とする除算器。
JP63078772A 1988-03-31 1988-03-31 除算器 Expired - Lifetime JP2692843B2 (ja)

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JP63078772A JP2692843B2 (ja) 1988-03-31 1988-03-31 除算器
US07/330,037 US5023890A (en) 1988-03-31 1989-03-29 Digital peak noise reduction circuit
KR1019890004164A KR920003524B1 (ko) 1988-03-31 1989-03-31 디지탈피크노이즈 리덕션회로
DE3910473A DE3910473C2 (de) 1988-03-31 1989-03-31 Teilerschaltung und deren Verwendung in einer digitalen Rauschunterdrückungsschaltung

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KR890015249A (ko) 1989-10-28
JPH01251472A (ja) 1989-10-06
KR920003524B1 (ko) 1992-05-02
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