JPH01251472A - 除算器 - Google Patents
除算器Info
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- JPH01251472A JPH01251472A JP63078772A JP7877288A JPH01251472A JP H01251472 A JPH01251472 A JP H01251472A JP 63078772 A JP63078772 A JP 63078772A JP 7877288 A JP7877288 A JP 7877288A JP H01251472 A JPH01251472 A JP H01251472A
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- JP
- Japan
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- circuit
- input
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- supplied
- rom
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- 230000006835 compression Effects 0.000 claims abstract description 15
- 238000007906 compression Methods 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/24—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/007—Volume compression or expansion in amplifiers of digital or coded signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/62—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えばビデオテープレコーダの音声ＨＩＦ
（（ハイファイ）システム等に使用されるデジタルピー
クノイズリダクション回路の改良に関する。
（（ハイファイ）システム等に使用されるデジタルピー
クノイズリダクション回路の改良に関する。
（従来の技術）
周知のように、例えばビデオテープレコーダの音声１−
１ｉ Ｆｉシステム等に使用されるピークノイズリダク
ション回路は、ビデオテープにアナログＦＭ、変調され
て記録された音声信号のダイナミックレンジを、）−１
ｉ Ｆｉ としてふされしいレベル（例えば９０ ｄＢ
程度）にまで拡大する働きを持っている。
１ｉ Ｆｉシステム等に使用されるピークノイズリダク
ション回路は、ビデオテープにアナログＦＭ、変調され
て記録された音声信号のダイナミックレンジを、）−１
ｉ Ｆｉ としてふされしいレベル（例えば９０ ｄＢ
程度）にまで拡大する働きを持っている。
第４図は、信号の記録時に用いられる従来のピークノイ
ズリダクション回路を示している。すなわち、入力端子
１１に供給された入力信号は、除算回路１２及びデイエ
ンファシス回路１３を介して、出力端子１４から出力さ
れる。この場合、１４１２７１９２回路１３の出力は、
ウェイティング回路１５及びディテクター回路１６を介
して、除算回路１２に除数として供給されている。
ズリダクション回路を示している。すなわち、入力端子
１１に供給された入力信号は、除算回路１２及びデイエ
ンファシス回路１３を介して、出力端子１４から出力さ
れる。この場合、１４１２７１９２回路１３の出力は、
ウェイティング回路１５及びディテクター回路１６を介
して、除算回路１２に除数として供給されている。
そして、このピークノイズリダクション回路の圧縮特性
は、第５図に示すように、例えば−６ｄＢの入力信号に
対しては出力を−３ｄＢに圧縮するという、対数圧縮が
行なわれる。
は、第５図に示すように、例えば−６ｄＢの入力信号に
対しては出力を−３ｄＢに圧縮するという、対数圧縮が
行なわれる。
ここで、第４図に示したピークノイズリダクション回路
をデジタル化して実現する場合、デイ′エンファシス回
路１３．ウェイティング回路１５及びディテクター回路
１６は、それぞれ１次のＩＩＲフィルタで構成すること
ができる。
をデジタル化して実現する場合、デイ′エンファシス回
路１３．ウェイティング回路１５及びディテクター回路
１６は、それぞれ１次のＩＩＲフィルタで構成すること
ができる。
また、除算回路１２は、第６図に示すように構成される
。すなわち、入力端子１１に供給された８ビツトの除数
（アドレス）を、ＲＯＭ ＜”Ｉｔみ出し専用メモリ）
１８で逆数変換し、入力端子１９に供給された１６ビツ
トの破除・数と乗算回路２０で乗算して、１／ ２５６
シフタ一回路２１を通すことにより、出力端子２２から
１０ビツトの除算結果を得るようにしている。
。すなわち、入力端子１１に供給された８ビツトの除数
（アドレス）を、ＲＯＭ ＜”Ｉｔみ出し専用メモリ）
１８で逆数変換し、入力端子１９に供給された１６ビツ
トの破除・数と乗算回路２０で乗算して、１／ ２５６
シフタ一回路２１を通すことにより、出力端子２２から
１０ビツトの除算結果を得るようにしている。
こ６の場合、ＲＯＭ１８によるアドレスに対する逆数変
換の特性は、アドレス入力とＲＯＭ１８の出力とを共に
８ビツトとすると、第７図に示すようになり、０〜２５
５の数の範囲で、アドレス入力及びＲＯＭ１８の出力を
共に表現することができる。すなわち、例えばアドレス
がＮ２８Ｊの場合、ＲＯＭ１８から「１／１２８ Ｊな
る逆数を得るわけであるが、ＲＯＭ１８の出力が８ビッ
ト精度であることを考慮して、Ｎ ／１２８ Ｊに１／
２５６シフタ一回路２１でｒ２５６Ｊを乗算し、２５
６／１２８−２をＲＯＭ１８の出力としている。
換の特性は、アドレス入力とＲＯＭ１８の出力とを共に
８ビツトとすると、第７図に示すようになり、０〜２５
５の数の範囲で、アドレス入力及びＲＯＭ１８の出力を
共に表現することができる。すなわち、例えばアドレス
がＮ２８Ｊの場合、ＲＯＭ１８から「１／１２８ Ｊな
る逆数を得るわけであるが、ＲＯＭ１８の出力が８ビッ
ト精度であることを考慮して、Ｎ ／１２８ Ｊに１／
２５６シフタ一回路２１でｒ２５６Ｊを乗算し、２５
６／１２８−２をＲＯＭ１８の出力としている。
しかしながら、上記のような従来のデジタルピークノイ
ズリダクション回路では、７７図に示したＲＯＭ１８の
逆数変換特性から明かなように、アドレスがｒ２５５Ｊ
〜ｒ１２８Ｊ （ＯｄＢ〜−６ｄＢ）の場合は、ＲＯ
Ｍ１８の出力が「１」〜「２」で分解能が「１」しかな
く、アドレスがｒ１２７ｊ〜ｒ６４Ｊ （−６ｄＢ〜
−１２ｄＢ）の場合は、ＲＯＭ１８の出力が「２」〜「
４」で分解能が「２」となり、以下、アドレスが小さく
なるにしたがって分解能がｒ４Ｊ、ｒ８Ｊ、Ｎ６Ｊ・・
・・・・と上がるようになる。
ズリダクション回路では、７７図に示したＲＯＭ１８の
逆数変換特性から明かなように、アドレスがｒ２５５Ｊ
〜ｒ１２８Ｊ （ＯｄＢ〜−６ｄＢ）の場合は、ＲＯ
Ｍ１８の出力が「１」〜「２」で分解能が「１」しかな
く、アドレスがｒ１２７ｊ〜ｒ６４Ｊ （−６ｄＢ〜
−１２ｄＢ）の場合は、ＲＯＭ１８の出力が「２」〜「
４」で分解能が「２」となり、以下、アドレスが小さく
なるにしたがって分解能がｒ４Ｊ、ｒ８Ｊ、Ｎ６Ｊ・・
・・・・と上がるようになる。
このため、デイエンファシス回路１３．ウェイティング
回路１５及びディテクター回路１６を構成する各フィル
タのゲインが共に「１」に設定され、入力とアドレスと
が連動していると考えると、デジタルピークノイズリダ
クション回路の圧縮特性は、第８図に示すようになって
、入力レベルが大きい場合圧縮特性の分解能が極端に悪
化するという問題が生じる。
回路１５及びディテクター回路１６を構成する各フィル
タのゲインが共に「１」に設定され、入力とアドレスと
が連動していると考えると、デジタルピークノイズリダ
クション回路の圧縮特性は、第８図に示すようになって
、入力レベルが大きい場合圧縮特性の分解能が極端に悪
化するという問題が生じる。
（発明が解決しようとする課題）
以上のように、従来のデジタルピークノイズリダクショ
ン回路では、入力レベルの大きさに応じて圧縮特性の分
解能がばらつき、特に入力レベルが大きい程圧縮特性の
分解能が非常に悪化するという問題を有している。
ン回路では、入力レベルの大きさに応じて圧縮特性の分
解能がばらつき、特に入力レベルが大きい程圧縮特性の
分解能が非常に悪化するという問題を有している。
そこで、この発明は上記事情を考慮してなされたもので
、入力レベルの大きさに無関係に圧縮特性の分解能を高
い解像度で一定に保持することができる極めて良好なデ
ジタルピークノイズリダクション回路を提供することを
目的とする。
、入力レベルの大きさに無関係に圧縮特性の分解能を高
い解像度で一定に保持することができる極めて良好なデ
ジタルピークノイズリダクション回路を提供することを
目的とする。
［発明の構成］
（１１１題を解決するための手段）
すなわち、この発明は、入力アドレスの逆数を該入力ア
ドレスのとる範囲に応じて所定の倍率で伸長し、入力ア
ドレスのとる範囲にかかわりなく一定の解像度を与える
変換テーブルの記憶されたメモリと、このメモリから読
み出されたデータと入力データとを乗算する乗算手段と
、この乗算手段から出力されるデータを入力アドレスの
とる範囲に応じた倍率で圧縮し、メモリに供給する入力
アドレスを生成する圧縮手段とを備えたものである。
ドレスのとる範囲に応じて所定の倍率で伸長し、入力ア
ドレスのとる範囲にかかわりなく一定の解像度を与える
変換テーブルの記憶されたメモリと、このメモリから読
み出されたデータと入力データとを乗算する乗算手段と
、この乗算手段から出力されるデータを入力アドレスの
とる範囲に応じた倍率で圧縮し、メモリに供給する入力
アドレスを生成する圧縮手段とを備えたものである。
（作用）
上記のような構成によれば、入力アドレスのとる範囲に
かかわりなく、入力アドレスの逆数を一定の解像度で得
ることができ、入力レベルの大きざに無関係に圧縮特性
の分解能を高い解像度で一定に保持することができるも
のである。
かかわりなく、入力アドレスの逆数を一定の解像度で得
ることができ、入力レベルの大きざに無関係に圧縮特性
の分解能を高い解像度で一定に保持することができるも
のである。
（実施例）
以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、２３は１６ビツトの入力
信号が供給される入力端子で、乗算回路２４の一方の入
力端に接続されている。この乗算回路２４の出力端は、
１／ １２８シフタ一回路２５を介してシフト回路２６
に接続されている。
に説明する。第１図において、２３は１６ビツトの入力
信号が供給される入力端子で、乗算回路２４の一方の入
力端に接続されている。この乗算回路２４の出力端は、
１／ １２８シフタ一回路２５を介してシフト回路２６
に接続されている。
ここで、上記シフト回路２６は、８つの単位シフト回路
２６ａ〜２６ｈを直列接続したもので、上記１／ １２
８シフタ一回路２５の出力端は、初段の単位シフト回路
２６ａの入力端に接続されている。そして、単位シフト
回路２６ａ〜２６ｈの各出力端は、セル フタ回路２７の８つの入力端にそれぞれ接続されている
。
２６ａ〜２６ｈを直列接続したもので、上記１／ １２
８シフタ一回路２５の出力端は、初段の単位シフト回路
２６ａの入力端に接続されている。そして、単位シフト
回路２６ａ〜２６ｈの各出力端は、セル フタ回路２７の８つの入力端にそれぞれ接続されている
。
このセレクタ回路２７は、入力端子２８に供給される８
ビツトのアドレスに応じて、８つの単位シフト回路２６
ａ〜２６ｈの出力を選択して、出力端子２９に出力する
ものである。また、入力端子２７に供給さたアドレスは
、ＲＯＭ３０に供給される。このＲＯＭ３０には、詳細
は後述するが、入力されたアドレスの逆数をアドレスの
値に応じて伸長した逆数伸長変換テーブルが記憶されて
いる。
ビツトのアドレスに応じて、８つの単位シフト回路２６
ａ〜２６ｈの出力を選択して、出力端子２９に出力する
ものである。また、入力端子２７に供給さたアドレスは
、ＲＯＭ３０に供給される。このＲＯＭ３０には、詳細
は後述するが、入力されたアドレスの逆数をアドレスの
値に応じて伸長した逆数伸長変換テーブルが記憶されて
いる。
そして、ＲＯＭ３０から出力される８ビツトの逆数伸長
データは、加算回路３１によって、入力端子３２に設定
されたｒ ２５６ Ｊ＞を加算される。この加算動作は
、現実には８ビツトの逆数伸長データのＭＳＢの上位桁
に「１」を加えて９ビツトデータとすることにより実現
される。その後、加算回路３１から出力される９ビツト
データは、上記乗算回路２４の他方の入力端に供給され
る。
データは、加算回路３１によって、入力端子３２に設定
されたｒ ２５６ Ｊ＞を加算される。この加算動作は
、現実には８ビツトの逆数伸長データのＭＳＢの上位桁
に「１」を加えて９ビツトデータとすることにより実現
される。その後、加算回路３１から出力される９ビツト
データは、上記乗算回路２４の他方の入力端に供給され
る。
ここで、上記ＲＯＭ３０の内容について、従来のＲＯＭ
１８の内容と比較したものを、次表に示している。すな
わち、アドレスの範囲に応じて、アドレスの逆数を異な
る倍率で伸長し、第２図に示すように、どの範囲のアド
レスに対しても、０〜２５５までの等しい解像度が与え
られるように逆数変換テーブルが設定されている。
１８の内容と比較したものを、次表に示している。すな
わち、アドレスの範囲に応じて、アドレスの逆数を異な
る倍率で伸長し、第２図に示すように、どの範囲のアド
レスに対しても、０〜２５５までの等しい解像度が与え
られるように逆数変換テーブルが設定されている。
そして、シフト回路２６及びセレクタ回路２７によって
、ＲＯＭ３０による伸長分に対応した圧縮を行なうこと
により、出力端子２９からデジタルピークノイズリダク
ション回路としての出力信号を得るようにしたものであ
る。
、ＲＯＭ３０による伸長分に対応した圧縮を行なうこと
により、出力端子２９からデジタルピークノイズリダク
ション回路としての出力信号を得るようにしたものであ
る。
このため、例えば入力信号が一６ｄＢ（１６ビツト表示
でｒ１６３８４Ｊ ）であるとすると、第５図から明ら
かなように、セレクタ回路２７の出力は一３ｄＢ（９ビ
ツト表示でｒ１８０Ｊ）になるはずである。ここで、セ
レクタ回路２７の出力がｒ１８０Ｊであるため、ゲイン
がＯｄＢであるから、アドレス入力もｒ１８０Ｊになる
。。
でｒ１６３８４Ｊ ）であるとすると、第５図から明ら
かなように、セレクタ回路２７の出力は一３ｄＢ（９ビ
ツト表示でｒ１８０Ｊ）になるはずである。ここで、セ
レクタ回路２７の出力がｒ１８０Ｊであるため、ゲイン
がＯｄＢであるから、アドレス入力もｒ１８０Ｊになる
。。
そこで、アドレスがｒ１８０ＪのときのＲＯＭ３０の出
力は、アドレスの逆数であるｒｌ／１８０Ｊに、８ビツ
ト表示するためのｒ２５５Ｊを乗算し、さらに伸長する
ためにｒ２５６Ｊを乗算して、そこから、８ビツト以内
に押え込むために「２５６ Ｊを減算することにより得
られる。つまり、（１／１８０ ） ｘ ２５５ｘ ２
５６−２５６ユ１０７となる。
力は、アドレスの逆数であるｒｌ／１８０Ｊに、８ビツ
ト表示するためのｒ２５５Ｊを乗算し、さらに伸長する
ためにｒ２５６Ｊを乗算して、そこから、８ビツト以内
に押え込むために「２５６ Ｊを減算することにより得
られる。つまり、（１／１８０ ） ｘ ２５５ｘ ２
５６−２５６ユ１０７となる。
すると、加算回路３１の出力は、
１０７＋ ２５６＝ ３６３
となり、乗算回路２４の出力は、
１６３８４Ｘ ３６３＝ ５９４７３９２となり、こ
の乗算回路２４の出力ｒ５９４７３９２Ｊが１／１２８
シフタ一回路２１で１／ １２８倍されることにより、 ５９４７３９２／ １２８０４６４６４となる。
の乗算回路２４の出力ｒ５９４７３９２Ｊが１／１２８
シフタ一回路２１で１／ １２８倍されることにより、 ５９４７３９２／ １２８０４６４６４となる。
一方、アドレス入力が「１８０」のとき、セレクタ回路
２７は単位シフト回路２６ｈの出力を選択し、このため
、セレクタ回路２７の出力は、４６４６４／２５６ ＝
［１１，５となり、上３ｊＬター３ ｄＢ （約
ｒ １８０Ｊ ） テ収束することになる。
２７は単位シフト回路２６ｈの出力を選択し、このため
、セレクタ回路２７の出力は、４６４６４／２５６ ＝
［１１，５となり、上３ｊＬター３ ｄＢ （約
ｒ １８０Ｊ ） テ収束することになる。
以上の計算は、入力信号が何ｄ１３の場合でも同様に行
なうことができ、非常に浸れた収束特性を示している。
なうことができ、非常に浸れた収束特性を示している。
したがって、上記実施例のような構成によれば、入力に
対する出力の圧縮特性は、第３図（ａ＞に示すようにな
り、この特性の一部を拡大すると、同図（ｂ）に示すよ
うに、すべての入力に対して分解能を「１／２５６ Ｊ
に一定化することができる。
対する出力の圧縮特性は、第３図（ａ＞に示すようにな
り、この特性の一部を拡大すると、同図（ｂ）に示すよ
うに、すべての入力に対して分解能を「１／２５６ Ｊ
に一定化することができる。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
［発明の効果１
以上詳述したようにこの発明によれば、入力レベルの大
きさに無関係に圧縮特性の分解能を高い解像度で一定に
保持することができる極めて良好なデジタルピークノイ
ズリダクション回路を提供することができる。
きさに無関係に圧縮特性の分解能を高い解像度で一定に
保持することができる極めて良好なデジタルピークノイ
ズリダクション回路を提供することができる。
第１図はこの発明に係るデジタルピークノイズリダクシ
ョン回路の一実施例を示すブロック構成図、第２図は同
実施例に用いられるＲＯＭの入出力特性を示す特性曲線
図、第３図は同実施例の効果を説明するための特性図１
．第４区は従来のデジタルピークノイズリダクション回
路を示すブロック構成図、第５図は同従来回路の入出力
特性を示す特性図、第６図は同従来回路に用いられる除
算回路の詳細を示すブロック構成図、第７図は同除算回
路に用いら、れるＲＯＭの入出力特性を示す特性曲線図
、第８図は同従来回路の問題点を説明するための特性図
である。 １１・・・入力端子、１２・・・除算回路、１３・・・
デイエンファシス回路、１４・・・出力端子、１５・・
・ウェイティング回路、１６・・・ディテクタ、−回路
、１７・・・入力端子、１８・・・ＲＯＭ、１９・・・
入力端子、２０・・・乗算回路、２１・・・１／ ２５
６シフタ一回路、２２・・・出力端子、２３・・・入力
端子、２４・・・乗算回路、２５・・・１／ １２８シ
フタ一回路、２６・・・シフト回路、２７・・・セレク
タ回路、２８・・・入力端子、２９・・・出力端子、３
０・・・ＲＯＭ、３１・・・加算回路、３２・・・入力
端子。 出願人代理人 弁理士 鈴 江 武 厚薄２図 ン （ａ）（ｂ） 言３図 第４図 ψ 第 ５ 図 第６図 ↑ アドレス゛ 第７図
ョン回路の一実施例を示すブロック構成図、第２図は同
実施例に用いられるＲＯＭの入出力特性を示す特性曲線
図、第３図は同実施例の効果を説明するための特性図１
．第４区は従来のデジタルピークノイズリダクション回
路を示すブロック構成図、第５図は同従来回路の入出力
特性を示す特性図、第６図は同従来回路に用いられる除
算回路の詳細を示すブロック構成図、第７図は同除算回
路に用いら、れるＲＯＭの入出力特性を示す特性曲線図
、第８図は同従来回路の問題点を説明するための特性図
である。 １１・・・入力端子、１２・・・除算回路、１３・・・
デイエンファシス回路、１４・・・出力端子、１５・・
・ウェイティング回路、１６・・・ディテクタ、−回路
、１７・・・入力端子、１８・・・ＲＯＭ、１９・・・
入力端子、２０・・・乗算回路、２１・・・１／ ２５
６シフタ一回路、２２・・・出力端子、２３・・・入力
端子、２４・・・乗算回路、２５・・・１／ １２８シ
フタ一回路、２６・・・シフト回路、２７・・・セレク
タ回路、２８・・・入力端子、２９・・・出力端子、３
０・・・ＲＯＭ、３１・・・加算回路、３２・・・入力
端子。 出願人代理人 弁理士 鈴 江 武 厚薄２図 ン （ａ）（ｂ） 言３図 第４図 ψ 第 ５ 図 第６図 ↑ アドレス゛ 第７図
Claims (1)
- 入力アドレスの逆数を該入力アドレスのとる範囲に応じ
て所定の倍率で伸長し、前記入力アドレスのとる範囲に
かかわりなく一定の解像度を与える変換テーブルの記憶
されたメモリと、このメモリから読み出されたデータと
入力データとを乗算する乗算手段と、この乗算手段から
出力されるデータを前記入力アドレスのとる範囲に応じ
た倍率で圧縮し前記メモリに供給する入力アドレスを生
成する圧縮手段とを具備してなることを特徴とするデジ
タルピークノイズリダクション回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078772A JP2692843B2 (ja) | 1988-03-31 | 1988-03-31 | 除算器 |
| US07/330,037 US5023890A (en) | 1988-03-31 | 1989-03-29 | Digital peak noise reduction circuit |
| KR1019890004164A KR920003524B1 (ko) | 1988-03-31 | 1989-03-31 | 디지탈피크노이즈 리덕션회로 |
| DE3910473A DE3910473C2 (de) | 1988-03-31 | 1989-03-31 | Teilerschaltung und deren Verwendung in einer digitalen Rauschunterdrückungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078772A JP2692843B2 (ja) | 1988-03-31 | 1988-03-31 | 除算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251472A true JPH01251472A (ja) | 1989-10-06 |
| JP2692843B2 JP2692843B2 (ja) | 1997-12-17 |
Family
ID=13671197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078772A Expired - Lifetime JP2692843B2 (ja) | 1988-03-31 | 1988-03-31 | 除算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5023890A (ja) |
| JP (1) | JP2692843B2 (ja) |
| KR (1) | KR920003524B1 (ja) |
| DE (1) | DE3910473C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428272A (en) * | 1993-09-03 | 1995-06-27 | Thomson Consumer Electronics, Inc. | Voltage regulator for CRT electrode supply |
| US6683932B1 (en) * | 2002-07-23 | 2004-01-27 | Bae Systems, Information And Electronic Systems Integration, Inc. | Single-event upset immune frequency divider circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250470A (en) * | 1978-06-28 | 1981-02-10 | Communications Satellite Corporation | Syllabic compander with logarithmic chain |
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