JPH01251472A - 除算器 - Google Patents

除算器

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JPH01251472A
JPH01251472A JP63078772A JP7877288A JPH01251472A JP H01251472 A JPH01251472 A JP H01251472A JP 63078772 A JP63078772 A JP 63078772A JP 7877288 A JP7877288 A JP 7877288A JP H01251472 A JPH01251472 A JP H01251472A
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circuit
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rom
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Kazuo Konishi
和夫 小西
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    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/24Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing noise
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G7/00Volume compression or expansion in amplifiers
    • H03G7/007Volume compression or expansion in amplifiers of digital or coded signals
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/62Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio

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  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えばビデオテープレコーダの音声HIF
((ハイファイ)システム等に使用されるデジタルピー
クノイズリダクション回路の改良に関する。
(従来の技術) 周知のように、例えばビデオテープレコーダの音声1−
1i Fiシステム等に使用されるピークノイズリダク
ション回路は、ビデオテープにアナログFM、変調され
て記録された音声信号のダイナミックレンジを、)−1
i Fi としてふされしいレベル(例えば90 dB
程度)にまで拡大する働きを持っている。
第4図は、信号の記録時に用いられる従来のピークノイ
ズリダクション回路を示している。すなわち、入力端子
11に供給された入力信号は、除算回路12及びデイエ
ンファシス回路13を介して、出力端子14から出力さ
れる。この場合、14127192回路13の出力は、
ウェイティング回路15及びディテクター回路16を介
して、除算回路12に除数として供給されている。
そして、このピークノイズリダクション回路の圧縮特性
は、第5図に示すように、例えば−6dBの入力信号に
対しては出力を−3dBに圧縮するという、対数圧縮が
行なわれる。
ここで、第4図に示したピークノイズリダクション回路
をデジタル化して実現する場合、デイ′エンファシス回
路13.ウェイティング回路15及びディテクター回路
16は、それぞれ1次のIIRフィルタで構成すること
ができる。
また、除算回路12は、第6図に示すように構成される
。すなわち、入力端子11に供給された8ビツトの除数
(アドレス)を、ROM <”Itみ出し専用メモリ)
18で逆数変換し、入力端子19に供給された16ビツ
トの破除・数と乗算回路20で乗算して、1/ 256
シフタ一回路21を通すことにより、出力端子22から
10ビツトの除算結果を得るようにしている。
こ6の場合、ROM18によるアドレスに対する逆数変
換の特性は、アドレス入力とROM18の出力とを共に
8ビツトとすると、第7図に示すようになり、0〜25
5の数の範囲で、アドレス入力及びROM18の出力を
共に表現することができる。すなわち、例えばアドレス
がN28Jの場合、ROM18から「1/128 Jな
る逆数を得るわけであるが、ROM18の出力が8ビッ
ト精度であることを考慮して、N /128 Jに1/
 256シフタ一回路21でr256Jを乗算し、25
6/128−2をROM18の出力としている。
しかしながら、上記のような従来のデジタルピークノイ
ズリダクション回路では、77図に示したROM18の
逆数変換特性から明かなように、アドレスがr255J
〜r128J  (OdB〜−6dB)の場合は、RO
M18の出力が「1」〜「2」で分解能が「1」しかな
く、アドレスがr127j〜r64J  (−6dB〜
−12dB)の場合は、ROM18の出力が「2」〜「
4」で分解能が「2」となり、以下、アドレスが小さく
なるにしたがって分解能がr4J、r8J、N6J・・
・・・・と上がるようになる。
このため、デイエンファシス回路13.ウェイティング
回路15及びディテクター回路16を構成する各フィル
タのゲインが共に「1」に設定され、入力とアドレスと
が連動していると考えると、デジタルピークノイズリダ
クション回路の圧縮特性は、第8図に示すようになって
、入力レベルが大きい場合圧縮特性の分解能が極端に悪
化するという問題が生じる。
(発明が解決しようとする課題) 以上のように、従来のデジタルピークノイズリダクショ
ン回路では、入力レベルの大きさに応じて圧縮特性の分
解能がばらつき、特に入力レベルが大きい程圧縮特性の
分解能が非常に悪化するという問題を有している。
そこで、この発明は上記事情を考慮してなされたもので
、入力レベルの大きさに無関係に圧縮特性の分解能を高
い解像度で一定に保持することができる極めて良好なデ
ジタルピークノイズリダクション回路を提供することを
目的とする。
[発明の構成] (111題を解決するための手段) すなわち、この発明は、入力アドレスの逆数を該入力ア
ドレスのとる範囲に応じて所定の倍率で伸長し、入力ア
ドレスのとる範囲にかかわりなく一定の解像度を与える
変換テーブルの記憶されたメモリと、このメモリから読
み出されたデータと入力データとを乗算する乗算手段と
、この乗算手段から出力されるデータを入力アドレスの
とる範囲に応じた倍率で圧縮し、メモリに供給する入力
アドレスを生成する圧縮手段とを備えたものである。
(作用) 上記のような構成によれば、入力アドレスのとる範囲に
かかわりなく、入力アドレスの逆数を一定の解像度で得
ることができ、入力レベルの大きざに無関係に圧縮特性
の分解能を高い解像度で一定に保持することができるも
のである。
(実施例) 以下、この発明の一実施例について図面を参照して詳細
に説明する。第1図において、23は16ビツトの入力
信号が供給される入力端子で、乗算回路24の一方の入
力端に接続されている。この乗算回路24の出力端は、
1/ 128シフタ一回路25を介してシフト回路26
に接続されている。
ここで、上記シフト回路26は、8つの単位シフト回路
26a〜26hを直列接続したもので、上記1/ 12
8シフタ一回路25の出力端は、初段の単位シフト回路
26aの入力端に接続されている。そして、単位シフト
回路26a〜26hの各出力端は、セル フタ回路27の8つの入力端にそれぞれ接続されている
このセレクタ回路27は、入力端子28に供給される8
ビツトのアドレスに応じて、8つの単位シフト回路26
a〜26hの出力を選択して、出力端子29に出力する
ものである。また、入力端子27に供給さたアドレスは
、ROM30に供給される。このROM30には、詳細
は後述するが、入力されたアドレスの逆数をアドレスの
値に応じて伸長した逆数伸長変換テーブルが記憶されて
いる。
そして、ROM30から出力される8ビツトの逆数伸長
データは、加算回路31によって、入力端子32に設定
されたr 256 J>を加算される。この加算動作は
、現実には8ビツトの逆数伸長データのMSBの上位桁
に「1」を加えて9ビツトデータとすることにより実現
される。その後、加算回路31から出力される9ビツト
データは、上記乗算回路24の他方の入力端に供給され
る。
ここで、上記ROM30の内容について、従来のROM
18の内容と比較したものを、次表に示している。すな
わち、アドレスの範囲に応じて、アドレスの逆数を異な
る倍率で伸長し、第2図に示すように、どの範囲のアド
レスに対しても、0〜255までの等しい解像度が与え
られるように逆数変換テーブルが設定されている。
そして、シフト回路26及びセレクタ回路27によって
、ROM30による伸長分に対応した圧縮を行なうこと
により、出力端子29からデジタルピークノイズリダク
ション回路としての出力信号を得るようにしたものであ
る。
このため、例えば入力信号が一6dB(16ビツト表示
でr16384J )であるとすると、第5図から明ら
かなように、セレクタ回路27の出力は一3dB(9ビ
ツト表示でr180J)になるはずである。ここで、セ
レクタ回路27の出力がr180Jであるため、ゲイン
がOdBであるから、アドレス入力もr180Jになる
。。
そこで、アドレスがr180JのときのROM30の出
力は、アドレスの逆数であるrl/180Jに、8ビツ
ト表示するためのr255Jを乗算し、さらに伸長する
ためにr256Jを乗算して、そこから、8ビツト以内
に押え込むために「256 Jを減算することにより得
られる。つまり、(1/180 ) x 255x 2
56−256ユ107となる。
すると、加算回路31の出力は、 107+ 256= 363 となり、乗算回路24の出力は、 16384X 363=  5947392となり、こ
の乗算回路24の出力r5947392Jが1/128
シフタ一回路21で1/ 128倍されることにより、 5947392/ 128046464となる。
一方、アドレス入力が「180」のとき、セレクタ回路
27は単位シフト回路26hの出力を選択し、このため
、セレクタ回路27の出力は、46464/256 =
  [11,5となり、上3jLター3  dB (約
r 180J ) テ収束することになる。
以上の計算は、入力信号が何d13の場合でも同様に行
なうことができ、非常に浸れた収束特性を示している。
したがって、上記実施例のような構成によれば、入力に
対する出力の圧縮特性は、第3図(a>に示すようにな
り、この特性の一部を拡大すると、同図(b)に示すよ
うに、すべての入力に対して分解能を「1/256 J
に一定化することができる。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
[発明の効果1 以上詳述したようにこの発明によれば、入力レベルの大
きさに無関係に圧縮特性の分解能を高い解像度で一定に
保持することができる極めて良好なデジタルピークノイ
ズリダクション回路を提供することができる。
【図面の簡単な説明】
第1図はこの発明に係るデジタルピークノイズリダクシ
ョン回路の一実施例を示すブロック構成図、第2図は同
実施例に用いられるROMの入出力特性を示す特性曲線
図、第3図は同実施例の効果を説明するための特性図1
.第4区は従来のデジタルピークノイズリダクション回
路を示すブロック構成図、第5図は同従来回路の入出力
特性を示す特性図、第6図は同従来回路に用いられる除
算回路の詳細を示すブロック構成図、第7図は同除算回
路に用いら、れるROMの入出力特性を示す特性曲線図
、第8図は同従来回路の問題点を説明するための特性図
である。 11・・・入力端子、12・・・除算回路、13・・・
デイエンファシス回路、14・・・出力端子、15・・
・ウェイティング回路、16・・・ディテクタ、−回路
、17・・・入力端子、18・・・ROM、19・・・
入力端子、20・・・乗算回路、21・・・1/ 25
6シフタ一回路、22・・・出力端子、23・・・入力
端子、24・・・乗算回路、25・・・1/ 128シ
フタ一回路、26・・・シフト回路、27・・・セレク
タ回路、28・・・入力端子、29・・・出力端子、3
0・・・ROM、31・・・加算回路、32・・・入力
端子。 出願人代理人 弁理士 鈴 江 武 厚薄2図 ン (a)(b) 言3図 第4図 ψ 第 5 図 第6図 ↑ アドレス゛ 第7図

Claims (1)

    【特許請求の範囲】
  1. 入力アドレスの逆数を該入力アドレスのとる範囲に応じ
    て所定の倍率で伸長し、前記入力アドレスのとる範囲に
    かかわりなく一定の解像度を与える変換テーブルの記憶
    されたメモリと、このメモリから読み出されたデータと
    入力データとを乗算する乗算手段と、この乗算手段から
    出力されるデータを前記入力アドレスのとる範囲に応じ
    た倍率で圧縮し前記メモリに供給する入力アドレスを生
    成する圧縮手段とを具備してなることを特徴とするデジ
    タルピークノイズリダクション回路。
JP63078772A 1988-03-31 1988-03-31 除算器 Expired - Lifetime JP2692843B2 (ja)

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