JPH0614105B2 - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH0614105B2 JPH0614105B2 JP58251199A JP25119983A JPH0614105B2 JP H0614105 B2 JPH0614105 B2 JP H0614105B2 JP 58251199 A JP58251199 A JP 58251199A JP 25119983 A JP25119983 A JP 25119983A JP H0614105 B2 JPH0614105 B2 JP H0614105B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- input
- circuit
- signal
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路のテスト回路に関する。
従来、マイコン等の半導体集積回路に複数種のテストを
する場合、必要なテスト数に応じたテスト端子を設けて
テストを設定していた。第１図は従来のテスト設定回路
の一例を示す回路図である。第１図では、４種類のテス
トを設定するために２つのテスト端子を設けて、複数の
インバータとゲートによりデコードして４つのテスト信
号を発生させている。もちろん、デコード回路を省いて
４つのテスト端子を設けることも可能である。
する場合、必要なテスト数に応じたテスト端子を設けて
テストを設定していた。第１図は従来のテスト設定回路
の一例を示す回路図である。第１図では、４種類のテス
トを設定するために２つのテスト端子を設けて、複数の
インバータとゲートによりデコードして４つのテスト信
号を発生させている。もちろん、デコード回路を省いて
４つのテスト端子を設けることも可能である。
従来の方法によれば、いずれかのテスト端子に何らかの
原因でノイズが入力されると、即テスト状態になる等の
誤動作を生じてしまう。また、デコードするにしてもテ
スト項目が増えるに伴ってテスト端子も増加せざるを得
ない。第１図の従来例で８項目のテストを行うためには
３本のテスト端子が必要である。半導体集積回路におい
て端子数は少ないほどチップ面積とパッケージを小さく
できるわけであるが、従来のテスト回路ではテスト項目
を多数設定するために本来の使用時には活用しないテス
ト端子を多数設けなければならず、多大な無駄を生じて
いた。
原因でノイズが入力されると、即テスト状態になる等の
誤動作を生じてしまう。また、デコードするにしてもテ
スト項目が増えるに伴ってテスト端子も増加せざるを得
ない。第１図の従来例で８項目のテストを行うためには
３本のテスト端子が必要である。半導体集積回路におい
て端子数は少ないほどチップ面積とパッケージを小さく
できるわけであるが、従来のテスト回路ではテスト項目
を多数設定するために本来の使用時には活用しないテス
ト端子を多数設けなければならず、多大な無駄を生じて
いた。
本発明はかかる従来の問題を解決し、多数のテスト項目
を設定できるにもかかわらず、テスト端子数を最小限に
するとともに、ノイズなどによる誤動作を生じにくいテ
スト回路を提供することを目的とする。
を設定できるにもかかわらず、テスト端子数を最小限に
するとともに、ノイズなどによる誤動作を生じにくいテ
スト回路を提供することを目的とする。
本発明によるテスト回路は、「半導体集積回路の外部よ
り与えられる信号に応じて前記半導体集積回路に複数の
テスト項目を設定するテスト回路において、前記半導体
集積回路を初期化するリセット信号が入力されるリセッ
ト端子から入力された信号と前記テスト端子から入力さ
れた信号とを入力とするクロック回路と、前記クロック
回路の出力をクロック入力とするとともに前記テスト端
子から入力された信号をリセット入力とする第１のフリ
ップフロップと、前記第１のフリップフロップの出力が
接続されるとともに前記テスト端子から入力された信号
をリセット入力とする１以上の第２のフリップロップを
備える。」ことを特徴とする。
り与えられる信号に応じて前記半導体集積回路に複数の
テスト項目を設定するテスト回路において、前記半導体
集積回路を初期化するリセット信号が入力されるリセッ
ト端子から入力された信号と前記テスト端子から入力さ
れた信号とを入力とするクロック回路と、前記クロック
回路の出力をクロック入力とするとともに前記テスト端
子から入力された信号をリセット入力とする第１のフリ
ップフロップと、前記第１のフリップフロップの出力が
接続されるとともに前記テスト端子から入力された信号
をリセット入力とする１以上の第２のフリップロップを
備える。」ことを特徴とする。
以下実施例に基づいて本発明を詳しく説明する。
第１図は従来のテスト回路の例であり２ａ及び２ｂは複
数のテスト入力信号端子、６ａから６ｄは複数のテスト
項目を選択するテスト項目選択信号である。この例にお
いては四種類のテスト項目を実現するのに二端子を占有
している。
数のテスト入力信号端子、６ａから６ｄは複数のテスト
項目を選択するテスト項目選択信号である。この例にお
いては四種類のテスト項目を実現するのに二端子を占有
している。
第２図は本発明の一実施例であり、１はリセット入力信
号、２はテスト入力信号、３はクロック発生回路、４は
リセット入力付カウンタである。
号、２はテスト入力信号、３はクロック発生回路、４は
リセット入力付カウンタである。
本実施例においては、カウンタ４はフリップフロップの
２段接続からなり、その出力は２進数で の四通りの値をとり、 は三通りのテスト項目に対応し、 は非テスト状態すなわち本来の機能状態に対応する。
２段接続からなり、その出力は２進数で の四通りの値をとり、 は三通りのテスト項目に対応し、 は非テスト状態すなわち本来の機能状態に対応する。
カウンタ４はクロックの立上り時に出力変化し＋１繰り
上がる。クロック発生回路３は本実施例においてはＮＡ
ＮＤゲートでありリセット入力信号１とテスト入力信号
２が共に１の時 を出力する。
上がる。クロック発生回路３は本実施例においてはＮＡ
ＮＤゲートでありリセット入力信号１とテスト入力信号
２が共に１の時 を出力する。
３ａおよび３ｂは共にプルダウン抵抗であり、リセット
入力信号１とテスト入力信号２が共に開放状態の時、 レベルにプルダウンしている。この時カウンタ４はテス
ト入力信号２の レベルによりリセットされ、クロック発生回路３は１レ
ベルを出力している。
入力信号１とテスト入力信号２が共に開放状態の時、 レベルにプルダウンしている。この時カウンタ４はテス
ト入力信号２の レベルによりリセットされ、クロック発生回路３は１レ
ベルを出力している。
カウンタがインクリメントされるには、リセット入力信
号１とテスト入力信号２が共に１となりクロック発生回
路３の出力を とし、カウンタ４のクロック入力が となりカウンタ４のリセット入力が１となり、その後リ
セット入力信号１が となりクロック発生回路３の出力を１とし、カウンタ４
のクロック入力が１となってカウンタ４の出力が変化す
るという手順が必要となる。その後はリセット入力信号
１を１から０に立下げる時にカウンタ４はインクリメン
トされ、 から１１までの２進数値を順次出力することになる。
号１とテスト入力信号２が共に１となりクロック発生回
路３の出力を とし、カウンタ４のクロック入力が となりカウンタ４のリセット入力が１となり、その後リ
セット入力信号１が となりクロック発生回路３の出力を１とし、カウンタ４
のクロック入力が１となってカウンタ４の出力が変化す
るという手順が必要となる。その後はリセット入力信号
１を１から０に立下げる時にカウンタ４はインクリメン
トされ、 から１１までの２進数値を順次出力することになる。
従って、集積回路のリセット信号が解除された状態での
テストが可能となり、テストのモードにより様々な状態
の試験が可能となる。
テストが可能となり、テストのモードにより様々な状態
の試験が可能となる。
テスト状態に入るにはリセット入力信号１とテスト入力
信号２が共に１にならねばならず、各々の入力信号が雑
音により１になる確率の積により誤動作が発生すること
になり、各々の入力信号が独立だった場合に比べ、明ら
かに誤動作は発生しにくくなる。
信号２が共に１にならねばならず、各々の入力信号が雑
音により１になる確率の積により誤動作が発生すること
になり、各々の入力信号が独立だった場合に比べ、明ら
かに誤動作は発生しにくくなる。
第１の実施例においては半導体集積回路があらかじめ有
するリセット端子の他にテスト専用のテスト端子を１本
備えるとともに、フリップフロップが２段であるのでテ
スト回路の出力は非テスト状態を含め計４通り作ること
ができるわけであるが、フリップフロップを１追加すれ
ば計８通りのテスト設定が可能になることは言うまでも
ない。しかし、その際にもテスト端子は１本だけでよ
い。
するリセット端子の他にテスト専用のテスト端子を１本
備えるとともに、フリップフロップが２段であるのでテ
スト回路の出力は非テスト状態を含め計４通り作ること
ができるわけであるが、フリップフロップを１追加すれ
ば計８通りのテスト設定が可能になることは言うまでも
ない。しかし、その際にもテスト端子は１本だけでよ
い。
第３図は本発明の第二の実施例であり、第一の実施例に
おけるカウンタ４の部分をフリップフロップが多段接続
されたシフトレジスタ５におきかえ、シフトレジスタの
出力の各々の１ビットが各々のテスト項目に対応するよ
うにしている。
おけるカウンタ４の部分をフリップフロップが多段接続
されたシフトレジスタ５におきかえ、シフトレジスタの
出力の各々の１ビットが各々のテスト項目に対応するよ
うにしている。
以上説明したように、本発明のテスト回路によれば半導
体集積回路を初期化するためのリセット端子を兼用し、
テスト端子を１本設け、設定したいテスト数に応じたフ
リップフロップを設けることにより、テスト専用端子は
１本のみにも関わらず、多数のテスト項目を選択・設定
することが可能になる。
体集積回路を初期化するためのリセット端子を兼用し、
テスト端子を１本設け、設定したいテスト数に応じたフ
リップフロップを設けることにより、テスト専用端子は
１本のみにも関わらず、多数のテスト項目を選択・設定
することが可能になる。
さらに、リセット端子とテスト端子の両端子へ入力され
る信号の組み合わせでテストが設定されるため、従来の
テスト回路のように、どれかの端子にのみノイズが加わ
ることによるテスト開始等の誤動作も起こりにくい。
る信号の組み合わせでテストが設定されるため、従来の
テスト回路のように、どれかの端子にのみノイズが加わ
ることによるテスト開始等の誤動作も起こりにくい。
また、集積回路のリセットを解除した状態でテストを行
うことが可能であるため、多様なテストを行うことが可
能である。
うことが可能であるため、多様なテストを行うことが可
能である。
第１図は従来のテスト回路例。 第２図は本発明の第一の実施例。 第３図は第二の実施例。 １……リセット入力信号 ２……テスト入力信号 ３……クロック発生回路 ４……カウンタ ５……シフトレジスタ
Claims (1)
- 【請求項１】半導体集積回路の外部より与えられる信号
に応じて前記半導体集積回路に複数のテスト項目を設定
するテスト回路において、 前記半導体集積回路を初期化するリセット信号が入力さ
れるリセット端子と、 前記半導体集積回路のテスト信号が入力されるテスト端
子と、 前記リセット信号と前記テスト信号とを入力とし、前記
テスト信号の入力時に前記リセット信号をクロックとし
て出力するクロック発生回路と、 前記クロック発生回路の出力である前記クロックをクロ
ック入力とするとともに前記テスト端子から入力された
信号をリセット入力とする第１のフリップフロップと、 前記第１のフリップフロップの出力が接続されるととも
に前記テスト端子から入力された信号をリセット入力と
する１以上の第２のフリップフロップとを備えたことを
特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251199A JPH0614105B2 (ja) | 1983-12-28 | 1983-12-28 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251199A JPH0614105B2 (ja) | 1983-12-28 | 1983-12-28 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142283A JPS60142283A (ja) | 1985-07-27 |
| JPH0614105B2 true JPH0614105B2 (ja) | 1994-02-23 |
Family
ID=17219155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251199A Expired - Lifetime JPH0614105B2 (ja) | 1983-12-28 | 1983-12-28 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614105B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111682867B (zh) * | 2020-06-19 | 2024-04-02 | 深圳市麦积电子科技有限公司 | 一种触发电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204386A (ja) * | 1982-05-24 | 1983-11-29 | Seiko Instr & Electronics Ltd | 電子時計用集積回路 |
-
1983
- 1983-12-28 JP JP58251199A patent/JPH0614105B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142283A (ja) | 1985-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |