JPH05197580A - ２ビット誤り訂正回路 - Google Patents
２ビット誤り訂正回路Info
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- JPH05197580A JPH05197580A JP4008053A JP805392A JPH05197580A JP H05197580 A JPH05197580 A JP H05197580A JP 4008053 A JP4008053 A JP 4008053A JP 805392 A JP805392 A JP 805392A JP H05197580 A JPH05197580 A JP H05197580A
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Abstract
(57)【要約】
【目的】簡単な回路で１ビット誤り訂正−２ビット誤り
検出を実現する。 【構成】１ビット誤りを検出する１ビット誤り検出回路
３からの指示によりシンドロームを記憶する１ビット誤
りシンドローム記憶回路４を設け、２ビット誤り検出回
路５が２ビット誤りを検出したときに、ＸＯＲ回路２に
よりソフトエラーによる１ビット誤りシンドロームを生
成し、選択回路６を介してそのシンドロームをデコード
回路１０がソフトエラーによる誤りを訂正する信号を生
成する。同時に、１ビット誤りシンドローム記憶回路４
が記憶しているシンドロームを、固定故障による１ビッ
ト誤り時のシンドロームと考えて、デコード回路１１
が、固定故障による誤りを訂正する信号を生成し、訂正
回路１２がデコード回路１０と１１の指示により２ビッ
ト誤りを訂正することを特徴とする２ビット誤り訂正回
路。
検出を実現する。 【構成】１ビット誤りを検出する１ビット誤り検出回路
３からの指示によりシンドロームを記憶する１ビット誤
りシンドローム記憶回路４を設け、２ビット誤り検出回
路５が２ビット誤りを検出したときに、ＸＯＲ回路２に
よりソフトエラーによる１ビット誤りシンドロームを生
成し、選択回路６を介してそのシンドロームをデコード
回路１０がソフトエラーによる誤りを訂正する信号を生
成する。同時に、１ビット誤りシンドローム記憶回路４
が記憶しているシンドロームを、固定故障による１ビッ
ト誤り時のシンドロームと考えて、デコード回路１１
が、固定故障による誤りを訂正する信号を生成し、訂正
回路１２がデコード回路１０と１１の指示により２ビッ
ト誤りを訂正することを特徴とする２ビット誤り訂正回
路。
Description
【０００１】
【産業上の利用分野】本発明は２ビット誤り訂正回路に
関し、特に誤り訂正・検出符号としてＳＥＣ−ＤＥＤ符
号（１ビット誤り訂正−２ビット誤り検出符号）を使用
する半導体記憶装置での２ビット誤り訂正回路に関す
る。
関し、特に誤り訂正・検出符号としてＳＥＣ−ＤＥＤ符
号（１ビット誤り訂正−２ビット誤り検出符号）を使用
する半導体記憶装置での２ビット誤り訂正回路に関す
る。
【０００２】
【従来の技術】従来のこの種の２ビット誤り訂正回路
は、誤り検出・訂正符号としてＤＥＣ（Ｄｏｕｂｌｅ
ｂｉｔ ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ）符号（２
ビット誤り訂正符号）を使用し、図２に示すように半導
体記憶素子から読みだす情報ビット５０と検査ビット５
１からシンドロームを生成しシンドローム信号を出力す
るシンドローム生成回路４０と、シンドローム信号をデ
コードし１ビット誤りと２ビット誤りを訂正するため各
情報ビット毎に誤りを判断して、誤りのある情報ビット
を反転し本来の値に戻すための指示信号を出力するデコ
ード回路４２と、デコード回路４２の指示に従い情報ビ
ット５０の誤りを訂正する訂正回路４１とを有してい
る。
は、誤り検出・訂正符号としてＤＥＣ（Ｄｏｕｂｌｅ
ｂｉｔ ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ）符号（２
ビット誤り訂正符号）を使用し、図２に示すように半導
体記憶素子から読みだす情報ビット５０と検査ビット５
１からシンドロームを生成しシンドローム信号を出力す
るシンドローム生成回路４０と、シンドローム信号をデ
コードし１ビット誤りと２ビット誤りを訂正するため各
情報ビット毎に誤りを判断して、誤りのある情報ビット
を反転し本来の値に戻すための指示信号を出力するデコ
ード回路４２と、デコード回路４２の指示に従い情報ビ
ット５０の誤りを訂正する訂正回路４１とを有してい
る。
【０００３】次に、動作について説明する。
【０００４】記憶素子から読み出す情報ビット５０と検
査ビット５１に１ビット或いは２ビットの誤りがある場
合、シンドロームは前ビット零とはならない。デコード
回路４２はそのシンドローム信号をデコードしてどの情
報ビットが誤っているかをビットごとに調べ（ＤＥＣ符
号の特性より、１ビット誤りと２ビット誤りのどちらで
あっても誤っているビット位置を判断することができ
る。）、誤りのある情報ビットを反転して本来の値に戻
すための指示信号を出力する。訂正回路４１はデコード
回路４２の指示に従い、情報ビット５０の誤りを訂正し
出力する。
査ビット５１に１ビット或いは２ビットの誤りがある場
合、シンドロームは前ビット零とはならない。デコード
回路４２はそのシンドローム信号をデコードしてどの情
報ビットが誤っているかをビットごとに調べ（ＤＥＣ符
号の特性より、１ビット誤りと２ビット誤りのどちらで
あっても誤っているビット位置を判断することができ
る。）、誤りのある情報ビットを反転して本来の値に戻
すための指示信号を出力する。訂正回路４１はデコード
回路４２の指示に従い、情報ビット５０の誤りを訂正し
出力する。
【０００５】また、記憶素子から読み出す情報ビット５
０と検査ビット５１に誤りが無い場合、シンドロームは
前ビット零となる。デコード回路４２はそのシンドロー
ム信号をデコードしてどの情報ビットか誤っているかを
ビット毎に調べるが、誤りが無いので、訂正回路４１は
情報ビット５０を何等変化させずに出力する。
０と検査ビット５１に誤りが無い場合、シンドロームは
前ビット零となる。デコード回路４２はそのシンドロー
ム信号をデコードしてどの情報ビットか誤っているかを
ビット毎に調べるが、誤りが無いので、訂正回路４１は
情報ビット５０を何等変化させずに出力する。
【０００６】以下の動作により、記憶素子から読み出す
情報ビット５０と検査ビット５１に２ビット以下の誤り
がある場合、情報ビット５０の誤りを訂正している。
情報ビット５０と検査ビット５１に２ビット以下の誤り
がある場合、情報ビット５０の誤りを訂正している。
【０００７】
【発明が解決しようとする課題】上述した従来の２ビッ
ト誤り訂正回路では、誤り検出・訂正符号としてＤＥＣ
符号を用いているが、ＤＥＣ符号（大きく分類して３種
の符号がある。）としてＤＥＣ−ＢＣＨ符号を使用する
場合は、誤り検出・訂正に必要な回路が非常に大規模に
なってしまう。
ト誤り訂正回路では、誤り検出・訂正符号としてＤＥＣ
符号を用いているが、ＤＥＣ符号（大きく分類して３種
の符号がある。）としてＤＥＣ−ＢＣＨ符号を使用する
場合は、誤り検出・訂正に必要な回路が非常に大規模に
なってしまう。
【０００８】また、ＤＥＣ符号として多数決復号可能な
符号（１段直行可能符号，ＭＡ符号，直行ラテン方陣符
号）を使用する場合は、検査ビット数が非常に多くなっ
てしまう。また、ＤＥＣ−ＢＣＨ符号と多数決復号可能
な符号の中間的符号を使用する場合は、今まで述べた２
つの符号の中間的な特徴を持っている。
符号（１段直行可能符号，ＭＡ符号，直行ラテン方陣符
号）を使用する場合は、検査ビット数が非常に多くなっ
てしまう。また、ＤＥＣ−ＢＣＨ符号と多数決復号可能
な符号の中間的符号を使用する場合は、今まで述べた２
つの符号の中間的な特徴を持っている。
【０００９】よって、ＤＥＣ符号にどのような符号を使
用しても、誤り検出・訂正回路を含む半導体記憶装置
が、経済的に実現できないという問題と、物理的に小さ
く実現することができないという問題があった。
用しても、誤り検出・訂正回路を含む半導体記憶装置
が、経済的に実現できないという問題と、物理的に小さ
く実現することができないという問題があった。
【００１０】
【課題を解決するための手段】本発明の２ビット誤り訂
正回路は、記憶素子から読み出す情報ビットと検査ビッ
トからシンドロームを生成しシンドローム信号Ａとして
出力するシンドローム生成回路と、シンドローム信号Ａ
より１ビット誤りを検出する１ビット誤り検出回路と、
シンドローム信号Ａより２ビット誤りを検出する２ビッ
ト誤り検出回路と、１ビット誤り検出回路が１ビット誤
りを検出したときのシンドロームを記憶する１ビット誤
りシンドローム記憶回路と、シンドローム信号Ｏと１ビ
ット誤りシンドローム記憶回路が記憶しているシンドロ
ームとを対応するビット毎に排他的論理和演算を行いシ
ンドロームっ信号Ｂとして出力するＸＯＲ回路と、シン
ドローム信号Ａと前記シンドローム信号Ｂとを前記２ビ
ット誤り検出回路からの指示に従い２ビット誤りを検出
したときのみシンドローム信号Ｂを選択しシンドローム
信号Ｃとして出力する選択回路と、シンドローム信号Ｃ
をデコードし１ビット誤りを訂正するために各情報ビッ
ト毎に誤りを判断して、誤りのある情報ビットがあれば
そのビットを反転し本来の値に戻すための指示信号を出
力するデコード回路Ａと、２ビット誤り検出回路の指示
に従い２ビット誤りを検出したときのみ前記１ビット誤
りシンドローム記憶回路が記憶しているシンドロームを
デコードし１ビット誤りを訂正するために各情報ビット
毎に誤りを判断して、誤りのある情報ビットを反転し本
来の値に戻すための指示信号を出力するデコード回路Ｂ
と、読み出した情報ビットを前記デコード回路ＡとＢの
指示に従い誤りを訂正する訂正回路とを有している。
正回路は、記憶素子から読み出す情報ビットと検査ビッ
トからシンドロームを生成しシンドローム信号Ａとして
出力するシンドローム生成回路と、シンドローム信号Ａ
より１ビット誤りを検出する１ビット誤り検出回路と、
シンドローム信号Ａより２ビット誤りを検出する２ビッ
ト誤り検出回路と、１ビット誤り検出回路が１ビット誤
りを検出したときのシンドロームを記憶する１ビット誤
りシンドローム記憶回路と、シンドローム信号Ｏと１ビ
ット誤りシンドローム記憶回路が記憶しているシンドロ
ームとを対応するビット毎に排他的論理和演算を行いシ
ンドロームっ信号Ｂとして出力するＸＯＲ回路と、シン
ドローム信号Ａと前記シンドローム信号Ｂとを前記２ビ
ット誤り検出回路からの指示に従い２ビット誤りを検出
したときのみシンドローム信号Ｂを選択しシンドローム
信号Ｃとして出力する選択回路と、シンドローム信号Ｃ
をデコードし１ビット誤りを訂正するために各情報ビッ
ト毎に誤りを判断して、誤りのある情報ビットがあれば
そのビットを反転し本来の値に戻すための指示信号を出
力するデコード回路Ａと、２ビット誤り検出回路の指示
に従い２ビット誤りを検出したときのみ前記１ビット誤
りシンドローム記憶回路が記憶しているシンドロームを
デコードし１ビット誤りを訂正するために各情報ビット
毎に誤りを判断して、誤りのある情報ビットを反転し本
来の値に戻すための指示信号を出力するデコード回路Ｂ
と、読み出した情報ビットを前記デコード回路ＡとＢの
指示に従い誤りを訂正する訂正回路とを有している。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例のブロック図であ
る。
る。
【００１３】シンドローム生成回路１は、半導体記憶素
子から読み出す情報ビット線２０と検査ビット線２１よ
り、シンドロームを生成しシンドローム線２２へ出力す
る。
子から読み出す情報ビット線２０と検査ビット線２１よ
り、シンドロームを生成しシンドローム線２２へ出力す
る。
【００１４】１ビット誤り検出回路３は、シンドローム
線２２のシンドロームから情報ビットと検査ビットの１
ビット誤りを検出し、信号線２６へ出力する。２ビット
誤り検出回路５は、シンドローム線２２のシンドローム
から情報ビットと検査ビットの２ビット誤りを検出し、
信号線２５へ出力する。１ビット誤りシンドローム記憶
回路４は、１ビット誤り検出回路３が１ビット誤りを検
出したときにシンドローム線２２のシンドロームを記憶
し、記憶している内容をシンドロームとシンドローム線
２４へ出力する。
線２２のシンドロームから情報ビットと検査ビットの１
ビット誤りを検出し、信号線２６へ出力する。２ビット
誤り検出回路５は、シンドローム線２２のシンドローム
から情報ビットと検査ビットの２ビット誤りを検出し、
信号線２５へ出力する。１ビット誤りシンドローム記憶
回路４は、１ビット誤り検出回路３が１ビット誤りを検
出したときにシンドローム線２２のシンドロームを記憶
し、記憶している内容をシンドロームとシンドローム線
２４へ出力する。
【００１５】ＸＯＲ回路２は、シンドローム線２２のシ
ンドロームとシンドローム線２４のシンドロームとを対
応する各ビット毎に排他的論理和の演算を行い、シンド
ローム線２３へ出力する。選択回路６は、シンドローム
線２２とシンドローム線２３のシンドローム信号を信号
線２５の指示に従って選択し、シンドローム線２８へ出
力する。また、シンドローム線２３を選択する条件は、
２ビット誤り検出回路５が２ビット誤りを検出したとき
であり、それ以外はシンドローム線２２を選択する。
ンドロームとシンドローム線２４のシンドロームとを対
応する各ビット毎に排他的論理和の演算を行い、シンド
ローム線２３へ出力する。選択回路６は、シンドローム
線２２とシンドローム線２３のシンドローム信号を信号
線２５の指示に従って選択し、シンドローム線２８へ出
力する。また、シンドローム線２３を選択する条件は、
２ビット誤り検出回路５が２ビット誤りを検出したとき
であり、それ以外はシンドローム線２２を選択する。
【００１６】デコード回路１０は、シンドローム線２８
のシンドロームをデコードして、１ビット誤りを訂正す
るために各情報ビット毎に誤りを判断する。誤りがあれ
ば、その情報ビットを反転して本来の値に戻す（誤りを
訂正する）指示信号を信号線２９へ出力する。デコード
回路１１は、信号線２５が２ビット誤りを検出したこと
を示す場合にのみ、シンドローム線２４のシンドローム
をデコードして、１ビット誤りを訂正するために各情報
ビット毎に誤りを判断する。誤りがあれば、その情報ビ
ットを反転して本来の値に戻すための指示信号を信号線
３０へ出力する。訂正回路１２は、信号線２９と信号線
３０の誤り訂正指示に従い情報ビット線２０の誤りを訂
正し、訂正データ線３１へ出力する次に本発明での２ビ
ット誤り訂正に基本的考え方を説明する。
のシンドロームをデコードして、１ビット誤りを訂正す
るために各情報ビット毎に誤りを判断する。誤りがあれ
ば、その情報ビットを反転して本来の値に戻す（誤りを
訂正する）指示信号を信号線２９へ出力する。デコード
回路１１は、信号線２５が２ビット誤りを検出したこと
を示す場合にのみ、シンドローム線２４のシンドローム
をデコードして、１ビット誤りを訂正するために各情報
ビット毎に誤りを判断する。誤りがあれば、その情報ビ
ットを反転して本来の値に戻すための指示信号を信号線
３０へ出力する。訂正回路１２は、信号線２９と信号線
３０の誤り訂正指示に従い情報ビット線２０の誤りを訂
正し、訂正データ線３１へ出力する次に本発明での２ビ
ット誤り訂正に基本的考え方を説明する。
【００１７】半導体記憶素子での誤りの原因は、ほぼ固
定障害とソフトエラーによる誤りとに分類することがで
きる。固定障害は、記憶素子の出力が、どのアドレスで
あっても高レベル或いは低レベルに固定されているもの
であり、ソフトエラーとは、素子が壊れているわけでは
ないが、ごく低い頻度でランダムに発生する誤りであ
る。このことから、２ビット誤りはソフトエラーだけで
は発生せず、１ビットの固定障害とソストエラーが重複
した場合に発生するものと考えることができる。
定障害とソフトエラーによる誤りとに分類することがで
きる。固定障害は、記憶素子の出力が、どのアドレスで
あっても高レベル或いは低レベルに固定されているもの
であり、ソフトエラーとは、素子が壊れているわけでは
ないが、ごく低い頻度でランダムに発生する誤りであ
る。このことから、２ビット誤りはソフトエラーだけで
は発生せず、１ビットの固定障害とソストエラーが重複
した場合に発生するものと考えることができる。
【００１８】また、ＳＥＣ−ＤＥＤ符号は２ビット誤り
を検出することができるが、誤っている２ビットの中で
１ビットの誤りビット位置が判っていれば、もう片方の
ビット誤り位置も判定できるので２ビットの誤りを訂正
できるという特性を持っている。式で説明すると以下の
ようになる。ここで、Ｓ１，ＳＸ１は１ビット誤り時の
シンドローム，Ｓ２は、Ｓ１とＳＸ１がそれぞれ示す１
ビット誤りが同時に発生した２ビット誤り時のシンドロ
ーム，（＋）は対応するビットごとに排他的論理和演算
を行う記号である。この式より、ＳＥＣ−ＤＥＤ符号で
も、ある条件で２ビット誤りを訂正できることが判る。
を検出することができるが、誤っている２ビットの中で
１ビットの誤りビット位置が判っていれば、もう片方の
ビット誤り位置も判定できるので２ビットの誤りを訂正
できるという特性を持っている。式で説明すると以下の
ようになる。ここで、Ｓ１，ＳＸ１は１ビット誤り時の
シンドローム，Ｓ２は、Ｓ１とＳＸ１がそれぞれ示す１
ビット誤りが同時に発生した２ビット誤り時のシンドロ
ーム，（＋）は対応するビットごとに排他的論理和演算
を行う記号である。この式より、ＳＥＣ−ＤＥＤ符号で
も、ある条件で２ビット誤りを訂正できることが判る。
【００１９】ＳＸ１＝Ｓ１（＋）Ｓ２ 次に図１に示した実施例の動作を説明する。
【００２０】情報ビット２０と検査ビット２１に１ビッ
ト誤りがある場合、１ビット誤り検出回路３は１ビット
誤りを検出し、１ビット誤りシンドローム記憶回路４が
その時のシンドロームを記憶する。同時に選択回路６は
２ビット誤りではないのでシンドローム線２２を選択
し、シンドローム線２８のシンドロームよりデコード回
路１０と訂正回路１２が情報ビット線２０の１ビット誤
りを訂正する。
ト誤りがある場合、１ビット誤り検出回路３は１ビット
誤りを検出し、１ビット誤りシンドローム記憶回路４が
その時のシンドロームを記憶する。同時に選択回路６は
２ビット誤りではないのでシンドローム線２２を選択
し、シンドローム線２８のシンドロームよりデコード回
路１０と訂正回路１２が情報ビット線２０の１ビット誤
りを訂正する。
【００２１】情報ビット２０と検査ビット２１に２ビッ
ト誤りがある場合、１ビットは固定障害による誤りなの
で、通常１ビット誤りシンドローム記憶回路４は固定障
害による１ビット誤りのシンドロームをすでに記憶して
いる。そのときに２ビット誤り検出回路５が２ビット誤
りを検出すると、ＸＯＲ回路２の出力であるシンドロー
ム線２３は、ソフトエラーによる１ビット誤りのシンド
ロームを示し、選択回路６は２ビット誤りなのでシンド
ローム線２３を選択し、シンドローム線２８のシンドロ
ームより、デコード回路１０と訂正回路１２が情報ビッ
ト線２０のソフトエラーによる１ビット誤りを訂正す
る。同時に、シンドローム線２４のシンドロームよりデ
コード回路１１と情報ビット線２０が固定障害による１
ビット誤りを訂正して、２ビットの誤りを訂正する。
ト誤りがある場合、１ビットは固定障害による誤りなの
で、通常１ビット誤りシンドローム記憶回路４は固定障
害による１ビット誤りのシンドロームをすでに記憶して
いる。そのときに２ビット誤り検出回路５が２ビット誤
りを検出すると、ＸＯＲ回路２の出力であるシンドロー
ム線２３は、ソフトエラーによる１ビット誤りのシンド
ロームを示し、選択回路６は２ビット誤りなのでシンド
ローム線２３を選択し、シンドローム線２８のシンドロ
ームより、デコード回路１０と訂正回路１２が情報ビッ
ト線２０のソフトエラーによる１ビット誤りを訂正す
る。同時に、シンドローム線２４のシンドロームよりデ
コード回路１１と情報ビット線２０が固定障害による１
ビット誤りを訂正して、２ビットの誤りを訂正する。
【００２２】情報ビット２０と検査ビット２１に誤りが
ない場合、選択回路６は２ビット誤りではないのでシン
ドローム線２２を選択し、シンドローム線２８のシンド
ロームよりデコード回路１０と訂正回路１２が情報ビッ
ト線２０の誤りを訂正しようとするが、誤りかないので
情報ビット線２０のデータをなにも変更しない。
ない場合、選択回路６は２ビット誤りではないのでシン
ドローム線２２を選択し、シンドローム線２８のシンド
ロームよりデコード回路１０と訂正回路１２が情報ビッ
ト線２０の誤りを訂正しようとするが、誤りかないので
情報ビット線２０のデータをなにも変更しない。
【００２３】以上の動作により、２ビット以下の誤りを
訂正できる。
訂正できる。
【００２４】また、２ビット誤りを訂正する為に、誤り
検出・訂正符号としてＤＥＣ符号を使用する場合と比較
すると、下記に示す特徴を持っているので、誤り検出・
訂正回路を含む半導体記憶装置を、経済的に、かつ物理
的に小さく実現できる。ＳＥＣ−ＤＥＤ符号とＤＥＣ符
号で、２ビット誤りを検出・訂正する場合の定量的な比
較値を以下に示す。
検出・訂正符号としてＤＥＣ符号を使用する場合と比較
すると、下記に示す特徴を持っているので、誤り検出・
訂正回路を含む半導体記憶装置を、経済的に、かつ物理
的に小さく実現できる。ＳＥＣ−ＤＥＤ符号とＤＥＣ符
号で、２ビット誤りを検出・訂正する場合の定量的な比
較値を以下に示す。
【００２５】 ・ＳＥＣ−ＤＥＤ符号で２ビット誤りを訂正する本発明の場合 検査ビット数：８ 回路量：約２．３ ・ＤＥＣ符号で２ビット誤りを訂正する場合 （１）ＤＥＣ−ＢＣＨ符号 検査ビット数：１４ 回路量：約３ （２）多数決複合可能な符号 検査ビット数：２２〜３２ 回路量：約１〜１．５ 以上の比較は、情報ビットが６４ビット時の検査ビット
数と、ＳＥＣ−ＤＥＤ符号を比較して１ビット誤り訂正
−２ビット誤り検出を行う場合の誤り検出・訂正に必要
な回路量を１とした場合の相対的な回路量を示してい
る。
数と、ＳＥＣ−ＤＥＤ符号を比較して１ビット誤り訂正
−２ビット誤り検出を行う場合の誤り検出・訂正に必要
な回路量を１とした場合の相対的な回路量を示してい
る。
【００２６】
【発明の効果】以上説明したように本発明は、２ビット
誤りは固定故障による１ビット誤りとソフトエラーによ
る１ビット誤りが重複した場合に発生すると考え、ＳＥ
Ｃ−ＤＥＤ符号を使用して、１ビット誤り検出・訂正時
のシンドロームを記憶する１ビット誤りシンドローム記
憶回路を持ち、２ビット誤り発生時、１ビット誤りシン
ドローム記憶回路が記憶しているシンドロームは、固定
障害による１ビット誤りを訂正できるシンドロームにな
るので、そのシンドロームをデコードし、その結果によ
り固定障害による１ビット分の誤りを訂正する。また同
時に、２ビット誤りとなっているシンドロームと１ビッ
ト誤りシンドローム記憶回路が記憶しているシンドロー
ムとの排他的論理和演算をすることにより、ソフトエラ
ーによる１ビット分の誤りを訂正できるシンドロームを
生成する。そして、そのシンドロームをデコードし、そ
の結果によりソフトエラーによる１ビット分の誤りを訂
正することにより、２ビット誤りを訂正している。
誤りは固定故障による１ビット誤りとソフトエラーによ
る１ビット誤りが重複した場合に発生すると考え、ＳＥ
Ｃ−ＤＥＤ符号を使用して、１ビット誤り検出・訂正時
のシンドロームを記憶する１ビット誤りシンドローム記
憶回路を持ち、２ビット誤り発生時、１ビット誤りシン
ドローム記憶回路が記憶しているシンドロームは、固定
障害による１ビット誤りを訂正できるシンドロームにな
るので、そのシンドロームをデコードし、その結果によ
り固定障害による１ビット分の誤りを訂正する。また同
時に、２ビット誤りとなっているシンドロームと１ビッ
ト誤りシンドローム記憶回路が記憶しているシンドロー
ムとの排他的論理和演算をすることにより、ソフトエラ
ーによる１ビット分の誤りを訂正できるシンドロームを
生成する。そして、そのシンドロームをデコードし、そ
の結果によりソフトエラーによる１ビット分の誤りを訂
正することにより、２ビット誤りを訂正している。
【００２７】また、ＤＥＣ符号を使用いて２ビット誤り
訂正機能を持つ半導体記憶装置は、検査ビットが非常に
多い、或いは誤り検出・訂正回路の規模が非常に大きい
という欠点を持つ。それに対して、本発明の２ビット誤
り訂正機能を持つ半導体記憶装置は、誤り検出・訂正回
路の規模は同程度であるが、検査ビットが非常に少ない
ので、誤り検出・訂正回路を含む半導体記憶装置を、経
済的に実現できる効果と、物理的に小さく実現できる効
果がある。
訂正機能を持つ半導体記憶装置は、検査ビットが非常に
多い、或いは誤り検出・訂正回路の規模が非常に大きい
という欠点を持つ。それに対して、本発明の２ビット誤
り訂正機能を持つ半導体記憶装置は、誤り検出・訂正回
路の規模は同程度であるが、検査ビットが非常に少ない
ので、誤り検出・訂正回路を含む半導体記憶装置を、経
済的に実現できる効果と、物理的に小さく実現できる効
果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来技術のブロック図である。
１ シンドローム生成回路 ２ ＸＯＲ回路 ３ １ビット誤り検出回路 ４ １ビット誤りシンドローム記憶回路 ５ ２ビット誤り検出回路 ６ 選択回路 １０，１１ デコード回路 １２ 訂正回路 ４０ シンドローム生成回路 ４１ 訂正回路 ４２ デコード回路
Claims (1)
- 【請求項１】 記憶素子から読み出す情報ビットと検査
ビットからシンドロームを生成しシンドローム信号Ａと
して出力するシンドローム生成回路と、 前記シンドローム信号Ａより１ビット誤りを検出する１
ビット誤り検出回路と、 前記シンドローム信号Ａより２ビット誤りを検出する２
ビット誤り検出回路と、 前記１ビット誤り検出回路が１ビット誤りを検出したと
きのシンドロームを記憶する１ビット誤りシンドローム
記憶回路と、 前記シンドローム信号Ａと前記１ビット誤りシンドロー
ム記憶回路が記憶しているシンドロームとを対応するビ
ット毎に排他的論理和演算を行いシンドローム信号Ｂと
して出力するＸＯＲ回路と、 前記シンドローム信号Ａと前記シンドローム信号Ｂとを
前記２ビット誤り検出回路からの指示に従い２ビット誤
りを検出したときのみシンドローム信号Ｂを選択しシン
ドローム信号Ｃとして出力する選択回路と、 前記シンドローム信号Ｃをデコードし１ビット誤りを訂
正するために各情報ビット毎に誤りを判断して、誤りの
ある情報ビットがあればそのビットを反転し本来の値に
戻すための指示信号を出力するデコード回路Ａと、 前記２ビット誤り検出回路の指示に従い２ビット誤りを
検出したときのみ前記１ビット誤りシンドローム記憶回
路が記憶しているシンドロームをデコードし１ビット誤
りを訂正するために各情報ビット毎に誤りを判断して、
誤りのある情報ビットを反転し本来の値に戻すための指
示信号を出力するデコード回路Ｂと、 読み出した情報ビットを前記デコード回路ＡとＢの指示
に従い誤りを訂正する訂正回路とを有することを特徴と
する２ビット誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008053A JPH05197580A (ja) | 1992-01-21 | 1992-01-21 | ２ビット誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008053A JPH05197580A (ja) | 1992-01-21 | 1992-01-21 | ２ビット誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197580A true JPH05197580A (ja) | 1993-08-06 |
Family
ID=11682596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008053A Withdrawn JPH05197580A (ja) | 1992-01-21 | 1992-01-21 | ２ビット誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119813A (ja) * | 2010-11-30 | 2012-06-21 | Nec Corp | エラー訂正回路及びエラー訂正方法 |
| US8527834B2 (en) | 2006-06-26 | 2013-09-03 | Alaxala Networks Corporation | Information processing device and information processing method |
| US10698763B2 (en) | 2018-01-25 | 2020-06-30 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices |
-
1992
- 1992-01-21 JP JP4008053A patent/JPH05197580A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8527834B2 (en) | 2006-06-26 | 2013-09-03 | Alaxala Networks Corporation | Information processing device and information processing method |
| JP2012119813A (ja) * | 2010-11-30 | 2012-06-21 | Nec Corp | エラー訂正回路及びエラー訂正方法 |
| US10698763B2 (en) | 2018-01-25 | 2020-06-30 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices |
| US11385960B2 (en) | 2018-01-25 | 2022-07-12 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices |
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