KR20220149220A - 메모리 장치 - Google Patents

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KR20220149220A
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이찬호
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이주창
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삼성전자주식회사
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Abstract

메모리 장치를 포함하는 전자 장치가 제공된다. 상기 전자 장치는 외부 클락 신호, 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호를 출력하는 호스트 및 상기 외부 클락 신호 및 칩 인에이블 신호에 따라 활성화되어, 상기 적어도 하나의 외부 인에이블 신호에 따라 내부 인에이블 신호를 생성하여 동작하는 메모리 장치를 포함하고, 상기 메모리 장치는 상기 호스트의 제어에 따른 동작 여부를 모니터링하는 모니터링 신호를 생성하여 출력한다.

Description

메모리 장치{A memory device}
본 발명은 메모리 장치, 구체적으로는 정적 랜덤 엑세스 메모리 장치(SRAM)에 관한 것이다.
프로세서는 펌웨어, 운영체제, 응용과 같은 다양한 개체들을 실행하고, 주변 장치들을 제어하도록 구성된다. 동작 메모리는 프로세서가 동작하는 경우, 연산 동작에 따른 중간 결과를 저장한다.
동작 메모리로서 랜덤 액세스 메모리(Random Access Memory, RAM)가 사용된다. RAM은 휘발성 또는 비휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 랜덤 액세스 메모리에 저장된 정보를 잃는 반면에, 비휘발성 랜덤 액세스 메모리는 전원이 메모리로부터 제거되는 때조차도 비휘발성 랜덤 액세스 메모리의 메모리 콘텐츠들을 유지할 수 있다.
오토모티브 장치의 경우, 개개의 장치에 대한 운영 및 제어는 신뢰성이 중요하다. 오토모티브 장치에 탑재되는 프로세서 및 동작 메모리의 경우 처리 속도도 중요하지만 데이터의 정확성 및 오동작 관리도 중요하다.
본 발명이 해결하려는 과제는 호스트의 명령 처리 상황을 실시간으로 모니터링할 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 메모리 장치의 오동작을 모니터링 하는 전자 장치 및 오토모티브 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 전자 장치는 외부 클락 신호, 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호를 출력하는 호스트 및 상기 외부 클락 신호 및 칩 인에이블 신호에 따라 활성화되어, 상기 적어도 하나의 외부 인에이블 신호에 따라 내부 인에이블 신호를 생성하여 동작하는 메모리 장치를 포함하고, 상기 메모리 장치는 상기 호스트의 제어에 따른 동작 여부를 모니터링하는 모니터링 신호를 생성하여 출력한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 오토모티브 장치는 타겟 어드레스, 데이터, 외부 클락 신호, 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호를 출력하는 오토모티브 프로세서, 상기 외부 클락 신호 및 칩 인에이블 신호에 따라 활성화되어, 상기 적어도 하나의 외부 인에이블 신호에 따라 내부 인에이블 신호를 생성하여 상기 타겟 어드레스에 대한 데이터 액세스 동작을 수행하는 프로세서 임베디드 메모리를 포함하고, 상기 프로세서 임베디드 메모리는 상기 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호에 따른 실시간 동작 상태를 모니터링 신호로 생성하여 출력한다.
도 1은 본 발명의 실시예에 따른 호스트 및 메모리 장치를 나타낸 것이다.
도 2는 도 1에 도시된 메모리 장치를 구체적으로 나타낸 것이다.
도 3은 도 1에 도시된 메모리 장치의 일 실시예를 구체적으로 나타낸 것이다.
도 4는 도 1에 도시된 메모리 장치의 다른 실시예를 구체적으로 나타낸 것이다.
도 5는 도 1에 도시된 메모리 장치의 동작방법을 설명하기 위한 흐름도이다.
도 6은 도 1에 도시된 메모리 장치의 동작방법을 설명하기 위한 흐름도이다.
도 7은 도 1에 도시된 메모리 장치가 정상 동작하는 경우의 동작 타이밍도이다.
도 8은 도 1에 도시된 메모리 장치가 오동작하는 경우의 동작 타이밍도이다.
도 9는 본 발명의 실시예에 따른 전자 장치를 나타낸 것이다.
도 10은 본 발명의 실시 예에 따른 오토모티브 프로세서 및 오토모티브 장치들을 보여준다.
이하 첨부된 도면들을 참조하여 본 개시의 일 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 호스트 및 메모리 장치를 나타낸 것이고, 도 2는 도 1에 도시된 메모리 장치를 구체적으로 나타낸 것이다.
도 1을 참고하면, 호스트(10)는 메모리 장치(100)에 연결되어, 메모리 장치(100)의 전반적인 데이터 액세스 동작을 제어한다. 데이터 액세스 동작은 예를 들면 데이터를 메모리 장치(100)에 라이트하거나, 메모리 장치(100)에 저장되어 있는 데이터를 리드하거나 삭제하는 동작을 포함한다. 메모리 장치(100)는 일 예로 호스트(10)와 별도로 배치되어 전기적으로 연결된 것일 수도 있고, 다른 예로 호스트(10) 내에 포함되어 임베디드된 것일 수도 있다.
호스트(10)는 목적하는 동작들(desired operation)을 실행시키기 위한 물리적인 구조를 갖는 회로를 가지는 하드웨어로 구현된 데이터 처리 장치일 수 있다. 예를 들어, 목적하는 동작들은 프로그램에 포함된 코드(code) 또는 인스트럭션들(instructions)을 포함할 수 있다. 예를 들어, 하드웨어로 구현된 데이터 처리 장치는 마이크로프로세서(microprocessor), 중앙 처리 장치(central processing unit), 프로세서 코어(processor core), 멀티-코어 프로세서(multi-core processor), 메인 프로세서 유닛(Main Processor Unit), 멀티프로세서(multiprocessor), 뉴럴 프로세서(Neural Porcessor), 오토모티브 프로세서(Automotive Processor), ASIC(Application-Specific Integrated Circuit), FPGA(Field Programmable Gate Array)를 포함할 수 있다.
호스트(10)는 메모리 장치(예를 들어, 비휘발성 메모리(미도시))에 저장된 컴퓨터로 읽을 수 있는 코드(예를 들어, 소프트웨어) 및 호스트(10)에 의해 유발된 인스트럭션들을 실행한다.
메모리 장치(100)는 예를 들어 SRAM(Static Random Access Memory)일 수 있고, 이하에서는 메모리 장치(100)가 SRAM인 실시예를 중심으로 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 장치(100)는 SRAM이 아닌 다른 휘발성 메모리 장치일 수 있다.
호스트(10)와 메모리 장치(100)는 복수의 핀을 통해 신호를 송수신한다. 메모리 장치(100)는 제1 내지 제16핀들 A[16:8], 주변 핀들(CK, CS, WE, OE) 및 모니터링 핀들(OPR, OPW)을 포함할 수 있다.
제1 내지 제16핀들 A[16:8]은 호스트(10)와 메모리 장치(100)간 타겟 어드레스(address) 및 데이터를 송수신할 수 있다. 예를 들어 제1 내지 제8핀 A[16:8]은 제1 타겟 어드레스를 송수신하고, 제9 내지 제16핀 AD[7:0]은 데이터 또는 제2 타겟 어드레스를 송수신할 수 있다. 예를 들어 제1 타겟 어드레스는 액세스 하고자 하는 타겟 위치의 로우 어드레스일 수 있고, 제2 타겟 어드레스는 액세스 하고자 하는 타겟 위치의 컬럼 어드레스일 수 있다. 또는 제1 타겟 어드레스는 액세스 하고자 하는 타겟 위치의 컬럼 어드레스일 수 있고, 제2 타겟 어드레스는 액세스 하고자 하는 타겟 위치의 로우 어드레스일 수 있다.
호스트(10)와 메모리 장치(100) 사이에 래치 회로(15)가 더 포함될 수 있다. 래치 회로(15)는 호스트(10)로부터 어드레스 래치 인에이블(Address Latch Enable; ALE) 신호에 따라 연결을 달리 할 수 있다. 예를 들어, ALE신호가 인에이블되면 호스트(10)의 제9 내지 제16핀 AD[7:0]으로 수신한 신호를 커맨드 또는 어드레스로 보아 메모리 장치(100)의 A[7:0]으로 전송할 수도 있고, ALE 신호가 디스에이블되면 데이터로 보아 메모리 장치(100)의 입출력 핀 I/O[7:0]로 전송하거나 메모리 장치(100)의 입출력 핀 I/O[7:0]에서 출력되는 데이터를 호스트(10)의 핀 AD[7:0]으로 전송할 수도 있다.
호스트(10)는 클락 신호(CK, 이하 외부 클락 신호)를 메모리 장치(100)에 제공할 수 있다.
호스트(10)는 적어도 하나의 외부 인에이블 신호, 예를 들어 칩 인에이블 신호(Chip Select, CS), 라이트 인에이블 신호(/WR), 리드 인에이블 신호(/RD)를 메모리 장치(100)의 주변 핀들(칩 인에이블 핀(CK), 라이트 인에이블 핀(WE), 리드 인에이블 핀(출력 인에이블 신호, OE))로 각각 출력할 수 있다.
예시적인 실시예에서, 라이트 인에이블 신호(WE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 라이트 인에이블 신호(WE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 장치(100)는 라이트 인에이블 신호(WE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 장치(100)의 데이터(DATA) 출력 동작에서, 메모리 장치(100)는 데이터(DATA)를 출력하기 전에 토글하는 리드 인에이블 신호(/RD)를 수신할 수 있다. 예를 들어, 메모리 장치(100)는 리드 인에이블 신호(/RD)의 토글링에 기초하여 데이터 신호(DQ)를 전송할 수 있다.
메모리 장치(100)는 모니터링 신호(OPR, OPW)를 출력할 수 있다. 모니터링 신호는 적어도 하나의 핀에서 출력되는 적어도 한 비트의 신호일 수 있다. 예를 들어 하나의 핀에서 리드 모니터링 신호(OPR) 및 라이트 모니터링 신호(OPW)가 기설정된 순서의 적어도 두 비트(bit)로 순차적으로 출력될 수 있다. 예를 들어 2 개의 핀에서 리드 모니터링 신호(OPR), 라이트 모니터링 신호(OPW)가 각각 출력될 수도 있다.
비교부(20)는 호스트(10)로부터 메모리 장치(100)로 출력되는 클락 신호 및 제어 신호(CK, CS, WE, OE), 메모리 장치(100)에서 출력되는 모니터링 신호(OPR, OPW)를 수신한다. 호스트(10)의 출력 신호와 메모리 장치(100)의 모니터링 신호를 비교하여, 메모리 장치(100)의 동작이 정상인지 실시간으로 모니터링하여, 비교결과(C)를 호스트(10)로 전송한다. 비교부(20)의 동작에 대한 구체적인 설명은 도 5 및 도 6에서 설명하기로 한다.
도 2를 참고하면, 도 1의 메모리 장치(100)는 구체적으로, 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 입출력부(130), 입출력 데이터 회로(140), 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀을 포함하고, 호스트(10)의 동작 데이터가 메모리 셀에 라이트되거나, 메모리 셀에 저장된 데이터가 리드 되거나 또는 삭제된다.
제어 회로(150)는 메모리 장치(100)의 전반적인 동작을 제어한다. 예를 들어 외부 인에이블 신호(CS, WE, OE)를 수신하여 로우 디코더(120), 컬럼 입출력부(130), 입출력 데이터 회로(140) 각각의 동작을 제어한다.
로우 디코더(120)는 제1 내지 제8핀 A[16:8]을 통해 호스트(10)로부터 어드레스를 수신하고, 제어 회로(150)의 내부 인에이블 신호에 따라 메모리 셀 어레이(110)의 타겟 로우 어드레스를 인에이블 한다.
입출력 데이터 회로(140)는 제9 내지 제16핀 A[7:0] 또는 입출력핀 IO[7:0]을 통해 송수신되는 커맨드, 어드레스 또는 데이터를 제어 회로(150) 또는 컬럼 입출력부(130)와 송수신한다.
컬럼 입출력부(130)는 일예로 내부 인에이블 신호에 따라 입출력 데이터 회로(140)에서 수신된 데이터를 메모리 셀 어레이(110)의 적어도 하나의 메모리 셀로 라이트할 수 있다. 또는 컬럼 입출력부(130)는 일예로 내부 인에이블 신호에 따라 타겟 어드레스의 메모리 셀로부터 데이터를 리드하여 입출력 데이터 회로(140)로 출력할 수 있다. 또는 컬럼 입출력부(130)는 일예로 내부 인에이블 신호에 따라 타겟 어드레스의 메모리 셀의 데이터를 삭제할 수도 있다.
도 3은 도 1에 도시된 메모리 장치의 일 실시예를 구체적으로 나타낸 것이다.
도 3의 메모리 장치(200)는 몇몇 실시예에 따라 내부 클락 제너레이터(210), 내부 인에이블 신호 제너레이터(220), 모니터링 신호 제너레이터(230)를 포함할 수 있다.
도 3의 메모리 장치(200) 내 각각의 구성은 도 2의 메모리 장치(100)에 포함될 수 있다. 예를 들어 내부 클락 제너레이터(210), 내부 인에이블 신호 제너레이터(220), 모니터링 신호 제너레이터(230) 각각은 제어 회로(150)에 포함될 수 있다. 또는 다른 예를 들어 내부 클락 제너레이터(210)는 도 2의 각 구성(110 내지 150)과 별도로 포함되고, 내부 인에이블 신호 제너레이터(220), 모니터링 신호 제너레이터(230) 각각은 제어 회로(150)에 포함될 수도 있다. 또는 또다른 예를 들어, 내부 클락 제너레이터(210), 내부 인에이블 신호 제너레이터(200), 모니터링 신호 제너레이터(230) 각각은 도 2의 각 구성(110 내지 150)과 별개로 메모리 장치에 포함될 수도 있다.
내부 클락 제너레이터(210)는 칩인에이블 신호(CS)와 외부 클락 신호(CK)를 수신하여 내부 클락 신호(ick)를 생성한다. 내부 클락 신호(ick)는 칩 인에이블 신호(CS)가 인에이블되는 경우에만 외부 클락 신호(CK)에 기초하여 생성된다. 내부 클락 신호(ick)는 일 예로 외부 클락 신호(CK)와 주파수가 동일할 수도 있고, 다른 예로, 외부 클락 신호(CK) 대비 배수 주파수를 가질 수도 있다.
내부 인에이블 신호 제너레이터(220)는 내부 클락 신호(ick)와 외부 인에이블 신호를 수신하여 내부 인에이블 신호를 생성할 수 있다. 일 예로, 내부 인에이블 신호 제너레이터(220)는 호스트(10)로부터 수신된 라이트 인에이블 신호(/WE)를 내부 클락 신호(ick)에 동기화된 내부 라이트 인에이블 신호(wre)로 생성할 수 있다. 다른 예로, 내부 인에이블 신호 제너레이터(220)는 호스트(10)로부터 수신된 리드 인에이블 신호(/RD)를 내부 클락 신호(ick)에 동기화된 내부 센스 앰프 인에이블 신호(sae)로 생성할 수 있다.
내부 센스 앰프 인에이블 신호(sae)는 도 2의 입출력 데이터 회로(140) 및 컬럼 입출력부(130)에 각각 인가되어, 메모리 셀의 데이터가 리드되어 컬럼 입출력부(130)를 통해 입출력 데이터 회로(140)로 출력되도록 할 수 있다.
내부 라이트 인에이블 신호(wre)는 도 2의 입출력 데이터 회로(140) 및 컬럼 입출력부(130)에 각각 인가되어, 입출력 데이터 회로(140)로 수신된 데이터가 컬럼 입출력부(130)를 통해 메모리 셀로 데이터를 라이트되게 할 수 있다.
모니터링 신호 제너레이터(230)는 외부 클락 신호(CK), 내부 클락 신호(ick), 내부 인에이블 신호(wre, sae)를 수신하여 모니터링 신호(OPR, OPW)를 생성하여 출력한다. 일 예로, 모니터링 신호 제너레이터(230)는 내부 클락 신호(ick) 및 내부 인에이블 신호(wre, sae) 중 적어도 하나에 기초하여 모니터링 신호를 생성한다. 호스트(10)는 목적하는 동작을 수행하기 위해 복수의 외부 인에이블 신호를 연속적으로 보낼 수 있고, 내부 인에이블 신호 제너레이터(220)는 외부 인에이블 신호가 수신되는 순서대로 내부 인에이블 신호를 생성한다. 모니터링 신호 제너레이터(230)는 내부 인에이블 신호에 따른 메모리 장치(100)의 동작을 모두 수행된 후 동작 상태를 모니터링 신호로 표시한다. 예를 들어 로우 레벨의 모니터링 신호를 하이 레벨로 천이시킨다. 다른 예로 모니터링 신호는 반대의 로직 레벨로 동작 상태를 표시할 수도 있다.
모니터링 신호 제너레이터(230)는 외부 클락 신호(CK)에 기초하여 모니터링 신호를 리셋한다. 일 예로 외부 클락 신호(CK)가 라이징되면, 모니터링 신호는 기설정된 로직 레벨로 리셋할 수 있다. 기설정된 로직 레벨은 다양한 실시예에 따라 로우 레벨일 수도 있고, 하이 레벨일 수도 있다.
도 4는 도 1에 도시된 메모리 장치의 다른 실시예를 구체적으로 나타낸 것이다.
도 4를 참조하면, 모니터링 신호 제너레이터(320)는 복수의 플립플롭 회로(321-1 내지 321-n)을 포함할 수 있다. 복수의 플립플롭 회로(321-1 내지 321-n)는 서로 체인으로 연결될 수 있다. 즉, 입력 플립플롭 회로(321-1)과 출력 플립플롭 회로(321-n) 사이에 적어도 하나의 플립플롭 회로가 연결될 수 있다.
'체인으로 연결된다'는 것은 제1 플립플롭 회로의 출력이 제2 플립플롭 회로의 입력으로 연결되고, 제2 플립플롭 회로의 출력이 제3 플립플롭 회로의 입력으로 연결된다는 의미이다.
플립플롭 회로(321-1 내지 321-n) 각각은 외부 클락 신호(CK)에 의하여 리셋된다.
플립플롭 회로(321-1 내지 321-n) 각각은 입력 신호(D)를 수신하면 내부 인에이블 신호(Internal Signal [A-1] 내지 [A-n]) 중 적어도 하나가 인가되는 경우에 출력 신호(Q)를 출력한다. 구체적으로, 앞 단의 플립플롭 회로에서 수신한 입력 신호(D)는 내부 인에이블 신호(A)가 라이징 또는 폴링되어야 출력 신호(Q)로 출력된다.
입력 플립 플롭 회로(321-1, 또는 최초 플립 플롭 회로)는 제1 로직 신호를 수신하면 저장해 두었다가, 내부 인에이블 신호 [A-1]가 천이하면 저장한 제1 로직 신호를 다음 플립 플롭 회로로 전달한다. 같은 원리로 체인으로 연결된 플립 플롭 회로들은 메모리 장치(300)가 정상적으로 동작하는 경우 내부 인에이블 신호가 순차적으로 생성되며 제1 로직 신호를 다음 단으로 전달하여 출력 플립플롭 회로(321-n 또는 최종 플립플롭 회로)를 통해 출력할 수 있다. 출력 플립플롭 회로(321-n)는 출력신호를 모니터링 신호로써 메모리 장치(300)의 모니터링 핀으로 출력할 수 있다.
복수의 플립플롭 회로 각각은 내부 인에이블 신호 [A-1] 내지 [A-n]을 각각 수신하여 저장된 데이터를 다음 단으로 출력한다. 이때 내부 인에이블 신호 [A-1] 내지 [A-n]는 메모리 장치(300)에서 외부 인에이블 신호에 기초하여 순차적으로 생성되는 내부 인에이블 신호로서, 호스트(10)에서 출력되는 외부 인에이블 신호의 순서대로 생성된다.
예를 들어 호스트(10)가 제1 리드(OE1), 제2 리드(OE2), 제1 라이트(WE1), 제2 라이트(WE2) 순서로 외부 인에이블 신호를 출력하면, 내부 인에이블 신호 [A-1] 내지 [A-n]는 내부 클락 신호(ick), 제1 센스앰프 인에이블(sae1), 제2 내부 센스앰프 인에이블(sae2), 제1 내부 라이트 인에이블(wre1), 제2 내부 라이트 인에이블(wre2) 순서로 생성될 수 있다. 이 경우 제1 로직 신호(H)는 내부 클락 신호(ick)에 따라 다음 플립플롭으로 전달되고, 제1 센스앰프 인에이블(sae1), 제2 내부 센스앰프 인에이블(sae2), 제1 내부 라이트 인에이블(wre1), 제2 내부 라이트 인에이블(wre2) 각각의 신호에 따라 앞 단의 플립플롭 회로에서 다음 단의 플립플롭 회로로 전달된다. 만약, 메모리 장치(300)가 정상적으로 동작하지 않는 경우, 예를 들어 제2 내부 라이트 인에이블(wre2)가 제대로 생성되지 않는 경우, 제1 로직 신호(H)는 출력 플립플롭(321-n)의 출력으로 출력되지 않고, 기설정된 기본 상태의 신호가 모니터링 신호(OPR/OPW)로 출력된다.
비교부(20)는 모니터링 신호와 호스트(10)가 전송한 신호를 비교하여, 어느 동작에서 정상동작이 되지 않았는지 판단한다. 상기 예시에서는 제1 로직 신호(H)가 아닌 기설정된 기본 상태의 신호가 출력되는 경우 비교부(20)는 이를 오동작으로 검출하여 비교결과 신호(C)를 호스트(10)로 전송할 수 있다.
도 5는 도 2에 도시된 모니터링 신호 제너레이터의 동작방법을 설명하기 위한 흐름도이다.
도 4 및 도 5를 참조하면, 모니터링 신호 제너레이터(230)는 외부 클락신호(CK)가 로우 레벨에서 하이 레벨로 라이징되면(S10), 복수의 플립플록 회로(321-1 내지 321-n)을 모두 리셋하여 모니터링 신호(OPR)를 기설정된 기본 상태(예를 들어 로우 레벨)로 리셋한다(S11).
칩 인에이블 신호(CS)가 인에이블 되어 내부 클락 신호(ick)가 출력되어, 내부 클락 신호(ick)가 로우 레벨에서 하이 레벨로 라이징되면(S12), 입력 플립플롭 회로(321-1)는 최초로 입력되는 제1 로직 신호(H)를 다음 플립플롭 회로(321-2)로 전달한다. 내부 클락 신호(ick)가 하이 레벨에서 로우 레벨로 폴링되면(S13), 플립플롭 회로(321-2)는 저장된 제1 로직 신호(H)를 플립 플롭 회로(321-3)로 전달한다. 플립플롭 회로(321-3)는 내부 라이트인에이블 신호(wre)가 인에이블(라이징)되면(S14), 저장된 제1 로직 신호(H)를 최종 플립 플롭 회로(321-4)로 전달한다. 최종 플립플롭 회로(321-4)는 내부 라이트인에이블 신호(wre)가 폴링되면(S15), 저장된 제1 로직 신호(H)를 최종 플립 플롭 회로(321-4)에서 모니터링 신호(OPW)로 출력한다(S17).
반면, 칩 인에이블 신호(CS)가 인에이블 되지 않아 내부 클락 신호가 폴링되지 않거나(S13, No), 내부 라이트 인에이블 신호(wre)가 라이징되지 않는 경우(S14, No) 또는 폴링되지 않는 경우(S15, No)에는, 메모리 장치(200)가 라이트 인에이블 신호(WE) 또는 칩 인에이블 신호(CS)에 대해 제대로 동작하지 않는 경우로서, 모니터링 신호(OPW)는 제1 로직 신호가 전달되어 출력되지 않고, 리셋 후 기설정된 기본상태(제1 로직 신호와 반대 레벨)대로 출력될 수 있다.
도 6은 도 2에 도시된 모니터링 신호 제너레이터의 동작방법을 설명하기 위한 흐름도이다.
도 4 및 도 6을 참조하면, 모니터링 신호 제너레이터(230)는 외부 클락신호(CK)가 로우 레벨에서 하이 레벨로 라이징되면(S10), 복수의 플립플롭 회로(321-1 내지 321-n)을 모두 리셋하여 모니터링 신호(OPW)를 기설정된 기본 상태(예를 들어 로우 레벨)로 리셋한다(S21).
칩 인에이블 신호(CS)가 인에이블 되어 내부 클락 신호(ick)가 출력되어, 내부 클락 신호(ick)가 로우 레벨에서 하이 레벨로 라이징되면(S22), 입력 플립플롭 회로(321-1)는 최초로 입력되는 제1 로직 신호(H)를 다음 플립플롭 회로(321-2)로 전달한다. 내부 클락 신호(ick)가 하이 레벨에서 로우 레벨로 폴링되면(S13), 플립플롭 회로(321-2)는 저장된 제1 로직 신호(H)를 플립 플롭 회로(321-3)로 전달한다. 플립플롭 회로(321-3)는 센스앰프에이블 신호(sae)가 인에이블(라이징)되면(S24), 저장된 제1 로직 신호(H)를 최종 플립 플롭 회로(321-4)로 전달한다. 최종 플립플롭 회로(321-4)는 센스앰프인에이블 신호(sae)가 폴링되면(S25), 저장된 제1 로직 신호(H)를 최종 플립 플롭 회로(321-4)에서 모니터링 신호(OPR)로 출력한다(S27).
반면, 칩 인에이블 신호(CS)가 인에이블 되지 않아 내부 클락 신호가 폴링되지 않거나(S13, No), 센스앰프인에이블 신호(sae)가 라이징되지 않는 경우(S24, No) 또는 폴링되지 않는 경우(S25, No)에는, 메모리 장치(200)가 리드 인에이블 신호(RD) 또는 칩 인에이블 신호(CS)에 대해 제대로 동작하지 않는 경우로서, 모니터링 신호(OPW)는 제1 로직 신호가 전달되어 출력되지 않고, 리셋 후 기설정된 기본상태(제1 로직 신호와 반대 레벨)대로 출력될 수 있다.
도 7은 도 1에 도시된 메모리 장치가 정상 동작하는 경우의 동작 타이밍도이고, 도 8은 도 1에 도시된 메모리 장치가 오동작하는 경우의 동작 타이밍도이다.
도 7 및 도 8은 몇몇 실시예에 따라 커맨드 순서에 따라 제1 라이트(write), 제2 라이트(write), 제1 리드(read), 제2 리드 순서(read)로 동작하고 상기 4개의 동작 후 대기(standby) 상태가 된다고 가정하자. 메모리 장치(200)는 호스트(10)로부터 외부 클락 신호 및 외부 인에이블 신호를 수신한다. 구체적으로 메모리 장치(200)는 외부 클락신호(CK)에 따라 칩 인에이블 신호(CS)가 인에이블되어 하이레벨로 출력되고, 제1 라이트(write), 제2 라이트(write)에 따라 라이트 인에이블 신호(WE)가 로우 레벨로 출력된다(t0 -t5 구간).
모니터링 신호(OPW)는 외부 클락 신호(CK)가 t0에서 라이징되면 리셋되어 로우 레벨을 유지하다가, 제1 라이트(write)에 따라 제1 내부 라이트 인에이블 신호(wre)가 인에이블되므로 제1 로직 신호(H)를 전달받아 t1에서 하이 레벨로 출력된다. 외부 클락 신호(CK)가 t3에서 라이징되면 모니터링 신호(OPW)는 리셋되어 로우 레벨이 된다. 제2 라이트(write)에 따라 제2 내부 라이트 인에이블 신호(wre)가 인에이블되면, 모니터링 신호(OPW)는 t4에서 로우 레벨에서 다시 하이 레벨로 천이되어 출력된다. 한편 라이트 인에이블 신호(WE)는 라이트 동작이 끝나면, t5에서 로우 레벨에서 하이 레벨로 천이한다.
한편, 모니터링 신호(OPR)는 외부 클락 신호(CK)가 t7에서 라이징되면 리셋되어 로우 레벨을 유지하고, 제1 리드(read)가 입력되면, 리드 인에이블 신호(RD)에 따라 제1 센스앰프인에이블 신호(sae)가 인에이블 되므로, 제1 로직 신호(H)를 전달받아 t8에서 하이레벨로 출력된다. 외부 클락 신호(CK)가 t9에서 라이징되면 모니터링 신호(OPR)는 리셋되어 로우 레벨이 된다. 제2 리드(read)에 따라 제2 센스앰프인에이블 신호(sae)가 인에이블되면, 모니터링 신호(OPR)는 t10에서 로우 레벨에서 다시 하이 레벨로 천이되어 출력된다.
한편 제2 리드 동작까지 끝나고 추가 외부 인에이블 신호를 수신하지 않으면, 칩 인에이블 신호(CS)는 t11에서 로우 레벨로 천이되고, 외부 클락 신호(CK)의 다음 라이징 타임인 t12에서 모니터링 신호(OPR, OPW)는 모두 리셋된다.
반면, 도 8의 메모리 장치(200)의 신호도는, 제2 라이트(write)에 대한 커맨드 및 칩 인에이블 신호(CS)와 라이트 인에이블 신호(WE)가 정상적으로 호스트(10)에서 출력된 경우를 도시하였다.
호스트(10)로부터 출력된 커맨드 및 신호들은 정상적으로 출력되었음에도 불구하고, 메모리 장치(200)는 내부 라이트 인에이블 신호(wre)의 라이징 또는 폴링에 기초한 플립플롭 동작이 제대로 이루어지지 않아 제1 로직 신호가 전달되지 못하고, t4에서 리셋된 상태(로우 레벨)의 모니터링 신호(OPW)가 출력되는 것을 볼 수 있다.
또는, 호스트(10)로부터 출력된 커맨드 및 신호들(CK, CS, RD)은 정상적으로 출력되었음에도 불구하고, 메모리 장치(200)는 센스앰프인에이블 신호(sae)의 라이징 또는 폴링에 기초한 플립플롭 동작이 제대로 이루어지지 않아 제1 로직 신호가 전달되지 못하고, t8에서 리셋된 상태(로우 레벨)의 모니터링 신호(OPR)가 출력되는 것을 볼 수 있다.
또는, 호스트(10)로부터 칩 인에이블 신호가 디스에이블되었음에도 불구하고, 모니터링 신호(OPR)가 하이 레벨로 출력되어 메모리 장치(200)가 동작하는 것을 볼 수 있다.
즉, 모니터링 신호(OPR, OPW)는 호스트(10)가 메모리 장치(200)에 대해 의도된 동작들을 수행하기 위해 입력되는 신호들(CK, CS, WE, RD)과 실시간으로 비교될 수 있다. 이에 따라 본 발명의 실시예들에 따른 메모리 장치는 의도된 동작에 대해 잘못된 동작을 수행하거나, 호스트가 동작 명령을 주지 않았을 때에 자체적으로 동작하는 경우에 따른 잠재적인 문제를 조기에 발견할 수 있다.
도 9는 본 발명의 실시예에 따른 전자 장치를 나타낸 것이다.
예를 들어, 전자 기기(1000)는 스마트폰, 태블릿 컴퓨터, 데스크톱 컴퓨터, 랩톱 컴퓨터, 웨어러블(Wearable) 기기로 구현될 수 있다. 나아가, 전자 기기(1000)는 무인 경비 시스템, 사물 인터넷, 자율 주행 자동차를 운영하는데 필요한 다양한 유형의 전자 기기들 중 하나로 구현될 수 있다.
전자 기기(1000)는 메인 프로세서(1100), 워킹 메모리(1300), 스토리지(1400), 디스플레이(1500), 통신 블록(1600), 및 유저 인터페이스(1700)를 포함할 수 있다.
메인 프로세서(1100)는 도 1 내지 도 8에서 설명한 호스트(10)일 수 있다. 메인 프로세서(1100)는 임베디드 메모리 (1200)를 포함할 수 있다. 임베디드 메모리(1200)는 도 1 내지 도 8에서 설명한 메모리 장치(100)일 수 있다.
워킹 메모리(1300)는 전자 기기(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 워킹 메모리(1300)는 프로세서(1120)에 의해 처리된 패킷들 또는 프레임들을 일시적으로 저장할 수 있다. 예를 들어, 워킹 메모리(1300)는 DRAM (Dynamic RAM), SDRAM (Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM (Phase-change RAM), MRAM (Magneto-resistive RAM), ReRAM (Resistive RAM), FRAM (Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(1400)는 이벤트 보상 스킴을 수행하기 위한 펌웨어 또는 소프트웨어를 저장할 수 있다. 이벤트 보상 스킴을 수행하기 위한 펌웨어 또는 소프트웨어는 메인 프로세서(1200)의 요청 또는 명령에 따라 스토리지(1400)로부터 읽힐 수 있으며, 워킹 메모리(1300)에 로딩될 수 있다. 스토리지(1400)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
디스플레이(1500)는 디스플레이 패널 및 DSI (display serial interface) 주변 회로를 포함할 수 있다. 예를 들어, 디스플레이 패널은 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, OLED (Organic LED) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치 등과 같은 다양한 장치로 구현될 수 있다. 메인 프로세서(1200)에 내장된 DSI 호스트는 DSI를 통하여 디스플레이 패널과 시리얼 통신을 수행할 수 있다. DSI 주변 회로는 디스플레이 패널을 구동하는데 필요한 타이밍 컨트롤러, 소스 드라이버 등을 포함할 수 있다.
통신 블록(1600)은 안테나를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1600)의 송수신기(1610) 및 MODEM (Modulator/Demodulator, 1620)은 LTE (Long Term Evolution), WIMAX (Worldwide Interoperability for Microwave Access), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), Bluetooth, NFC (Near Field Communication), Wi-Fi (Wireless Fidelity), RFID (Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
유저 인터페이스(1700)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 자이로스코프 센서, 진동 센서, 가속 센서 등과 같은 입력 인터페이스들 중 적어도 하나를 포함할 수 있다.
전자 기기(1000)의 구성 요소들은 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCIe (Peripheral Component Interconnect Express), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상에 의거하여 데이터를 교환할 수 있다.
도 10은 본 발명의 실시 예에 따른 오토모티브 프로세서 및 오토모티브 장치들을 보여준다.
도 10을 참조하면, 오토모티브 장치(2000)는 오토모티브 프로세서(10), 메모리 장치(100) 및 기타 개별 장치(2100)를 포함할 수 있다. 오토모티브 프로세서(10)는 도 1 내지 도 8을 참조하여 설명된 호스트(10)일 수 수 있다.
개별 장치들은 브레이크 제어기(2100), 조향 제어기(2110), 파워 트레인 제어기(2120), 램프 제어기(2130), 이미지 센서(2140), 엔진 제어기(2150), 배터리 제어기(2160), 와이퍼 제어기(2170), 안전 제어기(2180), 그리고 표시 제어기(2190)를 포함할 수 있다.
브레이크 제어기(2100)는 브레이크의 상태를 감지하는 센서들을 포함할 수 있다. 브레이크 제어기(2100)는 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 브레이크 제어기(2100)는 브레이크를 제어하기 위한 제어기를 더 포함할 수 있다. 브레이크 제어기(2100)는 제어 명령을 오토모티브 프로세서(10)로부터 수신할 수 있다. 브레이크 제어기(2100)는 제어 명령에 따라 브레이크를 제어할 수 있다.
조향 제어기(2110)는 조향기의 상태를 감지하는 센서들을 포함할 수 있다. 조향 제어기(2110)는 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 조향 제어기(2110)는 조향기를 제어하기 위한 제어기를 더 포함할 수 있다. 조향 제어기(2110)는 제어 명령을 오토모티브 프로세서(10)로부터 수신하여 제어 명령에 따라 조향기를 제어할 수 있다.
마찬가지로, 파워 트레인 제어기(2120)는 파워 트레인에 대한 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 파워 트레인 제어기(2120)는 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 파워 트레인을 제어할 수 있다. 램프 제어기(2130)는 램프들에 대한 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 램프 제어기(2130)는 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 램프들을 제어할 수 있다.
이미지 센서(2140)는 시야 범위 내의 장면을 영상 데이터로 인코딩하고, 영상 데이터를 오토모티브 프로세서(10)로 전송할 수 있다. 엔진 제어기(2150)는 엔진에 대한 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 엔진 제어기(2150)는 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 엔진을 제어할 수 있다.
배터리 제어기(2160)는 배터리의 상태에 대한 정보를 오토모티브 프로세서(10)로 전송할 수 있다. 배터리 제어기(2160)는 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 배터리의 설정을 제어할 수 있다. 와이퍼 제어기(2170)는 외부 환경(예를 들어, 우천 여부)에 대한 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 와이퍼 제어기(2170)는 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 와이퍼들을 제어할 수 있다.
안전 제어기(2180)는 안전벨트, 에어백, 전자 제어 서스펜션(ECS, Electronic Controlled Suspension) 등과 같은 안전 장치들에 대한 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 다른 예로서, 안전 제어기(2180)는 외부 환경(예를 들어, 기울어짐, 낙하, 충돌 등)에 대한 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 안전 제어기(2180)는 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 안전 장치들을 제어할 수 있다.
표시 제어기(2190)는 외부 환경(예를 들어, 조도, 이동 속도 등)에 대한 센서들의 감지 결과를 오토모티브 프로세서(10)로 전송할 수 있다. 오토모티브 프로세서(10)로부터의 제어 명령에 따라, 표시 제어기(2190)는 표시 장치의 조도를 조절하거나 표시되는 콘텐츠를 제한할 수 있다.
상술된 실시 예들에서, "부," "모듈" 또는 "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "부," "모듈" 또는 "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "부," "모듈" 또는 "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 실시 예들에서 별도로 정의되지 않더라도, 상술된 실시 예들에서 언급되는 구성 요소들은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로, 또는 IP로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 호스트
15 : 래치 회로
20 : 비교부
100,200, 300: 메모리 장치

Claims (10)

  1. 전자 장치에 있어서,
    외부 클락 신호, 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호를 출력하는 호스트;
    상기 외부 클락 신호 및 칩 인에이블 신호에 따라 활성화되어, 상기 적어도 하나의 외부 인에이블 신호에 따라 내부 인에이블 신호를 생성하여 동작하는 메모리 장치를 포함하고,
    상기 메모리 장치는
    상기 호스트의 제어에 따른 동작 여부를 모니터링하는 모니터링 신호를 생성하여 출력하는, 전자 장치.
  2. 제1항에 있어서, 상기 호스트는
    상기 칩 인에이블 신호, 상기 외부 인에이블 신호를 상기 모니터링 신호와 비교하여 상기 메모리 장치의 정상 동작 여부를 판단하는, 전자 장치.
  3. 제1항에 있어서, 상기 메모리 장치는
    상기 칩 인에이블 신호가 활성화 된 경우 상기 외부 클락 신호를 내부 클락 신호로 생성하는, 전자 장치.
  4. 제3항에 있어서, 상기 메모리 장치는
    상기 내부 클락 신호가 활성화 된 경우, 상기 외부 인에이블 신호를 상기 내부 인에이블 신호로 생성하는, 전자 장치.
  5. 제1항에 있어서, 상기 메모리 장치는
    체인으로 연결되어, 내부 클락 신호 또는 적어도 하나의 상기 내부 인에이블 신호가 각각 인가되는, 복수의 플립플롭 회로를 포함하는 전자 장치.
  6. 제5항에 있어서, 상기 체인의 최초 플립 플롭은 상기 내부 클락 신호에 따라 제1 로직 신호를 다음 플립 플롭으로 출력하고,
    상기 체인의 최종 플립 플롭은 적어도 하나의 상기 내부 인에이블 신호에 따라 이전 플립 플롭의 출력을 상기 모니터링 신호로 출력하는, 전자 장치.
  7. 제5항에 있어서, 상기 복수의 플립플롭 회로는
    상기 외부 클락 신호에 기초하여 모두 리셋되는, 전자 장치.
  8. 타겟 어드레스, 데이터, 외부 클락 신호, 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호를 출력하는 오토모티브 프로세서;
    상기 외부 클락 신호 및 칩 인에이블 신호에 따라 활성화되어, 상기 적어도 하나의 외부 인에이블 신호에 따라 내부 인에이블 신호를 생성하여 상기 타겟 어드레스에 대한 데이터 액세스 동작을 수행하는 프로세서 임베디드 메모리를 포함하고,
    상기 프로세서 임베디드 메모리는
    상기 칩 인에이블 신호 및 적어도 하나의 외부 인에이블 신호에 따른 실시간 동작 상태를 모니터링 신호로 생성하여 출력하는 오토모티브 장치(Automotive Device).
  9. 제8항에 있어서, 상기 프로세서 임베디드 메모리는
    복수의 상기 외부 인에이블 신호가 연속적으로 수신되는 경우, 수신된 순서에 따라 상기 내부 인에이블 신호를 생성하고,
    상기 연속적으로 생성된 내부 인에이블 신호가 모두 수행된 후에 상기 모니터링 신호로 표시하는, 오토모티브 장치.
  10. 제8항에 있어서, 상기 프로세서 임베디드 메모리는
    체인으로 연결되어, 내부 클락 신호 또는 상기 내부 인에이블 신호가 각각 인가되는, 복수의 플립플롭 회로를 포함하는 오토모티브 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100360950C (zh) 2002-01-28 2008-01-09 Nxp股份有限公司 具有多个时钟域的电路的测试
US7216262B2 (en) 2003-10-03 2007-05-08 Avago Technologies General Ip (Singapore) Pte. Ltd. RAM diagnostic read circuit providing external integrated circuit RAM failure diagnosis and method
JP2005250683A (ja) 2004-03-02 2005-09-15 Renesas Technology Corp マイクロコンピュータ
KR100539254B1 (ko) 2004-03-13 2005-12-27 삼성전자주식회사 테스트용 스캔 체인을 이용한 반도체 장치의 슬립모드에서의 데이터 보존 회로 및 그 보존 방법
FR2888017B1 (fr) 2005-07-01 2007-08-31 Atmel Nantes Sa Sa Dispositif d'arbitrage asynchrone et microcontroleur comprenant un tel dispositif d'arbitrage
KR100784865B1 (ko) 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
US20080155170A1 (en) 2006-12-22 2008-06-26 Jahan Mirza M Utilization of scan structures and on-chip memory for retaining block state information during power down
JP5462453B2 (ja) 2008-06-19 2014-04-02 富士通セミコンダクター株式会社 半導体装置
JP5601860B2 (ja) * 2010-03-26 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8407544B2 (en) 2010-04-16 2013-03-26 Advanced Micro Devices, Inc. Method and apparatus for AC scan testing with distributed capture and shift logic
JP2012003792A (ja) 2010-06-14 2012-01-05 Renesas Electronics Corp 半導体集積回路及び半導体集積回路の検査方法
US20160170831A1 (en) 2013-07-25 2016-06-16 Hewlett-Packard Development Company, L.P. Response Control for Memory Modules That Include or Interface With Non-Compliant Memory Technologies
US10146657B2 (en) 2014-03-26 2018-12-04 Intel Corporation Initialization trace of a computing device
KR102257380B1 (ko) 2014-12-22 2021-05-31 삼성전자주식회사 온칩 클록 컨트롤러를 포함하는 시스템온칩 및 이를 포함하는 모바일 장치
US20180074126A1 (en) 2016-09-12 2018-03-15 Qualcomm Incorporated Apparatus and method for employing mutually exclusive write and read clock signals in scan capture mode for testing digital interfaces
KR20180038109A (ko) 2016-10-05 2018-04-16 삼성전자주식회사 모니터링 회로를 포함하는 전자 장치 및 그것에 포함되는 스토리지 장치
KR20180110482A (ko) 2017-03-29 2018-10-10 에스케이하이닉스 주식회사 메모리 테스트 시스템 및 방법
CN107526688B (zh) 2017-09-12 2020-05-29 上海兆芯集成电路有限公司 储存装置以及配置方法
KR102417977B1 (ko) 2017-10-19 2022-07-07 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102568234B1 (ko) 2018-10-08 2023-08-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
EP3748637A1 (en) 2019-06-07 2020-12-09 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Electronic circuit with integrated seu monitor
US10993647B2 (en) * 2019-08-21 2021-05-04 Micron Technology, Inc. Drowsiness detection for vehicle control

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