JP2001339383A - 認証通信用半導体装置 - Google Patents

認証通信用半導体装置

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JP2001339383A
JP2001339383A JP2000158770A JP2000158770A JP2001339383A JP 2001339383 A JP2001339383 A JP 2001339383A JP 2000158770 A JP2000158770 A JP 2000158770A JP 2000158770 A JP2000158770 A JP 2000158770A JP 2001339383 A JP2001339383 A JP 2001339383A
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敏久 大石
Atsushi Tozawa
淳 戸澤
Tetsuya Shibayama
哲也 柴山
Masato Hamada
真人 濱田
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 不正コピー防止の技術を破るため、ＣＰＵバ
スにロジック・アナライザのプローブを接続するなどし
て、認証処理過程を窃取し解析することで不正コピー防
止の仕掛けを破られる可能性があった。また、ＣＰＵバ
スへ改竄された暗号鍵などを設定できるような電子機器
の改造のおそれがあった。 【解決手段】 １個の半導体チップ上に、所定のアルゴ
リズムに従って鍵コードを生成するとともに外部装置と
のデータの送受信の認可／非認可の決定並びに通信制御
を行なう主処理部と、該処理部で生成された鍵コードを
用いて送受信データの暗号化および復合化を行なう暗号
処理部と、所定のプロトコルに従って上位層または下位
層との通信を行なうインタフェース部とを形成して、暗
号処理過程や認証処理過程での暗号鍵を装置の外部から
窃取できにくくした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理技術さ
らには暗号鍵コードを用いたデシタルデータの暗号化／
復号化処理に適用して有効な技術に関し、例えばＩＥＥ
Ｅ１３９４(Institute of Electrical and Electronics
Engineers 1394)規格のシリアルバスを介して接続され
る電子機器の間で通信の安全性を保証しつつ送受信する
ための通信用半導体装置およびそれを用いたシステムに
利用して有効な技術に関する。
【０００２】
【従来の技術】ＩＥＥＥ１３９４規格は、音声や映像な
どのデシタルデータを、ケーブルを介してＡＶ機器など
の電子機器間でシリアル伝送するための規格である。近
年、ＩＲＤ(Integrated Receiver Decoder)やＤ‐ＶＨ
Ｓ(Digital-VHS)、ＤＶ(DigitalVideo)カムコーダーな
どの電子機器をＩＥＥＥ１３９４規格のシリアルバスを
介して接続し、デジタル音声データやデジタル映像デー
タなどのデジタルコンテンツを、例えばＩＳＯ／ＩＥＣ
(International Standardization Organization/Intern
ational Electrotechnical Commission)13818規格のMPE
G2-TS(Moving Picture Experts Group 2 Tranport Stre
am)やIEC61883規格に準拠したパケットなどに乗せて送
受信を行うことができるようにした電子機器が提案され
ている。
【０００３】ところで、映画などの著作物を記憶するデ
シタルビデオテープやディスク等のメディアおよびその
再生装置においては、著作権の保護の見地から違法なコ
ピーを防止するための技術が不可欠である。近年、デジ
タルコンテンツの著作権保護のため、不正コピー防止技
術が、例えば家電業界、パソコン業界および映画業界な
どが組織する業界団体であるＣＰＴＷＧ(Copy Protecti
on Technical WorkingGroup)などで標準化が進められて
いる。ＣＰＴＷＧが中心となって決めた不正コピー防止
技術では、DVD-VideoのＣＳＳ(Content Scrambling Sys
tem)仕様やＩＥＥＥ１３９４向けの５Ｃ-ＤＴＣＰ(5 Co
mpany Digital Transmission Copy Protection)仕様
が、現在実用化されている。
【０００４】しかしながら、DVD-Videoの不正コピー防
止技術であるＣＳＳに関しては、クラッカー（悪意をも
って不正アクセスなどを行うハッカーのこと）などによ
りＣＳＳのセキュリティを破るソフトウェアが作られ、
米国やフランスなどで、インターネット上の複数のＷＷ
Ｗサーバで配布され産業界に深刻な打撃を与えている
（日経ＢＰ社発行、日経エレクトロニクス、1999.11.
1、No756、第23頁参照）。そのため、ＣＳＳや5Ｃ-ＤＴ
ＣＰのようにセキュリティ技術が標準化され全く同じ技
術を使用したＡＶ機器が大量に出回る場合は、クラッカ
ーの不正コピー防止攻撃に対する安全性の高さが、デジ
タルコンテンツの著作権保護の観点からＡＶ機器に対し
求められている(日経ＢＰ社発行、日経エレクトロニク
ス、2000.3.27、No766、P152〜P163参照)。
【０００５】また、著作物不正コピーの悪質な例では、
ＣＤ(Compact Disc)に収められたゲームソフトの不正コ
ピーを可能とするためのハード的な改造を某社製のゲー
ム機器に施したものが不正に売買されており、ゲームソ
フトの著作権保護が破られている。このように、近年に
おいては、ソフトウェアによる不正コピーのみならず、
電子機器のハードウェアの改造による手段に及んでまで
不正コピー防止技術に対する攻撃の可能性がある（技術
評論社発行、「暗号のすべてがわかる本」、初版第１
刷、第126〜128頁参照）。
【０００６】一方、５Ｃ−ＤＴＰＣに関しては、以下の
ようなシステムが実用化されている。図１３に、従来の
５Ｃ−ＤＴＰＣ仕様の認証通信装置とそれを用いたシス
テムとしてのＡＶ機器の概略構成を示す。図１３におい
て、符号７２で示されているのは５Ｃ−ＤＴＰＣ仕様の
通信用半導体装置（通信装置）、７１は認証処理を行な
うマイクロコンピュータチップからなる認証装置であ
る。該認証装置７１と上記通信装置７２は、デシタルビ
デオテープレコーダやセットトップボックスなどのＡＶ
機器に搭載される。
【０００７】通信装置７２は、図１３に示されているよ
うに、ＩＥＥＥ１３９４シリアルバス７３１との接続を
行なう下位層インタフェース回路１００と、外部デバイ
スとの接続を行なう上位層インタフェース回路２００
と、暗号処理回路３００とからなり、ＩＥＥＥ１３９４
規格のケーブル７３０が接続されるポート７１１〜７１
３を有する物理層としての１３９４ＰＨＹチップ７００
とＭＰＥＧ２デコーダやコーデック、ＤＶコーデックな
どを有するディスプレイ装置のような外部デバイス９０
との間に接続されて、ＩＥＥＥ１３９４ケーブル７３０
から送られてくる暗号化されたデジタルデータを復号化
して外部デバイス９０へ伝える機能を有する。下位層イ
ンタフェース回路１００と上位層インタフェース回路２
００と暗号処理回路３００は別のチップで構成されるこ
ともある。認証装置７１は、通信装置７２と外部バス４
１を介して接続され、暗号処理回路３００で必要とされ
る暗号鍵コード（以下、単に暗号鍵と称する）を生成し
たりデータを受信したいＡＶ機器からの要求に応じて認
証処理を行なう機能を有する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の５Ｃ−ＤＴＰＣ仕様のシステム（認証通信装置）に
あっては、通信装置７２が認証装置７１とは別のチップ
で構成されており、バス４１を介して認証装置７１やＲ
ＡＭ７５０、電気的に書換え可能なフラッシュＲＯＭ７
４０と接続されていた。そして、通信装置７２内のイン
タフェース回路１００と２００にはそれぞれ制御用レジ
スタ１４，２４が、また暗号処理回路３００には鍵レジ
スタが３４設けられており、これらのレジスタにバス４
１を介して制御データや暗号化／復号化用の暗号鍵コー
ドが認証装置７１によって設定されることで、暗号化、
復号化処理などの動作を行なうように構成されていた。
【０００９】そのため、上記従来の５Ｃ−ＤＴＰＣ仕様
の認証通信装置は、暗号処理回路３００とバス４１とが
接続される外部端子６２の信号を監視することで、秘匿
性を有する暗号鍵が知られてしまったり暗号処理のアル
ゴリズムが解析されてしまうおそれがある。具体的に
は、図１０のＡＶ機器の構成において、ロジック・アナ
ライザなどの計測機器を用いて、通信装置７２の外部端
子６２の信号やＣＰＵバス４１のバス上のデータがモニ
タされるなどして、認証動作過程での通信コマンド、暗
号交換鍵および乱数値などが窃取されることにより認証
装置のセキュリティへの攻撃の手掛かりを得るための解
析ができる余地を許している。
【００１０】前記攻撃により認証動作を不正に回避する
不正装置が作成された場合、例えば、図１４のようにＡ
Ｖ機器８００Ａおよび８００Ｂに、それぞれＣＰＵバス
４１と認証装置７１に接続された不正装置７５を設ける
とともに、各ＣＰＵバス４１−４１間にジャンパー線４
６等の不正な接続線を設けるなどの改造がなされ、認証
動作過程の通信コマンドが不正装置７５からそれぞれの
認証装置７１へ発行されることで正規の認証が回避さ
れ、認証を不正に成立させる。その後、デジタルコンテ
ンツが暗号処理回路３００で暗号化および復号化される
段階では、各不正装置７５が認証装置７１へ、ＣＰＵバ
ス４１のバス権を譲るように要求するバス権要求信号の
発行を行なって、認証装置７１からＣＰＵバス４１のバ
ス権を奪った後、正常の認証成立後に使用される暗号鍵
の代わりとして、不正装置７５間で共有する不正鍵を使
用することで、デジタルコンテンツがＡＶ機器８００Ａ
から８００Ｂへ不正に送信されるおそれがあるという課
題があることが明らかとなった。
【００１１】本発明の１つの目的は、外部端子を監視し
ていても暗号鍵や制御データを読み取ることができない
ようにして、悪質なアクセスを行うクラッカーによるデ
ジタルコンテンツの著作権保護のための不正コピー防止
技術に対する攻撃手掛かりとなる解析を抑止してデジタ
ルコンテンツの不正なコピーを防止可能な認証通信装置
を提供することにある。
【００１２】また、本発明の他の目的は、ハードウェア
の改造により不正コピー防止技術が破られることを抑止
するための認証通信装置を提供することにある。
【００１３】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１５】すなわち、上記課題を解決するために、本
発明の認証通信用半導体装置は、１個の半導体チップ上
に、所定のアルゴリズムに従って鍵コードを生成すると
ともに外部装置とのデータの送受信の認可／非認可の決
定並びに通信制御を行なう主処理部と、該処理部で生成
された鍵コードを用いて送受信データの暗号化および復
合化を行なう暗号処理部と、所定のプロトコルに従って
上位層または下位層との通信を行なうインタフェース部
とを形成したものである。
【００１６】より具体的には、単一の半導体チップに形
成され、暗号鍵コードによって暗号時は平文データを暗
文データに暗合化し、復号時は暗文データを平文データ
に復号化し、暗号化および復号化の必要がない場合はデ
ータをそのまま素通りさせる暗号処理部を備え、前記暗
号処理部の暗文データには、通信の下位層とプロトコル
を司る下位層インターフェース部が接続され、前記暗号
処理部の平文データには、通信の上位層とプロトコルを
司る上位層インターフェース部が接続され、前記下位層
インターフェース部は、前記半導体チップの外部の通信
信号を制御する下位層デバイスとの間で暗文データの伝
送を行う下位層通信路を少なくともひとつ備え、前記上
位層インターフェース部は、前記半導体チップの外部の
上位層デバイスと平文データの伝送を行う上位層通信路
を少なくともひとつ備え、下位層を経由する通信の認証
処理および前記暗号処理部の鍵生成処理を行う鍵生成処
理部を備え、前記鍵生成処理部はＣＰＵ、ＲＯＭ、ＲＡ
Ｍで構成され、前記ＣＰＵは、前記暗号処理部が暗号鍵
を保持する鍵レジスタの設定と、前記下位層インターフ
ェース部および上位層インターフェース部が備える制御
レジスタの設定を、前記ＣＰＵ、前記暗号処理部、前記
下位層インターフェース部および前記上位層インターフ
ェース部とを接続するバスを経由して行なうように構成
したものである。
【００１７】上記した手段によれば、半導体チップの内
部信号を外部から窃取しにくいとともに、認証処理過程
の通信コマンドや暗号処理過程の暗号鍵設定を認証通信
用ＬＳＩの外部から改竄して入力することが困難である
ので、不正コピー防止技術を破るために認証処理過程を
解析することが困難となり、また、電子機器を改造して
不正コピー防止技術を破ることが難しくなり、これによ
って、著作権保護を必要とするデジタルコンテンツを高
い安全性の下に送受信できる電子機器を実現することが
できる。
【００１８】また、当該半導体装置が搭載される電子機
器の固有情報等を記憶するための電気的に書き換え可能
な不揮発性メモリを必要とする場合に、その不揮発性メ
モリも同一チップ上に形成する。これにより、当該電子
機器の固有情報を、外部から窃取されるのを防止するこ
とができる。また、電気的に書き換え可能な不揮発性メ
モリであるため、機器毎に異なる固有情報を書き込むこ
とでセキュリティを向上させることが容易であり、かつ
低コストで済む。この不揮発性メモリは、予め固有情報
を書込んだ状態で機器に組み込むようにすることができ
る。
【００１９】さらに、鍵コードの生成や外部装置の認証
並びに通信制御を行なう上記主処理部と上記暗号処理部
および上記インタフェース部とが内部バスを介して互い
に接続されており、当該半導体装置が搭載される電子機
器の固有情報等を記憶するための電気的に書き換え可能
な不揮発性メモリを必要とする場合に、その不揮発性メ
モリが接続される外部端子と上記内部バスとの間にバス
の切換えを制御するバス制御回路を設ける。これによ
り、暗号処理過程や認証処理過程が外部から窃取される
のを防止することができるとともに、暗号処理過程での
暗号鍵や認証処理過程の通信制御コードをチップの外部
から改竄して入力することが困難となり、クラッカーに
よる暗号処理や認証処理の解析および装置の改造といっ
た攻撃を抑止することが可能となり、著作権保護を必要
とするデジタルコンテンツの不正コピーに対する安全性
が高まる。
【００２０】さらに、当該半導体装置が搭載される電子
機器のシステム全体を制御するホストＣＰＵが別途必要
であり、当該半導体装置の上記主処理部が、鍵生成アル
ゴリズムおよびデータ送受信を要求する外部装置の認証
を行なう認証アルゴリズムを具現化するプログラムを格
納した不揮発性メモリと、上記プログラムに従って鍵コ
ードを生成および外部装置とのデータの送受信の認可／
非認可の決定を行なうプログラム実行型の制御手段と、
該制御手段の作業領域を提供する揮発性メモリとから構
成されているような場合に、上記制御手段とホストＣＰ
Ｕとの間の通信を行なう通信回路をホストＣＰＵとの通
信ポートと上記内部バスとの間に設ける。これによっ
て、ホストＣＰＵとの通信ポートを有する半導体装置に
おいて、当該通信ポートから暗号処理過程や認証処理過
程が外部から窃取されるのを防止することができるとと
もに、暗号処理過程での暗号鍵や認証処理過程の通信制
御コードをチップの外部から改竄して入力することが困
難となり、クラッカーによる暗号処理や認証処理の解析
および装置の改造といった攻撃を抑止することが可能と
なる。
【００２１】しかもこの場合、上記制御手段は、限られ
た所定のコマンド以外を受付けないように構成する。こ
れにより、暗号処理過程や認証処理過程でチップ外部か
ら不正な介入を行なうことが困難となり、安全性が向上
する。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【００２３】図１は、本発明を適用した５Ｃ−ＤＴＰＣ
仕様の認証通信用ＬＳＩ（大規模半導体集積回路）の第
１の実施形態を示す。
【００２４】本実施例においては、中央処理ユニットＣ
ＰＵ５００および作業領域を提供するＲＡＭ５０２、プ
ログラムや固定データを格納するＲＯＭ５０１からなり
暗号鍵を生成したり外部の装置との間のデータの送受信
の認可／非認可を決定するための認証処理や通信制御な
どの機能を有する鍵生成＆認証処理部５０と、ＩＥＥＥ
１３９４シリアルバスとの接続を行なう下位層インタフ
ェース部１０と、外部デバイスとの接続を行なう上位層
インタフェース部２０と、暗号鍵を用いてデータの暗号
化および復合化処理を行なう暗号処理部３０と、これら
の回路間を接続する内部バス４１とが、単結晶シリコン
のような１個の半導体チップ上に形成され、認証通信用
ＬＳＩを構成している。
【００２５】さらに、通信路の設定などの通信制御プロ
グラムや機器に関する固有情報等を記憶するための電気
的に書換え可能なフラッシュメモリのような不揮発性の
外部メモリ７４０が上記内部バス４１と接続されている
とともに、上記下位層インタフェース部１０にはＩＥＥ
Ｅ１３９４規格のケーブル７３０が接続されるポート７
１１〜７１３を有する物理層としての１３９４ＰＨＹ(I
EEE1394 Physical Layer Protocol)チップ７００が、ま
た上位層インタフェース部２０にはＭＰＥＧ２デコーダ
やコーデック、ＤＶコーデックなどの外部デバイス９０
を記録再生装置４０が接続されて、ＡＶ機器が構成され
る。
【００２６】下位層インターフェース部１０は、パケッ
ト形態でデータの送受信を行なえるようにデータを処理
するパケット処理回路１０１と、下位層バス１２を介し
て１３９４ＰＨＹチップ７００と接続されＩＥＥＥ１３
９４ケーブルとの接続のための制御を行なうリンク層と
しての１３９４リンク回路１００と、で構成される。１
３９４ＰＨＹチップ７００は、データのマルチプレック
スやデマルチプレックスなど物理層としての制御を行な
う半導体チップで、特に制限されるものでないが、本実
施例では３つのＩＥＥＥ１３９４仕様のポート７１１，
７１２および７１３を備えている。これらのポートとＩ
ＥＥＥ１３９４仕様のケーブル（以下、１３９４ケーブ
ルと称する）との具体的な接続の仕方は、図１３の従来
例と同様である。すなわち、各ポート７１１，７１２お
よび７１３は、それぞれＩＥＥＥ１３９４仕様のソケッ
ト７２１，７２２および７２３からなるコネクタ部７２
０に接続されている。
【００２７】ユーザは、ＩＥＥＥ１３９４コネクタ部７
２０の空きソケットの何れか、例えばソケット７２１に
１３９４ケーブル７４１の一端である１３９４プラグ７
３１を接続し、非接続側の一端である１３９４プラグ７
５１を他のＡＶ機器のＩＥＥＥ１３９４コネクタ部に接
続することで、図７に示すようにＡＶ機器８００Ａと８
００Ｂとの間でデジタルコンテンツおよび通信コマンド
を送受信するための伝送路としての１３９４バス８１０
を確保できる。また、１３９４ケーブル７４１のプラグ
７３１をこのソケット７２１から引き抜くことで、当該
ＡＶ機器を１３９４バスから解放することができる。な
お、図７のＡＶ機器間の１３９４バスの接続図では、説
明を簡単にするため２つのＡＶ機器で説明を進めるが、
本発明は下位層の通信プロトコルで規定されるバスのト
ポロジーが２つに限定されるものでなく、１３９４バス
８１０上には、他の電子機器が同様にして接続される。
【００２８】上位層インターフェース回路２００は、１
３９４ＰＨＹチップ７００の物理層や１３９４リンク回
路１００のリンク層より上位の層へデジタルコンテンツ
を渡すためのインターフェース回路で、上位層バス２２
を介してＭＰＥＧ２ ＣＯＤＥＣ（CODER DECODER）やＤ
Ｖ ＣＯＤＥＣなどの外部デバイス９０と接続され、外
部デバイス９０は記録再生装置４００へ接続される。記
録再生装置４００では、映像や音声のデジタルコンテン
ツを記録または再生する。
【００２９】上記インタフェース部１０と２０にはそれ
ぞれ制御用レジスタ１４，２４が設けられており、鍵生
成＆認証処理部５０のＣＰＵ５００が内部バス４１を介
して制御レジスタ２４および１４に制御コードを設定す
ることで、１３９４リンク回路１００および上位層イン
ターフェース回路２００の通信路の設定を行う。下位層
の通信制御プログラムは外部メモリ７４０に格納されて
おり、ＣＰＵ５００は、外部メモリ７４０内の下位層の
通信制御プログラムに従って制御レジスタ１４を設定
し、下位層デバイスを経由して１３９４バス８１０上の
電子機器との通信を行う。具体的には、１３９４バス上
の電子機器へ通信コマンドを発行し、例えばその電子機
器の録画、再生、電源のオン/オフなどを制御したりそ
の電子機器の情報を閲覧したりする。
【００３０】上記暗号鍵処理部３０には鍵レジスタ３４
が設けられており、また、ＲＯＭ５０１には暗号鍵生成
アルゴリズムおよび認証アルゴリズムをそれぞれ具現化
するプログラムが格納されていて、鍵生成＆認証処理部
５０のＣＰＵ５００は、ＲＯＭ５０１内の暗号鍵生成ア
ルゴリズムに従って暗号鍵を生成し、生成した暗号鍵を
暗号処理回路３００の鍵レジスタ３４へ書き込む。ま
た、ＣＰＵ５００は、認証アルゴリズムに従って認証処
理を行なう。
【００３１】以下、図８を用いて上記実施例の認証通信
用ＬＳＩを備えたＡＶ機器間の認証処理および暗号処理
の手順を詳細に説明する。
【００３２】記録再生装置４００に蓄積または伝送され
るデジタルコンテンツをＡＶ機器８００ＡからＡＶ機器
８００Ｂへ送信する際には、先ず暗号化されたデジタル
コンテンツを受信したいＡＶ機器８００Ｂから１３９４
バスを介してＡＶ機器８００Ａに対して認証を要求する
通信コマンドに機器の情報を付加して送信する。認証要
求コマンドを受信したＡＶ機器８００ＡのＣＰＵ５００
は、ＲＯＭ５０１に記録されている認証処理プログラム
を実行して認証処理を行い、認証処理が成功した場合は
その電子機器を不正ではない電子機器であると認知す
る。
【００３３】認証が成立すると、ＡＶ機器８００Ａの鍵
生成＆認証処理部５０おいて、デジタルコンテンツの暗
号鍵Ｋcontを、ＡＶ機器８００Ｂで生成するために必要
な情報である乱数値seedおよび認証鍵Ｋauthを用いて交
換鍵Ｋｘに変換する暗号化処理を行なって暗号交換鍵Ｋ
ｓｘを生成して、ＣＰＵバス４１−１３９４リンク回路
１００１３９４−ＰＨＹチップ７００−１３９４バス８
１０を介してＡＶ機器８００Ｂへ送信する。
【００３４】一方、ＡＶ機器８００Ｂでは１３９４バス
８１０からの通信コマンドを、１３９４ＰＨＹチップ７
００、１３９４リンク回路１００およびＣＰＵバス４１
を経由して鍵生成＆認証装置５０に渡し、受信した乱数
値seedおよび暗号交換鍵Ｋｓｘを、自己が保有している
認証鍵Ｋauthを用いて復号する復号処理を行ない、復号
された交換鍵Ｋｘを用いてＡＶ機器８００Ａ側の暗号鍵
Ｋcontと同一の暗号鍵Ｋcontを得ることで、自電子機器
と相手電子機器で交換鍵Ｋｘを共有する。
【００３５】続いて、ＡＶ機器８００Ａは、ＲＯＭ５０
１に記録されている鍵生成処理プログラムを実行して、
交換鍵Ｋｘおよび乱数値seedから暗号鍵Ｋcontを生成
し、暗号処理回路３００の鍵レジスタ３４へ設定する。
すると、暗号処理回路３００は、自機器の外部デバイス
９０から入力される例えばＭＰＥＧ２-ＴＳパケットに
乗せられた平文データからなるデジタルコンテンツを、
上記暗号鍵Ｋcontを用いて暗号化し、暗号文データとし
て出力し、パケット処理回路１０１に設けられているバ
ッファ（図示省略）に蓄え、ＩＥＥＥ１３９４で規定さ
れるパケットの構築を行う。このとき、前記バッファは
１３９４バス８１０への転送が１３９４リンク回路１０
０で可能となるまで保持することで、上位層バス２２の
伝送速度と下位層バス１２の伝送速度の相違を吸収する
緩衝メモリの役割を果たす。
【００３６】そして、１３９４リンク回路１００が１３
９４バス８１０へのデータ転送が可能な状態となった時
点で下位層バス１２から１３９４ＰＨＹチップ７００へ
前記デジタルコンテンツが暗号化された１３９４パケッ
トデータを出力し、１３９４ＰＨＹチップ７００は１３
９４バス８１０を経由して、相手ＡＶ機器へデジタルコ
ンテンツの伝送を開始する。さらに、ＡＶ機器８００Ａ
は、相手ＡＶ機器８００Ｂで復号するための情報として
乱数値seedを、１３９４バス８１０を経由してＡＶ機器
８００Ｂへ送信する。ＡＶ機器８００Ｂでは、認証鍵Ｋ
authを用いて暗号交換鍵Ｋｓｘを復号した交換鍵Ｋｘお
よび受信した前記乱数値seedを用いて、自機器の鍵生成
＆認証処理部５０で自機器のＲＯＭ５０１内の鍵生成処
理アルゴリズムに従って、受信した暗号化デジタルコン
テンツを暗号処理回路３００で復号化させる処理を行
う。そして、復号されたデジタルコンテンツは、外部デ
バイス９０を介してＡＶ機器８００Ｂの記録再生装置４
００へ記録または再生される。
【００３７】上記第１実施形態の認証通信用ＬＳＩにお
いては、一連の処理の間、認証処理過程および鍵生成処
理過程で発生するＲＯＭ５０１のプログラムアクセスに
伴なうデータおよびＣＰＵ作業中にＲＡＭ５０２へ格納
される一時データが、ＣＰＵバス４１上に乗ることにな
るが、従来は別チップで構成されていた認証処理装置と
暗号処理装置とが一つの半導体チップ上に形成されてい
るため、暗号処理装置の外部端子を直接観測する場合に
比べて外部からのバスの観測のみでチップ内の処理過程
の細部を解析することが困難になる。
【００３８】また、実施例の認証通信用ＬＳＩは、鍵レ
ジスタ３４への設定が、唯一ＣＰＵ５００から行えるよ
うにＣＰＵバス４１が制御されるように構成することが
できる。そのため、外部からＣＰＵバス４１への入力で
鍵レジスタ３４を設定することができないので、認証通
信用ＬＳＩを搭載した機器の改造が困難になる。さら
に、１チップ化されたことにより、コストダウンが図れ
るとともに、機器の部品点数を減らし、実装密度を高め
ることができる。
【００３９】図２は、本発明の第２の実施形態を示す。
この第２の実施形態は第１の実施形態とほぼ同様な構成
を備えており、異なる点は、下位層インターフェース
部１０に異種のパケット処理例えばＭＰＥＧ２‐ＴＳの
パケット構築を行う第１のパケット処理回路１０１と、
ＩＥＣ６１８８３のような暗号化が不要なデジタルコン
テンツのパケット構築を行う第２のパケット処理回路１
０２と、ＡＮＳＩ(American National Standard Instit
ute) ＮＣＩＴＳ 325-1998 で規格が進められているＳ
ＢＰ‐２(Serial Bus Protocol 2)のようなデジタルデ
ータのパケット構築を行う第３のパケット処理回路１０
３とを備え、暗号化が不要なデジタルコンテンツは伝送
線２１１，２１２を介して直接パケット処理回路１０２
または１０３と上位層インターフェース部２０との間で
伝送されるように構成されている点と、上位層インタ
ーフェース部２０が、暗号処理回路３００からのパケッ
トまたは第２のパケット処理回路１０２からのパケット
を選択して上位層バス２２１への伝送を可能とする上位
層インターフェース回路２０１と、第２のパケット処理
回路１０２からのパケットまたは第３のパケット処理回
路１０３からのパケットを選択して上位層バス２２２へ
の伝送を可能とする上位層インターフェース回路２０２
とで構成されている点と、上位層インターフェース回
路２０１，２０２を介して複数の外部デバイス９０〜９
３を同時に接続できるように構成されている点の３つで
ある。この実施例では、パケット処理回路１０２，１０
３と１３９４リンク回路１００とはバス１１１によって
接続されている。また、パケット処理回路１０２と上位
層インターフェース回路２０１，２０２はバス２１１に
よって接続されている。パケット処理回路１０３と上位
インターフェース回路２０２はバス２１２によって接続
されている。他の構成および各種処理の手順並びに作用
効果は第１の実施形態と同様であるので、説明は省略す
る。
【００４０】図３は、本発明の第３の実施形態を示す。
この第３の実施形態は第１の実施形態とほぼ同様な構成
を備えており、異なる点は、暗号処理部３０に２つの
暗号処理回路３００および３０２を備えるとともに、下
位層インターフェース部１０に例えばＭＰＥＧ２‐ＴＳ
のパケット構築を行う２つのパケット処理回路１０１、
１０４を、また上位層インターフェース部２０は暗号処
理回路３００，３０２に対応して第１および第２の上位
層インターフェース回路２００，２０３を備え、暗号化
を必要とするデジタルコンテンツの転送を２系統同時に
行なえるように構成されている点と、上位層インター
フェース回路２００，２０３を介して複数の外部デバイ
ス９１，９２を同時に接続できるように構成されている
点の２つである。他の構成および各種処理の手順並びに
作用効果は第１の実施形態と同様であるので、説明は省
略する。
【００４１】図４は、本発明の第４の実施形態を示す。
この第４の実施形態は、第１の実施形態においてチップ
の外部に設けられていた電気的に書換え可能な不揮発性
メモリ７４０を内部不揮発性メモリ５０３として設けた
ものである。
【００４２】第１〜第３の実施形態の認証通信用ＬＳＩ
においては、チップの外部に設けられたメモリ７４０が
内部バス４１に接続されており、認証処理から鍵生成処
理までの一連の処理の間、認証処理過程および鍵生成処
理過程で発生するＲＯＭ５０１のプログラムアクセスに
伴なうデータおよびＣＰＵ作業中にＲＡＭ５０２へ格納
される一時データがＣＰＵバス４１上に乗るため外部か
ら観測できることとなるが、図４の実施形態の認証通信
用ＬＳＩ７０では、ＣＰＵバス４１がチップの外部端子
と接続されないように構成されているため、処理過程を
チップ外部から観測されることはない。また、鍵レジス
タ３４への設定は、唯一ＣＰＵ５００から行えるように
ＣＰＵバス４１が制御されるように構成されているた
め、外部からＣＰＵバス４１への入力で鍵レジスタ３４
を設定することはできないため、改造が困難である。
【００４３】図５は、本発明の第５の実施形態を示す。
この第５の実施形態は、第１の実施形態においてチップ
の外部に設けられていた下位層デバイスである１３９４
ＰＨＹ回路７００を認証通信用ＬＳＩ７０と同一チップ
内に設けたものである。１３９４ＰＨＹ回路７００も含
めて１チップ化されたことにより、さらにコストダウン
が図れるとともに、機器の部品点数を減らし、より一層
実装密度を高めることができる。
【００４４】図６は、本発明の第６の実施形態を示す。
第６の実施形態は、内部不揮発性メモリ５０３をチップ
内部に設けた第４の実施形態の認証通信用ＬＳＩ７０に
おいて、さらに１３９４ＰＨＹ回路７００をも同一チッ
プ内に設けたものである。この実施形態によれば、第４
の実施形態の有する効果に加えて第５の実施形態の有す
る効果をも奏することができる。
【００４５】図９は、本発明を適用した５Ｃ−ＤＴＰＣ
仕様の認証通信用ＬＳＩの他の実施形態を示す。この実
施形態では、図１の実施形態のＬＳＩにさらにシステム
全体を制御するホストＣＰＵ８２との間のシリアル通信
を行なう通信回路８０と、外部メモリ７４０と内部バス
４１との接続切換えなどの制御を行なうバス制御回路６
０とを設けたものである。図に示されているように、通
信回路８０は内部バス４１とホストＣＰＵ８２との間に
設けられており、シリアル通信線８１を介してホストＣ
ＰＵ８２と接続されている。また、外部メモリ７４０は
外部バス６１を介してバス制御回路６０に接続されてい
る。
【００４６】このように、本実施例においては、内部バ
ス４１がバス制御回路６０と通信回路８０とにより外部
から分離されており、内部バス上の信号を直接外部端子
からモニタすることができない構成とされている。これ
によってデータの秘匿性が向上されるとともに、クラッ
カーによる認証アルゴリズムや暗号鍵生成アルゴリズム
の解析を一層困難にすることができる。さらに、本実施
例においては、内部ＣＰＵ５００はホストＣＰＵ８２か
らの所定のコマンド以外を受けつけないように構成され
ており、ＣＰＵ５００に不正なコマンドを与えてＲＡＭ
５０２やＲＯＭ５０１のデータをチップ外部に読み出す
ようなことができない構成とされている。
【００４７】図１０は、本発明を適用した認証通信用Ｌ
ＳＩのさらに他の実施形態を示す。この実施形態では、
図９の実施形態のＬＳＩにおけるホストＣＰＵ８２との
間のシリアル通信を行なう通信回路８０を省略し、外部
メモリ７４０と内部バス４１との間にバスの接続切換え
などの制御を行なうバス制御回路６０を設けたものであ
る。
【００４８】図１１は、本発明を適用した認証通信用Ｌ
ＳＩのさらに他の実施形態を示す。この実施形態では、
図９の実施形態のＬＳＩにおけるホストＣＰＵ８２との
間のシリアル通信を行なう通信回路８０を省略し、外部
メモリ７４０と内部バス４１との間にバスの接続切換え
などの制御を行なうバス制御回路６０を設けるととも
に、上位層と下位層の外部インタフェース回路１０，２
０のうち下位層の外部インタフェース回路１０のみを設
けたものである。
【００４９】図１２は、本発明を適用した認証通信用Ｌ
ＳＩのさらに他の実施形態を示す。この実施形態では、
図９の実施形態のＬＳＩにおけるホストＣＰＵ８２との
間のシリアル通信を行なう通信回路８０を省略し、外部
メモリ７４０と内部バス４１との間にバスの接続切換え
などの制御を行なうバス制御回路６０を設けるととも
に、上位層と下位層の外部インタフェース回路１０，２
０のうち上位層の外部インタフェース回路２０のみを設
けたものである。
【００５０】図１０〜図１２の実施形態においても、内
部バス４１がバス制御回路６０によって外部バス６１と
切り離されているので、不正コピー防止上、図９の実施
形態の認証通信用ＬＳＩとほぼ同様の利点を有してい
る。また、図１１および図１２の実施形態のように、暗
号生成＆認証処理部５０と暗号処理部３０と上位層と下
位層の外部インタフェース回路１０，２０のうち一方と
が１つのチップ上に形成されていれば、暗号処理部３０
に入出力される平文データと暗文データを直接対比して
暗号鍵を推定することができないため、データの秘匿性
を高めることができる。
【００５１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図４
〜図１２の実施例において、図２や図３の実施例のよう
に、複数のパケット処理回路や複数の上位インタフェー
ス回路を設けて、複数のパケットデータの転送を同時に
行なえるように構成しても良い。 以上の説明では主と
して本発明者によってなされた発明をその背景となった
利用分野である５Ｃ−ＤＴＰＣ仕様の認証通信用ＬＳＩ
に適用下場合について説明したが、本発明はDVD-Video
のＣＳＳ仕様の通信用ＬＳＩにも利用することができ
る。また、本発明を適用した認証通信用ＬＳＩは、デシ
タルビデオテープレコーダやＩＲＤ（Integrated Recei
ver／Decoder）などのＡＶ機器のみならずパーソナルコ
ンピュータなどにも利用することができる。
【００５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。 すなわち、本発明に従うと、半導体
チップの内部信号を外部から窃取しにくいとともに、認
証処理過程の通信コマンドや暗号処理過程の暗号鍵設定
を認証通信用ＬＳＩの外部から改竄して入力することが
困難であるので、不正コピー防止技術を破るために認証
処理過程を解析することが困難となり、また、電子機器
を改造して不正コピー防止技術を破ることが難しくな
り、これによって、著作権保護を必要とするデジタルコ
ンテンツを高い安全性の下に送受信できる電子機器を実
現することができる。
【図面の簡単な説明】
【図１】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第１の実施形態を示すブロック図
である。
【図２】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第２の実施形態を示すブロック図
である。
【図３】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第３の実施形態を示すブロック図
である。
【図４】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第４の実施形態を示すブロック図
である。
【図５】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第５の実施形態を示すブロック図
である。
【図６】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第６の実施形態を示すブロック図
である。
【図７】図１の構成を有する２つのＡＶ機器をＩＥＥＥ
１３９４シリアルバスに接続した場合の説明図である。
【図８】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器における認証処理および暗号処理の
過程説明図である。
【図９】本発明を適用した認証通信用ＬＳＩおよびそれ
を搭載したＡＶ機器の第７の実施形態を示すブロック図
である。
【図１０】図９の実施形態の変形例を示すブロック図で
ある。
【図１１】図９の実施形態の変形例を示すブロック図で
ある。
【図１２】図９の実施形態の変形例を示すブロック図で
ある。
【図１３】従来の認証通信装置およびそれを搭載したＡ
Ｖ機器の一例を示すブロック図である。
【図１４】従来の認証通信装置を用いたＡＶ機器におけ
る不正改造の例を示す説明図である。
【符号の説明】
１０ 下位層インターフェース部 １４ 制御レジスタ ２０ 上位層インターフェース部 ２４ 制御レジスタ ３０ 暗号処理部 ３４ 鍵レジスタ ４１ 内部バス ５０ 鍵生成＆認証処理部 ７０ 認証通信装置 ９０〜９３ 外部デバイス １００ １３９４規格のリンク回路 １０１〜１０４ パケット処理回路 ２００〜２０３ 上位層インターフェース回路 ３００，３０２ 暗号処理回路 ４００ 記録再生装置 ５００ ＣＰＵ ５０１ ＲＯＭ ５０２ ＲＡＭ ７００ １３９４ＰＨＹチップ ７１１〜７１３ １３９４ＰＨＹポート ７２１〜７２２ １３９４ソケット ７３１〜７３３，７５１〜７５３ １３９４プラグ ７４１，７４２ １３９４ケーブル ７２０ ＩＥＥＥ１３９４規格のコネクタ部 ７３０ ＩＥＥＥ１３９４規格のケーブル ７４０ 外部メモリ（フラッシュＲＯＭ） ８００，８００Ａ，８００Ｂ ＡＶ機器 ８１０ ＩＥＥＥ１３９４規格のバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴山 哲也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 濱田 真人 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B017 AA06 BA07 CA12 5J104 AA01 AA07 AA13 AA16 AA47 EA04 EA23 KA02 NA02 NA22

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 １個の半導体チップ上に、所定のアルゴ
    リズムに従って鍵コードを生成するとともに外部装置と
    のデータの送受信の認可／非認可の決定並びに通信制御
    を行なう主処理部と、該処理部で生成された鍵コードを
    用いて送受信データの暗号化および復合化を行なう暗号
    処理部と、所定のプロトコルに従って上位層または下位
    層との通信を行なうインタフェース部とが形成されてい
    ることを特徴とする認証通信用半導体装置。
  2. 【請求項２】 １個の半導体チップ上に、所定のアルゴ
    リズムに従って鍵コードを生成するとともに外部装置と
    のデータの送受信の認可／非認可の決定並びに通信制御
    を行なう主処理部と、該処理部で生成された鍵コードを
    用いて送受信データの暗号化および復合化を行なう暗号
    処理部と、所定のプロトコルに従って上位層との通信を
    行なう第１のインタフェース部と、所定のプロトコルに
    従って下位層との通信を行なう第２のインタフェース部
    とが形成されていることを特徴とする認証通信用半導体
    装置。
  3. 【請求項３】 上記主処理部は、鍵生成アルゴリズムお
    よびデータ送受信を要求する外部装置の認証を行なう認
    証アルゴリズムを具現化するプログラムを格納した不揮
    発性メモリと、上記プログラムに従って鍵コードを生成
    および外部装置とのデータの送受信の認可／非認可の決
    定を行なうプログラム実行型の制御手段と、該制御手段
    の作業領域を提供する揮発性メモリとから構成され、 上記不揮発性メモリ、上記制御手段、上記揮発性メモ
    リ、上記暗号処理部および上記インタフェース部は内部
    バスを介して互いに接続されていることを特徴とする請
    求項１または２に記載の認証通信用半導体装置。
  4. 【請求項４】 上記暗号処理部は、上記主処理部で生成
    された鍵コードが設定されるレジスタを備え、該レジス
    タに上記バスを介して設定された鍵コードに基づいて送
    受信データの暗号化および復合化を行なうように構成さ
    れていることを特徴とする請求項３に記載の認証通信用
    半導体装置。
  5. 【請求項５】 上記インタフェース部は、通信制御コー
    ドが設定されるレジスタを備え、該レジスタに上記主処
    理部によって上記バスを介して設定された通信制御に基
    づいて通信を行なうように構成されていることを特徴と
    する請求項３または４に記載の認証通信用半導体装置。
  6. 【請求項６】 上記内部バスが結合された外部端子を備
    えていることを特徴とする請求項５に記載の認証通信用
    半導体装置。
  7. 【請求項７】 請求項６に記載の認証通信用半導体装置
    と、上記内部バスが結合された外部端子に接続された外
    部メモリとを備え、該外部メモリには通信路の設定を含
    む通信制御プログラムが格納され、該プログラムに従っ
    て上記主処理部が上記インタフェース部の上記レジスタ
    に通信制御コードを設定することにより外部装置との通
    信が行なわれるように構成されていることを特徴とする
    電子機器。
  8. 【請求項８】 単一の半導体チップに形成され、暗号鍵
    コードによって暗号時は平文データを暗文データに暗合
    化し、復号時は暗文データを平文データに復号化し、暗
    号化および復号化の必要がない場合はデータをそのまま
    素通りさせる暗号処理部を備え、前記暗号処理部の暗文
    データには、通信の下位層とプロトコルを司る下位層イ
    ンターフェース部が接続され、前記暗号処理部の平文デ
    ータには、通信の上位層とプロトコルを司る上位層イン
    ターフェース部が接続され、前記下位層インターフェー
    ス部は、前記半導体チップの外部の通信信号を制御する
    下位層デバイスとの間で暗文データの伝送を行う下位層
    通信路を少なくともひとつ備え、前記上位層インターフ
    ェース部は、前記半導体チップの外部の上位層デバイス
    と平文データの伝送を行う上位層通信路を少なくともひ
    とつ備え、下位層を経由する通信の認証処理および前記
    暗号処理部の鍵生成処理を行う鍵生成処理部を備え、前
    記鍵生成処理部はＣＰＵ、ＲＯＭ、ＲＡＭで構成され、
    前記ＣＰＵは、前記暗号処理部が暗号鍵を保持する鍵レ
    ジスタの設定と、前記下位層インターフェース部および
    上位層インターフェース部が備える制御レジスタの設定
    を、前記ＣＰＵ、前記暗号処理部、前記下位層インター
    フェース部および前記上位層インターフェース部とを接
    続するバスを経由して行なうように構成されていること
    を特徴とした認証通信用半導体装置。
  9. 【請求項９】 前記単一の半導体チップに形成され、前
    記半導体チップの前記上位層インターフェース部に、更
    に暗号処理部を経由せず前記下位層インターフェース部
    から前記上位層インターフェース部に第１の上位層−下
    位層通信路と第２の上位層−下位層通信路が接続され、
    前記上位層インターフェース部は、前記半導体チップの
    外部の上位層デバイスとの間の信号伝送を行う第１の上
    位層通信路と第２の上位層通信路を備え、第１の上位層
    通信路は暗号処理部からのデータかあるいは暗号処理部
    を経由しない下位層インターフェースからのデータかを
    選択でき、第２の上位層通信路は前記第１の上位層−下
    位層通信路からのデータかあるいは前記第２の上位層−
    下位層通信路からのデータかを選択できることを特徴と
    する請求項８の認証通信用半導体装置。
  10. 【請求項１０】 前記単一の半導体チップに形成され、
    前記暗号処理部に第１の暗号処理回路と第２の暗号処理
    回路を備え、前記上位層インターフェース部に第１の上
    位層インターフェース回路と第２の上位層インターフェ
    ース回路を備え、前記第１の暗号処理回路の平文データ
    の通信路を前記第１の上位層インターフェース回路に接
    続し、前記第２の暗号処理回路の平文データの通信路を
    前記第２の上位層インターフェース回路に接続し、前記
    第１の上位層インターフェースに前記半導体チップの外
    部の第１の上位層デバイスとの間の信号伝送を行う第１
    の上位層通信路と、前記第２の上位層インターフェース
    に前記半導体チップの外部の第２の上位層デバイスとの
    間の信号伝送を行う第２の上位層通信路とを備えること
    を特徴とする請求項８の認証通信用半導体装置。
  11. 【請求項１１】 前記バスに接続されて電気的に書換え
    可能な不揮発メモリが同一半導体チップ上に形成されて
    いることを特徴とする請求項８の認証通信用半導体装
    置。
  12. 【請求項１２】 前記下位層デバイスを同一半導体チッ
    プ上に備え、前記下位層デバイスからの間の信号伝送を
    行う通信路を少なくともひとつ備えることを特徴とする
    請求項８の認証通信用半導体装置。
  13. 【請求項１３】 請求項８〜１２のいずれかに記載の認
    証通信用半導体装置と、前記下位層デバイスと、該下位
    層デバイスと結合され外部から通信用伝送媒体が接続可
    能なコネクタとを備えたことを特徴とする電子機器。
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