CN116997965A - 选择性交叉耦合反相器以及相关设备、系统和方法 - Google Patents

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Abstract

一种装置能够包括第一反相器和第二反相器，该第一反相器和该第二反相器在第一节点与第二节点之间交叉耦合，以存储由该第一节点和该第二节点处的互补电压表示的信号状态。该装置能够还包括由该第二反相器限定的第一路径，该第一路径包括阻抗元件以抵抗适于改变该信号状态的电荷流。该装置能够还包括该第一反相器和第三反相器，该第一反相器和该第三反相器在该第一节点与该第二节点之间选择性地交叉耦合，以响应于写使能信号的断言而存储由该第一节点和该第二节点处的该互补电压表示的所接收的信号状态。

Description

选择性交叉耦合反相器以及相关设备、系统和方法
优先权声明
本专利申请根据35U.S.C.§119(e)要求2021年3月8日提交的美国临时专利申请序列号63/158,242的权益，该专利申请的公开内容据此以全文引用方式并入本文。
技术领域
本说明书整体涉及选择性交叉耦合反相器。更具体地，各种示例涉及包括选择性交叉耦合反相器的存储元件，但不限于此。还公开了相关设备、系统和方法。
背景技术
一些存储元件(例如，易失性存储元件，但不限于此)包括一个或多个晶体管。一些晶体管可能受单事件翻转(SEU)影响。SEU可为晶体管处的由电离粒子(例如，离子、电子或光子，但不限于此)撞击晶体管中的敏感节点(例如，晶体管的源极或漏极，但不限于此)而引起的状态变化。
附图说明
虽然本公开以特别指出并清楚地要求保护具体示例的权利要求书作为结尾，但当结合附图阅读时，通过以下描述可更容易地确定本公开范围内的示例的各种特征和优点，在附图中：
图1A是示出根据一个或多个示例的示例性电路的功能框图。
图1B是示出根据一个或多个示例的示例性切换电路的功能框图。
图2是根据一个或多个示例的操作开关的示例性方法的流程图。
图3是示出根据一个或多个示例的另一示例性电路的功能框图。
图4是示出根据一个或多个示例的又一示例性电路的功能框图。
图5示出根据一个示例的主题的一方面。
图6是根据一个或多个示例的操作开关的另一示例性方法的流程图。
图7是示出根据一个或多个示例的示出存储元件的状态之间的关系的状态机的状态机图。
图8是根据一个或多个示例的操作存储元件的示例性方法的流程图。
图9是根据一个或多个示例的操作存储元件的另一示例性方法的流程图。
图10是根据一个或多个示例的操作存储元件的又一示例性方法的流程图。
图11是示出根据一个或多个示例的示例性现场可编程门阵列的功能框图。
图12是示出根据一个或多个示例的示例性存储器阵列的功能框图。
具体实施方式
在以下具体实施方式中，参考了形成本公开的一部分的附图，并且在附图中以举例的方式示出了可实践本公开的特定示例。充分详细地描述了这些示例，以使本领域的普通技术人员能够实践本公开。然而，可以利用其他示例，并且可以在不脱离本公开的范围的情况下进行结构、材料和过程的变化。
本文所呈现的图示并不旨在为任何特定方法、系统、设备或结构的实际视图，而仅仅是用于描述本公开的示例的理想化表示。本文所呈现的附图未必按比例绘制。为了读者的方便，各附图中的类似结构或部件可以保持相同或相似的编号；然而，编号的相似性并不意味着该结构或部件在尺寸、组成、配置或任何其他属性方面必须是相同的。
以下描述可以包括示例以帮助本领域的普通技术人员实践本发明所公开的示例。使用术语″示例性的″、″通过示例″和″例如″是指相关描述是说明性的，虽然本公开的范围旨在涵盖示例和法律等同形式，但使用此类术语并不旨在将本公开的示例的范围限制于指定的部件、步骤、特征或功能等。
应当容易理解，如本文一般所述并且在附图中示出的示例的部件可被布置和设计成多种不同的配置。因此，对各种示例的以下描述并不旨在限制本公开的范围，而是仅代表各种示例。虽然示例的各个方面可以在附图中呈现，但是附图未必按比例绘制，除非特别指明。
此外，所示出和描述的特定实施方式仅为示例，并且不应理解为实施本公开的唯一方式，除非本文另外指明。元件、电路和功能能够以框图形式示出，以便不以不必要的细节模糊本公开。相反，所示出和描述的特定实施方式仅为示例，并且不应理解为实施本公开的唯一方式，除非本文另外指明。另外，块定义和各个块之间逻辑的分区是特定实施方式的示例。对于本领域的普通技术人员将显而易见的是，本公开可通过许多其他分区解决方案来实践。在大多数情况下，已省略了关于定时考虑等的细节，其中此类细节不需要获得本公开的完全理解，并且在相关领域的普通技术人员的能力范围内。
本领域的普通技术人员将会理解，可以使用多种不同技术和技法中的任何一者来表示信息和信号。例如，可在该整个说明书中参考的数据、指令、命令、信息、信号、比特和符号可由电压、电流、电磁波、磁场或粒子、光场或粒子或者它们的任何组合来表示。为了清晰地呈现和描述，一些附图可以将信号示出为单个信号。本领域的普通技术人员应当理解，信号可表示信号总线，其中总线可具有多种位宽度，并且本公开可在包括单个数据信号在内的任意数量的数据信号上实现。本领域普通技术人员将理解，本公开涵盖量子信息的传送和用于表示量子信息的量子位。
在本公开中，术语″单事件翻转″及″SEU″是指由影响晶体管的一个或多个电离粒子所引起的晶体管的源极节点或漏极节点的状态变化。例如，晶体管的源极节点或漏极节点可能被重离子撞击，这可引起电子-空穴对的流入，该电子-空穴对的流入可驱动源极节点或漏极节点的电压更高或更低。晶体管的源极节点或漏极节点处的较高或较低电压可引起晶体管的状态变化(例如，″导通″到″截止″或″截止″到″导通″)。因此，在本公开中，术语SEU可应用于晶体管以指示该晶体管已基于SEU改变状态。并且，在本公开中，术语SEU可应用于设备(例如，易失性存储元件，但不限于此)以指示该设备已基于SEU改变状态，例如，由易失性存储元件存储的数据位可由于SEU而改变。
在本公开中，术语″耐单事件翻转″或″耐SEU″可指比另一系统、电路或设备更耐受SEU的状态。特别地，耐SEU系统、电路或设备可以包括一个或多个元件，该一个或多个元件可以允许耐SEU系统、电路或设备比不包括该一个或多个元件的系统、电路或设备更不可能经历SEU。
附加地或另选地，SEU耐性可通过使系统、电路或设备更耐受可能干扰系统、电路或设备的锁存器的状态的事件来改进系统、电路或设备。例如，SEU耐性可改进系统、电路或设备对在短时间段内启用字线的事件的响应方式。可在短时间段内启用字线的事件的示例包括用户错误或驱动字线的控制系统中的故障，但不限于此。
在本公开中，术语″易失性存储元件″是指需要电力来存储信息的数据存储单元。易失性存储元件的示例包括但不限于：锁存器电路、触发器电路以及包括交叉耦合反相器的电路。一些现场可编程门阵列(FPGA)包括配置单元，该配置单元包括易失性存储元件。另外，静态随机存取存储器(SRAM)单元包括易失性存储元件。
一般而言，易失性存储元件可能受SEU影响。作为非限制性示例，易失性存储元件的一对交叉耦合反相器中的反相器的晶体管节点可响应于SEU而改变状态，并且因此，由易失性存储元件存储的数据位可改变。
本公开的发明人已知的增加SEU耐性的一种方式是在包括易受SEU影响的元件的电路中包括阻抗元件。例如，在交叉耦合反相器之间的环路的路径中(例如，在易失性存储元件中，但不限于此)包括阻抗元件可增大包括交叉耦合反相器的电路的时间常数(例如，RC时间)。由于增大的时间常数，持续时间短的SEU不太可能影响交叉耦合反相器的状态。例如，由晶体管实现的一个或多个交叉耦合反相器可由于SEU而改变状态。如果在具有晶体管的电路中存在阻抗元件，则阻抗元件可以抵抗晶体管两端电压的快速变化，并且可以使一个或多个交叉耦合反相器恢复到它们的SEU前状态。阻抗元件可为其特征在于耐受诱导适于改变易失性存储设备的状态的电荷流的元件。阻抗元件的示例包括但不限于电阻式随机存取存储器(ReRAM)、反熔丝或立式电阻器。
在易失性存储元件中包括阻抗元件可带来折衷。除非增大写入线电压，否则将阻抗元件添加到常规易失性存储元件可能增加这种易失性存储元件的写入时间。在一些情况下，易失性存储元件的增大的写入线电压或增加的写入时间可能是不期望的。
在没有(或具有较少)增加SEU耐性的其他方法的较高写入线电压或较长写入时间的折衷的情况下，本公开的各种示例可增加易失性存储元件的SEU耐性。作为非限制性示例，各种示例可增加SEU耐性，同时限制易失性存储元件的写入时间(例如，限制到约100ns或更少，但不限于此)。此外，与不具有所公开的SEU耐性的易失性存储元件相比，各种示例可增加尺寸(例如，例如裸片上的易失性存储元件的物理尺寸，但不限于此)对应地增加约60％的易失性存储元件的SEU耐性。约60％的尺寸增加可为对增加SEU耐性的可能导致超过60％的尺寸增加的其他方法的改进。
图1A是示出根据一个或多个示例的示例性电路100的功能框图。电路100可呈现出SEU耐性而不呈现出增加的写入时间。如图1A中所描绘，电路100可包括在第一节点106与第二节点108之间交叉耦合的第一反相器102和第二反相器104。如图1A中所描绘，第一节点106可呈现出第一电压110(V1)并且第二节点108可呈现出第二电压112(V2)。如图1A中所描绘，电路100可限定包括串联连接的第二反相器104和阻抗元件116的第一路径114。如图1A中所描绘，电路100还可包括与第一路径114并联耦合并且任选地限定第二路径130的第三反相器118和切换电路120。如图1A中所描绘，切换电路120可接收写使能信号122。
作为非限制性示例，电路100可为现场可编程门阵列(FPGA)的相似或相同配置单元(例如，如图11的FPGA 1102的配置单元1104所示出)阵列中的一者。作为另一非限制性示例，电路100可为存储器阵列的相似或相同存储器单元(例如，如图12的存储器阵列1202的耐SEU存储器单元1204所示出)阵列中的一者。根据本文中所描述的示例，单元(配置单元或存储器单元)阵列可为耐SEU的。因此，图11的配置单元1104可为耐SEU的，并且图12的存储器阵列1202可为耐SEU的。
第一反相器102和第二反相器104可共同存储由互补电压(例如，第一节点106处的第一电压(V1)110和第二节点108处的第二电压(V2)112)表示的信号状态。
阻抗元件116抵抗适于改变第一电压110(该第一电压表示第一节点106处的信号状态)的从第二节点108到第二反相器104的输入的(例如，由SEU引起的)电荷流。例如，阻抗元件116可抵抗第二节点108处(和第二反相器104的输入处)的电压变化达一定持续时间。在该持续时间期间，第二反相器104的输出处和第一反相器102的输入处的第一电压110可保持不变。由于第一反相器102的输入处的未改变的第一电压110，第一反相器102可使第一电压110反相并且在第二节点108处提供经反相的电压(即，第二电压112)。因此，对于该持续时间，阻抗元件116可使得第二反相器104和第一反相器102抵抗变化和/或保持在它们的变化前状态中。因此，为了改变第一反相器102和第二反相器104的信号状态，外部电压可能需要将第一节点106和第二节点108中的一者或两者保持在新信号状态达比该持续时间长的持续时间。包括第一反相器102、第二反相器104和阻抗元件116的电路100可为耐SEU的，因为SEU可能比该持续时间短。因此，尽管SEU可改变第一反相器102和第二反相器104中的一者或两者的状态，但阻抗元件116可抵抗所改变的状态并且可使得第一反相器102和第二反相器104恢复到它们的SEU前状态。换句话讲，除非新状态持续达比第一路径114的时间常数长的持续时间，否则阻抗元件116可防止电路100锁存新状态。并且，(影响第一反相器102或第二反相器104中的任一者的)SEU可能不会持续比该持续时间长的持续时间。
第二路径130(例如，旁路路径)中的第三反相器118选择性地交叉耦合到(例如，在第一节点106与第二节点108之间的)第一反相器102。第三反相器118和第一反相器102可共同存储由第一节点106和第二节点108处的互补电压表示的信号状态。第三反相器118可通过切换电路120选择性地交叉耦合到第一反相器102。特别地，如果切换电路120闭合，则第三反相器118(即，第二路径130的第三反相器)可以交叉耦合到第一反相器102，并且如果第三反相器118断开，则第三反相器118可以不交叉耦合到第一反相器102。可通过闭合切换电路120来启用第二路径130，使得第三反相器118和第一反相器102保持新信号状态达至少该持续时间，使得第一反相器102和第二反相器104此后将保持新信号状态，而不管切换电路120的状态如何，该切换电路120随后可断开。
作为电路100的操作的示例，第一反相器102和第二反相器104可保持原始信号状态，并且可为耐SEU的。在写入操作期间，第一反相器102和第三反相器118可接收新信号状态并且可保持该新信号状态，直到对阻抗元件116的电压变化的耐性被克服并且第二反相器104接收到该新信号状态为止。此后，第三反相器118可与第一反相器102断开连接，并且第一反相器102和第二反相器104可保持该新信号状态并提供SEU免疫。
切换电路120可根据写使能信号122操作(例如，断开或闭合)。写使能信号122可指示写入操作。
第一反相器102、第二反相器104和第三反相器118中的每一者可为任何合适的反相器，例如由两个或更多个晶体管构成的反相器，但不限于此。阻抗元件116可为任何合适的电阻元件，作为非限制性示例，包括原始电阻式随机存取存储器(ReRAM)、反熔丝或立式电阻器。在一个示例中，阻抗元件116可提供至少一兆欧(＞＝1MΩ)的阻抗。
在各种示例中，阻抗元件116可定位在第二反相器104的任一侧上，即，在第二节点108与第二反相器104之间或在第二反相器104与第一节点106之间。在各种示例中，切换电路120可被定位成与第三反相器118成一直线并且可被配置为使第三反相器118与包括第一反相器102的电路断开连接。在其他示例中，切换电路120可被配置为使第三反相器118与电源断开连接，从而停用第三反相器118。
图1B是示出根据一个或多个示例的示例性切换电路120的功能框图。切换电路120可控制开关128将反相器(例如，图1A的第三反相器118)选择性地交叉耦合到另一反相器(例如，图1A的第一反相器102)。附加地或另选地，切换电路120可控制开关128选择性地启用或停用第一节点(例如，图1A的第一节点106)与第二节点(例如，图1A的第二节点108)之间的路径(例如，图1A的第二路径130)。如图1B中所描绘，切换电路120包括控制电路124和开关128。如图1B中所描绘，控制电路124可接收写使能信号122。如图1B中所描绘，控制电路124可向开关128的输入134提供控制电路124的输出132处的控制信号126。
开关128可与路径成一直线(例如，如关于图3所示出和描述)。附加地或另选地，开关128可在电源与反相器的电压供应引线之间(例如，如关于图4所示出和描述)。
切换电路120包括可响应于写使能信号122而控制开关128的操作(例如，断开和闭合)的控制电路124。例如，控制电路124的输出132可耦合到开关128的输入134，该输入134可为使能输入。控制电路124可根据写使能信号122的断言和解除断言来向开关128提供控制信号126。控制信号126可包括对写使能信号122的状态的指示。
附加地或另选地，控制电路124可包括定时并且可提供处于第一状态的控制信号126，以在写使能信号122的断言之后闭合开关128达第一预定持续时间。附加地或另选地，控制电路124可提供处于第二状态的控制信号126，以在第一预定持续时间之后断开开关128。
控制电路124可执行图2的方法200的一个或多个操作。
图2是根据一个或多个示例的操作开关的示例性方法200的流程图。作为示例，方法200可为操作图1A和图1B的开关128的方法。在各种示例中，方法200的至少一部分可由设备或系统执行，诸如图1B的控制电路124或另一设备或系统。尽管示出为离散操作，但是根据期望的实施方式，可以将各种操作划分为附加操作、组合成更少的操作或者消除。
在操作202处，响应于写使能信号的断言，可提供处于第一状态的控制信号。处于第一状态的控制信号可有效地闭合开关以将第三反相器交叉耦合到第一反相器。图1A和图1B的写使能信号122可为方法200的写使能信号的示例。图1B的控制信号126可为方法200的控制信号的示例。图1B的开关128可为方法200的开关的示例。图1A的第三反相器118可为方法200的第三反相器的示例。图1A的第一反相器102可为方法200的第一反相器的示例。
在操作204处，在写使能信号的断言之后的第一预定持续时间内，可继续提供处于第一状态的控制信号。处于第一状态的控制信号可有效地保持开关闭合以将第三反相器交叉耦合到第一反相器。
在操作206处，在第一预定持续时间之后，可提供处于第二状态的控制信号。处于第二状态的控制信号可有效地断开开关以便使第三反相器与第一反相器解耦。
方法200的第一预定持续时间可与图1A的第一路径114的时间常数相关。例如，第一预定持续时间可大于第一路径114的时间常数。例如，第一预定持续时间可为第一路径114的时间常数的倍数。
图3是示出根据一个或多个示例的另一示例性电路300的功能框图。类似于电路100，电路300可呈现出SEU耐性而不呈现出增加的写入时间。如图3中所描绘，电路300包括在第一节点308与第二节点310之间选择性地交叉耦合到第二反相器304的第一反相器302。如图3中所描绘，电路300限定第一节点308与第二节点310之间的前向路径326(包括第一反相器302)。如图3中所描绘，电路300限定第二节点310与第一节点308之间的第一路径322。如图3中所描绘，第一路径322包括阻抗元件306、第二反相器304和启用开关316。如图3中所描绘，电路300限定第二节点310与第一节点308之间的第二路径324。如图3中所描绘，第二路径324包括第三反相器314和旁路开关318。如图3中所描绘，电路300包括旁路电路312，该旁路电路包括启用开关316、旁路开关318和第三反相器314。如图3中所描绘，电路300包括接收写使能信号328的控制电路320。
电路300可包括交叉耦合反相器(例如，第一反相器302和第二反相器304)，该交叉耦合反相器例如被布置成形成根据一个或多个示例的易失性存储元件。电路300可附加地包括在该对交叉耦合反相器(例如，第一反相器302和第二反相器304)之间的路径(例如，第一路径322)中的阻抗元件306。阻抗元件306可增加电路300的SEU耐性。另外，电路300可包括附加元件(包括例如第三反相器314、启用开关316和旁路开关318)以减轻写入时间的增加，该写入时间的增加是将阻抗元件添加到交叉耦合反相器之间的路径的结果。
第一反相器302、第二反相器304和第三反相器314可为任何合适的反相器，例如由两个或更多个晶体管构成的反相器，但不限于此。第一反相器302、第二反相器304和第三反相器314中的每一者可被配置为在输入处接收电压信号并且在输出处提供相反的电压信号。第一反相器302、第二反相器304和第三反相器314中的每一者可电耦合在一对电压线之间，该对电压线例如VDD和VSS(VSS未在图3中示出)，但不限于此。
阻抗元件306可为具有高阻抗(例如，1兆欧、1干兆欧或更大，但不限于此)的电阻元件。阻抗元件306可为任何合适的电阻元件，作为非限制性示例，包括原始电阻式随机存取存储器(ReRAM)330、反熔丝332或立式电阻器334。
启用开关316和旁路开关318可为任何合适的开关，例如N型金属氧化物半导体(NMOS)晶体管，但不限于此。启用开关316和旁路开关318可为或可以不为相同类型的开关。启用开关316和旁路开关318中的每一者可响应于栅极电压与源极电压之间的电压差(例如，0.8V或1.7V，但不限于此)来操作(例如，断开或闭合)。
电路300包括通过第一反相器302的在第一节点308与第二节点310之间的前向路径326。电路300还包括从第二节点310到第一节点308的两条返回路径。特别地，电路300包括通过阻抗元件306、第二反相器304和启用开关316的第一路径322，以及通过第三反相器314和旁路开关318的第二路径324。电路300可经操作以使得返回路径中的一者或多者(即，第一路径322和第二路径324中的一者或多者)可在电路300操作时活动，即，启用开关316和旁路开关318中的一者或两者可在将电力供应到电路300时闭合。
电路300可具有三种操作模式：阻抗模式，其中前向路径326和第一路径322可操作(即，允许电流在其中流动)；旁路模式，其中前向路径326和第二路径324可操作；以及双路径模式，其中前向路径326以及第一路径322和第二路径324两者可操作。当启用开关316闭合并且旁路开关318断开时，电路300处于阻抗模式中；当启用开关316断开并且旁路开关318闭合时，电路300处于旁路模式中；并且当启用开关316闭合并且旁路开关318闭合时，电路300处于双路径模式中。
电路300(无论是处于阻抗模式、旁路模式还是双路径模式中)包括通常被称为触发器或锁存器的配置。锁存器配置包括彼此交叉耦合的第一反相器302和第二反相器304(或第三反相器314)。特别地，第一反相器302的输出电耦合到第二反相器304的输入(并且电耦合到第三反相器314)，并且第二反相器304(或第三反相器314)的输出电耦合到第一反相器302的输入。
锁存器配置是双稳态的，这意味着第一节点308和第二节点310的电压状态将在两个状态中的一个状态下保持稳定。特别地，如果在第一节点308处存在″高″电压状态(例如，经选择以表示二进制″1″的电压)并且在第二节点310处存在″低″电压(例如，经选择以表示二进制″0″的电压)，则锁存器配置是稳定的，另选地，如果在第一节点308处存在″低″电压并且在第二节点310处存在″高″电压，则此配置是稳定的。只要第一反相器302和第二反相器304各自被供应有VDD，锁存器配置便可维持这些稳定状态中的任一稳定状态。因此，通过在第一节点308处维持两个状态中的一个状态并且在第二节点310处维持两个状态中的另一个状态，电路300可用于存储数据，例如，作为存储二进制值的单个存储器单元，但不限于此。在本公开中，存储在第一节点308处的状态和存储在第二节点310处的相反状态可称为锁存器配置的″状态″或电路300的″状态″。
电路300可为以阵列布置的许多相似或相同电路中的一者，并且可例如通过接入开关(未示出)由位线(BL)与字线(WL)的各个组合接入。作为非限制性示例，电路300可为FPGA的配置单元(例如，如图11的FPGA 1102的配置单元1104所示出)阵列中的一者或存储器单元(例如，如图12的存储器阵列1202的存储器单元1204所示出)阵列中的一者。可在读取操作或写入操作期间接入阵列的单元中的一个或多个单元。
可通过例如被布置成将BL或WL耦合到第一节点308的接入开关来接入由电路300维持的状态以″读取″(即，观察)或″写入″(即，设定，无论是否更改)。作为非限制性示例，在读取操作中，可闭合接入开关并且可观察到第一节点308的电压状态(例如，″高″或″低″，但不限于此)或可观察到第二节点310的电压状态。在写入操作中，可通过对BL或WL进行充电并且闭合接入开关以将电荷从BL或WL转移到第一节点308而将电压状态从BL或WL转移到第一节点308。
阻抗元件306可通过增加电路300的锁存器配置的时间常数来增加电路300的SEU耐性(当电路300处于阻抗模式中时)。作为非限制性示例，阻抗元件306可响应于第二节点310处的电压变化而增加改变第二反相器304的输入处的电压所需的时间。因此，固有地具有短持续时间的SEU可能不会改变第一节点308或第二节点310处的电压足够长的时间以改变阻抗模式中电路300的状态。因此，不管SEU如何，第一反相器302和第二反相器304的状态都可保持不变(或恢复到它们的SEU前状态)。
然而，通过增加改变电路300的状态所需的时间，与不具有阻抗元件306的锁存器相比，也可增加电路300(在阻抗模式中)的写入时间。存储器单元的增加的写入时间对于一些应用可能是不期望的。
旁路电路312可改进写入操作的能力以快速写入到电路300。旁路电路312可使电路300能够在阻抗模式、旁路模式或双路径模式中操作。
在旁路模式中，电路300的锁存器配置不包括阻抗元件306，并且因此在旁路模式中，电路300的时间常数小于电路300在阻抗模式中的时间常数。因此，旁路模式中的电路300比阻抗模式中的电路300花费更短的时间来改变状态。并且，旁路模式中的电路300具有比阻抗模式中的电路300短的写入时间。类似地，在双路径模式中，电路300的锁存器配置的时间常数小于电路300在阻抗模式中的时间常数，并且双路径模式中的电路300具有比阻抗模式中的电路300短的写入时间。
可闭合旁路开关318以供电路300被写入。作为非限制性示例，在写入操作期间，可闭合接入开关以从BL或WL向第一节点308提供电压状态(无论该电压状态与第一节点308的电压状态相同还是不同)。此外，在写入操作期间，可闭合旁路开关318以将电路300设定在旁路模式(或双路径模式)中。在旁路开关318闭合并且电路300处于旁路模式(或双路径模式)中的情况下，第一节点308可实现由BL或WL提供的电压状态，并且第一反相器302和第三反相器314可维持该状态。第一反相器302和第三反相器314可使得第一节点308(与阻抗模式中的电路300相比)快速地实现由BL或WL施加的电压状态。
在写入操作之后，可断开接入开关。在写入操作之后，旁路开关318可保持闭合达第一预定持续时间并且启用开关316可闭合(或保持闭合)。在第一预定持续时间期间，第二节点310可将其状态改变(或维持)为与第一节点308的状态相反。第一预定持续时间可与包括阻抗元件306的电路300的第一路径322的时间常数相关，作为非限制性示例，第一预定持续时间可为第一路径322的时间常数的倍数。第一反相器302和第三反相器314可保持电路300的状态，同时第一路径322改变(或维持)状态以匹配第二路径324的状态，即，第二路径324维持电路300的状态，至少直到第一路径322的时间常数使第一路径322能够维持电路300的状态为止。
在第一预定持续时间之后，可断开旁路开关318并且电路300可保持在阻抗模式中以维持电路300的状态，例如直到未来写入操作为止，但不限于此。通过保持阻抗模式中的电压状态，即，通过在锁存器配置中包括阻抗元件306，电路300可比不包括阻抗元件的锁存器电路更耐SEU。
通过(与包括阻抗元件但不包括旁路路径的锁存器电路相比)相对快速地接收电压状态，电路300允许写入操作相对快速地发生。电路300可能能够与省略阻抗元件的类似锁存器电路一样快地被写入。
因此，电路300可具有改进的SEU耐性而不具有增加的写入时间(与其他锁存器电路相比)。此外，可通过将相对少量(例如，四个晶体管(例如，第三反相器314中的两个晶体管、启用开关316处的一个晶体管以及旁路开关318处的一个晶体管))添加到基本锁存器电路来实现电路300优于其他锁存器电路的益处。
电路300可包括控制电路320以控制启用开关316和旁路开关318，该控制电路可控制电路300处于哪种操作模式中。控制电路320可响应于设定电路300的状态的操作而启用或停用启用开关316和旁路开关318中的一者或两者。特别地，控制电路320可响应于写入操作或写使能信号328而控制启用开关316和旁路开关318。
作为非限制性示例，控制电路320可响应于写入操作或响应于写使能信号328的断言而使得旁路开关318闭合或接通。此外，控制电路320可使得旁路开关318在写入操作之后(或在写使能信号328的断言之后)保持闭合或接通达第一预定持续时间。在第一预定持续时间之后，控制电路320可使得旁路开关318断开或关断。第一预定持续时间可与第一路径322的时间常数(例如，RC时间)有关。作为非限制性示例，第一预定持续时间可为第一路径322的时间常数的倍数(例如，2倍、3倍或4倍)。
在各种示例中，启用开关316可在整个写入操作期间保持闭合。在各种示例中，可省略启用开关316并且电路300可被配置为在阻抗模式与双路径模式之间交替(例如，如关于图1A所描述)。省略启用开关316的电路可为有益的，至少因为该电路包括比电路300少一个的晶体管。
在各种示例中，控制电路320可响应于写入操作或响应于写使能信号328的断言而使得启用开关316断开或关断。此外，控制电路320可使得启用开关316在写入操作开始之后保持断开或关断达第二预定持续时间。在第二预定持续时间之后，控制电路320可使得启用开关316闭合或接通。第二预定持续时间可与旁路开关318闭合的第一预定持续时间相关。作为非限制性示例，第二预定持续时间可为第一预定持续时间的一半或三分之一长。第二预定持续时间可完全在第一预定持续时间期间发生。停用第一路径322可为有益的，至少因为这可在例如没有来自第二反相器304(该第二反相器可能正在输出与正由BL(或WL)提供的电压电平不同的电压电平)的干扰的情况下，允许将电荷转移到第一节点308的BL(或WL)更快速或更有效地转移电荷。因此，在一些示例中，第二预定持续时间可与BL(或WL)被配置为在写入操作期间电耦合到电路300的持续时间有关。
阻抗元件306在第一反相器302的输出与第二反相器304的输入之间的位置作为非限制性示例给出。在其他示例中，阻抗元件306可定位在第二反相器304的输出与启用开关316之间。
附加地或另选地，启用开关316在第一路径322中相对于第二反相器304的位置作为非限制性示例给出。在其他示例中，启用开关316可在第二节点310与第二反相器304之间。
附加地或替代地，第一反相器302、第二反相器304和第三反相器314的取向(即，第一反相器302、第二反相器304和第三反相器314的相应输入和输出的取向)作为非限制性示例给出。在其他示例中，所有第一反相器302、第二反相器304和第三反相器314的取向可被反转。
图4是示出根据一个或多个示例的又一示例性电路400的功能框图。类似于电路100和电路300，电路400可呈现出SEU耐性而不呈现出增加的写入时间。如图4中所描绘，电路400包括在第一节点408与第二节点410之间交叉耦合到第二反相器404的第一反相器402。如图4中所描绘，电路400限定第一节点408与第二节点410之间的前向路径426(包括第一反相器402)。如图4中所描绘，电路400限定第二节点410与第一节点408之间的第一路径422。如图4中所描绘，第一路径422包括阻抗元件406和第二反相器404。如图4中所描绘，电路400限定第二节点410与第一节点408之间的第二路径424。如图4中所描绘，第二路径424包括第三反相器414。如图4中所描绘，电路400包括旁路电路412，该旁路电路包括启用开关416、旁路开关418和第三反相器414。如图3中所描绘，电路400包括接收写使能信号428的控制电路420。
参考图4，功能类似的特征用与图3中所使用的那些类似的附图标记加上100来表示。为了避免重复，在此并未详细描述图4中所示出的所有特征。相反，除非另外描述，否则由比先前描述的特征(无论先前描述的特征是在本段之前首次描述的还是在本段之后首次描述的)的附图标记大100的附图标记表示的特征将被理解为基本上类似于先前描述的特征。
与电路300相比，电路400呈现出将第三反相器414选择性地交叉耦合到第一反相器402的替代手段。特别地，旁路开关318被省略并且一个或多个旁路开关418被布置成将第三反相器414与VDD和VSS中的一者或两者选择性地解耦。旁路开关418可包括定位在VDD与第三反相器414的电压供应引线436之间或VSS与第三反相器414的另一电压供应引线(未标记)之间的一个或多个开关。在一个示例中，为了启用第二路径424，旁路开关418被闭合以向第三反相器414提供电力。为了停用第二路径424，旁路开关418被断开以从第三反相器414移除电力。
类似地，与电路300相比，电路400呈现出将第二反相器404选择性地交叉耦合到第一反相器402的替代手段。特别地，启用开关316被省略并且一个或多个启用开关416被布置成将第二反相器404与VDD和VSS中的一者或两者选择性地解耦。启用开关416可包括定位在VDD与第二反相器404的电压供应引线438之间或VSS与第二反相器404的另一电压供应引线(未标记)之间的一个或多个开关。在一个示例中，为了启用第一路径422，启用开关416被闭合以向第二反相器404提供电力。为了停用第一路径422，启用开关418被断开以从第二反相器404移除电力。
图5是示出根据一个或多个示例的示例性切换电路520的功能框图。切换电路520可为图3的控制电路320的示例或图4的控制电路420的示例。开关518可为图3的旁路开关318的示例或图4的旁路开关418的示例。开关516可为图3的启用开关316的示例或图4的启用开关416的示例。如图5中所描绘，切换电路520包括控制电路502、开关516和开关518。如图5中所描绘，控制电路502可接收写使能信号528。如图5中所描绘，控制电路502可向开关518提供控制信号504，可向开关516提供控制信号506。
切换电路520可控制开关518例如将反相器(例如，图1A的第三反相器118、图3的第三反相器314或图4的第三反相器414)选择性地交叉耦合到另一反相器(例如，图1A的第一反相器102、图3的第一反相器302或图4的第一反相器402)。另外，切换电路520可控制开关516例如将第二反相器(例如，图3的第二反相器304或图4的第二反相器404)选择性地交叉耦合到相应第一反相器(例如，图3的第一反相器302或图4的第一反相器402)。此外，切换电路520可控制开关518选择性地启用或停用第一节点(例如，图1A的第一节点106、图3的第一节点308或图4的第一节点408)与第二节点(例如，图1A的第二节点108、图3的第二节点310或图4的第二节点410)之间的路径(例如，图1A的第二路径130、图3的第二路径324或图4的第二路径424)。另外，切换电路520可控制开关516选择性地启用或停用分别在第一节点308与第二节点310和第一节点408与第二节点410之间的路径(例如，图3的第一路径322或图4的第一路径422)。
开关518和开关516中的每一者可与它们的相应路径成一直线(例如，如关于图3所示出和描述)。附加地或另选地，开关518和开关516中的每一者可在电源与反相器之间(例如，如关于图4所示出和描述)。
切换电路520包括控制电路502以响应于写使能信号528而控制开关518和开关516的操作(例如，断开和闭合)。例如，控制电路502可根据写使能信号528的断言和解除断言来向开关518提供控制信号504。控制信号504可反映写使能信号528的状态。附加地或另选地，控制电路502可根据写使能信号528的断言和解除断言来向开关516提供控制信号506。控制信号506可反映写使能信号528的状态。
附加地或另选地，控制电路502可包括定时电路并且可响应于该定时电路而提供控制信号504，以在写使能信号528的断言之后闭合开关518达第一预定持续时间。附加地或另选地，控制电路502可提供控制信号504，以在第一预定持续时间之后断开开关518。
附加地或另选地，控制电路502可包括定时电路并且可提供控制信号506，以在写使能信号528的断言之后断开开关516达第二预定持续时间。附加地或另选地，控制电路502可提供控制信号506，以在第二预定持续时间之后闭合开关516。第二预定持续时间可比控制电路502使开关518闭合的第一预定持续时间短。第二预定持续时间可完全在第一预定持续时间期间发生。附加地或另选地，第二预定持续时间可与BL(或WL)被配置为在写入操作期间电耦合到电路的持续时间有关。
控制电路502可相对于控制信号504和开关518执行图2的方法200的一个或多个操作。此外，控制电路502可相对于控制信号506和开关516执行图6的方法600的一个或多个操作。
图6是根据一个或多个示例的操作开关的示例性方法600的流程图。作为示例，方法600可为操作图3的启用开关316或图4的启用开关416的方法。在各种示例中，方法600的至少一部分可由设备或系统执行，诸如图3的控制电路320、图4的控制电路420、图5的切换电路520的控制电路502，或另一设备或系统。尽管示出为离散操作，但是根据期望的实施方式，可以将各种操作划分为附加操作、组合成更少的操作或者消除。
在操作602处，响应于写使能信号的断言，可提供处于第一状态的控制信号。处于第一状态的控制信号可有效地断开开关以将第二反相器与第一反相器解耦。图3的写使能信号328、图4的写使能信号428或图5的写使能信号528可为方法600的写使能信号的示例。图5的控制信号506可为方法600的控制信号的示例。图3的启用开关316、图4的启用开关416或图5的开关516可为方法600的开关的示例。图3的第二反相器304或图4的第二反相器404可为方法600的第二反相器的示例。图3的第一反相器302或图4的第一反相器402可为方法600的第一反相器的示例。
在操作604处，在写使能信号的断言之后的第二预定持续时间内，可继续提供处于第一状态的控制信号。处于第一状态的控制信号可有效地保持开关断开以将第二反相器与第一反相器解耦。
在操作606处，在第二预定持续时间之后，可提供处于第二状态的控制信号。处于第二状态的控制信号可有效地闭合开关以将第二反相器交叉耦合到第一反相器。
方法600的第二预定持续时间可与方法200的第一预定持续时间相关。例如，方法600的第二预定持续时间可比方法200的第一预定持续时间短。
图7是示出根据一个或多个示例的可描述存储元件(例如，易失性存储元件，但不限于此)的状态之间的关系的状态机700的状态机图。作为非限制性示例，图7示出图1A的电路100、图3的电路300或图4的电路400的状态之间的关系。状态机700包括默认状态702、读取状态704、写入状态706和写入后状态708。
默认状态702可为存储元件的默认操作状态，即，当存储元件正在存储数据并且未从存储元件读取数据，并且未将数据写入到存储元件时的状态。参考图3的电路300作为非限制性示例，在默认状态702中，接入开关(未示出)断开，启用开关316闭合并且旁路开关318断开。
在默认状态702中，电路300处于阻抗模式中，即，电路300的锁存器配置包括第一路径322而不包括第二路径324。因为电路300的锁存器配置包括第一路径322(包括阻抗元件306)而不包括第二路径324，所以在默认状态702中，存储元件可为耐SEU的并且具有相对高的时间常数(例如，比不具有阻抗元件306的锁存器电路的时间常数高，但不限于此)。
读取状态704可为当数据正被读取而不被改变时存储元件的操作状态。参考图3的电路300作为非限制性示例，在读取状态704中，接入开关闭合，启用开关316闭合并且旁路开关318断开。因此，在读取状态704中，电路300处于阻抗模式中，并且类似于默认状态702，在读取状态704中，存储元件可为耐SEU的并且具有相对高的时间常数。在读取状态704之后，存储元件可返回到默认状态702。
在默认状态702和读取状态704中，存储元件具有SEU耐性。因此，存储元件可为耐SEU的。
写入状态706可为当数据正被写入到存储元件时存储元件的操作状态。无论存储元件的状态正被改变还是保持相同，都可以写入数据。写入操作可由BL或WL电耦合到存储元件的持续时间限定。另外，在写入状态706中，根据一个或多个示例，启用开关316可断开或闭合，并且旁路开关318闭合。
在写入状态706中，电路300处于旁路模式(或双路径模式)中，即，电路300的锁存器配置包括第二路径324(并且在一些情况下包括第一路径322)。因为电路300的锁存器配置包括第二路径324，所以在写入状态706中，存储元件可具有相对短的写入时间(例如，比省略第二路径的电路的写入时间短，即比具有阻抗元件306并且不具有第二路径324的电路的写入时间短，但不限于此)。因为存储元件在写入操作期间转变到写入状态706，所以存储元件具有短的写入时间。
在写入状态706之后，存储元件可转变到写入后状态708。存储元件可停留在写入后状态708达第一持续时间，以允许电路例如使第一节点稳定到第一电压电平并且将第二节点稳定到互补电压电平。参考图3的电路300作为非限制性示例，在写入后状态708中，接入开关断开，启用开关316闭合并且旁路开关318闭合。在写入后状态708中，在存储元件的状态已改变状态的情况下，第二反相器304的输出改变以匹配第三反相器314的输出。写入后状态708的第一持续时间可与包括阻抗元件306的第一路径322的时间常数有关。在写入后状态708之后，存储元件可返回到默认状态702。
图8是根据本公开的各种示例的操作存储元件(例如，易失性存储元件，但不限于此)的示例性方法800的流程图。在各种示例中，方法800的至少一部分可由设备或系统执行，诸如图1A的电路100、图3的电路300或图4的电路400，或另一设备或系统。关于图7所示出和描述的状态可与关于图8的方法800所描述的状态有关。尽管示出为离散操作，但是根据期望的实施方式，可以将各种操作划分为附加操作、组合成更少的操作或者消除。
在操作802处，可将信号状态存储在第一反相器和第二反相器处。第一反相器和第二反相器可交叉耦合在第一节点与第二节点之间。信号状态可由第一节点和第二节点处的互补电压表示。可存在由第二反相器限定的第一路径，该第一路径包括阻抗元件以抵抗适于例如响应于SEU而改变所存储的信号状态的电荷流。
在操作804处，响应于写使能信号的断言，可启用第二路径。第二路径可由在第一节点与第二节点之间与第一反相器交叉耦合的第三反相器限定，以存储由第一节点和第二节点处的互补电压表示的所接收的信号状态。
在任选的操作806处，可在写使能信号的断言之后的第一预定持续时间停用第二路径。第一预定持续时间可大于第一路径的时间常数。
图9是根据本公开的各种示例的操作存储元件(例如，易失性存储元件，但不限于此)的示例性方法900的流程图。在各种示例中，方法900的至少一部分可由设备或系统执行，诸如图1A的电路100、图3的电路300或图4的电路400，或另一设备或系统。关于图7所示出和描述的状态可与关于图9的方法900所描述的状态有关。尽管示出为离散操作，但是根据期望的实施方式，可以将各种操作划分为附加操作、组合成更少的操作或者消除。
在操作902处，存储元件的第一节点与第二节点之间的前向路径可电耦合到存储元件在第二节点与第一节点之间的第一路径。前向路径可包括第一反相器。第一路径可包括与第二反相器串联的阻抗元件。参考图3，作为非限制性示例，第一节点308可为操作902的第一节点的非限制性示例，第二节点310可为操作902的第二节点的非限制性示例，并且前向路径326可为操作902的前向路径的非限制性示例。此外，第一反相器302可为操作902的第一反相器的非限制性示例，第一路径322可为第一路径的非限制性示例，阻抗元件306可为操作902的阻抗元件的非限制性示例，并且第二反相器304可为操作902的第二反相器的非限制性示例。操作902可对应于如上文关于图3所描述的阻抗模式。参考图7，作为非限制性示例，操作902可对应于默认状态702或读取状态704。
在操作904处，可将前向路径电耦合到存储元件在第二节点与第一节点之间的第二路径。第二路径可包括第三反相器。参考图3作为非限制性示例，第二路径324可为操作904的第二路径的非限制性示例，并且第三反相器314可为操作904的第三反相器的非限制性示例。操作904可对应于如上文关于图3所描述的旁路模式或双路径模式。参考图7作为非限制性示例，操作904可对应于写入状态706。
在操作906处，可将前向路径电耦合到第一路径和第二路径两者达第一预定持续时间。参考图3作为非限制性示例，第一预定持续时间可与第一路径322的时间常数有关。操作906可对应于如上文关于图3所描述的双路径模式。参考图7作为非限制性示例，操作906可对应于写入状态706和写入后状态708中的一者或两者。
在操作908处，在第一预定持续时间之后，第二路径可与前向路径电解耦。操作908可对应于返回到如上文关于图3所描述的阻抗模式。参考图7，作为非限制性示例，操作908可对应于返回到默认状态702。
图10是根据本公开的各种示例的操作存储元件的另一示例性方法1000的流程图。在各种示例中，方法1000的至少一部分可由设备或系统执行，诸如图1A的电路100、图3的电路300或图4的电路400，或另一设备或系统。关于图7所示出和描述的状态可与关于图10的方法1000所描述的状态有关。尽管示出为离散操作，但是根据期望的实施方式，可以将各种操作划分为附加操作、组合成更少的操作或者消除。
在操作1002处，可将位存储在第一节点处和第二节点处(例如，可将位″1″或″0″在第一节点处表示为″高″电压或″低″电压中的一者，并且在第二节点处表示为″高电压″或″低″电压中的另一者)。在第一节点与第二节点之间可存在前向路径，并且第一路径包括第二节点与第一节点之间的阻抗元件。
在操作1004处，响应于在第一节点处接收到写位，可实现启用第二节点与第一节点之间的具有比第一路径低的时间常数(例如，不具有阻抗元件)的第二路径。
在操作1006处，可存储所接收的写位。写位可与在操作1002处存储的位相同，即，写位可在第一节点处存储为″高″电压或″低″电压，并且在第二节点处存储为″高″电压或″低电压″中的另一者。另选地，写位可不同于在操作1002处存储的位，在此情况下，写位可在第一节点处存储为″高″电压或″低″电压中的另一者，并且在第二节点处存储为″高″电压或″低″电压。
图11是示出根据一个或多个示例的示例现场可编程门阵列(FPGA)1102的功能操作图。本公开的示例可应用于FPGA(例如，FPGA 1102，但不限于此)的配置单元1104中。例如，配置单元1104中的每个配置单元可为图1A的电路100、图3的电路300或图4的电路400的实例，但不限于此。附加地或另选地，配置单元1104可被配置为执行关于图6的方法600、图8的方法800、图9的方法900或图10的方法1000所描述的操作中的一者或多者，但不限于此。此外，各种示例可应用于FPGA(例如，FPGA 1102，但不限于此)的基本逻辑电压(LV)域1106中的配置单元1104中。LV域1106可包括处于特定电压电平的电压供应线(例如，提供处于特定电压电平的电压的VDD或VSS)、使用处于特定电压电平的电压的元件或电路。该特定电压电平可低于另一域(例如，高电压域)的另一特定电压电平。作为非限制性示例，可在FPGA(例如，FPGA 1102，但不限于此)的LV配置单元1104中实现各种示例，因为这些示例可在不将LV配置单元1104的尺寸增加到超过可接受限值的情况下、在不将LV配置单元1104的功率消耗增加到超过可接受限值的情况下或在不将LV配置单元1104的写入时间增加到超过可接受限值的情况下改进SEU耐性。然而，本公开不限于FPGA、配置单元或LV应用。
图12是示出根据一个或多个示例的示例性存储器阵列1202的功能框图。本公开的示例可应用于存储器阵列1202的存储器单元1204中。例如，存储器单元1204中的每个存储器单元可为图1A的电路100、图3的电路300或图4的电路400的实例，但不限于此。附加地或另选地，存储器单元1204可被配置为执行关于图6的方法600、图8的方法800、图9的方法900或图10的方法1000所描述的操作中的一者或多者，但不限于此。因为存储器单元1204中的每个存储器单元可为耐SEU的，所以存储器阵列1202可为耐SEU的。
如本公开所用，涉及多个元件的术语″组合″可包括所有元件的组合或某些元件的各种不同子组合中的任何一种组合。例如，短语″A、B、C、D或它们的组合″可指A、B、C或D中的任一个；A、B、C和D中的每个的组合；以及A、B、C或D的任何子组合，诸如A、B和C；A、B和D；A、C和D；B、C和D；A和B；A和C；A和D；B和C；B和D；或C和D。
用于本公开，尤其是所附权利要求书中的术语(例如，所附权利要求书的主体)通常旨在作为″开放″术语(例如，术语″包括″应被解释为″包括但不限于″，术语″具有″应被解释为″至少具有″，术语″包括″应被解释为″包括但不限于″等)。
另外，如果预期特定数量的引入的权利要求表述，则在权利要求中将明确叙述此类意图，并且在不进行此类表述的情况下，不存在此类意图。例如，作为对理解的辅助，以下所附权利要求书可包含使用引入性短语″至少一个″和″一个或多个″来引入权利要求叙述。然而，使用此类短语不应理解为暗示由不定冠词″一个″或″一种″引入的权利要求表述将包含此类引入的权利要求表述的任何特定权利要求限定于仅包含一个此类表述的示例，即使当相同的权利要求包括介绍性短语″一个或多个″或″至少一个″和不定冠词，诸如″一个″或″一种″(例如，″一个″或″一种″可被解释为指的是″至少一个″或″一个或多个″)；使用定冠词来引入权利要求叙述也是如此。
另外，即使明确叙述了特定数量的所引入的权利要求叙述，本领域技术人员也将认识到，此类叙述应被解译为意味着至少所叙述的数量(例如，无修饰的叙述″两项叙述″在没有其他修饰成分的情况下意味着至少两项叙述，或两项或更多项叙述)。此外，在使用类似于″A、B和C等中的至少一个″或″A、B和C等中的一个或多个″的惯例的那些情况下，通常此类构造旨在仅包括A、仅包括B、仅包括C、包括A和B两者、包括A和C两者、包括B和C两者或包括A、B和C三者等等。
此外，无论在说明书、权利要求书或附图中，呈现两个或更多个替代性术语的任何分离的词或措辞应当理解为考虑包括该术语中的一个术语、该术语中的任意一个术语或两个术语的可能性。例如，短语″A或B″应理解为包括″A″或″B″或″A和B″的可能性。
本公开的附加非限制性示例可包括：
实施例1：一种装置，包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器在第一节点与第二节点之间交叉耦合，以存储由所述第一节点和所述第二节点处的互补电压表示的信号状态；第一路径，所述第一路径由所述第二反相器限定，所述第一路径包括与所述第二反相器串联的阻抗元件，以便抵抗适于改变所存储的信号状态的电荷流；以及所述第一反相器和第三反相器，所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间选择性地交叉耦合，以响应于写使能信号的断言而存储由所述第一节点和所述第二节点处的所述互补电压表示的所接收的信号状态。
实施例2：根据实施例1所述的装置，包括由所述第三反相器限定的第二路径，所述第二路径包括内联开关，所述内联开关被布置成响应于所述写使能信号的所述断言而闭合，以使所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间交叉耦合。
实施例3：根据实施例1和2中任一项所述的装置，包括控制电路，所述控制电路的输出耦合到所述内联开关的使能输入，所述控制电路响应于所述写使能信号的所述断言而闭合所述内联开关，并且保持所述内联开关在所述写使能信号的所述断言之后闭合达第一预定持续时间。
实施例4：根据实施例1至3中任一项所述的装置，其中所述控制电路响应于所述第一预定持续时间的结束而断开所述内联开关。
实施例5：根据实施例1至4中任一项所述的装置，其中所述第一预定持续时间大于所述第一路径的时间常数。
实施例6：根据实施例1至5中任一项所述的装置，包括控制电路，所述控制电路和所述内联开关被耦合以在所述写使能信号的所述断言之后保持所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间交叉耦合达第一预定持续时间。
实施例7：根据实施例1至6中任一项所述的装置，包括耦合在所述第三反相器的电压供应引线与电压供应之间的开关，所述开关被布置成响应于所述写使能信号的所述断言而闭合，以借此使所述第一反相器和所述第三反相器选择性地交叉耦合。
实施例8：根据实施例1至7中任一项所述的装置，包括控制电路和耦合在所述第三反相器的电压供应引线与电压供应之间的开关，所述控制电路在所述写使能信号的所述断言之后的第一预定持续时间之后断开所述开关。
实施例9：根据实施例1至8中任一项所述的装置，其中所述阻抗元件是以下各项中的一项：原始电阻式随机存取存储器、反熔丝或立式电阻器。
实施例10：一种装置，包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器在第一节点与第二节点之间选择性地交叉耦合，以存储由所述第一节点和所述第二节点处的互补电压表示的信号状态；第一路径，所述第一路径由所述第二反相器限定，所述第一路径包括阻抗元件以抵抗适于改变所存储的信号状态的电荷流；以及所述第一反相器和第三反相器，所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间选择性地交叉耦合，以响应于写使能信号的断言而存储由所述第一节点和所述第二节点处的所述互补电压表示的所接收的信号状态。
实施例11：根据实施例10所述的装置，其中所述第一路径包括相应的内联开关，所述相应的内联开关被布置成响应于所述写使能信号的所述断言而断开，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间解耦。
实施例12：根据实施例10和11中任一项所述的装置，包括控制电路，所述控制电路用于使得所述第一路径的所述内联开关在所述写使能信号的所述断言之后的第二预定持续时间之后闭合，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间交叉耦合。
实施例13：根据实施例10至12中任一项所述的装置，包括开关，所述开关耦合在所述第二反相器的电压供应引线与电压供应之间，并且被布置成响应于所述写使能信号的所述断言而断开，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间解耦。
实施例14：根据实施例10至13中任一项所述的装置，包括控制电路，所述控制电路使得所述开关在所述写使能信号的所述断言之后的第二预定持续时间之后闭合，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间交叉耦合。
实施例15：一种方法，包括：将信号状态存储于在第一节点与第二节点之间交叉耦合的第一反相器和第二反相器处，所述信号状态由所述第一节点和所述第二节点处的互补电压表示，存在由所述第二反相器限定的第一路径，所述第一路径包括阻抗元件以抵抗适于改变所述信号状态的电荷流；以及响应于写使能信号的断言，启用由在所述第一节点与所述第二节点之间与所述第一反相器交叉耦合的第三反相器限定的第二路径，以存储由所述第一节点和所述第二节点处的所述互补电压表示的所接收的信号状态。
实施例16：根据实施例15所述的方法，包括在所述写使能信号的所述断言之后的第一预定持续时间停用所述第二路径，所述第一预定持续时间比所述第一路径的时间常数长。
实施例17：根据实施例15和16中任一项所述的方法，其中启用所述第二路径包括闭合所述第二路径的内联开关。
实施例18：根据实施例15至17中任一项所述的方法，其中启用所述第二路径包括闭合耦合在所述第三反相器的电压供应引线与电压供应之间的开关。
实施例19：根据实施例15至18中任一项所述的方法，包括响应于所述写使能信号的所述断言而停用所述第一路径。
实施例20：根据实施例15至19中任一项所述的方法，包括在所述写使能信号的所述断言之后的第二预定持续时间启用所述第一路径。
实施例21：根据实施例15至20中任一项所述的方法，其中停用所述第一路径包括断开所述第一路径的内联开关。
实施例22：根据实施例15至21中任一项所述的方法，其中停用所述第一路径包括断开耦合在所述第二反相器的电压供应引线与电压供应之间的开关。
实施例23：一种装置，包括易失性存储元件。所述易失性存储元件可包括前向路径、第一反馈路径和第二反馈路径。所述前向路径可被布置成将第一节点耦合到第二节点。所述前向路径可被配置为在所述第二节点处提供处于逻辑电压电平的所存储的位。所述第一反馈路径可被配置为向所述第一节点提供处于存储电压电平的所存储的位。所述第一反馈路径可包括阻抗元件。所述阻抗元件的特征可在于耐受诱导适于改变易失性存储设备的晶体管的状态的电荷流。所述第二反馈路径可被配置为向所述第一节点选择性地提供处于所述存储电压电平的所存储的位。
实施例24：一种装置，包括前向路径、高阻抗返回路径和旁路返回路径。所述前向路径可被布置成耦合第一节点和第二节点。所述高阻抗返回路径可布置在所述第二节点与所述第一节点之间。所述旁路返回路径可布置在所述第二节点与所述第一节点之间。所述装置可被配置为在写入操作期间启用所述旁路返回路径，并且在所述写入操作之后停用所述旁路返回路径。
实施例25：一种装置，包括现场可编程门阵列。所述现场可编程门阵列可包括配置单元。所述配置单元可包括前向路径、高阻抗返回路径和旁路返回路径。所述前向路径可被布置成耦合第一节点和第二节点。所述高阻抗返回路径可布置在所述第二节点与所述第一节点之间。所述旁路返回路径可布置在所述第二节点与所述第一节点之间。所述配置单元被配置为在写入操作期间启用所述旁路返回路径，并且在所述写入操作之后停用所述旁路返回路径。
实施例26：一种方法，包括将一个位在第一节点处存储为存储电压电平并且在第二节点处存储为逻辑电压电平。在所述第一节点与所述第二节点之间可存在前向路径，并且在所述第二节点与所述第一节点之间可存在高阻抗返回路径。所述方法还可包括响应于在所述第一节点处接收到写位而启用所述第二节点与所述第一节点之间的旁路返回路径。所述方法还可包括存储所接收的写位。
实施例27：一种方法，包括将存储元件在第一节点与第二节点之间的第一路径电耦合到所述存储元件在所述第二节点与所述第一节点之间的高阻抗路径。所述第一路径可包括第一反相器。所述高阻抗路径可包括高阻抗元件和第二反相器。所述方法还可包括在写入状态中(或响应于写入信号)，将所述第一路径电耦合到所述存储元件在所述第二节点与所述第一节点之间的旁路路径。所述旁路路径可包括第三反相器。所述方法还可包括在所述写入状态之后(或响应于所述写入信号)，将所述第一路径电耦合到所述高阻抗路径和所述旁路路径两者达一定持续时间。所述方法还可包括在所述持续时间之后，使所述旁路路径与所述第一路径电解耦。
虽然本公开关于某些图示示例描述了本发明，但本领域的普通技术人员将认识到并理解本发明不受此限制。相反，在不脱离下文所要求保护的本发明的范围及其法律等同形式的情况下，可对图示示例和所述示例进行许多添加、删除和修改。此外，来自一个示例的特征可与另一个示例的特征组合，同时仍被包括在发明人所设想的本发明的范围内。

Claims (22)

1.一种装置，包括：
第一反相器和第二反相器，所述第一反相器和所述第二反相器在第一节点与第二节点之间交叉耦合，以存储由所述第一节点和所述第二节点处的互补电压表示的信号状态；
第一路径，所述第一路径由所述第二反相器限定，所述第一路径包括与所述第二反相器串联的阻抗元件，以便抵抗适于改变所存储的信号状态的电荷流；以及
所述第一反相器和第三反相器，所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间选择性地交叉耦合，以响应于写使能信号的断言而存储由所述第一节点和所述第二节点处的所述互补电压表示的所接收的信号状态。
2.根据权利要求1所述的装置，包括由所述第三反相器限定的第二路径，所述第二路径包括内联开关，所述内联开关被布置成响应于所述写使能信号的所述断言而闭合，以使所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间交叉耦合。
3.根据权利要求2所述的装置，包括控制电路，所述控制电路的输出耦合到所述内联开关的使能输入，所述控制电路响应于所述写使能信号的所述断言而闭合所述内联开关，并且保持所述内联开关在所述写使能信号的所述断言之后闭合达第一预定持续时间。
4.根据权利要求3所述的装置，其中所述控制电路响应于所述第一预定持续时间的结束而断开所述内联开关。
5.根据权利要求3所述的装置，其中所述第一预定持续时间大于所述第一路径的时间常数。
6.根据权利要求2所述的装置，包括控制电路，所述控制电路和所述内联开关耦合以保持所述第一反相器和所述第三反相器在所述写使能信号的所述断言之后在所述第一节点与所述第二节点之间交叉耦合达第一预定持续时间。
7.根据权利要求1所述的装置，包括耦合在所述第三反相器的电压供应引线与电压供应之间的开关，所述开关被布置成响应于所述写使能信号的所述断言而闭合，以借此使所述第一反相器和所述第三反相器选择性地交叉耦合。
8.根据权利要求1所述的装置，包括控制电路和耦合在所述第三反相器的电压供应引线与电压供应之间的开关，所述控制电路在所述写使能信号的所述断言之后的第一预定持续时间之后断开所述开关。
9.根据权利要求1所述的装置，其中所述阻抗元件是以下各项中的一项：原始电阻式随机存取存储器、反熔丝或立式电阻器。
10.一种装置，包括：
第一反相器和第二反相器，所述第一反相器和所述第二反相器在第一节点与第二节点之间选择性地交叉耦合，以存储由所述第一节点和所述第二节点处的互补电压表示的信号状态；
第一路径，所述第一路径由所述第二反相器限定，所述第一路径包括阻抗元件以抵抗适于改变所存储的信号状态的电荷流；以及所述第一反相器和第三反相器，所述第一反相器和所述第三反相器在所述第一节点与所述第二节点之间选择性地交叉耦合，以响应于写使能信号的断言而存储由所述第一节点和所述第二节点处的所述互补电压表示的所接收的信号状态。
11.根据权利要求10所述的装置，其中所述第一路径包括相应的内联开关，所述相应的内联开关被布置成响应于所述写使能信号的所述断言而断开，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间解耦。
12.根据权利要求11所述的装置，包括控制电路，所述控制电路用于使得所述第一路径的所述内联开关在所述写使能信号的所述断言之后的第二预定持续时间之后闭合，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间交叉耦合。
13.根据权利要求12所述的装置，包括开关，所述开关耦合在所述第二反相器的电压供应引线与电压供应之间，并且被布置成响应于所述写使能信号的所述断言而断开，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间解耦。
14.根据权利要求13所述的装置，包括控制电路，所述控制电路使得所述开关在所述写使能信号的所述断言之后的第二预定持续时间之后闭合，以使所述第一反相器和所述第二反相器在所述第一节点与所述第二节点之间交叉耦合。
15.一种方法，包括：
将信号状态存储于在第一节点与第二节点之间交叉耦合的第一反相器和第二反相器处，所述信号状态由所述第一节点和所述第二节点处的互补电压表示，存在由所述第二反相器限定的第一路径，所述第一路径包括阻抗元件以抵抗适于改变所述信号状态的电荷流；以及
响应于写使能信号的断言，启用由在所述第一节点与所述第二节点之间与所述第一反相器交叉耦合的第三反相器限定的第二路径，以存储由所述第一节点和所述第二节点处的所述互补电压表示的所接收的信号状态。
16.根据权利要求15所述的方法，包括在所述写使能信号的所述断言之后的第一预定持续时间停用所述第二路径，所述第一预定持续时间比所述第一路径的时间常数长。
17.根据权利要求15所述的方法，其中启用所述第二路径包括闭合所述第二路径的内联开关。
18.根据权利要求15所述的方法，其中启用所述第二路径包括闭合耦合在所述第三反相器的电压供应引线与电压供应之间的开关。
19.根据权利要求15所述的方法，包括响应于所述写使能信号的所述断言而停用所述第一路径。
20.根据权利要求19所述的方法，包括在所述写使能信号的所述断言之后的第二预定持续时间启用所述第一路径。
21.根据权利要求19所述的方法，其中停用所述第一路径包括断开所述第一路径的内联开关。
22.根据权利要求19所述的方法，其中停用所述第一路径包括断开耦合在所述第二反相器的电压供应引线与电压供应之间的开关。
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Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3654394A (en) 1969-07-08 1972-04-04 Gordon Eng Co Field effect transistor switch, particularly for multiplexing
US4577149A (en) 1982-07-06 1986-03-18 Sperry Corporation Detection of catastrophic failure of dielectric, improper connection, and temperature of a printed circuit assembly via one wire
US5552627A (en) 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US5151620A (en) 1991-03-25 1992-09-29 Industrial Technology Research Institute CMOS input buffer with low power consumption
US5304867A (en) 1991-12-12 1994-04-19 At&T Bell Laboratories CMOS input buffer with high speed and low power
US5467038A (en) * 1994-02-15 1995-11-14 Hewlett-Packard Company Quick resolving latch
US6762621B1 (en) 1998-12-31 2004-07-13 Actel Corporation Programmable multi-standard I/O architecture for FPGAs
JP4119062B2 (ja) * 1999-10-25 2008-07-16 日本テキサス・インスツルメンツ株式会社 終端回路
US6323704B1 (en) 2000-08-08 2001-11-27 Motorola Inc. Multiple voltage compatible I/O buffer
US6429683B1 (en) 2000-08-16 2002-08-06 Agilent Technologies, Inc. Low-power CMOS digital voltage level shifter
FI20010404A0 (fi) 2001-02-28 2001-02-28 Nokia Mobile Phones Ltd Logiikkatason siirtopiiri
US6775178B2 (en) 2002-04-04 2004-08-10 Honeywell International Inc. SEU resistant SRAM using feedback MOSFET
US7098689B1 (en) 2003-09-19 2006-08-29 Xilinx, Inc. Disabling unused/inactive resources in programmable logic devices for static power reduction
US7023238B1 (en) 2004-01-07 2006-04-04 Altera Corporation Input buffer with selectable threshold and hysteresis option
US7109752B1 (en) 2004-02-14 2006-09-19 Herman Schmit Configurable circuits, IC's, and systems
US7164608B2 (en) 2004-07-28 2007-01-16 Aplus Flash Technology, Inc. NVRAM memory cell architecture that integrates conventional SRAM and flash cells
GB2417588B (en) 2004-08-23 2008-06-04 Seiko Epson Corp Memory cell
FR2888423B1 (fr) 2005-07-05 2008-04-11 Iroc Technologies Sa Cellule de memorisation durcie
US7382168B2 (en) 2005-08-30 2008-06-03 Agere Systems Inc. Buffer circuit with multiple voltage range
US20070279964A1 (en) * 2006-05-25 2007-12-06 Honeywell International Inc. SRAM split write control for a delay element
US7525367B2 (en) 2006-10-05 2009-04-28 International Business Machines Corporation Method for implementing level shifter circuits for integrated circuits
FI124317B (fi) 2007-02-12 2014-06-30 Abb Oy Sähkömoottorikäyttö
US7468904B2 (en) 2007-02-23 2008-12-23 Bae Systems Information And Electronic Systems Integration Inc. Apparatus for hardening a static random access memory cell from single event upsets
US7973563B2 (en) 2008-02-15 2011-07-05 Silicon Labs Spectra, Inc. Programmable IO architecture
KR100949264B1 (ko) 2008-06-10 2010-03-25 주식회사 하이닉스반도체 반도체 소자의 모니터링 회로
US8269203B2 (en) 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices
KR20110011988A (ko) 2009-07-29 2011-02-09 삼성전자주식회사 레벨 시프터 및 이를 이용한 표시 장치
CN102668077B (zh) 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
US20120063211A1 (en) * 2010-09-13 2012-03-15 Imec Method for improving writability of sram memory
US9369124B2 (en) 2011-04-07 2016-06-14 Nxp B.V. Power-on-reset circuit with low power consumption
US9746967B2 (en) 2011-09-15 2017-08-29 Apple Inc. Concurrent touch and negative pixel scan
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8773896B2 (en) 2012-05-18 2014-07-08 Alexander Mikhailovich Shukh Nonvolatile latch circuit
US8930591B2 (en) 2012-06-30 2015-01-06 Silicon Laboratories Inc. Apparatus for improved signal communication in electronic circuitry and associated methods
US9360928B2 (en) 2012-07-27 2016-06-07 Atmel Corporation Dual regulator systems
US8633730B1 (en) 2012-08-17 2014-01-21 Xilinx, Inc. Power control using global control signal to selected circuitry in a programmable integrated circuit
US9001578B2 (en) 2012-09-11 2015-04-07 Seagate Technology Llc Soft erasure of memory cells
US8929125B2 (en) 2013-02-20 2015-01-06 Micron Technology, Inc. Apparatus and methods for forming a memory cell using charge monitoring
FR3016466B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile
WO2015147782A1 (en) 2014-03-24 2015-10-01 Intel Corporation Antifuse element using spacer breakdown
KR102265464B1 (ko) 2014-12-12 2021-06-16 삼성전자주식회사 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법
US9912335B2 (en) 2015-07-08 2018-03-06 Nxp B.V. Configurable power domain and method
US10635619B2 (en) 2016-10-12 2020-04-28 Cirrus Logic, Inc. Encoding for multi-device synchronization of devices
JP2018156700A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102245385B1 (ko) 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US20190229734A1 (en) 2018-01-24 2019-07-25 Microsemi Soc Corp. Vertical resistor buffered multiplexer buskeeper
US20190228825A1 (en) 2018-01-24 2019-07-25 Microsemi Soc Corp. Vertical resistor based sram cells
US10714180B2 (en) 2018-02-01 2020-07-14 Microsemi Soc Corp. Hybrid configuration memory cell
US10790740B2 (en) 2018-05-02 2020-09-29 Analog Devices Global Unlimited Company Techniques for switch capacitor regulator power savings
DE112020003106T5 (de) 2019-06-27 2022-04-21 Microchip Technology Incorporated Wählbare eingabepuffer von allzweck-eingängen und mikrocontroller mit denselben
US10819318B1 (en) * 2019-09-23 2020-10-27 Microchip Technology Inc. Single event upset immune flip-flop utilizing a small-area highly resistive element

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