CN111656449B - 混合配置存储器单元 - Google Patents

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Abstract

一种配置存储器单元包括锁存部分，其包括具有互补输出节点的交叉耦合锁存器；以及可编程只读存储器(PROM)部分，其耦接至该锁存部分的互补输出节点中的一者，该PROM部分包括可编程可擦除ReRAM器件。

Description

混合配置存储器单元
背景技术
本发明涉及集成电路技术。更具体地，本发明涉及用于用户可配置集成电路的配置存储器单元以及一种混合配置存储器单元。
静态随机存取存储器(SRAM)单元常常用作为用于各种用户可编程集成电路(诸如现场可编程门阵列(FPGA)集成电路)的配置存储器单元。在芯片通电时，SRAM单元从位于集成电路上或集成电路外部的非易失性存储器阵列来加载。这呈现出若干问题。
第一个问题是每次电路通电时从非易失性存储器来加载配置存储器所花费的时间。当然，对于大型用户可编程集成电路，这个问题变得严重。另外，芯片上(on-chip)非易失性存储器消耗大量的管芯面积会增加成本及产量问题。此外，需要改变制造工艺，以制造芯片上非易失性存储器。
一种替换方案是采用芯片外(off-chip)非易失性存储器来储存配置码。关于此解决方案的一个问题是，这为黑客创造了获取配置码的机会。
由于这些及其它原因，期望提供用于SRAM配置单元码的芯片上非易失性存储器储存，其不需要长的配置存储器加载时间；仅占用最小的额外管芯面积；不会影响制造工艺的复杂性。通过提供混合配置存储器单元，本发明避免了与芯片外配置数据储存相关联的问题。已显示各种形式的芯片上PROM单元(包括ReRAM和其它器件)因各种机制而经历随机故障。通过提供替换方式来加载本发明的锁存配置存储器单元，本发明也避免了与本文详述的芯片上非易失性存储器故障相关联的问题。
另外，交叉耦合锁存SRAM存储器单元易受单事件翻转(SEU)事件的影响，其中对敏感节点的辐射粒子干扰(particle strike)会翻转锁存器的状态。本发明的另一方面在SRAM单元中的锁存器的交叉耦合路径中的一者或两者中提供垂直电阻器，以避免SEU事件的问题，进而防止瞬时辐射粒子干扰改变SRAM锁存器的状态。
简要描述
根据本发明的一个方面，一种配置存储器单元包括锁存部分，其包括具有互补输出节点的交叉耦合锁存器；以及基于电阻式随机存取存储器(ReRAM)的PROM部分，该可编程只读存储器(PROM)部分耦接至该锁存部分的互补输出节点中的一者，该基于ReRAM的PROM部分包括可编程可擦除ReRAM器件。
根据本发明的另一方面，一种配置存储器单元包括锁存部分，其包括具有互补输出节点的交叉耦合锁存器，至少一个交叉耦合电路路径包括垂直电阻器；以及基于ReRAM的PROM部分，其耦接至该锁存部分的互补输出节点中的一者，该基于ReRAM的PROM部分包括可编程可擦除ReRAM器件。
根据本发明的另一方面，该可编程可擦除ReRAM器件通过p沟道存取晶体管耦接至该锁存部分的互补输出节点中的一者。
根据本发明的另一方面，该锁存部分包括第一p沟道晶体管，其耦接在第一电压供应节点与该互补输出节点的第一输出节点之间；第一n沟道晶体管，其耦接在该互补输出节点的第一输出节点与第二电压供应节点之间；第二p沟道晶体管，其耦接在该第一电压供应节点与该互补输出节点的第一输出节点之间；以及第二n沟道晶体管，其耦接在该互补输出节点的第一输出节点与该第二电压供应节点之间。该第一p沟道晶体管和该第一n沟道晶体管的栅极一起连接至该互补输出节点的第二输出节点，而该第二p沟道晶体管和该第二n沟道晶体管的栅极一起连接至该互补输出节点的第一输出节点。
根据本发明的另一方面，该第二p沟道晶体管和该第二n沟道晶体管的栅极通过该垂直电阻器一起连接至该互补输出节点的第一输出节点。
根据本发明的另一方面，该第一p沟道晶体管和该第一n沟道晶体管的栅极通过该垂直电阻器一起连接至该互补输出节点的第二输出节点。
根据本发明的另一方面，该第二p沟道晶体管和该第二n沟道晶体管的栅极通过第一垂直电阻器一起连接至该互补输出节点的第一输出节点，而该第一p沟道晶体管和该第一n沟道晶体管的栅极通过第二垂直电阻器一起连接至该互补输出节点的第二输出节点。
根据本发明的另一方面，该第一p沟道晶体管通过第一p沟道偏压晶体管耦接在该第一电压供应节点与该互补输出节点的第一输出节点之间，该第一n沟道晶体管通过第一n沟道偏压晶体管耦接在该互补输出节点的第一输出节点与该第二电压供应节点之间，该第二p沟道晶体管通过第二p沟道偏压晶体管耦接在该第一电压供应节点与该互补输出节点的第一输出节点之间，以及该第二n沟道晶体管通过第二n沟道偏压晶体管耦接在该互补输出节点的第一输出节点与该第二电压供应节点之间。该第一和第二p沟道偏压晶体管具有栅极耦接至阵列中的一Pbias线，而该第一和第二n沟道偏压晶体管具有栅极耦接至阵列中的一Nbias线。
根据本发明的另一方面，该配置存储器单元被设置在配置存储器单元的阵列中。该交叉耦合锁存部分的互补输出节点中的一者通过n沟道存取晶体管耦接至该阵列中的位线，该n沟道存取晶体管具有栅极耦接至该阵列中的字线，以及该p沟道存取晶体管具有栅极耦接至该阵列中的PROM字线。
附图简述
下面将参考实施例和附图来更详细地解释本发明，其中显示：
图1A是根据本发明的一方面的典型混合配置存储器单元的示意图；
图1B是根据本发明的一方面的另一典型混合配置存储器单元的示意图；
图2是用于在高阻抗下提供电力至图1A及1B的存储器单元的示例性电路的示意图；
图3是根据本发明的一方面的混合配置存储器单元的实施例的示意图；
图4是根据本发明的一方面的混合配置存储器单元的实施例的示意图；
图5是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面的正常操作模式；
图6是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面施加电位，以对与这样的配置存储器单元的阵列的被选行中的配置存储器单元相关联的被选ReRAM器件进行编程；
图7是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面在编程操作期间施加电位至未被选行中的配置存储器单元，以防止与这个未被选行中的配置存储器单元相关联的任何ReRAM器件的编程；
图8是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面施加电位，以擦除与被选行中的配置存储器单元相关联的被选ReRAM器件；
图9是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面在擦除操作期间施加电位至未被选行中的配置存储器单元，以防止与这个未被选行中的配置存储器单元相关联的任何ReRAM器件的擦除；
图10是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面在针对被选行中的配置存储器单元的锁存器的写入操作期间施加电位；
图11是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面在针对另一行中的配置存储器单元的锁存器的写入操作期间施加电位至未被选行中的配置存储器单元；
图12是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面在启动时施加电位来将零完全写入阵列中的配置存储器单元的锁存部分；
图13是一对图3的混合配置存储器单元的示意图，其解说在将其全部设定为零之后施加电位至配置存储器单元，以将ReRAM器件的内容写入配置存储器单元的锁存部分；
图14是一对图3的混合配置存储器单元的示意图，其解说根据本发明的一方面在已执行图12所公开的写入规程之后施加电位，以验证(读取)多个配置存储器单元的锁存部分的状态；
图15是一对图3的混合配置存储器单元的示意图，其解说施加电位至配置存储器单元，以读取与配置存储器单元相关联的PROM中的ReRAM器件的状态；
图16是一对图3的混合配置存储器单元的示意图，其解说在存储器单元的正常操作中被选配置存储器单元的锁存器的状态的读取操作期间施加电位至被选行的配置存储器单元；
图17是一对图3的混合配置存储器单元的示意图，其解说在存储器单元的正常操作中被选配置存储器单元的锁存器的状态的读取操作期间施加电位至未被选行的配置存储器单元；
图18是描绘用于操作本发明的配置存储器单元的阵列的方法的流程图；
图19是显示如本文各个附图中所描绘的那些的配置存储器单元的阵列的一部分的框图；
图20是可以用作本发明的实施例中的垂直电阻器的典型反熔丝器件结构的剖面图；
图21是可以用作本发明的实施例中的垂直电阻器的典型原始ReRAM器件结构的剖面图；以及
图22是可以用作本发明的实施例中的垂直电阻器的另一典型高电阻结构的剖面图。
详细描述
本领域普通技术人员将认识到，本发明的下面描述仅是解说性的而不以任何方式进行限定。技术人员可以容易地想到本发明的其它实施例。
首先参考图1A，示意图示出根据本发明的一方面的解说性混合配置存储器单元10。配置存储器单元10的基本结构是交叉耦合锁存部分与共同位于单个单元区域中的基于ReRAM的PROM部分组合的结构。短语基于ReRAM的PROM部分使用于整个说明书中，并且本领域普通技术人员将领会这是一个特定的示例。
在交叉耦合锁存器11中，第一p沟道晶体管12和第一p沟道偏压晶体管14耦接在第一电压供应节点VDD(16)与第一输出节点18之间。第一n沟道晶体管20和第一n沟道偏压晶体管22耦接在第二电压供应节点VSS(24)与第一输出节点18之间。第一p沟道晶体管12和第一n沟道晶体管20的栅极连接在一起。第一p沟道偏压晶体管14的栅极连接至Pbias电压源26，而第一n沟道偏压晶体管22的栅极连接至Nbias电压源28。
第二p沟道晶体管30和第二p沟道偏压晶体管32耦接在第一电压供应节点VDD(16)与第二输出节点34之间。第二n沟道晶体管36和第二n沟道偏压晶体管38耦接在第二电压供应节点VSS(24)与第二输出节点34之间。第二p沟道晶体管30和第二n沟道晶体管36的栅极连接在一起。第二p沟道偏压晶体管32的栅极连接至Pbias电压源26，而第二n沟道偏压晶体管38的栅极连接至Nbias电压源28。
第一输出节点18连接至第二p沟道晶体管30和第二n沟道晶体管36的栅极的共同连接点。第二输出节点34连接至第一p沟道晶体管12和第一n沟道晶体管20的栅极的共同连接点。输出节点与相对的p沟道和n沟道晶体管的栅极之间的连接在本领域中众所周知地称为交叉耦合，并且导致第一输出节点18、第二输出节点34中的一者处于低逻辑状态，而第一输出节点18、第二输出节点34中的另一者处于高逻辑状态。交叉耦合迫使每个输出节点控制相对的p沟道和n沟道晶体管的栅极，导致交叉耦合锁存器11的稳定状态。第一和第二p沟道偏压晶体管14、32以及第一和第二n沟道偏压晶体管22、38控制被允许流经交叉耦合锁存器11的第一p沟道晶体管12、第一n沟道晶体管20、第二p沟道晶体管30、第二n沟道晶体管35的电流量。
在本文所使用的惯例中，当第一输出节点18处于高逻辑状态并且第二输出节点34处于低逻辑状态时，将认为本发明的配置存储器单元在进行编程操作。相反地，当第一输出节点18处于低逻辑状态并且第二输出节点34处于高逻辑状态时，将认为本发明的配置存储器单元在进行擦除操作。
选择晶体管40用以耦接第一输出节点18至位线42，以对配置存储器单元10进行读取和写入。选择晶体管40被示出为n沟道晶体管，但是也可以是p沟道晶体管，并且选择晶体管40的源极/漏极中的第一个连接至位线42，而选择晶体管40的源极/漏极中的第二个连接至第一输出节点18。位线42与此类存储器单元的阵列的一列中的所有配置存储器单元相关联。选择晶体管40的栅极连接至字线44。字线44与此类存储器单元的阵列的一行中的所有配置存储器单元相关联。本领域普通技术人员将领会，配置存储器单元10的存储器阵列中的位线42和字线44的行和列配置在本领域中是惯用的，但是可以被颠倒。
本领域普通技术人员将领会，第一输出节点18和第二输出节点34中的一者或两者可以用以控制电路节点(诸如，用以配置用户可编程集成电路的电路节点之间的可编程连接的开关晶体管)或逻辑元件的输入(诸如，需要被提供预定逻辑电平的查找表(LUT))。配置存储器单元10的此类使用和这些连接是本领域普通技术人员所熟知的，因而未示出以避免使本公开过度复杂。
根据本发明的一个方面，每个配置存储器单元10是两部件器件，其包括基于ReRAM的PROM部分46，配置存储器单元10的交叉耦合锁存器11的第一输出节点18或第二输出节点34可以耦接至基于ReRAM的PROM部分46。配置存储器单元10的PROM部分46包括ReRAM器件48，其直接通过PROM选择晶体管50耦接至第一输出节点18。PROM选择晶体管50示出为p沟道晶体管，但是也可以是n沟道晶体管。ReRAM器件48还耦接至偏压电压源VB(52)。p沟道的PROM选择晶体管50的栅极耦接至以附图标记54示出的PROM字线，以允许基于ReRAM的PROM部分46耦接至交叉耦合锁存器11的第一输出节点18而不需要任何另外的寻址电路。
由于配置存储器单元10的两部件架构，配置存储器单元10的基于ReRAM的PROM部分46可以用以在本文所公开的电路条件下初始化配置存储器单元10的交叉耦合锁存器11。如下面将进一步描述的，两部件配置存储器单元10允许将数据从基于ReRAM的PROM部分46载入交叉耦合锁存器11，同时优选地在基于ReRAM的PROM部分46故障的情况下进一步提供绕过基于ReRAM的PROM部分46并将数据直接写入交叉耦合锁存器11的能力。
在配置存储器单元10的阵列中，与交叉耦合锁存器11相关联的字线44和与基于ReRAM的PROM部分46相关联的PROM字线54是阵列的一行中的所有配置存储器单元10所共有的。与交叉耦合锁存器11相关联的位线42是阵列的一列中的所有配置存储器单元10所共有的。与基于ReRAM的PROM部分46相关联的VB线是阵列的一行中的所有配置存储器单元10所共有的。
现在参考图1B，示意图示出根据本发明的一方面的解说性混合配置存储器单元60。如同图1A的实施例，配置存储器单元60的基本结构是交叉耦合锁存器11与基于ReRAM的PROM部分46组合的结构。图1B的实施例可以在使用较大的器件尺寸的情况下使用，并且不需要在本文所公开的配置存储器单元的各种操作模式期间提供n沟道和p沟道偏压晶体管来控制电压和电流。
因为图1B的实施例包括与图1A的实施例相同的许多电路元件，所以在图1B中将使用图1A所用的附图标记来标识两个实施例所共有的电路元件。
在交叉耦合锁存器11中，第一p沟道晶体管12耦接在第一电压供应节点VDD(16)与第一输出节点18之间。第一n沟道晶体管20耦接在第二电压供应节点VSS(24)与第一输出节点18之间。第一p沟道晶体管12和第一n沟道晶体管20的栅极连接在一起。
第二p沟道晶体管30耦接在第一电压供应节点VDD(16)与第二输出节点34之间。第二n沟道晶体管36耦接在第二电压供应节点VSS(24)与第二输出节点34之间。第二p沟道晶体管30和第二n沟道晶体管36的栅极连接在一起。
第一输出节点18连接至第二p沟道晶体管30和第二n沟道晶体管36的栅极的共同连接点。第二输出节点34连接至第一p沟道晶体管12和第一n沟道晶体管20的栅极的共同连接点。输出节点与相对的p沟道和n沟道晶体管的栅极之间的连接在本领域中众所周知地称为交叉耦合，并且导致第一输出节点18、第二输出节点34中的一者处于低逻辑状态，而第一输出节点18、第二输出节点34中的另一者处于高逻辑状态。交叉耦合迫使每个输出节点控制相对的p沟道和n沟道晶体管的栅极，导致交叉耦合锁存器11的稳定状态。
选择晶体管40用以耦接第一输出节点18至位线42，以对配置存储器单元60进行读取和写入。选择晶体管40被示出为n沟道晶体管，但是也可以是p沟道晶体管，并且选择晶体管40的源极/漏极中的第一个连接至位线42，而选择晶体管40的源极/漏极中的第二个连接至第一输出节点18。位线42与此类存储器单元的阵列的一列中的所有配置存储器单元60相关联。选择晶体管40的栅极连接至字线44。字线44与此类存储器单元的阵列的一行中的所有配置存储器单元60相关联。本领域普通技术人员将领会，配置存储器单元60的存储器阵列中的位线42和字线44的行和列布置在本领域中是惯用的，但是可以被颠倒。
本领域普通技术人员将领会，第一输出节点18和第二输出节点34中的一者或两者可以用以控制电路节点(诸如，用以配置用户可编程集成电路的电路节点之间的可编程连接的开关晶体管)或逻辑元件的输入(诸如，需要被提供预定逻辑电平的查找表(LUT))。配置存储器单元60的此类使用和这些连接是本领域普通技术人员所熟知的，因而未示出以避免使本公开过度复杂。
根据本发明的一个方面，每个配置存储器单元60是两部件器件，其包括基于ReRAM的PROM部分46，配置存储器单元60的交叉耦合锁存器11的第一输出节点18或第二输出节点34可以耦接至基于ReRAM的PROM部分46。配置存储器单元60的基于ReRAM的PROM部分46包括ReRAM器件48，其直接通过PROM选择晶体管50耦接至第一输出节点18。PROM选择晶体管50被示出为p沟道晶体管，但是也可以是n沟道晶体管。ReRAM器件48还耦接至偏压电压源VB(52)。p沟道的PROM选择晶体管50的栅极耦接至以附图标记54示出的PROM字线，以允许基于ReRAM的PROM部分46耦接至交叉耦合锁存器11的第一输出节点18而不需要任何另外的寻址电路。
由于配置存储器单元60的两部件架构，配置存储器单元60的基于ReRAM的PROM部分可以用以在本文所公开的电路条件下初始化配置存储器单元60的交叉耦合锁存器11。如下面将进一步描述的，两部件配置存储器单元60允许将数据从基于ReRAM的PROM部分46载入交叉耦合锁存器11，同时优选地在基于ReRAM的PROM部分46故障的情况下进一步提供绕过基于ReRAM的PROM部分46并将数据直接写入交叉耦合锁存器11的能力。
在配置存储器单元60的阵列中，与交叉耦合锁存器11相关联的字线44和与基于ReRAM的PROM部分46相关联的PROM字线54是阵列的一行中的所有配置存储器单元所共有的。与交叉耦合锁存器11相关联的位线42是阵列的一列中的所有配置存储器单元所共有的。与PROM部分46相关联的VB线是阵列的一行中的所有配置存储器单元60所共有的。
在配置存储器单元10和60的“正常操作”期间(表示当配置存储器单元10和60的交叉耦合锁存器11正在用以控制集成电路中的一个或多个电路节点时，这不同于配置存储器单元10和60的编程或擦除操作)，优选地以具有大于约10KΩ的输出阻抗的电压源来供应第一电压供应节点VDD16。通过低阻抗电压源将1.5V连接至第一p沟道晶体管12和第二p沟道晶体管30的p+源极是危险的，因为这会导致SCR锁定。如本领域普通技术人员将领会的，寄生PNPN双极型器件是由供应电力至第一p沟道晶体管12和第二p沟道晶体管30的p+接触层、内部形成有第一p沟道晶体管12和第二p沟道晶体管30的n阱、包含n沟道晶体管的任何相邻p阱以及构成p阱中的n沟道晶体管的源极或漏极的n+区所构成。此n+区通常是接地的。辐射粒子干扰短暂地施加正偏压于供应电力至p沟道晶体管的p+接触层与内部形成有p沟道晶体管的n阱之间的结(通常以VDD来施加偏压)有可能造成这些寄生双极晶体管的SCR锁定。因为造成锁定需要两个Vbe或约1V，所以如果VDD小于1V，则锁定可以被忽略。维持锁定通常需要约1mA的电流，以便在阱中保持电压降。因此，根据本发明的一个方面，在VDD电源提供大于约1V的情况下，优选地施加具有大于约1KΩ(优选地，约10KΩ)的阻抗的VDD电压，以提供合理的裕量，所述阻抗提供足够的电压降，以防止锁定。这可以用电阻器或晶体管(优选地，n沟道晶体管)来达成。
图2示出使用n沟道晶体管70来提供此类高阻抗电压源。在一实施例中，在期望VDD为1.5V的情况下，n沟道晶体管70的漏极72由1.5V电压源来驱动，n沟道晶体管70的栅极74由约1.9V的电压来驱动，并且n沟道晶体管70的源极76用作为配置存储器单元10和60的第一电压供应节点VDD 16。即使p沟道晶体管在被配置为源极跟随器时可以供应恒定电流，优选地还是使用被配置成提供上述期望阻抗的n沟道晶体管70，而不是使用p沟道晶体管，因为p沟道晶体管的使用将需要更大且更复杂的布局。使用在被施加接地电位以上的偏压的半导体基板中形成的n沟道晶体管70可防止电路经历SCR锁定动作。CMOS领域的普通技术人员应该明白的是，通过使用p沟道晶体管于接地侧，高阻抗节点可以位于电路的低电压侧上，以防止锁定。本领域普通技术人员还将领会，本文所公开的各种形式的垂直电阻器可以与正或负电压供应节点串联，以提供高电阻电源。在此SCR锁定防止应用中，垂直电阻仅需要大于约500Ω的电阻。
现在参考图3，示意图示出根据本发明的一方面的解说性混合配置存储器单元80。如同在图1A和1B中，存储器单元80的基本结构是交叉耦合锁存器11与基于ReRAM的PROM部分46组合的结构。在交叉耦合锁存器11中，类似于图1A的锁存器11，第一p沟道晶体管12和第一p沟道偏压晶体管14耦接在第一电压供应节点VDD(16)与第一输出节点18之间。第一n沟道晶体管20和第一n沟道偏压晶体管22耦接在第二电压供应节点VSS(24)与第一输出节点18之间。第一p沟道晶体管12和第一n沟道晶体管20的栅极连接在一起。第一p沟道偏压晶体管14的栅极连接至Pbias电压源26，而第一n沟道偏压晶体管22的栅极连接至Nbias电压源28。
第二p沟道晶体管30和第二p沟道偏压晶体管32耦接在第一电压供应节点VDD(16)与第二输出节点34之间。第二n沟道晶体管36和第二n沟道偏压晶体管38耦接在第二电压供应节点VSS(24)与第二输出节点34之间。第二p沟道晶体管30和第二n沟道晶体管36的栅极连接在一起。第二p沟道偏压晶体管32的栅极连接至Pbias电压源26，而第二n沟道偏压晶体管38的栅极连接至Nbias电压源28。
第一输出节点18通过以附图标记82标示的符号所示的垂直电阻器连接至第二p沟道晶体管30和第二n沟道晶体管36的栅极的共同连接点。垂直电阻器82是高电阻值电阻器，其通常具有约1MΩ至约1GΩ的范围的电阻。如本文将公开的，垂直电阻器82可以采用若干种形式中的任何一种。用以标示垂直电阻器的附图标记82的符号可以用以标示垂直电阻器所采用的所有若干种形式。本文将公开垂直电阻器82对配置存储器单元80提供辐射裕量的操作。
第二输出节点34连接至第一p沟道晶体管12和第一n沟道晶体管20的栅极的共同连接点。输出节点与相对的p沟道和n沟道晶体管的栅极之间的连接在本领域中众所周知地称为交叉耦合，并且导致第一输出节点18、第二输出节点34中的一者处于低逻辑状态，而第一输出节点18、第二输出节点34中的另一者处于高逻辑状态。交叉耦合迫使每个输出节点控制相对的p沟道和n沟道晶体管的栅极，导致交叉耦合锁存器11的稳定状态。第一和第二p沟道偏压晶体管14、32以及第一和第二n沟道偏压晶体管22、38控制被允许流经交叉耦合锁存器11的第一p沟道晶体管12、第二p沟道晶体管30以及第一n沟道晶体管20、第二n沟道晶体管36的电流量。
在本文所使用的惯例中，当第一输出节点18处于高逻辑状态并且第二输出节点34处于低逻辑状态时，将认为本发明的配置存储器单元在进行编程操作。相反地，当第一输出节点18处于低逻辑状态并且第二输出节点34处于高逻辑状态时，将认为本发明的配置存储器单元在进行擦除操作。
选择晶体管40用以耦接第一输出节点18至位线42，以对配置存储器单元80进行读取和写入。选择晶体管40被示出为n沟道晶体管，但是也可以是p沟道晶体管。位线42与此类配置存储器单元80的阵列的一列中的所有配置存储器单元相关联。选择晶体管40的栅极连接至字线44。字线44与此类存储器单元的阵列的一行中的所有配置存储器单元相关联。本领域普通技术人员将领会，配置存储器单元80的存储器阵列中的位线42和字线44的行和列布置在本领域中是惯用的，但是可以被颠倒。
本领域普通技术人员将领会，第一输出节点18和第二输出节点34中的一者或两者可以用以控制电路节点(诸如，用以配置用户可编程集成电路的电路节点之间的可编程连接的开关晶体管)或逻辑元件的输入(诸如，需要被提供预定逻辑电平的查找表(LUT))。配置存储器单元80的此类使用和这些连接是本领域普通技术人员所熟知的，因而未示出以避免使本公开过度复杂。
根据本发明的一个方面，配置存储器单元80的交叉耦合锁存器11的第一输出节点18或第二输出节点34可以耦接至基于ReRAM的PROM部分46，基于ReRAM的PROM部分46包括ReRAM器件48，ReRAM器件48通过PROM选择晶体管50耦接至第一输出节点18。PROM选择晶体管50被示出为p沟道晶体管，但是也可以是n沟道晶体管。ReRAM器件48还耦接至偏压电压源VB(52)。p沟道的PROM选择晶体管50的栅极耦接至以附图标记54示出的PROM字线。PROM 46可以用以在本文所公开的电路条件下初始化配置存储器单元80的交叉耦合锁存器11。因此，对于每个交叉耦合锁存器11，具有相关联的PROM部分46。如下面将进一步描述的，配置存储器单元80的布置允许将数据从相关联的PROM部分46载入交叉耦合锁存器11，同时优选地在相关联的基于ReRAM的PRO M部分46故障的情况下进一步提供将数据直接写入交叉耦合锁存器11的能力。
在配置存储器单元80的“正常操作”期间(表示当配置存储器单元80的交叉耦合锁存器11正在用以控制集成电路中的一个或多个电路节点时，这不同于配置存储器单元80的编程或擦除操作)，优选地以先前如参考图2所讨论的具有大于约10KΩ的输出阻抗的电压源来供应第一电压供应节点VDD 16。
垂直电阻器82使配置存储器单元80稳定，以防止来自辐射的瞬态脉冲。在现有技术的交叉耦合存储器单元中，辐射粒子干扰会造成瞬变现象，这会将第一输出节点18和第二输出节点34中的一者下拉，其中这个输出节点正保持在高逻辑电平，因为由于在另一个输出节点处的低逻辑电平，其p沟道晶体管被导通并且其n沟道晶体管被关断。正在被辐射粒子干扰下拉的高输出节点直接耦接至与正保持在低电平的输出节点耦接的p沟道晶体管和n沟道晶体管的栅极，因而此动作倾向于使与正保持在低电平的输出节点耦接的p沟道晶体管导通并且使其n沟道晶体管关断。由于输出节点与晶体管的栅极的交叉耦合，配置存储器单元的状态会容易地被翻转至错误的状态。
在本发明的配置存储器单元80中，如果第一输出节点18处于高状态且辐射粒子干扰短暂地将其下拉，则垂直电阻器82的高电阻、垂直电阻器82的电容以及第二p沟道晶体管30和第二n沟道晶体管36的栅极的电容的组合提供足够长的RC时间延迟(比瞬变现象的历时长)，以防止在瞬变现象降低该第一输出节点18上的电压期间(通常在约1nS至10nS之间)第二n沟道晶体管36和第二p沟道晶体管30的栅极的电压快速地下降至足以使第二p沟道晶体管30导通并使第二n沟道晶体管36关断。根据本发明的垂直电阻器(具有约1M欧姆至大于约1G欧姆的典型电阻)与栅极电容的典型RC时间常数是约1μS。在交叉耦合锁存器11改变状态之前，第二输出节点34的低状态可以为了第一输出节点18上的电压而汲取足够的电流，以从瞬变现象恢复。因此，用单个垂直电阻器82可防止配置存储器单元80在其高状态中受辐射粒子干扰的影响。本领域技术人员将认识到，将配置存储器单元80擦除成低状态将需要比没有垂直电阻器82情况所需还长的脉冲，然而，配置存储器单元80很少被编程或擦除，所以这不是问题。
现在参考图4，示意图示出根据本发明的一方面的混合配置存储器单元90的替换实施例。配置存储器单元90类似于图1A的配置存储器单元10和图3的配置存储器单元80，因此使用相同的附图标记来提及两个实施例中的同样的元件。
图4的配置存储器单元90与图3的配置存储器单元80之间的差异在于：采用两个垂直电阻器82a和82b。如同在图3的配置存储器单元80中，在图4的配置存储器单元90中，第一输出节点18通过第一垂直电阻器82a连接至第二p沟道晶体管30和第二n沟道晶体管36的栅极的共同连接点。在图4的实施例中，第二输出节点34通过第二垂直电阻器82b连接至第一p沟道晶体管12和第一n沟道晶体管20的栅极的共同连接点。
本领域普通技术人员将容易领会，图4的实施例中的两个垂直电阻器82a和82b以完全等同于图3的实施例中的单个垂直电阻器82的操作的方式来作用。假如垂直电阻器82a、82b中的一者因制造缺陷而短路，两个垂直电阻器82a、82b的使用提供一些冗余度。
在无法容忍瞬变现象的一些应用(例如，控制时钟信号的选路路径)中，可以从垂直电阻器(图3中的82，图4中的82a和82b)与交叉耦合锁存器11中的晶体管的栅极的共同节点(例如，在图4中，第二p沟道晶体管30和第二n沟道晶体管36的栅极与垂直电阻器82a的共同节点，或者第一p沟道晶体管12和第一n沟道晶体管20的栅极与垂直电阻器82b的共同节点)获得经过滤的输出。这个节点是高阻抗输出节点，但是具有比第一输出节点18和第二输出节点34大的瞬变现象抗扰度(transient immunity)。
现在参考图5，一起示出一对配置存储器单元80-1和80-2，以解说在正常操作模式期间施加的电压。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A中所描绘的混合配置存储器单元10和图4的混合配置存储器单元90。
在图5所示的解说性实施例中，所使用的电源电压是1.5V。
对于两个配置存储器单元80-1、80-2，高阻抗1.5V电压源耦接至第一电压供应节点VDD 16，并且第二电压供应节点VSS 24处于0V。以0.8V施加偏压于两个配置存储器单元80-1、80-2的位线42-1和42-2，以0V施加偏压于两个配置存储器单元的共同字线44，以0.8V施加偏压于两个配置存储器单元80-1、80-2的共同Pbias线26和Nbias线28。这在操作模式期间将通过此示例性实施例中的配置存储器单元80-1、80-2两侧的电流电平设定为约50μA。此电流电平防止在读取操作期间对存储器单元的状态的任何干扰且限制行中的所有字线的选择晶体管40两端的Vd至最大值0.8V。
以0.8V施加偏压于与两个配置存储器单元80-1和80-2相关联的基于ReRAM的PROM部分46的VB节点52，并且以1.5V施加偏压于控制p沟道PROM选择晶体管50-1和50-2的栅极的PROM字线54。在这些条件下，使两个配置存储器单元80-1和80-2的选择晶体管40-1和40-2关断。两个配置存储器单元80-1和80-2的PROM选择晶体管50-1和50-2在其栅极处具有1.5V且也处于关断状态，因而使ReRAM器件48-1和48-2分别与配置存储器单元80-1和80-2中的交叉耦合锁存器11-1和11-2的第一输出节点18-1和18-2断开。
配置存储器单元80-1中的交叉耦合锁存器11-1的第一输出节点18-1处于1.5V，而其第二输出节点34-1处于0V，这指示配置存储器单元80-1中的交叉耦合锁存器11-1处于逻辑1状态。配置存储器单元80-2中的交叉耦合锁存器11-2的第一输出节点18-2处于0V，而其第二输出节点34-2处于1.5V，这指示配置存储器单元80-2中的交叉耦合锁存器11-2处于逻辑0状态。配置存储器单元80-1和80-2中的交叉耦合锁存器11-1和11-2的状态是稳定的。
根据本发明的另一方面，可以对与依据本发明的配置存储器单元相关联的基于ReRAM的PROM部分46中的ReRAM器件48-1、48-2进行编程操作。现在参考图6，示意图示出一对图3的混合的配置存储器单元80-1和80-2，其解说根据本发明的一方面施加电位，以对与此类配置存储器单元的阵列的被选行中的配置存储器单元80-1、80-2相关联的被选ReRAM器件48-1进行编程。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
在图6的示意图中，将对包括两个配置存储器单元80-1和80-2的行中的配置存储器单元80-1的ReRAM器件48-1进行编程操作，即，设定为低阻抗状态，而那个行中的配置存储器单元80-2的ReRAM器件48-2没有进行编程操作，但是保持在其先前状态中。
相应地，在高阻抗下以1V供应第一电压供应节点VDD 16，并且以1V供应第二电压供应节点VSS 24。以1.3V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44，以便控制编程电流。以-0.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54，因而使PROM选择晶体管50-1、50-2导通。以1.8V施加偏压于配置存储器单元80-1和80-2的所有行的共同VB线52。以1.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26，因而使所有p沟道偏压晶体管(包括第一p沟道偏压晶体管14-1、14-2、第二p沟道偏压晶体管32-1和32-2)关断。以0V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28，因而使所有n沟道偏压晶体管(包括第一n沟道偏压晶体管22-1、22-2、第二n沟道偏压晶体管38-1和38-2)关断。在VDD和VSS两者都被设定为相同电压(1V)并且所有的p沟道和n沟道偏压晶体管被关断的情况下，使配置存储器单元80-1和80-2的交叉耦合锁存器11-1和11-2禁用。在配置存储器单元80-1和80-2的交叉耦合锁存器11-1和11-2中的第一输出节点18-1和18-2处的电压随着编程过程的进行而改变。
以1.3V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44。在这些条件下，如同上述耦接至ReRAM器件48-1和48-2的两个PROM选择晶体管50-1和50-2，使两个选择晶体管40-1和40-2导通。
因为耦接至配置存储器单元80-1的位线42-1处于0V，所以将那个电压通过选择晶体管40-1施加在配置存储器单元80-1的第一输出节点18-1上。这种配置将1.8V施加在ReRAM器件48-1的两端(VB 52处的1.8V以及从位线42-1通过选择晶体管40-1的0V)。这种配置促使ReRAM器件48-1汲取电流，因而将它编程为低阻抗状态。随着ReRAM器件48-1的电阻减少，在配置存储器单元80-1的第一输出节点18-1上的电压上升，最终使选择晶体管40-1饱和，以限制通过ReRAM器件48-1的电流至足够低的电平，使得电路将可靠地区分高阻抗状态与低阻抗状态，但是没有对ReRAM器件48-1过度编程，以使其难以擦除。
因为耦接至配置存储器单元80-2的位线42-2处于1.8V，所以将那个电压通过选择晶体管40-2施加在配置存储器单元80-2的第一输出节点18-2上。这种配置将零伏特施加在ReRAM器件48-2的两端(VB处的1.8V和第一输出节点18-2处的1.8V)，这防止其被编程或擦除，因而保持其先前状态。
现在参考图7，示意图示出一对图3的混合配置存储器单元80-1和80-2，其解说在图6所解说的编程过程期间施加电位至未被选行，以防止那个行中的任何ReRAM器件(包括ReRAM器件48-1和48-2)的编程。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
在图7所示的未被选行的配置存储器单元(包含单元80-1和80-2)中，除两个电路节点外，对各种电路节点所施加的电位与图6所示的相同。以1.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54。这使那个行中的所有p沟道选择晶体管(包括PROM选择晶体管50-1和50-2)关断。施加0V至字线44，使那个行中的所有n沟道选择晶体管(包括n沟道的选择晶体管40-1和40-2)关断，因而使那个行中的所有p沟道选择晶体管的第一输出节点(包括配置存储器单元80-1和80-2的第一输出节点18-1和18-2)处于浮动状态。没有电位被施加在那个行中的任何ReRAM器件48-1和48-2的两端，因此防止那个行中的任何ReRAM器件(包括ReRAM器件48-1和48-2)的编程或擦除。因为所有的n沟道的选择晶体管40-1和40-2以及p沟道的PROM选择晶体管50-1和50-2是关断的，所以位线42-1和42-2与VB线52之间的电压在它们之间被划分，使得它们没有过度应力的情况。
根据本发明的另一方面，可以对与依据本发明的配置存储器单元相关联的基于ReRAM的PROM部分46中的ReRAM器件48进行编程操作，即，设定为高阻抗状态。现在参考图8，示意图示出一对图3的混合的配置存储器单元80-1和80-2，其解说根据本发明的一方面施加电位，以擦除与此类配置存储器的阵列的被选行中的配置存储器单元80-1、80-2相关联的被选ReRAM器件48-1、48-2。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
在图8的示意图中，将擦除包括两个配置存储器单元80-1和80-2的行中的配置存储器单元80-1的ReRAM器件48-1，而没有要擦除那个行中的配置存储器单元80-2的ReRAM器件48-2。
相应地，在高阻抗下以1V供应第一电压供应节点VDD 16，并且以1V供应第二电压供应节点VSS 24。以2.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44。以0V施加偏压于包含配置存储器单元80-1和80-2的行的共同VB线52。以1.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26，因而使所有p沟道偏压晶体管(包括第一p沟道偏压晶体管14-1、14-2、第二p沟道偏压晶体管32-1和32-2)关断。以0V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28，因而使所有n沟道偏压晶体管(包括第一n沟道偏压晶体管22-1、22-2、第二n沟道偏压晶体管38-1和38-2)关断。在VDD和VSS两者都被设定为相同电压(1V)并且所有的p沟道和n沟道偏压晶体管被关断的情况下，第一输出节点18-1、18-2、第二输出节点34-1和34-2相对于配置存储器单元80-1和80-2是浮动的，使配置存储器单元80-1和80-2的交叉耦合锁存器11-1和11-2禁用。
以2.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44。以0.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54。在这些条件下，使两个选择晶体管40-1和40-2导通，并且使耦接至ReRAM器件48-1的PROM选择晶体管50-1导通，但是使耦接至ReRAM器件48-2的PROM选择晶体管50-2关断，因为位线42-2处于0V。
耦接至配置存储器单元80-1的位线42-1处于1.8V。这种配置促使ReRAM器件48-1汲取电流，因而对其进行擦除。随着ReRAM器件48-1的电阻增加，通过配置存储器单元80-1的ReRAM器件48-1汲取的电流下降，直到其达到最小值为止，因为ReRAM器件48-1达到最高电阻状态并停止汲取明显的电流。本领域普通技术人员将领会，此擦除电压的极性与图5所示的编程所施加的电压的极性相反。
因为耦接至配置存储器单元80-2的位线42-2处于0V，所以将那个电压通过选择晶体管40-2施加在配置存储器单元80-2的第一输出节点18-2上。这种配置将零伏特施加在ReRAM器件48-2的两端(VB处的0V和第一输出节点18-2处的0V)，这防止其被擦除。
现在参考图9，示意图示出一对图3的混合的配置存储器单元80-1、80-2，其解说在图8所解说的擦除过程期间施加电位至未被选行，以防止与那行中的任何ReRAM器件(包括ReRAM器件48-1和48-2)的擦除。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
在图9所示的未被选行的配置存储器单元(包含单元80-1和80-2)中，除两个电路节点外，对各种电路节点所施加的电位与图7所示的相同。以1.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54。这使那个行中的所有PROM选择晶体管(包括PROM选择晶体管50-1和50-2)关断。施加0V至字线44，使那个行中的所有n沟道选择晶体管(包括n沟道的选择晶体管40-1和40-2)关断，因而使那个行中的所有p沟道选择晶体管的第一输出节点(包括配置存储器单元80-1和80-2的第一输出节点18-1和18-2)处于浮动状态。这导致没有电位被施加在那个行中的任何ReRAM器件48的两端，因此防止那个行中的任何ReRAM器件(包括ReRAM器件48-1和48-2)的擦除。
根据本发明的另一方面，可以根据本发明写入配置存储器单元中的交叉耦合锁存器而无关于相关联的基于ReRAM的PROM部分中所储存的数据。现在参考图10，示意图示出一对图3的混合配置存储器单元80-1、80-2，其解说根据本发明的一方面在此类配置存储器单元的阵列的被选行中施加电位，以将逻辑0写入配置存储器单元80-1的交叉耦合锁存器11-1并将逻辑1写入配置存储器单元80-2的交叉耦合锁存器11-2，而无关于相关联的基于ReRAM的PROM部分46-1、46-2的内容。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
相应地，在高阻抗下以0.8V供应第一电压供应节点VDD 16，并且以0V供应第二电压供应节点VSS 24。以1.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44。以0.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54。以0.8V施加偏压于配置存储器单元80-1和80-2的行的共同VB线52。以0.4V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26。以0.4V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28。这允许所有p沟道偏压晶体管和n沟道偏压晶体管传送约1μA的电流。
在这些条件下，使两个选择晶体管40-1和40-2导通，而使耦接至ReRAM器件48-1和48-2的两个PROM选择晶体管50-1和50-2关断。
因为耦接至配置存储器单元80-1的位线42-1处于0V，所以将那个电压施加在配置存储器单元80-1的第一输出节点18-1上。第二p沟道晶体管30-1和第二n沟道晶体管36-1的栅极上的电压以等于垂直电阻器82-1的电阻以及第二p沟道晶体管30-1和第二n沟道晶体管36-1的栅极的组合电容的时间常数的延迟下降至0V。随着第二p沟道晶体管30-1和第二n沟道晶体管36-1的栅极上的电压下降，第二p沟道晶体管30-1导通，而第二n沟道晶体管36-1关断。这个动作将第二输出节点34-1上拉至0.8V，因而使第一p沟道晶体管12-1关断，而使第一n沟道晶体管20-1导通，进而将第一输出节点18-1下拉至零伏特，以将逻辑0状态写入配置存储器单元80-1的交叉耦合锁存器11-1。
因为耦接至配置存储器单元80-2的位线42-2处于0.8V，所以将那个电压施加在配置存储器单元80-2的第一输出节点18-2上。第二p沟道晶体管30-2和第二n沟道晶体管36-2的栅极上的电压以等于垂直电阻器82-2的电阻以及第二p沟道晶体管30-2和第二n沟道晶体管36-2的栅极的组合电容的时间常数的延迟上升至0.8V。随着第二p沟道晶体管30-2和第二n沟道晶体管36-2的栅极上的电压上升，第二p沟道晶体管30-2关断，而第二n沟道晶体管36-2导通。这个动作将第二输出节点34-2下拉至0V，因而使第一p沟道晶体管12-2导通，而使第一n沟道晶体管20-2关断，进而将第一输出节点18-2上拉至0.8V，以将逻辑1状态写入配置存储器单元80-2的交叉耦合锁存器11-2。本领域技术人员将领会，交叉耦合锁存器11-1、11-2的状态是稳定的，因而现在设定字线44为0V不会改变交叉耦合锁存器11-1、11-2的状态。
现在参考图11，示意图示出一对图3的混合配置存储器单元80-1和80-2，其解说在图10所解说的写入过程期间施加电位至未被选行，以防止那个行中的配置存储器单元(包括配置存储器单元80-1和80-2)的任何交叉耦合锁存器的写入。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
除行中的所有配置存储器单元的共同字线44上的电压被设定为0V外，对图11中的配置存储器单元80-1和80-2所施加的电压于图10中所施加的那些电压相同。因为使两个选择晶体管40-1和40-2关断，所以位线42-1和42-2上的电压无法被传送至未被选行中的配置存储器单元80-1和80-2的第一输出节点18-1和18-2，并且两个配置存储器单元的交叉耦合锁存器11-1和11-2不被写入并且保持它们的先前状态。
根据本发明的另一方面，如现在要关注的图12所示，可以在启动时将零写入所有配置存储器单元而无关于各种基于ReRAM的配置存储器单元的状态。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
为了执行这种写入操作，在高阻抗下以0.8V供应第一电压供应节点VDD 16，并且以0V供应第二电压供应节点VSS 24。位线42-1和42-2被设定为0V。
以1.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44，因而使所有选择晶体管40-1和40-2导通。以0.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54，因而使所有PROM选择晶体管50-1、50-2关断。以0.8V施加偏压于包含配置存储器单元80-1和80-2的所有行的共同VB线52。以0.4V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26。以0.4V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28。这允许所有p沟道偏压晶体管和n沟道偏压晶体管传送约1μA的电流。
在位线42-1和42-2处于0V且使选择晶体管40-1和40-2导通的情况下，将0V施加在所有第一输出节点18-1和18-2上。在由垂直电阻器82-1和82-2的电阻与第二p沟道晶体管30-1和第二n沟道晶体管36-1以及第二p沟道晶体管30-2和第二n沟道晶体管36-2的组合电容个别组合所引起的时间延迟之后，第二输出节点34-1和34-2下降至0V，因此使第二p沟道晶体管30-1和30-2导通，而使第二n沟道晶体管36-1和36-2关断。这个动作将第二输出节点34-1和34-2上拉至0.8V，因此使第一p沟道晶体管12-1和12-2关断，而使第一n沟道晶体管20-1和20-2导通，从而将零逻辑状态写入配置存储器单元80-1和80-2的所有交叉耦合锁存器11-1和11-2。本领域技术人员将认识到，交叉耦合锁存器11-1、11-2的状态是稳定的，因而现在设定字线44为0V不会改变交叉耦合锁存器11-1、11-2的状态。
根据本发明的另一方面，如现在要关注的图13所示，将所有行中的所有ReRAM器件48-1和48-2的内容写入配置存储器单元的相应交叉耦合锁存器11-1和11-2。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
在执行参考图11所描述的全部单元零写入规程之后，现在将所有行中的所有ReRAM器件48-1和48-2的内容写入相关联配置存储器单元的交叉耦合锁存器11-1和11-2。在高阻抗下以0.8V供应第一电压供应节点VDD 16，以便最小化对晶体管源极漏极的应力，并且以0V供应第二电压供应节点VSS 24。位线42-1和42-2被设定为0V。下面将解释一种情况，其中ReRAM器件48-1已经被编程为ON状态，即，低阻抗状态，而ReRAM器件48-2已经被擦除为OFF状态，即，高阻抗状态。
以0V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44,因而使所有选择晶体管40-1和40-2关断。以约0.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54。如下面解释的，随着VB处电压斜向上升，会使所有PROM选择晶体管50-1和50-2导通至某一个程度：限制流经它们的电流至约10μA(如果ReRAM处于ON状态)或限制在它们两端的电压至约0.4V(如果ReRAM处于OFF状态)。以0.4V施加偏压于包含配置存储器单元80-1和80-2的所有行的共同Pbias线26。以0.4V施加偏压于包含配置存储器单元80-1和80-2的所有行的共同Nbias线28。这允许所有p沟道偏压晶体管和n沟道偏压晶体管传送约1μA的电流。
在已施加所有静电位之后，包含配置存储器单元80-1和80-2的所有行的共同VB线52从0V斜向上升至0.8V。使VB线上的电压斜向上升可限制对电源的应力，因为这个电压正在同时被施加至所有的配置单元。这促使配置存储器单元80-1中的第一输出节点18-1的电压上升，因为ReRAM器件48-1被编程为ON状态。在通过垂直电阻器82-1的延迟之后，配置存储器单元80-1中的第二输出节点34-1的电压上升，使第二p沟道晶体管30-1关断，而使第二n沟道晶体管36-1导通，第一输出节点18-1的电压的上升将配置存储器单元80-1编程为逻辑1状态。
配置存储器单元80-2的第一输出节点18-2的电压没有从0V改变，因为即使VB线52上的电压上升，ReRAM器件48-2被擦除为OFF状态。因此，配置存储器单元80-2保持在逻辑0状态。
现在参考图14，示意图示出一对图3的混合配置存储器单元，其解说根据本发明的一方面在已执行图13所公开的写入规程之后施加电位，以验证(读取)多个配置存储器单元的状态。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
任选地在高阻抗下，以0.8V供应第一电压供应节点VDD 16，并且以0V供应第二电压供应节点VSS 24。位线42-1和42-2被设定为0.4V(即，中点电压)，然后被允许浮动。
以0.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54，因而使所有PROM选择晶体管50-1、50-2关断。以0.8V施加偏压于包含配置存储器单元80-1和80-2的所有行的共同VB线52。以0V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26。以0.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28。这允许所有p沟道偏压晶体管和n沟道偏压晶体管传送约50μA的电流，使得读取操作不干扰配置存储器单元80-1和80-2的状态。
包含配置存储器单元80-1和80-2的行的共同字线44从0V上升至1.5V，因而使选择晶体管40-1和40-2导通，允许配置存储器单元80-1和80-2中的第一输出节点18-1和18-2的电压将相应位线42-1和42-2上的浮动电压上拉或下拉，这取决于相应配置存储器单元80-1和80-2的状态而定。字线44上的电压接着返回至零，因而使选择晶体管40-1和40-2关断，并且对保留在位线42-1和42-2上的获得的浮动电压执行感测过程。已上升至0.4V设定电平以上的浮动电压指示感测的配置存储器单元包含逻辑1电平，而已下降至0.4V设定电平以下的浮动电压指示感测的配置存储器单元包含逻辑0电平。
现在参考图15，示意图示出一对图3的混合配置存储器单元，其解说施加电位，以读取配置存储器单元中的多个ReRAM器件48-1和48-2的状态。本领域普通技术人员将领会，这种读取过程破坏配置存储器单元80-1和80-2的交叉耦合锁存器11-1和11-2中所储存的数据，并且需要将数据再重新写入配置存储器单元80-1和80-2的交叉耦合锁存器11-1和11-2。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
任选地在高阻抗下，以0.8V供应第一电压供应节点VDD 16，并且以0.8V供应第二电压供应节点VSS 24。以0.8V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26。以0V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28。这使配置存储器单元80-1和80-2中的所有p沟道偏压晶体管和n沟道偏压晶体管关断。在这些条件下，使配置存储器单元80-1和80-2的交叉耦合锁存器11-1和11-2禁用，并且破坏交叉耦合锁存器11-1和11-2中所包含的数据。
以0.2V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54，因而使所有PROM选择晶体管50-1、50-2导通。以0.8V施加偏压于VB线52。位线42-1和42-2被预充电至0V，然后被允许浮动。以1.3V施加偏压于包含配置存储器单元80-1和80-2的行的共同字线44，因而使所有选择晶体管40-1和40-2导通。使用这种较低的供应电压是一种限制读取电流的方式，以防止干扰ReRAM器件的状态。
如图15所示，在此非限定示例中，ReRAM器件48-1被编程，因而处于低电阻状态，而ReRAM器件48-2处于擦除状态，因而处于高电阻状态。通过PROM选择晶体管50-1、选择晶体管40-1以及ReRAM器件48-1朝VB节点52上的0.8V对经预充电的位线42-1进行上拉。另一方面，即使使PROM选择晶体管50-2和选择晶体管40-2导通，动态地保持在经预充电的位线42-2上的0V不受影响，因为ReRAM器件48-2处于高电阻状态。
字线44接着返回至0V，因而使选择晶体管40-1和40-2关断。然后，对保留在位线42-1和42-2上的获得的浮动电压执行感测过程。已上升至0V设定电平以上至0.8V的位线42-1上的浮动电压指示经感测的ReRAM器件48-1处于已编程状态，而保留在0V设定电平的位线42-2上的浮动电压指示经感测的ReRAM器件48-2处于擦除状态。
现在参考图16，示意图示出一对图3的混合配置存储器单元，其解说施加电位，以读取包括配置存储器单元80-1和80-2的被选行的配置存储器单元中的多个交叉耦合锁存器的状态。当集成电路是处于正常操作模式时，使用此规程，其中VDD为1.5V。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
在高阻抗下以1.5V供应第一电压供应节点VDD 16，并且以0V供应第二电压供应节点VSS 24。以0.4V施加偏压于包含配置存储器单元80-1和80-2的行的共同Pbias线26。以1.1V施加偏压于包含配置存储器单元80-1和80-2的行的共同Nbias线28。这会在此规程期间将通过在这个示例性实施例中的配置存储器单元的交叉耦合锁存器11-1和11-2两侧的电流电平设定为约100μA。
以1.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54，因而使所有PROM选择晶体管50-1、50-2关断。以0.8V施加偏压于VB线52，以便降低VB线52与位线42-1和42-2之间的电压，进而避免对ReRAM器件48-1和48-2、p沟道的PROM选择晶体管50-1和50-2以及n沟道的选择晶体管40-1和40-2造成过度应力。位线42-1和42-2被预充电至0.8V，然后被允许浮动。包含配置存储器单元80-1和80-2的行的共同字线44从0V上升至1.5V，因而逐渐地使所有选择晶体管40-1和40-2导通。
在图16的解说中，如第一输出节点18-1上的0V标记所示，配置存储器单元80-1正在储存低逻辑电平，而如第一输出节点18-2上的1.5V标记所示，配置存储器单元80-2正在储存高逻辑电平。
随着字线44上的电压斜向上升，选择晶体管40-1和40-2导通。选择晶体管40-1的导通促使位线42-1上的0.8V浮动电压朝配置存储器单元80-1中的第一输出节点18-1上存在的0V电平进行放电。位线42-1上的电压放电被合适的箝制电路或其它限制电路(未示出)限制在0.5V的低电平。此类电路在本领域中是众所周知的。选择晶体管40-2的导通促使位线42-2上的0.8V浮动电压朝配置存储器单元80-2中的第一输出节点18-2上存在的1.5V电平进行充电。位线42-2上的电压充电被合适的箝制电路或其它限制电路(未示出)限制在1.0V的高电平。箝制电路防止对选择晶体管40-1和40-2造成过度应力。
在已允许位线42-1和42-2上的电压稳定至它们的箝定值之后，使字线44上的电压返回至0V，以使选择晶体管40-1和40-2关断。然后，可以使用合适的感测放大器电路来感测位线42-1和42-2上的电压。
本领域普通技术人员将领会，可以将额外的装置(诸如，用以使基于ReRAM的PROM部分与锁存部分隔离的额外n沟道晶体管)加入图1A、1B和3-16的电路中。在不改变本发明的配置存储器单元的基本操作的情况下，可以实现其它变更，诸如，p沟道或n沟道选择晶体管以及PROM选择晶体管的使用或者PROM选择晶体管相对于基于ReRAM的PROM部分中的ReRAM器件的位置。
现在参考图17，示意图示出一对图3的混合配置存储器单元，其解说在图16的读取过程期间施加电位至包括配置存储器单元80-1和80-2的未被选行的配置存储器单元。本领域普通技术人员将领会，这种操作模式的描述也适用于图1A所描绘的混合配置存储器单元10以及图4的混合配置存储器单元90。
除以0V施加偏压于字线44外，对包括配置存储器单元80-1和80-2的未被选行的配置存储器单元施加的电位与图16所示的施加电位相同，因此在配置存储器单元80-1和80-2中分别保持选择晶体管40-1和40-2关断。必须避免超过一行的配置存储器单元为了位线42-1和42-2的控制而竞争。
以1.5V施加偏压于包含配置存储器单元80-1和80-2的行的共同PROM字线54，因而使所有PROM选择晶体管50-1、50-2关断。以0.8V施加偏压于VB线52。位线42-1和42-2是其它配置存储器单元所共有的，被预充电至0.8V，然后被允许浮动。包含配置存储器单元80-1和80-2的行的共同字线44被保持在0V，以防止所有选择晶体管40-1和40-2导通。
现在参考图18，流程图示出用于操作本发明的配置存储器单元的解说性方法100。此方法从附图标记102开始。
在附图标记104处，如图12所示，在集成电路通电时，将配置存储器单元的交叉耦合锁存器11-1和11-2设定为零状态，其如上所述对于配置存储器单元的交叉耦合锁存器11-1和11-2使用0.8V的最大电压。接下来，在附图标记106处，如图13所示，将配置存储器单元的基于ReRAM的PROM部分中的ReRAM内的数据载入配置存储器单元。
然后，在附图标记108处，使用图10所示的操作，将经校正数据写入配置存储器单元中的已知坏位置(已故障的ReRAM的位置)。这些已知坏位置已事先储存在芯片上或芯片外的错误储存存储器，其包含标识集成电路上的配置存储器单元的基于故障ReRAM的PROM部分的位置与正确数据的信息。在附图标记110处执行验证操作，以判定是否配置存储器单元都包含正确数据或是否额外配置存储器单元的任何额外的基于ReRAM的PROM部分已故障。此验证操作可以包括例如循环冗余校验(CRC)操作或上面关于图14所描述验证操作的一种形式。
如果配置存储器单元都包含正确数据，则此方法前进至附图标记112，在附图标记112处使VDD上升至1.5V，然后前进至附图标记114，在附图标记114处使集成电路核心导通。此方法在附图标记116处结束。
如果所有配置存储器单元不包含正确数据，因为配置存储器单元的一个或多个额外的基于ReRAM的PROM部分已故障，则此方法前进至附图标记118，在附图标记118处使用芯片上或芯片外FEC储存存储器中所储存之前向纠错(FEC)码来判定不正确数据的位置。在附图标记120处，如图10所示，将由FEC码计算的正确数据写入配置存储器单元的交叉耦合锁存器。然后，在附图标记122处，将坏数据和经校正数据的位置写入错误储存存储器。此方法返回至附图标记110，在附图标记110处再次执行验证操作，以判定是否配置存储器单元都包含正确数据。执行附图标记110至122的回路，直到判定所有配置存储器单元包含正确数据为止。
本领域普通技术人员将领会，如果特定缺陷模式是不太可能的，则可以省略此规程的某些部分，诸如，FEC回路。
现在参考图19，框图示出配置存储器单元(诸如，本文的各种附图中所描绘的任何配置存储器单元10、60、80和90)的阵列的一部分130，并且解说可以执行图18所描绘的方法的典型环境。在适当情况下，在图19中将使用先前附图所用的附图标记，以标识那些先前附图中所找到的元件。
图19所描绘的阵列的部分130耦接至控制器132，控制器132控制基于ReRAM的PROM部分和SRAM的读取、写入、编程和擦除。控制器132耦接至错误存储器134。错误储存存储器可以是芯片上或芯片外的且包含标识集成电路上的配置存储器单元的基于故障ReRAM的PROM部分的位置与正确数据的信息。
控制器132被示出于图19中，耦接至包括三行和二列的阵列的一部分。为了方便起见，本文将使用前置附图标记10来提及图19所描绘的配置存储器单元，但是本领域普通技术人员将领会，图19所描绘的配置存储器单元可以是任何配置存储器单元10、60、80和90。
阵列的部分130的第一行包括具有输出节点18-1-1的存储器单元10-1-1(指示其位置在第一行和第一列)以及具有输出节点18-1-2的存储器单元10-1-2(指示其位置在第一行和第二列)。同样地，阵列的部分130的第二行包括具有输出节点18-2-1的存储器单元10-2-1(指示其位置在第二行和第一列)以及具有输出节点18-2-2的存储器单元10-2-2(指示其位置在第二行和第二列)。照样地，阵列的部分130的第三行包括具有输出节点18-3-1的存储器单元10-3-1(指示其位置在第三行和第一列)以及具有输出节点18-3-2的存储器单元10-3-2(指示其位置在第三行和第二列)。
在阵列的部分130的第一列中的具有输出节点18-1-1、18-2-1和18-3-1的配置存储器单元藉由位线BL 42-1耦接至控制器132。在阵列的部分130的第二列中的具有输出节点18-1-2、18-2-2和18-3-2的配置存储器单元藉由位线BL 42-2耦接至控制器132。
在阵列的部分130的第一行中的具有输出节点18-1-1、18-1-2的配置存储器单元藉由锁存器字线LWL 44-1和PROM字线PRWL 54-1耦接至控制器132。在阵列的部分130的第二行中的具有输出节点18-2-1、18-2-2的配置存储器单元藉由锁存器字线LWL 44-2和PROM字线PRWL 54-2耦接至控制器132。在阵列的部分130的第三行中的具有输出节点18-3-1、18-3-2的配置存储器单元藉由锁存器字线LWL 44-3和PROM字线PRWL 54-3耦接至控制器132。
在阵列的部分130的第一列中的具有输出节点18-1-1、18-2-1和18-3-1的配置存储器单元藉由位线BL 42-1耦接至控制器132。在阵列的部分130的第二列中的具有输出节点18-1-2、18-2-2和18-3-2的配置存储器单元藉由位线BL 42-2耦接至控制器132。
现在参考图20，剖面图示出可以用于作为本发明的实施例中的一种形式的垂直电阻器的典型未编程反熔丝器件结构。非程序化反熔丝140形成于晶体管栅极、金属互连层或基板或阱中的扩散区(示出为层142)上。层144是反熔丝的下电极，层146是形成于下电极上的反熔丝材料层，并且可以由像掺杂或未掺杂非晶硅的材料所形成。上电极148形成于反熔丝材料146上。然后，可以将层144、146和148蚀刻成堆栈。在一些实施例中，层142可以用作为蚀刻停止层，而在其它实施例中，单独的蚀刻停止层(未示出)可以形成于层142上。在一些实施例中，扩散阻挡层150也可以形成于堆栈上且与堆栈一起进行蚀刻。
介电层152接着形成于层144、146和148的堆栈上，然后金属层形成且连接至堆栈的上层(150或148)。在图20中，如本领域已知，金属层示出为被衬垫层156所包围的镶嵌式铜层154。在衬垫层156和铜金属层154的形成之前，如本领域已知，形成通孔158，以连接至反熔丝的上层148或150。
像上述非程序化反熔丝的反熔丝结构是众所周知的。反熔丝140的一个非限定解说性示例示出于美国专利No.5,770,885中，在此通过援引将其全部内容并入本文。反熔丝器件(层144、146和148)保持未编程，并且在这种情况下，具有约1M欧姆至大于约1G欧姆的电阻。
现在参考图21，剖面图示出可以用于作为本发明的实施例中的另一种形式的垂直电阻器的典型原始ReRAM器件结构。除没有办法编程或擦除外，“原始”ReRAM器件160在许多方面与传统ReRAM器件相同，因此ReRAM器件160总是保持在制造时所处之完全擦除状态中。这是高阻抗状态，其中它的电阻是场相关的，但是大于约10MΩ，并且通常为约1GΩ。这种形式的垂直电阻器(先前附图的附图标记82)是非常有用的，因为它提供极高的阻抗，同时在集成电路上几乎没有占用布局面积，因为它被制造在集成电路结构中的现有的接触层或金属间通孔上。ReRAM器件的极性是无关紧要的。ReRAM器件的一个非限定示例被描述于2013年4月9日所提出的美国专利No.8,415,650中，在此通过援引将其全部内容并入本文。
如现在所关注的图21所示，ReRAM器件基本上是由固体电解质层分隔的两个金属板。ReRAM器件通常可以通过施加具有可将金属离子从所述金属板中的一者驱动至固体电解质层的极性的电位来进行编程并通过施加具有可将金属离子驱动返回原始金属板的极性的电位来进行擦除。
图21的实施例中所示的一些结构类似于图20所描绘的一些结构。相应地，对应于图20中的元件的图21中存在的元件将使用图20所用的相同附图标记来标示。
未编程(“原始”)ReRAM器件160形成于晶体管栅极、金属互连层或基板或阱中的扩散区(示出为层142)上。层162是扩散阻挡层和/或粘附层。层164是原始ReRAM器件160的下电极。层166是形成于下电极164上的固体电解质层。上电极168形成于固体电解质层166上。在一些实施例中，扩散阻挡层150还形成于堆栈上且与堆栈一起进行蚀刻。然后，可以将层162、164、166、168和150(如果存在的话)蚀刻成堆栈。在一些实施例中，层142可以用作为蚀刻停止层，而在其它实施例中，单独的蚀刻停止层(未示出)可以形成于层142上。
如同在图20的实施例中，介电层152接着形成于层162、164、166、168和150的堆栈上，然后金属层形成且连接至堆栈的上层(150或168)。在图21中，如本领域已知，金属层示出为被衬垫层156所包围的镶嵌式铜层154。在衬垫层156和铜金属层154的形成之前，如本领域已知，形成通孔158，以连接至原始ReRAM器件的上层168或150。
像上述原始ReRAM器件的ReRAM结构是众所周知的。ReRAM器件160的一个非限定解说性示例示出于美国专利No.8,415,650中，在此通过援引将其全部内容并入本文。ReRAM器件160保持未编程，并且在这种情况下，具有约1M欧姆至大于约1G欧姆的电阻。
现在参考图22，剖面图示出可以用于作为本发明的实施例中的垂直电阻器的另一典型高电阻结构。图22的实施例中所示的一些结构类似于图20和图21中所述的一些结构。相应地，对应于图20和图21的实施例中的元件的图22中存在的元件将使用那些附图中所用的相同附图标记来标示。
高电阻结构170形成于晶体管栅极、金属互连层或基板或阱中的扩散区(示出为层142)上。层172是扩散阻挡层和/或粘附层。层174是形成于层172上的高电阻材料层。第二扩散阻挡层176形成于高电阻材料层174上。在一些实施例中，扩散阻挡层150还形成于堆栈上且与堆栈一起进行蚀刻。然后，可以将层172、174、176和150(如果存在的话)蚀刻成堆栈。在一些实施例中，层142可以用作为蚀刻停止层，而在其它实施例中，单独的蚀刻停止层(未示出)可以形成于层142上。
如同在图20和图21的实施例中，介电层152接着形成于层172、174、176和150的堆栈上，然后金属层形成且连接至堆栈的上层(150或176)。在图22中，如本领域已知，金属层示出为被衬垫层156所包围的镶嵌式铜层154。在衬垫层156和铜金属层154的形成之前，如本领域已知，形成通孔158，以连接至高电阻结构的上层176或150。
可以采用许多的材料来形成高电阻层174。非详尽的列表包括富硅SiO2、富钽Ta2O5、富钛TiO2、富铝Al2O3、富硅SiN。这样的膜可以使用CVD、PECVD和其它沉积工艺来形成。本领域普通技术人员可以容易地想到其它工艺兼容的稳定高电阻材料。可以根据实验容易地确定这些材料的厚度和化学成分以及它们的沉积可产生期望电阻值所必需的沉积条件，以供本发明的特定实施例使用。本领域普通技术人员可容易地修改这些设计参数，以达成约1M欧姆至大于1G欧姆的电阻值。
本领域普通技术人员将领会，虽然在图20至22中示出镶嵌式铜金属化结构，但是可以采用其它类型的金属化层来取代。本领域技术人员将容易地理解如何将这些其他金属化方案整合到本发明中。
本领域普通技术人员将领会，对于根据本发明的解说性配置存储器单元，图2和图5至图17中所存在的电压和电流值是代表性数值，并且这些电压值会根据采用不同晶体管设计和设计规则的个体集成电路而有所不同。任何设计中的偏压电流电平被设定成使得在读取操作期间锁存器在足够的电流下工作，以防止读取操作干扰单元。同样地，任何设计中的偏压电流电平被设定成使得在写入操作期间锁存器在较低的电流值下工作，以允许写入源克服现有的锁存器状态。这些设计参数完全在本领域普通技术人员的水平范围内。
虽然已示出并描述本发明的实施例和应用，本领域技术人员可以显而易见的是，在不脱离本发明概念的情况下可以进行比上述更多的许多修改。因此，除了所附权利要求的精神外，本发明不受限制。

Claims (16)

1.一种配置存储器单元，包括：
锁存部分，其包括具有互补输出节点的交叉耦合锁存器，所述互补输出节点通过交叉耦合电路路径与互补输入节点交叉耦合；
可编程只读存储器部分，其耦接至所述锁存部分的互补输出节点中的一者；以及
第一垂直电阻器，其包含在交叉耦合电路路径中的至少一者中。
2.如权利要求1所述的配置存储器单元，其特征在于，所述可编程只读存储器部分是基于电阻式随机存取存储器的可编程只读存储器部分，其耦接在所述锁存部分的互补输出节点中的一者与VB偏压线之间，所述可编程只读存储器部分包括可编程可擦除电阻式随机存取存储器器件。
3.如权利要求2所述的配置存储器单元，其特征在于，所述可编程可擦除电阻式随机存取存储器器件通过可编程只读存储器选择晶体管耦接至所述锁存部分的互补输出节点中的一者。
4.如权利要求1所述的配置存储器单元，其特征在于，所述锁存部分包括：
第一p沟道晶体管，其耦接在第一电压供应节点与所述互补输出节点的第一输出节点之间；
第一n沟道晶体管，其耦接在所述互补输出节点的第一输出节点与第二电压供应节点之间；
第二p沟道晶体管，其耦接在所述第一电压供应节点与所述互补输出节点中的第二互补输出节点之间；
第二n沟道晶体管，其耦接在所述互补输出节点中的所述第二互补输出节点与所述第二电压供应节点之间，
其中所述第一p沟道晶体管和所述第一n沟道晶体管的栅极连接在一起并耦接至所述互补输出节点的第二输出节点，而所述第二p沟道晶体管和所述第二n沟道晶体管的栅极通过所述第一垂直电阻器一起连接至所述互补输出节点的第一输出节点。
5.如权利要求4所述的配置存储器单元，其特征在于，所述第一p沟道晶体管和所述第一n沟道晶体管的栅极通过第二垂直电阻器耦接至所述互补输出节点的第二输出节点。
6.如权利要求1所述的配置存储器单元，其特征在于，所述第一垂直电阻器被形成为未编程反熔丝、原始电阻式随机存取存储器器件、以及高电阻金属化合物层中的一者。
7.如权利要求4所述的配置存储器单元，其特征在于：
所述第一p沟道晶体管通过第一p沟道偏压晶体管耦接在所述第一电压供应节点与所述互补输出节点的第一输出节点之间；
所述第一n沟道晶体管通过第一n沟道偏压晶体管耦接在所述互补输出节点的第一输出节点与所述第二电压供应节点之间；
所述第二p沟道晶体管通过第二p沟道偏压晶体管耦接在所述第一电压供应节点与所述互补输出节点的第二输出节点之间；以及
所述第二n沟道晶体管通过第二n沟道偏压晶体管耦接在所述互补输出节点的第二输出节点与所述第二电压供应节点之间。
8.如权利要求7所述的配置存储器单元，其特征在于：
所述第一p沟道偏压晶体管和所述第二p沟道偏压晶体管具有栅极耦接至阵列中的Pbias线；以及
所述第一n沟道偏压晶体管和所述第二n沟道偏压晶体管具有栅极耦接至阵列中的Nbias线。
9.如权利要求1所述的配置存储器单元，其特征在于：
所述配置存储器单元被设置在配置存储器单元的阵列中；
所述交叉耦合锁存部分的互补输出节点中的一者通过选择晶体管耦接至所述阵列中的位线，所述选择晶体管具有栅极耦接至所述阵列中的字线；以及
所述可编程只读存储器部分通过可编程只读存储器选择晶体管耦接至所述交叉耦合锁存器的互补输出节点中的所述一者，所述可编程只读存储器选择晶体管的栅极耦接至所述阵列中的可编程只读存储器字线。
10.如权利要求1所述的配置存储器单元，其特征在于，所述交叉耦合锁存器耦接至高阻抗电压供应源。
11.一种操作集成电路的方法，所述集成电路包括配置存储器单元的阵列，每个配置存储器单元包括锁存部分，其包括具有互补输出节点的交叉耦合锁存器；以及可编程只读存储器部分，其耦接至所述交叉耦合锁存器，所述方法包括：
擦除所述阵列中的所有配置存储器单元；
将所述阵列中的每个配置存储器单元的可编程只读存储器部分中的数据写入每个配置存储器单元的所述锁存部分；
读取被写入所述阵列中的每个配置存储器单元的锁存部分中的数据；
标识具有被写入其锁存部分的不正确数据的每个配置存储器单元；以及
在被标识为具有不正确数据的每个配置存储器单元中，用来自不同于所述配置存储器单元的可编程只读存储器部分的来源的正确数据直接改写所述不正确数据。
12.如权利要求11所述的方法，其特征在于，进一步包括将每个经标识配置存储器单元的位置储存至错误储存存储器中。
13.如权利要求12所述的方法，其特征在于，标识具有被写入其锁存部分的不正确数据的每个配置存储器单元包括：
读取在所述错误储存存储器中储存的经标识配置存储器单元的位置；以及
验证被写入所述阵列中的每个配置存储器单元的所述锁存部分的数据。
14.如权利要求13所述的方法，其特征在于，验证被写入所述阵列中的每个配置存储器单元的所述锁存部分的数据包括：将被写入每个配置存储器单元的所述锁存部分的数据与已知正确数据进行比较。
15.如权利要求14所述的方法，其特征在于，进一步包括：对被写入所述阵列中的每个配置存储器单元的所述锁存部分的数据执行前向纠错，以标识具有被写入其锁存部分的不正确数据的每个配置存储器单元的位置。
16.如权利要求15所述的方法，其特征在于，进一步包括：将所找到的具有不正确数据的每个配置存储器单元的位置储存在所述错误储存存储器中。
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