JPH0721787A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 幅広い電源電圧に対して動作を保証する。 【構成】 一端が接地され他端が第２のノードｈｖｈ１
に接続され第１のノードｓａ１の電位に応じて導通を制
御される第１のＭＯＳ型トランジスタＩＦ１２、一端が
第２のノードｈｖｈ１に接続され他端が電圧供給手段Ｉ
Ｆ２及びＦＣに接続されゲートが第２のノードｈｖｈ１
に接続された第２のＭＯＳ型トランジスタＤＦ２、電源
電圧Ｖccが所定電圧未満のとき第２のＭＯＳ型トランジ
スタＤＦ２の電流経路の他端に電源電圧Ｖccとほぼ等し
い電圧を供給し、電源電圧Ｖccが所定電圧以上のとき第
２のＭＯＳ型トランジスタＤＦ２の他端に電源電圧Ｖcc
よりも低い電圧を供給する電圧供給手段ＩＦ２及びＦ
Ｃ、並びに一端が第１のノードｓａ１に接続され他端が
負荷手段Ｐ１に接続され第２のノードｈｖｈ１の電位に
応じて導通抵抗が制御される第３のＭＯＳ型トランジス
タＮ１を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、一般にメモ
リセルトランジスタのドレインとゲートとに所定電圧を
印加し、メモリセルトランジスタに所定電流が流れるか
否かを検出することで、このトランジスタに記憶されて
いるデータの読み出しを行っている。

【０００３】EPROM におけるメモリセルへのデータの書
き込みは、メモリセルのドレインとゲートとの間に高電
圧を印加し、発生したホットエレクトロンをメモリセル
の浮遊ゲートに注入することで行う。

【０００４】マスクROM では、プログラム工程でメモリ
セルのチャネルに不純物イオンを注入することで、デー
タの書き込みを行う。

【０００５】いずれかの方法でデータが書き込まれたメ
モリセルは、書き込まれていないメモリセルよりも、閾
値電圧が高くなる。この閾値電圧の相違により、選択し
たメモリセルに電流が流れたか否かをセンスアンプ回路
で検出することで、データの読み出しを行う。

【０００６】従来の半導体記憶装置で用いられていたセ
ンスアンプ回路の構成を図６に示す。複数個のメモリセ
ルＭＣ1,1 ，ＭＣ1,1M，…，ＭＣI,N1，ＭＣI,NMが、マ
トリクス状に行線ＷＬ１〜ＷＬＩと、列線bit(1)〜bit
(nm) の交点にそれぞれ配置されている。各々のメモリ
セルＭＣ1,1 〜ＭＣI,NMのドレインは、対応する列線bi
t(1)〜bit(nm) に接続され、ゲートは対応する行線ＷＬ
１〜ＷＬＩにそれぞれ接続され、ソースは接地されてい
る。そして、アドレス信号によりそれぞれ選択された列
線bit(1)〜bit(nm) と行線ＷＬ１〜ＷＬＩとの交点に配
置されたメモリセルＭＣ1,1 〜ＭＣI,NMに記憶されたデ
ータが読み出される。

【０００７】ここで、列線bit(1)〜bit(nm) の選択は以
下のようにして行われる。第１のカラムデコーダの出力
信号線ｇ1 〜ｇn と、第２のカラムデコータの出力信号
線ｈ1 〜ｈm のうち、それぞれ１本ずつが選択されて論
理「１」レベルとなる。これにより、第１のカラムゲー
トトランジスタ群ＮＣＨ1,1 〜ＮＣＨ1,M と、第２のカ
ラムゲートトランジスタ群ＮＣＨN,1 〜ＮＣＨN,M のう
ち、それぞれ１つずつのトランジスタが導通状態とな
る。これらの導通したカラムゲートトランジスタによ
り、１本の列線がセンスアンプ回路の入力ノードsaに電
気的に接続される。

【０００８】ここで、選択された列線の電位は、一般に
高速にデータを読み出せるように電源電圧Ｖccよりも低
く設定される。この電位の設定は、閾値電圧が負である
デプレッション型ＮチャネルトランジスタＤ２と、閾値
電圧がほぼ０Ｖに等しいＮチャネルトランジスタＩ２と
で構成されるインバータ回路ＩＮＶ３１によって行われ
る。

【０００９】ＮチャネルトランジスタＤ２のドレインは
電源電圧Ｖcc端子に接続され、ゲートとソースはノード
ｈｖｈに接続されている。ＮチャネルトランジスタＩ２
のドレインはこのノードｈｖｈに接続され、ソースは接
地されゲートはノードｓａに接続されている。

【００１０】ノードｓａは、第１のカラムゲートトラン
ジスタ群ＮＣ１〜ＮＣＮのドレインに接続されている。
さらにこのノードｓａは、エンハンスメント型Ｎチャネ
ルトランジスタＮ１を介してノードsainに接続されてい
る。ここで、ＮチャネルトランジスタＮ１は、ゲートが
インバータ回路ＩＮＶ３１の出力ノードｈｖｈに接続さ
れている。また、ノードｓａｉｎと電源電圧Ｖcc端子と
の間には、メモリセルに流れる電流に対応して設定され
た導通抵抗を有する負荷抵抗としてＰチャネルトランジ
スタＰ１が接続されている。このトランジスタＰ１のゲ
ートは、ノードｓａｉｎに接続されている。

【００１１】一般に、大容量の半導体記憶装置では、ビ
ット線に接続されるメモリセルの個数が数千個と非常に
大きな数となる。このため、列線に接続される接合容量
の合計は数ｐＦと大きくなり、列線を充電する速度が低
下しデータの読み出し速度の遅延を招くことになる。そ
こで従来は、トランジスタＤ２，Ｉ２，及びＰ１の導通
抵抗を調整し、列線を充電したときの電位を０．７Ｖ程
度の低い値に設定し、さらに列線の電位がデータに対応
して振幅する大きさを０．０７Ｖと小さくしている。

【００１２】また、この図６に示された従来の装置に
は、列線の電位が所定値以下の場合に急速に充電する手
段が設けられている。この手段は、デプレッション型Ｎ
チャネルトランジスタＤ１と閾値電圧がほぼ０ＶのＮチ
ャネルトランジスタＩ１とで構成されたインバータ回路
ＩＮＶ３２と、エンハンスメント型Ｎチャネルトランジ
スタＮ５とで構成されている。トランジスタＤ１のドレ
インは電源電圧Ｖcc端子に接続され、ゲート及びソース
はノードｈｖｌに接続されている。トランジスタＩ１の
ドレインはノードｈｖｌに接続され、ソースは接地さ
れ、ゲートはノードｓａに接続されている。ここで、イ
ンバータ回路ＩＮＶ３２はノードｓａの電位を反転増幅
してノードｈｖｌの電位を制御するものである。

【００１３】トランジスタＮ５は、電源電圧Ｖcc端子と
ノードｓａとの間に接続され、ゲートがノードｈｖ１に
接続されている。これにより、トランジスタＮ５は、イ
ンバータ回路ＩＮＶ３２からの出力信号に基づいて制御
されることになる。ノードｓａの電位が、列線がロウレ
ベルであるときの電位である約０．７Ｖ以下の場合に、
トランジスタＮ５が導通し列線を充電する。

【００１４】次に、基準電位を発生する回路の構成につ
いて説明する。この基準電位発生回路は、導通状態にあ
るときのメモリセルＭＣ1,1 〜ＭＣI,NMと等価なダミー
メモリセルＤＭＣ１〜ＤＭＣＩと、カラムゲートトラン
ジスタＮＣ１〜ＮＣＮ，ＮＣＨ1,1 〜ＮＣＨN,M と等価
なダミーカラムゲートトランジスタＤＣＧ１，ＤＣＧ２
と、ダミーメモリセルＤＭＣ１〜ＤＭＣＩのドレインに
所定電圧を供給するセンスアンプ回路内のバイアス回路
とで構成されている。

【００１５】ダミーメモリセルＤＭＣ１〜ＤＭＣＩのゲ
ートは、それぞれ対応する行線ＷＬ１〜ＷＬＩに接続さ
れており、メモリセルＭＣ1,1 〜ＭＣI,NMが配置された
メモリセルのマトリクス内に対応して配置されている。
２つのダミーカラムゲートトランジスタＤＣＧ１〜ＤＣ
Ｇ２のゲートは、それぞれ電源電圧Ｖcc端子に接続され
ている。これらのダミーカラムゲートトランジスタＤＣ
Ｇ１〜ＤＣＧ２を介して、ダミーメモリセルＤＭＣ１の
ドレインと接続されたダミー列線は、センスアンプ回路
内のノードｄｓａに電気的に接続されている。

【００１６】基準電位発生回路内に設けられたバイアス
回路は、インバータ回路ＩＮＶ３１を複製したインバー
タ回路ＩＮＶ３３、インバータ回路ＩＮＶ３２を複製し
たインバータ回路ＩＮＶ３４、トランジスタＮ５と等価
な急速充電用のトランジスタＮ６、トランジスタＮ１と
等価なトランジスタＮ２とから構成されている。

【００１７】ノードｄｓａは、トランジスタＮ２を介し
て基準電位Ｖref を発生するノードＶref に接続されて
いる。ノードＶref と電源電圧Ｖcc端子との間には、ダ
ミーメモリセルＤＭＣの負荷手段として、Ｐチャネルト
ランジスタＰ２及びＰ３が設けられている。トランジス
タＰ２及びＰ３のソースは電源電圧Ｖcc端子に接続さ
れ、ゲート及びドレインはそれぞれノードＶref に接続
されている。

【００１８】トランジスタＰ２の電流駆動能力は、メモ
リセル側の負荷トランジスタＰ１と等しくなるように設
定される。トランジスタＰ３の電流駆動能力は、ノード
Ｖref の電位がノードｓａｉｎの電位振幅の中間に位置
するように設定される。これにより、選択されたメモリ
セルが導通状態の場合にはノードｓａｉｎの電位はノー
ドＶref の基準電位Ｖref よりも低く、非同等状態の場
合には逆に高くなる。

【００１９】このノードｓａｉｎとノードＶref との電
位差を、カレントミラー型の差動増幅回路により検出す
ることでデータの読み出しを行う。この差動増幅回路
は、ＰチャネルトランジスタＰ４〜Ｐ６と、Ｎチャネル
トランジスタＮ３及びＮ４とで構成される。差動増幅回
路で読み出されたデータは、インバータ回路ＩＮＶ１及
びＩＮＶ２を介して図示されていない出力バッファ回路
に転送され、さらに出力バッファ回路から外部へ出力さ
れる。

【００２０】ここで、選択されたメモリセルが導通状態
のときは、センスアンプ回路の出力信号Ｄ* はハイレベ
ルで論理「１」となる。この場合のメモリセルに記憶さ
れたデータを「１」と定義する。逆に、メモリが非導通
状態でセンスアンプ回路の出力信号Ｄ* がロウレベルで
論理「０」のときは、データは「０」というように定義
する。

【００２１】しかしこのような従来の装置には、電源電
圧Ｖccのレベルが高い場合に、接地電圧Ｖssが変動する
と記憶されたデータとは逆のデータが誤って出力される
という問題があった。この問題について、以下に詳述す
る。

【００２２】一般には、半導体記憶装置を含んだシステ
ム基板上には、多数個の他の半導体装置が配置される。
半導体記憶装置の出力側の信号線は、このシステム基板
上のバス線に接続される。このため、半導体記憶装置の
出力信号線と接地電圧Ｖss端子との間には、通常１００
ｐＦ程度の大きな負荷容量が接続された状態になる。こ
のような負荷容量を短時間で駆動するために、半導体記
憶装置の出力バッファトランジスタのインピーダンスは
小さく設定される。

【００２３】また、バス線は一般に８又は１６ビットと
いうように複数本で構成される。このため、半導体記憶
装置も同時に８又は１６ビットといった複数のデータを
並列に出力できるように構成される。このため、全ての
出力バッファが負荷容量を充放電するときには、出力バ
ッファトランジスタを介して大きな電流が短時間で流れ
る。この場合における半導体記憶装置内の接地電圧Ｖss
は、次の（１）式のように変動する。

【００２４】ΔＶ＝−Ｌ（ｄＩ／ｄｔ） （１） ここで、ΔＶは接地電圧Ｖssの変動電位、Ｉは出力バッ
ファトランジスタを介して流れる電流量、Ｌは半導体記
憶装置のインナリードとボンディングワイヤの自己イン
ダクタンスを示すものとする。

【００２５】接地電圧ＶssがΔＶだけ変動したとする
と、半導体記憶装置の半導体チップ上の接地電圧Ｖss
は、チップ内の位置によって異なってくる。これは、接
地電圧Ｖss線に寄生する抵抗と、接地電圧Ｖss線に接続
される接合容量が、半導体チップ上の場所により異なる
ためである。これにより、メモリセルの接地電圧Ｖss線
と、センスアンプ回路の接地電圧Ｖss線との間に電位差
が存在することになる。この電位差が、データに対応し
た列線の電位差よりも大きいと、センスアンプ回路によ
り誤ったデータが検出されることになる。

【００２６】例えば、選択されたメモリセルがデータ
「１」を記憶しており、このときのノードｓａの所定電
位が０．６Ｖで、メモリセルマトリクス内の接地電圧Ｖ
ss線の電位Ｖss1 が０．２Ｖ上昇したとする。ノードｓ
ａの電位は、半導体基板と列線との間の容量結合の影響
を受けて、０．２Ｖ上昇する。これにより、この電位は
一時的に０．８Ｖになる。このときのセンスアンプ回路
内の接地電圧Ｖss線の電位Ｖss2 が０．１Ｖしか上昇し
ないとすると、トランジスタＩ２のゲートとソース間の
電位差は、０．７Ｖとなる。このため、インバータ回路
ＩＮＶ３１の出力ノードｈｖｈの電位は、データ「０」
を記憶しているメモリセルが選択された場合と同様にロ
ウレベルになる。この結果、トランジスタＮ１は非導通
状態になり、ノードｓａｉｎの電位は上昇し、カレント
ミラー型差動増幅回路からの出力信号は論理「０」とな
る。このように、データ「１」を記憶しているメモリセ
ルが選択され読み出しているにもかかわらず、逆に論理
「０」のデータが出力される。

【００２７】このように、高速化を図るためにメモリセ
ルに対応した列線の電位振幅を０．１Ｖ以下に設定する
場合には、半導体チップ上の接地電圧Ｖss線の電位差を
考慮して、電源変動により誤動作しないように列線の電
位振幅を設定しなければならない。

【００２８】しかし、図６に示されたような従来の装置
では、電源電圧Ｖccが例えば５Ｖというように所定レベ
ルのときに誤動作しないように列線の電位振幅を設定し
たとしても、電源電圧Ｖccが所定レベルよりも高いとき
には接地電圧Ｖssの変動で誤動作する場合があった。以
下に、この電源電圧Ｖssのレベルの相違により発生する
誤動作について詳述する。

【００２９】図７に、インバータ回路ＩＮＶ３１におけ
るトランジスタＤ２に流れる電流とノードｈｖｈの電位
との間、さらにトランジスタＩ２に流れる電流とノード
ｈｖｈとの間の電圧−電流特性をシミュレーションした
結果を示す。ここで、メモリセルのデータに対応した列
線電位の振幅は、高速読み出しが可能なように０．０７
Ｖに設定されている。

【００３０】線５１ａ〜５４ａは、それぞれ電源電圧Ｖ
ccが４，５，６，７Ｖの場合に、ノードｈｖｈの電位に
対してトランジスタＤ２に流れる電流がどのように変化
するかを示している。線５１ｂ〜５４ｂは、それぞれノ
ードｓａの電位が０．６５，０．７０，０．７５，０．
８０Ｖの場合に、ノードｈｖｈの電位に対してトランジ
スタＩ２に流れる電流の変化を示している。

【００３１】この図７より、選択されたメモリセルに記
憶されたデータが「０」のときのノードｈｖｈの電位は
約１．８Ｖである。列線電位は、電源電圧Ｖccが４Ｖの
ときには約０．７５Ｖ、電源電圧Ｖccが７Ｖのときには
約０．８０Ｖである。

【００３２】選択されたメモリセルに記憶されたデータ
が「１」の場合のノードｈｖｈの電位は、電源電圧Ｖcc
が４Ｖのとき図中点Ｃ２で示されたように約２．５Ｖ、
電源電圧Ｖccが５Ｖのとき点Ｄ２で示されたように約
２．８Ｖ、電源電圧Ｖccが７Ｖのとき点Ｅ２で示された
ように約３．０Ｖである。メモリセルのデータが「１」
のときのノードｓａの電位は、電源電圧Ｖccが４，５，
７Ｖのときそれぞれ０．６８，０．７０，０．７２Ｖと
なるように設定されている。

【００３３】このようなシミュレーション結果に基づい
て、メモリセルの接地電位Ｖss線の電位Ｖss1 の上昇
が、センスアンプ回路内の接地電位Ｖss線の電位Ｖss2
の上昇よりもａＶ（ここでは、０．０４Ｖとする）高い
場合のノードｈｖｈの電位の低下について、図７を用い
て説明する。電源電圧Ｖccが４Ｖの場合（線５１ａ）、
列線の電位が０．６８Ｖから０．７２ＶまでａＶ上昇す
ると、インバータ回路ＩＮＶ１の出力ノードｈｖｈの電
位は、０．２２Ｖ低下する。

【００３４】電源電位Ｖccが５Ｖの場合（線５２ａ）
は、列線電位がａＶ変化するとノードｈｖｈの電位は
０．３３Ｖ低下する。このように、インバータ回路ＩＮ
Ｖ１の電源電圧Ｖccへの依存性によって、列線電位が同
じだけ変化した場合にも、電源電圧Ｖccが高い程ノード
ｈｖｈの電位の低下量は大きくなる。

【００３５】従って、例えば電源電圧Ｖccが５Ｖのとき
に半導体記憶装置が誤動作しないように列線の振幅電位
を設定した場合であっても、電源電圧Ｖccがこの設定電
圧（５Ｖ）よりも高くなると、接地電位Ｖssの変動によ
り誤動作し、動作電源電圧のマージンは小さかった。

【００３６】逆に、電源電圧Ｖccが高いときにも半導体
記憶装置が誤動作しないように列線の電位振幅を大きく
設定した場合には、電源電圧が５Ｖのときの読み出し速
度が低下するという問題があった。

【００３７】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置には、電源電圧Ｖccが高くなるほど電源ノ
イズの影響を受けて、選択されたメモリセルの記憶した
データと逆のデータを出力する誤動作が生じやすいとい
う問題があった。

【００３８】本発明は上記事情に鑑みてなされたもの
で、列線の電源電圧よりも高い電源電圧で動作させた場
合にも誤動作せず、かつデータの読み出し速度の向上を
達成する不揮発性半導体記憶装置を提供することを目的
とする。

【００３９】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、データを記憶するメモリセルと、前記メモ
リセルに接続され前記データを入出力する第１のノード
と、電流経路の一端が接地され他端が第２のノードに接
続され、前記第１のノードの電位に応じて導通抵抗を制
御される第１のＭＯＳ型トランジスタと、電流経路の一
端が前記第２のノードに接続され他端が後記電圧供給手
段に接続されゲートが前記第２のノードに接続された第
２のＭＯＳ型トランジスタと、電源電圧を入力され、こ
の電源電圧が所定電圧未満のとき前記第２のＭＯＳ型ト
ランジスタの電流経路の前記他端に前記電源電圧とほぼ
等しい電圧を供給し、前記電源電圧が所定電圧以上のと
き前記第２のＭＯＳ型トランジスタの電流経路の前記他
端に前記電源電圧よりも低い電圧を供給する前記電圧供
給手段と、前記電流経路の一端が前記第１のノードに接
続され他端が後記負荷手段に接続され、前記第２のノー
ドの電位に応じて導通抵抗が制御される第３のＭＯＳ型
トランジスタと、前記第３のＭＯＳトランジスタの電流
経路の前記他端と電源電圧端子との間に接続され所定の
負荷抵抗を有する前記負荷手段とを備えたことを特徴と
している。

【００４０】ここで前記電圧供給手段は、電源電圧端子
と前記第２のＭＯＳ型トランジスタの電流経路の前記他
端との間に接続され、ゲートが第３のノードに接続され
たデプレッション型の第４のＭＯＳ型トランジスタと、
電流経路が電源電圧端子と前記第３のノードとの間に接
続され、ゲートが前記第３のノードに接続された第５の
ＭＯＳ型トランジスタと、電流経路が前記第３のノード
と接地電圧端子との間に接続され、ゲートが前記第３の
ノードに接続された第６のＭＯＳ型トランジスタとを備
えていてもよい。

【００４１】

【作用】第１のノードを充電する第３のＭＯＳ型トラン
ジスタの導通を制御する第２のＭＯＳ型トランジスタへ
供給する電圧が、電源電圧が所定電圧未満のときは電源
電圧とほぼ等しく、電源電圧が所定電圧以上のときには
電源電圧よりも低い。電源ノイズが生じた場合、メモリ
セルのデータに応じて変化する第１のノードの電位の振
幅が同じであっても、電源電圧が高いほど第２のノード
の電位へ与える影響が大きくなり誤動作しやすくなる。
しかし、このように電源電圧が所定電圧以上の場合には
このときの電源電圧よりも低い電圧が第２のＭＯＳ型ト
ランジスタに供給されるため誤動作が防止される。さら
に、電源電圧が所定値未満の場合には、電源電圧より低
い電圧が第２のＭＯＳ型トランジスタの他端に供給され
るとメモリセルからデータを読み出す速度が低下する
が、電源電圧とほぼ等しい電圧が供給されるため動作速
度の低下が防止される。

【００４２】ここで、電圧供給手段が第４〜第６のＭＯ
Ｓ型トランジスタを備える場合は、電源電圧が所定電圧
未満の場合には第６のＭＯＳ型トランジスタの閾値電圧
よりも低くオフしており、デプレッション型の第４のＭ
ＯＳ型トランジスタがオンする。よって、第４のＭＯＳ
型トランジスタにより第３のノードを介して電源電圧と
ほぼ等しい電圧が第３のＭＯＳ型トランジスタの他端に
供給される。電源電圧が所定電圧以上の場合には第６の
ＭＯＳ型トランジスタがオンするため、第３のノードの
電圧は電源電圧よりも低くなり、この電圧が第３のＭＯ
Ｓ型トランジスタの他端に供給される。

【００４３】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。先ず、第１の実施例による半導体記憶装
置の構成を図１に示す。

【００４４】１×ＮＭ個のメモリセルＭ1,1 〜ＭＣI,NM
が、行線ＷＬ1 〜ＷＬI と列線bit1〜bit(nm) の交点に
マトリクス状に配置されている。第１のカラムゲートト
ランジスタ群ＮＣ１〜ＮＣＮが第１のカラムデコーダ出
力信号線ｇ1 〜ｇn にそれぞれゲートを接続されてお
り、第２のカラムゲートトランジスタ群ＮＣＨ1,1 〜Ｎ
ＣＨN,M が第２のカラムデコーダ出力信号線ｈ1 〜ｈm
にそれぞれゲートを接続されている。

【００４５】ダミーメモリセルＤＭＣ1 〜ＤＭＣI は、
行線ＷＬ1 〜ＷＬI に対応して配置されゲートがそれぞ
れ接続されている。第１のダミーカラムゲートトランジ
スタＤＣＧ１は、メモリセル側の第１のカラムゲートト
ランジスタＮＣ1 〜ＮＣＮと等価なトランジスタで、第
２のダミーカラムゲートトランジスタＤＣＧ２は、第２
のカラムゲートトランジスタＮＣＨ1,1 〜ＮＣＨN,M と
等価なトランジスタである。また、列線bit(1)〜bit(n
m) に対応してダミー列線dummy bit が設けられてい
る。以上の構成は、図６を用いて説明した従来の装置と
同等であり、同一の番号を付してある。

【００４６】本実施例の半導体記憶装置は、従来の装置
と比較して以下の点で相違する。図６に示された従来の
装置では、センスアンプ回路がインバータ回路３１〜３
４を有しているのに対し、本実施例のセンスアンプ回路
はインバータ回路１１〜１４を有している。そして、各
々のインバータ回路１１〜１４を制御するフィードバッ
ク制御回路ＦＣが新たに設けられている。

【００４７】次に、本実施例の特徴的部分であるセンス
アンプ回路について詳述する。インバータ回路ＩＮＶ１
１は、閾値電圧Ｖthが負であるデプレッション型Ｎチャ
ネルトランジスタＤＦ２と、閾値電圧Ｖthがほぼ０Ｖに
等しいＮチャネルトランジションＩＦ２及びＩＦ１２と
を有し、電源電圧ＶDD端子と接地電圧Ｖss端子との間に
トランジスタＩＦ２，ＤＦ２，ＩＦ１２の順に直列に接
続されている。

【００４８】このインバータ回路ＩＮＶ１１は、図６に
示された従来の回路におけるインバータ回路ＩＮＶ３１
と同様に、カラムゲートトランジスタＮＣＨ１〜ＮＣ
Ｈ，ＮＣＨ1,1 〜ＮＣＨN,M を介して列線bit に接続さ
れるノードｓａ１の電位に応じて、Ｎチャネルトランジ
スタＮ１の導通抵抗を制御するために設けられている。
ノードｓａ１は、トランジスタＮ１を介して、差動増幅
器のＰチャネルトランジスタＰ５のゲートに接続された
ノードｓａｉｎ１に接続される。このノードｓａｉｎ１
と電源電圧Ｖcc端子との間には、Ｐチャネルトランジス
タＰ１が負荷として接続されている。またノードｓａ１
と電源電圧Ｖcc端子との間には、急速充電用のＮチャネ
ルトランジスタＮ５が接続されている。このトランジス
タＮ５の導通は、インバータ回路ＩＮＶ１２の出力ノー
ドｈｖｌ１の電位に応じて制御される。

【００４９】インバータ回路ＩＮＶ１２は、閾値電圧Ｖ
thが負であるデプレッション型Ｎチャネルトランジショ
ンＤＦ１と、閾値電圧Ｖthがほぼ０Ｖに等しいＮチャネ
ルトランジスタＩＦ１及びＩＦ１１とを有し、電源電圧
ＶDD端子と接地電圧Ｖss端子との間にトランジスタＩＦ
１，ＤＦ１，ＩＦ１１の順に直列に接続されている。

【００５０】このインバータ回路ＩＮＶ１２は、図６に
示された従来の回路におけるインバータ回路ＩＮＶ２と
同様に、ノードｓａ１の電位が所定レベル以下のとき
に、急速充電用のトランジスタＮ５を導通させるために
設けられている。

【００５１】ダミーメモリセル側におけるインバータ回
路ＩＮＶ１３及びＩＮＶ１４は、上述したメモリセル側
のインバータ回路ＩＮＶ１１及び１２の複製回路であ
り、同様な構成を有している。基準電位Ｖref を発生す
るノードＶref1と電源電圧Ｖcc端子との間には、図６の
装置と同等の基準電位Ｖref を設定する負荷手段とし
て、ＰチャネルトランジスタＰ２及びＰ３が並列に接続
されている。

【００５２】メモリセル側のインバータ回路ＩＮＶ１１
及び１２のＰチャネルトランジスタＩＦ２及びＩＦ１
と、ダミーメモリセル側のインバータ回路ＩＮＶ１３及
びＩＮＶ１４のＰチャネルトランジスタＩＦ３及びＩＦ
４のゲートは、いずれもノードｖｃｏｎ１に接続されて
いる。このノードｖｃｏｎ１の電位は、フィードバック
制御回路ＦＣにより制御される。この結果、各インバー
タ回路ＩＮＶ１１〜１４のＮチャネルトランジスタＤＦ
１〜ＤＦ４のドレイン電位は、トランジスタＩＦ１〜Ｉ
Ｆ４とノードｖｃｏｎ１を介して、フィードバック回路
ＦＣにより制御されることになる。

【００５３】フィードバック制御回路ＦＣは、ドレイン
が電源電圧Ｖcc端子に接続されゲートとソースがノード
ｖｃｏｎ１に接続された閾値電圧Ｖthが負のＮチャネル
トランジスタＤＣ１と、ゲートがドレインに接続され、
ノードｖｃｏｎ１と接地電圧Ｖss端子との間に直列に接
続されたエンハンスメント型ＮチャネルトランジスタＤ
Ｎ１〜ＤＮ３とを備えている。

【００５４】電源電圧Ｖccが所定電位に到達するまで
は、ノードｖｃｏｎ１からは電源電圧Ｖccとほぼ同一の
電圧が出力される。電源電圧Ｖccが所定電位以上になる
と、電源電圧Ｖccには依存しない一定の電圧がノードｖ
ｃｏｎ１から出力される。例えばＮチャネルトランジス
タＤＮ１〜ＤＮ３の閾値電圧Ｖthが１Ｖに設定されてい
るとする。トランジスタＤＮ３のドレイン電圧が１Ｖ以
上のとき、このトランジスタＤＮ３はオンする。トラン
ジスタＤＮ２は、ソース電圧が１Ｖのときには基板バイ
アス電位効果により閾値電圧Ｖthが１．５Ｖに上昇して
いる。このため、トランジスタＤＮ２は、ドレイン電圧
が２．５Ｖ以上で導通する。さらに、トランジスタＤＮ
１はソース電圧が２．５Ｖのとき基板バイアス効果によ
り閾値電圧Ｖthが２Ｖとなる。よって、トランジスタＤ
Ｎ１はドレイン電圧が４．５Ｖ以上のとき導通する。ト
ランジスタＤＣ１の導通抵抗を小さく設定すると、電源
電圧Ｖccが４．５Ｖ以下ではトランジスタＤＮ１〜ＤＮ
３はオフしており、ノードｖｃｏｎ１からは電源電圧Ｖ
ccが出力される。電源電圧Ｖccが４．５Ｖ以上になる
と、トランジスタＤＮ１〜ＤＮ３はオンし、ノードｖｃ
ｏｎ１からは電源電圧Ｖccにかかわらず一定の４．５Ｖ
が出力される。

【００５５】ここで、フィールドバック制御回路ＦＣは
他の構成にすることもできる。例えば、このフィードバ
ック制御回路ＦＣではエンハンスメント型のＮチャネル
トランジスタＤＮ１〜ＤＮ３を用いている。これらのト
ランジスタの代わりに、閾値電圧Ｖthがほぼ０ＶのＮチ
ャネルトランジスタを用いることもできる。あるいは、
エンハンスメント型のＮチャネルトランジスタを直列に
接続する個数を変えることで、ノードｖｃｏｎ１から出
力される電位を段階的に変えることができる。

【００５６】次に、フィードバック制御回路ＦＣの出力
ノードｖｃｏｎ１の電圧により制御されるインバータ回
路ＩＮＶ１１の出力電圧と、電源電圧Ｖccとの関係につ
いて述べる。トランジスタＩＦ２は、ノードｖｃｏｎ１
の電位により導通を制御される。このトランジスタＩＦ
２の電流駆動能力は、トランジスタＤＦ２の電流駆動能
力よりも十分に大きく設定されている。よって、トラン
ジスタＤＦ２のドレインには、ノードｖｃｏｎ１の電位
からトランジスタＩＦ２の閾値電圧を差し引いた値とほ
ぼ等しい電位が現われる。

【００５７】図２に、このトランジスタＩＦ２とトラン
ジスタＤＦ２にそれぞれ流れるドレイン電流と、トラン
ジスタＤＦ２のドレイン電圧との関係を示す。実線２１
は、トランジスタＤＦ２のドレイン電流特性を示す。実
線２２は、電源電圧Ｖccが４ＶのときのトランジスタＩ
Ｆ２のドレイン電流特性を示し、実線２３は電源電圧Ｖ
ccが７ＶのときのトランジスタＩＦ２のドレイン電流特
性を示す。

【００５８】電源電圧Ｖccが４Ｖのときは、上述したよ
うにフィードバック制御回路ＦＣからの出力電圧は４Ｖ
となる。トランジスタＤＦ２のドレイン電圧は、実線２
１と実線２２との交点における点ｂの電圧（約３．８
Ｖ）となる。電源電圧Ｖccが４．５Ｖ以上になると、フ
ィードバック制御回路ＦＣの出力電圧は、４．５Ｖで一
定となる。よって、電源電圧Ｖccが７Ｖのときのトラン
ジスタＤＦ２のドレイン電圧は、実線２１と実線２３と
の交点における点ｃの電圧（約４．３Ｖ）になる。

【００５９】インバータ回路ＩＮＶ１１における動作
は、以下のようである。図３に、トランジスタＤＦ２と
トランジスタＩＦ１２にそれぞれ流れる電流と、ノード
ｈｖｈ１の電圧との関係を示す。ここで、電源電圧Ｖcc
が４，５，６，及び７ＶのときにトランジスタＤＦ２に
流れる電流を、実線１１ａ〜１４ａで示す。さらに、ノ
ードｓａ１の電位が０．６５，０．７０，０．７５，及
び０．８０ＶのときにトランジスタＩ２に流れる電流
を、それぞれ実線１１ｂ〜１４ｂで示す。

【００６０】本実施例におけるトランジスタＩＦ１２
と、図６に示された従来の装置におけるトランジスタＩ
Ｆ２とは、寸法及び閾値電圧が同等である。よって、こ
の図３に示された実線１１ｂ〜１４ｂで示されたトラン
ジスタＩＦ１２の電流特性と、図６の実線５１ｂ〜５４
ｂに示された従来の回路におけるトランジスタＩ２の電
流特性とは等しい関係にある。

【００６１】次に、図３に示された本実施例における電
流特性と、図７に示された従来の装置における電流特性
とを比較し、論理「１」のデータを記憶したメモリセル
が選択され読みだされるときに接地電圧Ｖssが変動した
場合について説明する。

【００６２】図７を用いて従来の装置について説明した
のと同様に、本実施例においてもノードｓａ１の電位が
インバータ回路１１の接地電圧Ｖssよりもａ（０．０
４）Ｖ上昇した場合におけるインバータ回路１１の動作
について考える。電源電圧Ｖccが４Ｖのときノードｓａ
１の電位がａＶ上昇すると、ノードｈｖｈ１の電位は点
Ｃ１で示されるように、論理「１」のデータを記憶した
メモリセルが選択されたときのノードｈｖｈ１の所定の
ハイレベルよりも０．２０Ｖ低下する。この値は、図７
に示された従来のノードｈｖｈの電位の変動量に等し
い。電源電圧Ｖccが５Ｖのときにノードｓａ１の電位が
ａＶ上昇したとすると、ノードｈｖｈ１の電位は点Ｄ１
で示されるように所定のハイレベルよりも０．２６Ｖ低
下する。この低下した値０．２６Ｖを従来の装置におけ
る低下した値０．３３Ｖと比べると、小さくなってい
る。

【００６３】電源電圧Ｖccが７Ｖの場合は、ノードｈｖ
ｈ１は点Ｅ１で示されたように、所定のハイレベルより
も０．３０Ｖ低下する。この値を従来の回路におけるノ
ードｈｖｈの低下量である０．４６Ｖと比較すると小さ
い。

【００６４】このように、本実施例では電源電圧Ｖccが
所定の電圧として４．５Ｖ以上になると、インバータ回
路１１のトランジスタＤＦ２のドレイン電圧が一定のレ
ベルに保持される。これにより、電源電圧Ｖccが所定の
レベル以上のときに接地電圧Ｖssに変動が生じても、ノ
ードｈｖｈ１の電位の変動量を抑制することができる。

【００６５】一般に、不揮発性半導体記憶装置では、電
源電圧Ｖccは５Ｖである場合が多い。この場合に、本実
施例を適用した記憶装置では電源電圧Ｖccが５Ｖ以上で
はノードｖｃｏｎ１の電位が一定レベルになるようにフ
ィードバック制御回路ＦＣのトランジスタを設定する。
これにより、電源電圧Ｖccが５Ｖの場合に高速動作が可
能で、かつ電源電圧Ｖccが５Ｖ以上の場合にも誤動作を
防止することが可能となる。

【００６６】また、動作電源電圧として３Ｖから５Ｖま
での広い範囲を保証する場合、電源電圧Ｖccが３Ｖ以上
のときノードｖｃｏｎ１の電位が一定となるようにフィ
ードバック制御回路ＦＣの各トランジスタを設定する。
これにより、電源電圧Ｖccが３Ｖのとき高速動作が可能
で、かつ電源電圧Ｖccが５Ｖでも誤動作することなく安
定した読み出しが可能となる。

【００６７】次に、本発明の第２の実施例について説明
する。図４に、本実施例による半導体記憶装置の構成を
示す。この実施例は、第１の実施例におけるインバータ
回路ＩＮＶ１１〜ＩＮＶ１４を、インバータ回路ＩＮＶ
２１〜ＩＮＶ２４に置き換え、さらにこのインバータ回
路ＩＮＶ２１〜ＩＮＶ２４に図５に示された内部電源電
圧供給回路で発生させた内部電源電圧FEPOW を供給する
点に特徴がある。

【００６８】一般に、半導体記憶装置の出力ビット数
は、ＣＰＵのデータビット数に合わせて複数のビット数
で構成される。このため、半導体記憶装置のメモリセル
アレイは、例えば８ないし１６ブロックに分割され、各
々のブロック毎に１つずつのセンスアンプ回路が設けら
れる。

【００６９】本実施例におけるセンスアンプ回路ＩＮＶ
２１〜ＩＮＶ２４は、それぞれデプレッション型のＮチ
ャネルトランジスタＤ１〜Ｄ４と、閾値電圧Ｖthがほぼ
０ＶのＮチャネルトランジスタＩ１〜Ｉ４とを有し、第
１の実施例におけるインバータ回路ＩＮＶ１１〜ＩＮＶ
１４からトランジスタＩＦ１〜ＩＦ４を除いたものに相
当する。

【００７０】トランジスタＤ１〜Ｄ４のドレインには内
部電源電圧FEPOW 端子３１〜３４が接続され、この端子
３１〜３４は図５における内部電源電圧供給回路の端子
４１に接続される。この図５に示された回路は、図１に
示されたフィードバック制御回路ＦＣと等価なトランジ
スタＤＣ１およびＤＮ１〜ＤＮ３から成る定電圧化手段
と、定電圧化手段の出力ノードｖｃｏｎ２と接地電圧Ｖ
ss端子との間に接続されたＮチャネルトランジスタＮＬ
２と、電源電圧Ｖcc端子と内部電源電圧FEPOW端子との
間に接続されゲートがノードｖｃｏｎ２に接続され閾値
電圧Ｖthがほぼ０ＶであるＮチャネルトランジスタＰＯ
ＷＩと、リーク電位発生手段とを備えている。

【００７１】リーク発生手段は、ノードｖｃｏｎ２の電
位が、トランジスタＤＮ１〜ＤＮ３により決定される所
定電位よりも、一定値だけ低くなるように設定すること
で微調整するために設けられている。このリーク電位発
生手段は、ドレインが電源電圧Ｖcc端子に接続され、ゲ
ートとソースがＮチャネルトランジスタＮＬ２のゲート
に接続されたノードvleak に接続されたデプレッション
型ＮチャネルトランジスタＤＬ１と、ドレインおよびゲ
ートがノードvleak に接続されソースが接地されたエン
ハンスメント型ＮチャネルトランジスタＮＬ１を備えて
いる。トランジスタＤＬ１の導通抵抗は、トランジスタ
ＮＬ１に比べて十分に大きく設定されている。これによ
り、出力ノードvleak からはＮチャネルトランジスタＮ
Ｌ１の閾値電圧Ｖthが出力される。これにより、トラン
ジスタＮＬ２を介してノードｖｃｏｎ２から接地電圧Ｖ
ss端子へ所定のリーク電流を流すことができる。例え
ば、トランジスタＤＬ１を介して流れる電流が１０μＡ
になるように設定し、トランジスタＮＬ１とトランジス
タＮＬ２とのチャネル幅／チャネル長の比を等しくする
と、トランジスタＮＬ２を介して流れるリーク電流は１
０μＡにすることができる。

【００７２】この図５の定電圧化手段は、図１に示され
た第１の実施例におけるフィードバック制御回路ＦＣと
等価な構成となっている。よって、定電圧化手段の出力
ノードｖｌｅａｋの電源電圧Ｖccへの依存性は、図１に
おけるフィードバック制御回路ＦＣの出力ノードｖｃｏ
ｎ１の電源電圧Ｖccへの依存性と等しい。また、トラン
ジスタＰＯＷＩの閾値電圧は、ほぼ０Ｖに設定されてい
る。よって、電源電圧Ｖccが４．５Ｖ以下では、内部電
源電圧FEPOW として電源電圧Ｖccとほぼ等しい電圧が端
子４１から出力される。電源電圧Ｖccが４．５Ｖ以上の
ときは、内部電源電圧FEPOW として電源電圧Ｖccにかか
わらず一定のほぼ４．５Ｖの電圧が出力される。このた
め、第２の実施例においても、高速動作が可能である上
に、幅広い電源電圧に対して誤動作することなく動作を
保証することができる。また、大容量の記憶装置に本実
施例を適用する場合には、メモリセルアレイを構成する
複数のブロックに対して図４に示されたセンスアンプ回
路はそれぞれ設けるが、図５に示された内部電源電圧発
生回路は１つ設ければ足りるため、素子形成面積の縮小
化に寄与することができる。

【００７３】

【発明の効果】以上説明したように本発明の不揮発性半
導体記憶装置は、電源電圧が所定電圧以上のときは、列
線を充電する電流量を制御するトランジスタへ電源電圧
よりも低い電圧を供給するため、電源ノイズにより誤動
作するのが防止され、また電源電圧が所定電圧に満たな
いときは電源電圧とほぼ等しいレベルの電圧をこのトラ
ンジスタへ供給するため動作速度の低下が防止される。

【図面の簡単な説明】

【図１】本発明の第１の実施例による不揮発性半導体記
憶装置の構成を示した回路図。

【図２】同不揮発性半導体記憶装置において、ノードｈ
ｖｈ１の電位が接地電圧Ｖssの変動により変化すること
を示すためのトランジスタＤＦ２とトランジスタＩＦ２
のドレイン電圧に対するドレイン電流の変化を示した特
性図。

【図３】同不揮発性半導体記憶装置において、インバー
タ回路ＩＮＶ１１のトランジスタＤＦ２のドレイン電圧
の電源電圧依存性を示すためのトランジスタＩＦ２とト
ランジスタＤＦ２のノードｈｖｈ１の電位に対するドレ
イン電流の変化を示す特性図。

【図４】本発明の第２の実施例による不揮発性半導体記
憶装置の構成を示した回路図。

【図５】同不揮発性半導体記憶装置における内部電源電
圧を供給するための回路の構成を示した回路図。

【図６】従来の不揮発性半導体記憶装置の構成を示した
回路図。

【図７】同不揮発性半導体記憶装置において、インバー
タ回路ＩＮＶ１のトランジスタＤ２のドレイン電圧の電
源電圧依存性を示すためのトランジスタＩ２とトランジ
スタＤ２のノードｈｖｈの電位に対するドレイン電流の
変化を示す特性図。

【符号の説明】

ＩＮＶ１〜ＩＮＶ２，ＩＮＶ１１〜ＩＮＶ１４，ＩＮＶ
２１〜ＩＮＶ２４ インバータ回路 ＦＣ フィードバック制御回路 ＮＣ１〜ＮＣＮ 第１のカラムゲートトランジスタ群 ＮＣＨ1,1 〜ＮＣＨN,M 第２のカラムゲートトランジ
スタ群 ＭＣ1,1 〜ＭＣI,NM メモリセル ＤＭＣ１〜ＤＭＣＩ ダミーメモリセル ３１〜３４，４１ 内部電源電圧FEPOW 端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】データを記憶するメモリセルと、 前記メモリセルに接続され前記データを入出力する第１
   のノードと、 電流経路の一端が接地され他端が第２のノードに接続さ
   れ、前記第１のノードの電位に応じて導通抵抗を制御さ
   れる第１のＭＯＳ型トランジスタと、 電流経路の一端が前記第２のノードに接続され他端が後
   記電圧供給手段に接続されゲートが前記第２のノードに
   接続された第２のＭＯＳ型トランジスタと、 電源電圧を入力され、この電源電圧が所定電圧未満のと
   き前記第２のＭＯＳ型トランジスタの電流経路の前記他
   端に前記電源電圧とほぼ等しい電圧を供給し、 前記電源電圧が所定電圧以上のとき前記第２のＭＯＳ型
   トランジスタの電流経路の前記他端に前記電源電圧より
   も低い電圧を供給する前記電圧供給手段と、 前記電流経路の一端が前記第１のノードに接続され他端
   が後記負荷手段に接続され、前記第２のノードの電位に
   応じて導通抵抗が制御される第３のＭＯＳ型トランジス
   タと、 前記第３のＭＯＳトランジスタの電流経路の前記他端と
   電源電圧端子との間に接続され所定の負荷抵抗を有する
   前記負荷手段とを備えることを特徴とする不揮発性半導
   体記憶装置。
2. 【請求項２】前記電圧供給手段は、電源電圧端子と前記
   第２のＭＯＳ型トランジスタの電流経路の前記他端との
   間に接続され、ゲートが第３のノードに接続されたデプ
   レッション型の第４のＭＯＳ型トランジスタと、 電流経路が電源電圧端子と前記第３のノードとの間に接
   続され、ゲートが前記第３のノードに接続された第５の
   ＭＯＳ型トランジスタと、 電流経路が前記第３のノードと接地電圧端子との間に接
   続され、ゲートが前記第３のノードに接続された第６の
   ＭＯＳ型トランジスタとを備えることを特徴とする請求
   項１記載の不揮発性半導体記憶装置。