DE112021003375T5

DE112021003375T5 - Erkennung von transistor-transistor-logik- (ttl-) pegeln an einer eingangsschaltung mit verbesserter störfestigkeit bezüglich ruhestromaufnahme

Info

Publication number: DE112021003375T5
Application number: DE112021003375.1T
Authority: DE
Inventors: Sridhar Devulapalli; Daniel J. Russell; Brian Cherek; Michael Klein
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2020-06-24
Filing date: 2021-06-23
Publication date: 2023-04-06
Also published as: US12052016B2; CN115769494A; US20210409024A1; WO2021263277A1

Abstract

Eine Eingangsschaltung, die Logikpegel-Signale (z. B. eines Eingangssignals) erkennt (z. B. puffert), die durch Spannungspegel repräsentiert werden, die niedriger als eine Versorgungsspannung einer Eingangsschaltung sind, und die während stabiler Zustände eines Eingangssignals eine Störfestigkeit bezüglich Ruhestromaufnahme zeigt. In einem oder mehreren Beispielen werden Serien-Inverter bereitgestellt, um einen Eingangsknoten und einen Ausgangsknoten der Eingangsschaltung zu puffern. Eine Spannungsdomäne an der Eingangsschaltung oder am Ausgangsknoten kann höher als eine Spannungsdomäne am Eingangsknoten sein. Die Stromversorgung eines ersten Inverters der Serien-Inverter kann mindestens teilweise als Reaktion auf eine Angabe, dass ein Ausgangssignal ein logisches HIGH ist, ausgeschaltet werden; und die Stromversorgung des ersten Inverters der Serien-Inverter kann mindestens teilweise als Reaktion auf ein Angabe, dass das Ausgangssignal ein logisches LOW ist, eingeschaltet werden. Ein dritter Inverter kann unter Verwendung einer Eingangssignalspannung beibehalten werden, um eine fallende Flanke des Eingangssignals zu erfassen und mindestens teilweise als Reaktion darauf die Stromversorgung des ersten Inverters einzuschalten.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung nimmt unter 35 U.S.C. § 119(e) die Rechte aus der vorläufigen US-Patentanmeldung mit der laufenden Nummer 62/705,384 , eingereicht am 24. Juni 2020, in Anspruch, deren Offenbarungsgehalt hiermit durch Bezugnahme in seiner Gesamtheit hierin aufgenommen wird.
TECHNISCHES GEBIET
Die offenbarten Beispiele beziehen sich allgemein auf Eingangsschaltungen und insbesondere auf Eingangsschaltungen zum Koppeln einer integrierten Schaltungen (IC) mit unterschiedlichen Spannungsdomänen.
HINTERGRUND
Ein Pin für Ein- und Ausgang (E/A-Pin) ist ein funktional zugeordneter oder nicht funktional zugeordneter Pin für digitale Signale in einer integrierten Schaltung (IC), wie einem Mikrocontroller, ohne darauf beschränkt zu sein. Da ein nicht funktional zugeordneter E/A-Pin keinem vordefinierten Zweck dient, können der Zweck und das Verhalten eines E/A-Pins von einem Entwickler eines übergeordneten Systems oder Schaltkreises definiert und implementiert werden. Üblicherweise kann ein E/A-Pin einem Eingang, einem Ausgang oder beiden und einer spezifischen Versorgungsspannung zugeordnet sein. Üblicherweise wird bei der Wahl einer externen Vorrichtung, die über einen E/A-Pin mit einem Mikrocontroller gekoppelt werden soll, eine solche externe Vorrichtung gewählt, die Logikspannungspegel (d. h. Spannungspegel, die digitalen Signalen zugeordnet sind) nahe einer Versorgungsspannung des E/A-Pins verwendet, oder umgekehrt.
Figurenliste
Um die Erörterung eines besonderen Elements oder einer besonderen Handlung leicht zu identifizieren, bezieht/beziehen sich die Hauptziffer(n) in einem Bezugszeichen auf die Figurennummer, in der dieses Element zuerst eingeführt wird.

1 ist ein Schaltschema, das eine Eingangsschaltung zum Puffern eines Eingangssignals gemäß einem oder mehreren Beispielen darstellt
2A ist ein Schaltschema, das die Eingangsschaltung und die jeweiligen Stromversorgungsleitungen des ersten Inverters und des zweiten Inverters von 1 darstellt.
2B ist ein Signal-Zeit-Diagramm, das die Versorgung der jeweiligen Leitungen des ersten Inverters und des zweiten Inverters darstellt.
3 ist ein Schaltschema, das eine Eingangsschaltung gemäß einem oder mehreren Beispielen darstellt
4 ist ein Flussdiagramm, das einen Prozess darstellt, der den Leckstrom bei Serien-Invertern, die ein Eingangssignal puffern, verringert, gemäß einem oder mehreren Beispielen.
5 ist ein Flussdiagramm, das einen Prozess zum Setzen einer Angabe, dass ein Ausgangssignal ein logisches LOW ist, gemäß einem oder mehreren Beispielen darstellt.
6 ist ein Signaldiagramm, das Spannungssignale von einer Simulation der Eingangsschaltung gemäß einem oder mehreren Beispielen darstellt.
7 ist ein Blockdiagramm einer Schaltlogik, die in einigen Beispielen verwendet werden kann, um verschiedene hierin offenbarte Funktionen, Vorgänge, Handlungen, Prozesse oder Verfahren zu implementieren.

ART(EN) ZUM AUSFÜHREN DER ERFINDUNG
In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Beispiele von Beispielen gezeigt sind, in denen die vorliegende Offenbarung in die Praxis umgesetzt werden kann. Diese Beispiele sind hinreichend detailliert beschrieben, um es Durchschnittsfachleuten zu ermöglichen, die vorliegende Offenbarung in die Praxis umzusetzen. Es können jedoch auch andere hierin ermöglichte Beispiele genutzt werden, und Änderungen der Struktur, des Materials und des Prozesses können vorgenommen werden, ohne vom Schutzumfang der Offenbarung abzuweichen.
Die hierin dargestellten Veranschaulichungen sollen keine tatsächlichen Ansichten eines bestimmten Verfahrens oder Systems oder einer bestimmten Vorrichtung oder Struktur sein, sondern sind lediglich idealisierte Darstellungen, die zur Beschreibung der Beispiele der vorliegenden Offenbarung verwendet werden. Ähnliche Strukturen oder Komponenten in den verschiedenen Zeichnungen können in einigen Fällen zur Vereinfachung für den Leser die gleiche oder eine ähnliche Nummerierung beibehalten; die Ähnlichkeit in der Nummerierung bedeutet jedoch nicht notwendigerweise, dass die Strukturen oder Komponenten in Größe, Zusammensetzung, Konfiguration oder einer anderen Eigenschaft identisch sind.
Die folgende Beschreibung kann Beispiele einschließen, um es Durchschnittsfachleuten zu ermöglichen, die offenbarten Beispiele auszuüben. Die Verwendung der Begriffe „beispielhaft“, „als Beispiel“ und „zum Beispiel“ bedeutet, dass die zugehörige Beschreibung erläuternd ist, und obwohl der Schutzumfang der Offenbarung die Beispiele und ihre rechtlichen Äquivalente umfassen soll, ist die Verwendung dieser Begriffe nicht dazu bestimmt, den Schutzumfang eines Beispiels oder dieser Offenbarung auf die spezifizierten Komponenten, Schritte, Merkmale, Funktionen oder dergleichen einzuschränken.
Es versteht sich von selbst, dass die Komponenten der Beispiele, wie sie hierin allgemein beschrieben und in den Zeichnungen veranschaulicht sind, in einer Vielfalt unterschiedlicher Konfigurationen angeordnet und gestaltet werden können. Somit soll die folgende Beschreibung verschiedener Beispiele den Schutzumfang der vorliegenden Offenbarung nicht einschränken, sondern ist lediglich für verschiedene Beispiele repräsentativ. Während die verschiedenen Gesichtspunkte der Beispiele in den Zeichnungen dargestellt sein können, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet, sofern nicht ausdrücklich angegeben.
Des Weiteren sind die gezeigten und beschriebenen spezifischen Implementierungen nur Beispiele und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Elemente, Schaltungen und Funktionen können in Blockdiagrammform gezeigt sein, um die vorliegende Offenbarung nicht durch unnötige Details undeutlich werden zu lassen. Umgekehrt sind gezeigte und beschriebene spezifische Implementierungen nur beispielhaft und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Außerdem sind Blockdefinitionen und die Aufteilung von Logik zwischen verschiedenen Blöcken beispielhaft für eine spezifische Implementierung. Es ist für den Durchschnittsfachmann ohne Weiteres ersichtlich, dass die vorliegende Offenbarung durch zahlreiche andere Aufteilungslösungen in die Praxis umgesetzt werden kann. Auf Details zu zeitlichen Erwägungen und dergleichen wurde größtenteils verzichtet, soweit solche Details für ein vollständiges Verständnis der vorliegenden Offenbarung nicht erforderlich sind und innerhalb der Fähigkeiten von Durchschnittsfachleuten liegen.
Der Durchschnittsfachmann würde verstehen, dass Informationen und Signale unter Verwendung einer Vielfalt unterschiedlicher Technologien und Techniken dargestellt werden können. Einige Zeichnungen können Signale zur Übersichtlichkeit der Darstellung und Beschreibung als ein einzelnes Signal veranschaulichen. Ein Durchschnittsfachmann wird verstehen, dass das Signal einen Bus von Signalen repräsentieren kann, wobei der Bus eine Vielfalt von Bitbreiten aufweisen kann und die vorliegende Offenbarung auf einer beliebigen Anzahl von Datensignalen, einschließlich eines einzelnen Datensignals, implementiert werden kann.
Die verschiedenen veranschaulichenden logischen Blöcke, Module und Schaltungen, die in Verbindung mit den hierin offenbarten Beispielen beschrieben sind, können mit einem Universalprozessor, einem Spezialprozessor, einem Digitalsignalprozessor (DSP), einer integrierten Schaltung (IC), einer anwendungsspezifischen integrierten Schaltung (ASIC), einem feldprogrammierbaren Gate-Array (FPGA) oder einer anderen programmierbaren Logikvorrichtung, einer diskreten Gate- oder Transistorlogik, diskreten Hardwarekomponenten oder einer beliebigen Kombination davon, die zum Durchführen der hierin beschriebenen Funktionen ausgelegt sind, implementiert oder durchgeführt werden. Ein Universalprozessor (der hierin auch als Hostprozessor oder einfach als Host bezeichnet werden kann) kann ein Mikroprozessor sein, aber alternativ kann es sich auch um einen beliebigen herkömmlichen Prozessor, eine Steuerung, einen Mikrocontroller oder eine Zustandsmaschine handeln. Ein Prozessor kann auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein. Ein Universalcomputer einschließlich eines Prozessors gilt als ein Spezialcomputer, während der Universalcomputer konfiguriert ist, um Rechenanweisungen (z. B. Softwarecode) auszuführen, die sich auf Beispiele der vorliegenden Offenbarung beziehen.
Die Beispiele können als Prozess beschrieben sein, der als ein Fließprozess, ein Fließschema, ein Flussdiagramm, ein Strukturdiagramm oder ein Blockdiagramm beschrieben oder dargestellt ist. Obwohl ein Flussdiagramm Vorgangshandlungen als einen sequentiellen Prozess beschreiben kann, können viele dieser Handlungen in einer anderen Abfolge, parallel oder im Wesentlichen gleichzeitig durchgeführt werden. Außerdem kann die Reihenfolge der Handlungen geändert werden. Ein Prozess kann einem Verfahren, einem Thread, einer Funktion, einer Prozedur, einer Subroutine, einem Unterprogramm, einer anderen Struktur oder Kombinationen davon entsprechen. Des Weiteren können die hierin offenbarten Verfahren in Hardware, Software oder beidem implementiert werden. Bei Implementierung in Software können die Funktionen als eine oder mehrere Anweisungen oder als Code auf computerlesbaren Medien gespeichert oder übertragen werden. Computerlesbare Medien schließen sowohl Computerspeichermedien als auch Kommunikationsmedien, einschließlich aller Medien, welche die Übertragung eines Computerprogramms von einem Ort zu einem anderen unterstützen, ein.
Jede Bezugnahme auf ein Element hierin unter Verwendung einer Bezeichnung, wie „erste/r/s“, „zweite/r/s“ usw. schränkt die Menge oder Reihenfolge dieser Elemente nicht ein, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr können diese Bezeichnungen hierin als ein zweckmäßiges Verfahren zum Unterscheiden zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet werden. Eine Bezugnahme auf ein erstes und ein zweites Element bedeutet also nicht, dass dort nur zwei Elemente eingesetzt werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Art und Weise vorausgehen muss. Außerdem kann ein Satz von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente umfassen.
Wie hierin verwendet, bedeutet der Begriff „im Wesentlichen“ in Bezug auf einen gegebenen Parameter, eine gegebene Eigenschaft oder eine gegebene Bedingung und schließt in einem für den Durchschnittsfachmann verständlichen Ausmaß ein, dass der gegebene Parameter, die gegebene Eigenschaft oder die gegebene Bedingung mit einem geringen Maß an Varianz, wie zum Beispiel innerhalb annehmbarer Fertigungstoleranzen, erfüllt ist. Beispielhaft kann in Abhängigkeit von dem bestimmten Parameter, der bestimmten Eigenschaft oder der bestimmten Bedingung, der bzw. die im Wesentlichen erfüllt ist, der Parameter, die Eigenschaft oder die Bedingung zu mindestens 90 % erfüllt, zu mindestens 95 % erfüllt oder sogar zu mindestens 99 % erfüllt sein.
In dieser Beschreibung können der Begriff „gekoppelt“ und Derivate davon verwendet werden, um anzugeben, dass zwei Elemente zusammenwirken oder miteinander interagieren. Wenn ein Element als mit einem anderen Element „gekoppelt“ beschrieben wird, können die Elemente in direktem physischem oder elektrischem Kontakt sein oder es können Zwischenelemente oder -schichten vorhanden sein. Wenn dagegen ein Element als mit einem anderen Element „direkt gekoppelt“ bezeichnet wird, sind keine Zwischenelemente oder -schichten vorhanden. Der Begriff „verbunden“ kann in dieser Beschreibung austauschbar mit dem Begriff „gekoppelt“ verwendet werden und hat die gleiche Bedeutung, sofern nicht ausdrücklich etwas anderes angegeben ist oder der Kontext einem Fachmann etwas anderes angeben würde.
Signalzustände werden manchmal durch Spannungspegel repräsentiert. Als nicht einschränkendes Beispiel werden vorbestimmte Spannungspegel benutzt, um Signalzustände darzustellen, die einer logischen „1“ oder logischen „0“ entsprechen, die bei der Binärdarstellung von Informationen verwendet werden, und solche Spannungen werden hierin als Logikpegel bezeichnet. Bei unterschiedlichen Logikarten, wie z. B. bei Logik mit Bipolartransistoren (BJTs: bipolar junction transistors), Feldeffekttransistoren (FETs), Metall-Oxid-FETs (MOSFETs) oder komplementären Metall-Oxid-Halbleitern (CMOS), ohne darauf beschränkt zu sein, werden unterschiedliche vorbestimmte Spannungspegel benutzt.
Als Transistor-Transistor-Logik-Pegel (TTL-Pegel) werden herkömmlich die Spannungspegel bezeichnet, die von Schaltungen des Typs BJT-Logik verwendet werden, um miteinander über eine Logikpegel-Signalisierung zu kommunizieren. Da die BJT-Logik eine Vorreitertechnologie war, verwenden viele Systeme, die eine FET- und CMOS-Logik implementieren, TTL-Pegel für Logikpegel-Signale.
TTL verwendet üblicherweise eine 5-Volt-Logikkonvention, bei der ein Mindestspannungspegel für einen hohen Logikpegel (HIGH) und ein Höchstspannungspegel für einen niedrigen Logikpegel (LOW) spezifiziert sind. Als ein nicht einschränkendes Beispiel könnte bei einem Eingangssignal, das durch 5-Volt-TTL repräsentiert wird, der Mindestspannungspegel, der als hoher Logikpegel (HIGH) erkannt wird, im Wesentlichen 1,5 bis 2,0 Volt betragen, und der Höchstspannungspegel für ein logisches LOW könnte im Wesentlichen 0,5 bis 1,0 Volt betragen. Für spezifische Anwendungen werden oft spezifische Mindest- und Höchstwerte innerhalb dieser Bereiche festgelegt. Für Ausgangssignale werden oft Spannungspegel-Mindest- und Höchstwerte verwendet, die sich von den spezifizierten Mindest- und Höchstwerten unterscheiden, um einen gewissen Spielraum für Rauschen zwischen einem Ausgangssignal und einem entsprechenden Eingangssignal bereitzustellen.
Zur Erfassung der Spannungspegel, die ein Eingangssignal repräsentieren, kann eine integrierte Schaltung Versorgungsspannungen und Schwellenwerte von Transistoren (z. B. bei einer Vorrichtung, die aus BJTs, FETs, MOSFETs und CMOS, ohne Einschränkung, besteht) nutzen. Wenn ein Spannungspegel eines Eingangssignals an einer Schaltschwelle eines Transistors (z. B. dem Auslösepunkt bei MOSFETs und CMOS, ohne Einschränkung) ist, schaltet die Vorrichtung des Transistors EIN und stellt eine Spannung bereit, die einer Spannungsschiene entspricht (ein Spannungspegel einer Spannungsschiene ist der Spannungspegel der Versorgungsspannung), die intern in der integrierten Schaltung verwendet wird, um logische Zustände eines Signals zu repräsentieren.
Eingangsschaltungen werden manchmal als Schnittstellen zwischen unterschiedlichen Spannungsdomänen verwendet, um Eingangssignale zu puffern, die in den unterschiedlichen Spannungsdomänen durch unterschiedliche Logikpegel-Spannungen repräsentiert werden. In einem Fall, in dem ein TTL-Logiksignal an einer Eingangsschaltung empfangen wird, die CMOS-Logiksignale verwendet, wird das Signal an einem Eingang durch TTL-Spannungen repräsentiert und an einem Ausgang durch CMOS-Spannungen (üblicherweise die Versorgungsspannung der Eingangsschaltung) repräsentiert.
Manchmal werden zum Implementieren einer Eingangsschaltung Serien-Inverter benutzt, die zwischen einen Eingangsknoten und einen Ausgangsknoten gekoppelt werden. Bei einem Inverter, der CMOS-Transistoren vom Anreicherungstyp verwendet, sind ein NMOS- und ein PMOS-Transistor in ein und demselben Logik-Gate angeordnet, wobei der Source-Anschluss des PMOS-Transistors mit VDD gekoppelt ist, der Source-Anschluss des NMOS-Transistors mit GND gekoppelt ist, jeweilige Drain-Anschlüsse mit einem Ausgangsanschluss des Inverters gekoppelt sind und entsprechende Gate-Anschlüsse mit einem Eingangsanschluss des Inverters gekoppelt sind. Liegt eine Spannung an, die einen hohen Logikpegel (HIGH) an dem Inverter-Eingangsanschluss (und somit an den jeweiligen Gate-Anschlüssen des NMOS- und des PMOS-Transistors) repräsentiert, ist der PMOS-Transistor im AUS-Zustand und der NMOS-Transistor im EIN-Zustand und eine Spannung am Inverter-Ausgangsanschluss wird auf GND heruntergezogen. Liegt eine Spannung an, die einen niedrigen Logikpegel (LOW) an dem Inverter-Eingangsanschluss (und somit an den jeweiligen Gate-Anschlüssen des NMOS- und des PMOS-Transistors) repräsentiert, ist der NMOS-Transistor im AUS-Zustand und der PMOS-Transistor im EIN-Zustand und eine Spannung am Inverter-Ausgangsanschluss wird auf VDD hochgezogen.
Wenn ein Eingangssignal mit hohem Logikpegel (HIGH) durch eine Spannung repräsentiert wird, die unter einer Versorgungsspannung der Eingangsschaltung, aber über einer Aktionsschwelle des PMOS-Transistors eines ersten (oder „Eingangs-")Inverters der Serien-Inverter liegt, dann kann ein Spannungspotential über dem Transistor eine Ruhestromaufnahme hervorrufen, die eine nicht vernachlässigbare Größe hat und sich merklich auf die Leistungsaufnahme auswirkt, was sich als Ruhestromaufnahme oder Gleichstromverbrauch durch die Transistorvorrichtung widerspiegeln kann.
Üblicherweise wird die Ruhestromaufnahme von Entwicklern hingenommen. Bei einigen Anwendungen, wie batteriebetriebenen Anwendungen oder Anwendungen mit geringer Leistungsaufnahme/Ruhemodus, ohne Einschränkung, ist es nach Ansicht der Erfinder dieser Offenbarung wünschenswert, die Ruhestromaufnahme zu steuern, um die Leistungsaufnahme zu verringern oder zu unterbinden oder um Strom zu sparen.
Ein oder mehrere Beispiele beziehen sich im Allgemeinen auf das Verringern oder Unterbinden der Ruhestromaufnahme, die bei einer Eingangsschaltung infolge eines Koppelns mit einer Schaltung, die sich in einer anderen Spannungsdomäne befindet, auftritt. In einem oder mehreren Beispielen wird die Stromversorgung eines ersten Inverters von Serien-Invertern mindestens teilweise als Reaktion auf eine Angabe, dass ein Ausgangssignal ein logisches HIGH ist, ausgeschaltet und mindestens teilweise als Reaktion auf eine Angabe, dass das Ausgangssignal ein logisches LOW ist, eingeschaltet.
Während die Stromversorgung des ersten Inverters ausgeschaltet ist, ist der PMOS-Transistor vollständig ausgeschaltet.
1 ist ein Schaltschema, das eine Eingangsschaltung 100 gemäß einem oder mehreren Beispielen darstellt. Die Eingangsschaltung 100 schließt Serien-Inverter 102 ein, um zwischen dem Eingangsknoten 104 und einem Ausgangsknoten 122 einen Puffer für das Eingangssignal 114 bereitzustellen, wobei die Spannungsdomäne 108 (VDD2) der Eingangsschaltung 100 und des Ausgangsknotens 122 höher liegt als die Spannungsdomäne 124 (VDD1) des Eingangsknotens 104 (d. h. VDD2 > VDD1). Als ein nicht einschränkendes Beispiel kann VDD1 für eine Schaltung sein, die Logikpegel nutzt, wobei eine Spannung für ein logisches HIGH nicht innerhalb einer Schwellenspannung von VDD1 liegt (z. B. bei einem I2C-Bus einer integrierten Schaltung, ohne Einschränkung), für einen universellen asynchronen Empfänger-Sender (UART: universal asynchronous receiver-transmitter), der Logikpegel nutzt, wobei eine Spannung für ein logisches HIGH nicht innerhalb einer Schwellenspannung von VDD1 liegt, oder für eine beliebige andere Schaltung, die Logikpegel nutzt, wobei eine Spannung für ein logisches HIGH nicht innerhalb einer Schwellenspannung von VDD1 liegt, oder in Fällen, in denen die Spannungspegel für ein logisches HIGH eines empfangenen Eingangssignals nicht innerhalb einer Schwellenspannung von VDD2 liegen, als ein nicht einschränkendes Beispiel, und zwar aufgrund der Dämpfung eines Eingangssignals 114 oder eines übertragenen Signals, dem das Eingangssignal 114 entspricht.
In einem oder mehreren Beispielen ist die Eingangsschaltung 100 im Allgemeinen konfiguriert, um die Stromversorgung des ersten Inverters 110, die am Eingangsknoten 104 bereitgestellt wird, der ein Eingang von Serien-Invertern 102 ist, als Reaktion auf ein Eingangssignal 114 mit hohem Logikpegel (HIGH), auszuschalten und die Stromversorgung des ersten Inverters 110 als Reaktion auf ein Eingangssignal 114 mit niedrigem Logikpegel (LOW) einzuschalten.
Die Eingangsschaltung 100 schließt Serien-Inverter 102 ein, die gekoppelt sind, um zwischen dem Eingangsknoten 104 und dem Ausgangsknoten 122 einen Puffer bereitzustellen. Der erste Inverter 110 und der zweite Inverter 112 der Serien-Inverter 102 sind eingerichtet, um ein Ausgangssignal 116 bereitzustellen, das ein gepuffertes Eingangssignal 114 ist. Die Eingangsschaltung 100 schließt den Leistungsschalter 106 zum wahlweise Koppeln der Versorgungsspannung VDD2 an den ersten Inverter 110 (d. h. eine Versorgungsleitung des ersten Inverters 110) ein. Der zweite Inverter 112 (d. h. eine Versorgungsleitung des zweiten Inverters 112) ist direkt an die Versorgungsspannung VDD2 gekoppelt, um den zweiten Inverter 112 kontinuierlich zu halten.
Der erste Inverter 110 und der zweite Inverter 112 sind konfiguriert, um jeweilige Ausgangssignale zu erzeugen, die invertierte Versionen jeweiliger Eingangssignale sind. Bei einem berücksichtigten Vorgang erzeugt der erste Inverter 110 ein invertiertes Eingangssignal 114, das durch eine Spannung repräsentiert wird, welche die VDD2-Version des logischen Komplements der Spannung VDD1 ist, die einen Zustand des Eingangssignals 114 repräsentiert. Der erste Inverter 110 erfasst einen Zustand des Eingangssignals 114 mindestens teilweise als Reaktion auf einen ansteigenden oder abfallenden Spannungspegel an seinem Invertereingang, wobei ein ansteigender Spannungspegel eine steigende Flanke des Eingangssignals 114 (d. h. einen Zustandsübergang von einem niedrigen Logikpegel (LOW) zu einem hohem Logikpegel (HIGH)) anzeigt und ein abfallender Spannungspegel eine Angabe auf eine fallende Flanke des Eingangssignals 114 (d. h. einen Zustandsübergang von einem hoher Logikpegel (HIGH) zu einem niedrigen Logikpegel (LOW)) ist. In ähnlicher Weise erfasst der zweite Inverter 112 einen Zustand des invertierten Eingangssignals 114, das vom ersten Inverter 110 erzeugt wird, und erzeugt ein Signal, das dem Eingangssignal 114 entspricht, nur dass es durch Spannungspegel repräsentiert wird, die VDD2 entsprechen.
In einem oder mehreren Beispielen können Schwellen zum Erfassen von ansteigenden und abfallenden Spannungen gewählt werden, um zum Beispiel einen Mindestspannungspegel oder einen Höchstspannungspegel anzuzeigen, die im Voraus für die Darstellung eines logischen LOW bzw. eines logischen HIGH festgelegt wurden, z. B. 1,5 Volt für ein logisches HIGH und 0,5 Volt für ein logisches LOW.
In einem oder mehreren Beispielen wird die Versorgungsspannung VDD2 des ersten Inverters 110 mittels des Leistungsschalters 106 ein- oder ausgeschaltet. Der Leistungsschalter 106 wird durch Aktivierungen bzw. Deaktivierungen des Aktivierungsanschlusses 120 ein- und ausgeschaltet. Hier ist das Signal, das zum Aktivieren/Deaktivieren des Aktivierungsanschlusses 120 verwendet wird, die Angabe 118, die einen Zustand (logisches HIGH oder logisches LOW) des Ausgangssignals 116 am Ausgangsknoten 122 angibt und daher einen Zustand des Eingangssignals 114 angibt. In einem Fall, in dem der Aktivierungsanschluss 120 aktiv auf niedrigem Logikpegel (LOW) und passiv auf hohem Logikpegel (HIGH) ist, schaltet sich der Leistungsschalter 106 mindestens teilweise als Reaktion auf eine Angabe 118, die ein logisches HIGH anzeigt, aus und der erste Inverter 110 wird nicht mit Strom versorgt, und schaltet sich der Leistungsschalter 106 mindestens teilweise als Reaktion auf eine Angabe 118, die ein logisches LOW anzeigt, ein und der erste Inverter 110 wird mit Strom versorgt.
Wenn das Eingangssignal 114 auf hohem Logikpegel (HIGH) ist, erzeugen die Serien-Inverter 102 ein entsprechendes Ausgangssignal 116 mit hohem Logikpegel (HIGH) am Ausgangsknoten 122. Die Angabe 118 wird auf ein logisches HIGH/Deaktivierung gesetzt, wodurch der Leistungsschalter 106 ausgeschaltet und die Stromversorgung des ersten Inverters 110 ausgeschaltet wird.
Wenn der erste Inverter 110 ausgeschaltet ist, wird ein Zustand des Ausgangssignals 116 mindestens teilweise zwischengespeichert, denn während die Stromversorgung ausgeschaltet ist, kann der erste Inverter 110 kein logisches HIGH-Signal als Reaktion auf eine fallende Flanke des Eingangssignals 114 oder genauer gesagt als Reaktion auf abfallende Spannungspegel an seinem Eingang, die eine fallende Flanke des Eingangssignals 114 angeben, erzeugen. Darüber hinaus zeigen sich weder eine fallende Flanke des Eingangssignals 114 noch eine Angabe davon am Eingang des zweiten Inverters 112.
2A ist ein Schaltschema, das die Eingangsschaltung 100 und die Stromversorgungsleitungen 202 und 204 des ersten Inverters 110 und des zweiten Inverters 112 darstellt. 2B ist ein Signal-Zeit-Diagramm, das die Beibehaltung jeweiliger Leitungen 202 und 204 des ersten Inverters 110 und des zweiten Inverters 112 als EIN (d. h. beibehalten oder mit Strom versorgt) oder AUS (d. h. die jeweilige Leitung wird nicht mit Strom versorgt) sowie einen Logikzustand am Ausgangsknoten 122, der den Ausgangsknoten 122 von 1 steuert. Im Allgemeinen zeigt die Beibehaltung der jeweiligen Leitungen 202 und 204 an, dass die Stromversorgung des ersten Inverters 110 bzw. des zweiten Inverters 112 eingeschaltet ist, und die Nicht-Beibehaltung der Leitungen 202 oder 204 zeigt an, dass die Stromversorgung des ersten Inverters 110 bzw. des zweiten Inverters 112 ausgeschaltet ist.
Bei dem durch 2B dargestellten Signal-Zeit-Diagramm ist die Angabe 118 für eine Zeitdauer von T₀ bis T₁ auf niedrigem Logikpegel (LOW) und der erste Inverter 110 wird über die Leitung 202 mit Strom versorgt (d. h. die Stromversorgung ist eingeschaltet). Für eine Zeitdauer von T₁ bis T₂ ist die Angabe 118 auf hohem Logikpegel (HIGH) und die Leitung 202 wird nicht mit Strom versorgt (die Stromversorgung ist ausgeschaltet). Für eine Zeitdauer von T₂ bis T₃ ist die Angabe 118 auf niedrigem Logikpegel (LOW) und der erste Inverter 110 wird über die Leitung 202 mit Strom versorgt (d. h. die Stromversorgung ist eingeschaltet). Für die Zeitdauer von T₀ bis T₃ wird der zweite Inverter 112 über die Leitung 204 mit Strom versorgt (d. h. die Stromversorgung ist eingeschaltet).
Wenn die Stromversorgung des ersten Inverters 110 ausgeschaltet ist, kann der erste Inverter 110 weder auf fallende Flanken des Eingangssignals 114 reagieren (d. h. ein Source-Anschluss des PMOS-Transistors ist schwebend, sodass der PMOS-Transistor den Inverterausgang nicht auf die Versorgungsspannung VDD2 hochziehen kann) noch ein invertiertes Eingangssignal 114 erzeugen. In einem oder mehreren Beispielen wird ein zweiter Signaldetektor in einer Eingangsschaltung bereitgestellt, um eine fallende Flanke des Eingangssignals 114 zu erfassen und den ersten Inverter 110 einzuschalten.
3 ist ein Schaltschema, das eine Eingangsschaltung 300 gemäß einem oder mehreren Beispielen darstellt. Ein in der Eingangsschaltung 300 dargestelltes Element, welches das gleiche Bezugszeichen wie ein in der Eingangsschaltung 100 dargestelltes Element trägt, weist die gleiche Beschreibung auf und wird nicht noch einmal beschrieben, um unnötige Doppelung zu vermeiden.
In einem oder mehreren Beispielen wird ein Zustand der Angabe 118 als Reaktion auf einen Zustand des Ausgangssignals 116 eingestellt. Wird die Angabe 118 auf einen hohen Logikpegel (HIGH) gesetzt, wechselt der Leistungsschalter 106 in den AUS-Zustand und schaltet die Stromversorgung des ersten Inverters 110 aus. Wird die Angabe 118 auf einen niedrigen Logikpegel (LOW) gesetzt, wechselt der Leistungsschalter 106 in den EIN-Zustand und schaltet die Stromversorgung des ersten Inverters 110 ein.
Die Eingangsschaltung 300 schließt den dritten Inverter 302, den Entladeschalter 304, den Leseschalter 306 und den Lesekondensator 310 ein, die dazu eingerichtet sind, fallende Flanken des Eingangssignals 114 zu erfassen und die Angabe 118 auf einen niedrigen Logikpegel (LOW) zu setzen, um den Leistungsschalter 106 einzuschalten und die Stromversorgung des ersten Inverters 110 einzuschalten. Sobald der erste Inverter 110 mit Strom versorgt wird, kann er die fallende Flanke des Eingangssignals 114 erfassen und eine VDD2-Version eines invertierten Eingangssignals 114 erzeugen und kann der zweite Inverter 112 das Ausgangssignal 116 erzeugen, das eine VDD2-Version des Eingangssignals 114 ist.
Der Leseschalter 306, der Lesekondensator 310 und die Spannung V_LESEN sind so eingerichtet, dass sie als VDD1-Stromversorgung des dritten Inverters 302 wirken. Der Leseschalter 306 ist konfiguriert, um im EIN-Zustand zu sein, solange die Gate-Source-Spannung (Vgs) größer als 0 ist. In einem oder mehreren Beispielen kann der Leseschalter 306 ein nativer 0-V_t- (Nullschwellenspannungs-) N-Kanal-MOSFET-Schalter sein, obwohl die Verwendung anderer Konfigurationen von Schaltern den Schutzbereich dieser Offenbarung nicht überschreitet, wie bei einem MOSFET mit niedriger Schwellenspannung und einer Schottky-Diode (deren Anode direkt mit dem Eingangsknoten 104 gekoppelt ist und deren Kathode mit dem dritten Knoten 308 und einer oberen Platte des Lesekondensators 310 gekoppelt ist).
Wenn die Spannung V_EIN (die Spannung, die das Eingangssignal 114 repräsentiert) auf ein logisches HIGH ansteigt oder ein solches repräsentiert, schaltet sich der Leseschalter 306 ein und lädt den Lesekondensator 310 auf, bis der Spannungsunterschied zwischen seinem Gate und seiner Source im Wesentlichen 0 Volt beträgt (d. h. V_LESEN = V_EIN), anschließend wird er nach Bedarf eingeschaltet, um eine Spannung V_LESEN am Lesekondensator 310 beizubehalten, die gleich MAX V_EIN ist. Wenn die Spannung V_EIN auf ein logisches LOW abfällt oder ein solches repräsentiert, ist die Spannung Vgs des Leseschalters 306 negativ, und somit ist der Leseschalter 306 ausgeschaltet. Bemerkenswerterweise bleibt der Pegel der Spannung V_LESEN mindestens für eine gewisse Zeit nahe dem Pegel der erfassten Spannung, nämlich V_EIN. Auf diese Weise nutzen der Leseschalter 306 und der Lesekondensator 310 die Versorgungsspannung VDD2, um einen max. Spannungspegel von V_EIN (d. h. einen Spannungspegel, der dazu dient, einen hohen Logikpegel (HIGH) für das Eingangssignal 114 zu repräsentieren) zum dritten Knoten 308 und zu einer Versorgungsleitung des dritten Inverters 302 zu lesen.
Wenn das Eingangssignal 114 ein logisches HIGH ist, stimmt die Versorgungsspannung V_LESEN am dritten Inverter 302 im Wesentlichen mit der Spannung am Eingang des dritten Inverters 302 überein. Dementsprechend stellt ein Ruhestrom keine Gefahr für den dritten Inverter 302 dar, da seine maximale Versorgungsspannung VDD1 ist und der Eingangspegel ebenfalls VDD1 ist. Selbst wenn die Versorgungsspannung (V_LESEN) über oder unter VDD 1 liegt, wird der dritte Inverter keine Ruhestromaufnahme erfahren, solange der Unterschied kleiner als eine Schwellenspannung des PMOS-Schalters des dritten Inverters 302 (z. B. |500 mV| oder höher, ohne Einschränkung) ist.
Die Spannung über dem Lesekondensator 310 hält den Stromversorgungsanschluss des dritten Inverters 302 bei, und der beibehaltene dritte Inverter 302 kann das Eingangssignal 114 invertieren und insbesondere als Reaktion auf eine abfallende Spannung an seinem Eingang, die eine fallende Flanke des Eingangssignals 114 angibt, ein logisches HIGH erzeugen. Die Ausgabe des beibehaltenen Inverters 302 ist ein Inverter-Eingangssignal 114.
Das von dem beibehaltenen dritten Inverter 302 erzeugte Inverter-Eingangssignal 114 schaltet den Entladeschalter 304 ein. Der Entladeschalter 304 ist zwischen den Ausgangsknoten 122 und der Masseversorgung gekoppelt. Beim Einschalten zieht der Entladeschalter 304 den Ausgangsknoten 122 auf LOW, wodurch das Ausgangssignal 116 und die Angabe 118 auf einen niedrigen Logikpegel (LOW) gesetzt werden. Wenn die Angabe 118 auf ein logisches LOW gesetzt wird, schaltet sich der Leistungsschalter 106 ein und schaltet die Stromversorgung des ersten Inverters 110 ein. Nach Aktivieren kann der erste Inverter 110 ein logisches LOW, das durch eine VDD 1-Spannung an seinem Eingang repräsentiert wird, in ein logisches HIGH an seinem Ausgang invertieren, das durch eine VDD2-Spannung repräsentiert wird, die vom zweiten Inverter 112 invertiert wird, um das Ausgangssignal 116 zu erzeugen, das ein durch eine Spannung VDD2 repräsentiertes Eingangssignal 114 ist.
Für die Initialisierung der Angabe 118 wird der optionale Rücksetzschalter 312 bereitgestellt, der sich als Reaktion auf die Aktivierung eines Einschaltsignals am Anschluss 314 des Rücksetzschalters 312 einschaltet, der benutzt wird, um die Eingangsschaltung 300 mit Strom zu versorgen. Das Einschaltsignal tritt auf, wenn die Leistungs-/Versorgungsspannung auf die Eingangsschaltung 300 von 0 V angewendet/hochgefahren wird. Wenn sich der Rücksetzschalter 312 einschaltet, zieht er den Ausgangsknoten 122 auf LOW und setzt das Ausgangssignal 116 auf einen niedrigen Logikpegel (LOW), wodurch, wie vorstehend erörtert, die Angabe 118 auf LOW gesetzt wird und der Leistungsschalter 106 und die Stromversorgung des ersten Inverters 110 eingeschaltet werden.
4 ist ein Flussdiagramm, das einen Prozess 400 darstellt, der den Leckstrom bei Serien-Invertern, die ein Eingangssignal puffern, reduziert, gemäß einem oder mehreren Beispielen.
Bei Vorgang 402 werden durch den Prozess 400 Serien-Inverter (z. B. Serien-Inverter 102) bereitgestellt, um einen Eingangsknoten (z. B. den Eingangsknoten 104) und einen Ausgangsknoten (z. B. den Ausgangsknoten 122) zu puffern. Eine Spannungsdomäne am Ausgangsknoten (z. B. die zweite Spannungsdomäne 108) ist höher als die Spannungsdomäne am Eingangsknoten (z. B. die erste Spannungsdomäne 124).
Bei Vorgang 404 wird durch den Prozess 400 optional vorübergehend ein Schalter (z. B. der Rücksetzschalter 312) aktiviert, um die Stromversorgung eines ersten Inverters (z. B. des ersten Inverters 110 von Serien-Invertern 102) einzuschalten. In einem oder mehreren Beispielen kann der Vorgang 404 ein Einschalten oder eine Reaktion auf ein Einschalten der Eingangsschaltung 300 sein.
Bei Vorgang 406 wird durch den Prozess 400 die Stromversorgung eines ersten Inverters (z. B. des ersten Inverters 110) der Serien-Inverter (z. B. der Serien-Inverter 102) mindestens teilweise als Reaktion auf eine Angabe (z. B. die Angabe 118), dass ein Ausgangssignal (z. B. das Ausgangssignal 116) ein logisches HIGH ist, ausgeschaltet.
Bei Vorgang 408 wird die Stromversorgung des ersten Inverters (z. B. des ersten Inverters 110) der Serien-Inverter (z. B. der Serien-Inverter 102) mindestens teilweise als Reaktion auf eine Angabe (z. B. die Angabe 118), dass ein Ausgangssignal (das Ausgangssignal 116) ein logisches LOW ist, eingeschaltet. In einem oder mehreren Beispielen kann das Angabe, dass das Ausgangssignal 116 ein logisches LOW ist, alternativ oder zusätzlich ein Angabe auf eine Erfassung einer fallenden Flanke des Eingangssignals 114 oder einer abfallenden Spannung an einem Eingang des dritten Inverters 302 sein.
5 ist ein Flussdiagramm, das einen Prozess 500 zum Setzen einer Angabe, dass ein Ausgangssignal ein logisches LOW ist, gemäß einem oder mehreren Beispielen darstellt.
Bei Vorgang 502 wird durch den Prozess 500 das Aufladen eines Lesekondensators (z. B. des Lesekondensator 310) zu einem dritten Inverter (z. B. dem dritten Inverter 302) mindestens teilweise als Reaktion auf die Spannung am Eingangsknoten (z. B. der Serien-Inverter 102), die einen Spannungspegel aufweist, der ein logisches HIGH repräsentiert, eingeschaltet.
Bei Vorgang 504 wird durch den Prozess 500 das Aufladen des Lesekondensators (z. B. des Lesekondensator 310) mindestens teilweise als Reaktion auf einen oder mehrere der folgenden Sachverhalte ausgeschaltet: (a) die Spannung am Eingangsknoten (z. B. am Eingangsknoten 104) weist einen Spannungspegel auf, der eine logisches LOW repräsentiert, oder (b) eine Spannung über dem Kondensator weist einen Spannungspegel auf, der im Wesentlichen mit dem Spannungspegel am Eingangsknoten übereinstimmt Bei Vorgang 506 wird durch den Prozess 500 der dritte Inverter (z. B. der dritte Inverter 302) mithilfe einer Spannung über dem Lesekondensator (z. B. dem Lesekondensator 310) mit Strom versorgt.
Bei Vorgang 508 wird durch den Prozess 500 ein invertiertes Eingangssignal (z. B. ein Impuls) mithilfe des dritten Inverters (z. B. des dritten Inverters 302) erzeugt, um die Stromversorgung des ersten Inverters (z. B. des ersten Inverters 110) mindestens teilweise als Reaktion darauf, dass der Eingangsknoten (z. B. der Eingangsknoten 104) den abfallenden Spannungspegel aufweist, der eine fallende Flanke des Eingangssignals (z. B. des Eingangssignals 114) repräsentiert, einzuschalten.
6 ist ein Signaldiagramm für einen nicht einschränkenden beispielhaften Vorgang der Eingangsschaltung 300, das ein Diagramm 602 einschließt, das Werte von Spannungssignalen für V_EIN, V_AUS, V_VERRIEGELUNG(verriegeltes V_AUS), V_LESEN und V_IMPULS zeigt, und ein Diagramm 604, das Werte der Ruhestromaufnahme bei Serien-Invertern 102 während des beispielhaften Vorgangs darstellt. Die Spannungspegel VDD1_HIGH und VDD1_LOW werden in 6 verwendet, um Spannungspegel für Logikpegel von V_EIN darzustellen, und die Spannungspegel VDD2_HIGH und VDD2_LOW werden in 6 verwendet, um Spannungspegel für Logikpegel der Eingangsschaltung 300 darzustellen. Wie 6 zeigt, weist V_EIN zum Zeitpunkt T₀ eine steigende Flanke, zum Zeitpunkt T₁ eine fallende Flanke und zum Zeitpunkt T₂ eine steigende Flanke auf. Ungefähr zum Zeitpunkt T₀ wird V_AUS auf VDD2_HIGH gesetzt und wird verriegelt.
Bemerkenswerterweise tritt keine oder nur eine vernachlässigbare Ruhestromaufnahme bei den Serien-Invertern 102 auf, während V_EIN VDD1_LOW ist. Zum Zeitpunkt T₀, wenn die steigende Flanke von V_EIN erfasst und V_AUS auf VDD2_HIGH gesetzt ist, tritt am ersten Inverter 110 eine Ruhestromaufnahme auf, jedoch nur kurzzeitig, da die Stromversorgung des ersten Inverters 110 als Reaktion auf das Einstellen von V_AUS auf VDD2_HIGH ausgeschaltet wird. Ungefähr zum Zeitpunkt T₁ wird V_IMPULS auf VDD1_HIGH gesetzt (z. B. durch den dritten Inverter 302, bei Erfassen der fallenden Flanke von V_EIN, ohne Einschränkung), wodurch V_AUS auf VDD2_LOW gesetzt wird (z. B. wird der Entladeschalter 304 eingeschaltet, wodurch die Spannung am Ausgangsknoten 122 heruntergezogen wird, ohne Einschränkung) und die Stromversorgung des ersten Inverters 110 eingeschaltet wird. Zum Zeitpunkt T₁, wenn die Stromversorgung des ersten Inverters 110 eingeschaltet wird und der erste Inverter 110 von der Ausgabe eines VDD1_LOW zu VDD1_HIGH wechselt, tritt am ersten Inverter 110 eine Ruhestromaufnahme auf, jedoch nur kurzzeitig, da der PMOS-Transistor des ersten Inverters 110 eingeschaltet wird und am Inverterausgang VDD2 bereitstellt.
Bemerkenswerterweise wird eine Eingangsschaltung gemäß einem oder mehreren Beispielen (z. B. die Eingangsschaltung 100 oder die Eingangsschaltung 300, ohne Einschränkung) Eingangssignale erkennen, die durch Spannungspegel von VDD2 repräsentiert werden, wenngleich die Gefahr einer Ruhestromaufnahme am ersten Inverter vernachlässigbar oder nicht vorhanden sein kann. Obwohl verschiedene hierin erörterte Beispiele für Fälle stehen können, in denen Logikpegel eines Eingangssignals durch Spannungspegel dargestellt werden, die niedriger als die Spannungspegel sind, die benutzt werden, um Logikpegel an einer Eingangsschaltung oder einem Ausgangsknoten einer Eingangsschaltung zu repräsentieren, wird im Besonderen die Verwendung von Eingangsschaltungen gemäß einem oder mehreren Beispielen in Fällen in Betracht gezogen, in denen Eingangssignale durch Spannungspegel repräsentiert werden, die im Wesentlichen die gleichen wie die Spannungspegel sind, die zum Repräsentieren von Logikpegel-Signalen an der Eingangsschaltung benutzt werden, ohne den Schutzbereich dieser Offenbarung zu überschreiten. Ferner können Eingangsschaltungen gemäß einem oder mehreren Beispielen als Ausgangsschaltungen, als nicht einschränkendes Beispiel, benutzt werden, um eine Domäne niedrigerer Spannung mit einer Domäne hoher Spannung zu koppeln, ohne den Schutzbereich dieser Offenbarung zu überschreiten.
7 ist ein Blockdiagramm der Schaltlogik 700, die in einigen Beispielen verwendet werden kann, um verschiedene hierin offenbarte Funktionen, Vorgänge, Handlungen, Prozesse oder Verfahren zu implementieren. Die Schaltlogik 700 schließt einen oder mehrere Prozessoren 702 (hierin manchmal als „Prozessoren 702“ bezeichnet) ein, die mit einer oder mehreren Einrichtungen, wie Datenspeichervorrichtungen (hierin manchmal als „Speicher 704“ bezeichnet), wirkverbunden sind, ohne darauf beschränkt zu sein. Die Speicherung 704 schließt einen darauf gespeicherten (z. B. auf einem computerlesbaren Speicher gespeicherten) maschinenausführbaren Code 706 ein und die Prozessoren 702 schließen Logikschaltlogik 708 ein. Der maschinenausführbare Code 706 schließt Informationen ein, die Funktionselemente beschreiben, die durch die Logikschaltlogik 708 implementiert (z. B. durchgeführt) werden können. Die Logikschaltlogik 708 ist dazu eingerichtet, die durch den maschinenausführbaren Code 706 beschriebenen Funktionselemente zu implementieren (z. B. durchzuführen). Die Schaltlogik 700 sollte beim Ausführen der durch den maschinenausführbaren Code 706 beschriebenen Funktionselemente als Spezial-Hardware betrachtet werden, die zum Ausführen von hierin offenbarten Funktionselementen konfiguriert ist. In einigen Beispielen können die Prozessoren 702 dazu konfiguriert sein, die durch den maschinenausführbaren Code 706 beschriebenen Funktionselemente nacheinander, gleichzeitig (z. B. auf einer oder mehreren unterschiedlichen Hardwareplattformen) oder in einem oder mehreren parallelen Prozessströmen durchzuführen.
Wenn durch die Logikschaltlogik 708 der Prozessoren 702 implementiert, ist der maschinenausführbare Code 706 konfiguriert, um die Prozessoren 702 derart anzupassen, dass sie Vorgänge der hierin offenbarten Beispiele durchzuführen. Zum Beispiel kann der maschinenausführbare Code 706 konfiguriert sein, um die Prozessoren 702 derart anzupassen, dass sie mindestens einen Teil oder die Gesamtheit des Prozesses 400 oder des Prozesses 500 durchführen. Als weiteres Beispiel kann der maschinenausführbare Code 706 konfiguriert sein, um die Prozessoren 702 derart anzupassen, dass sie mindestens einen Teil oder eine Gesamtheit der unter Bezugnahme auf die Eingangsschaltung 100 oder die Eingangsschaltung 300 erörterten Vorgänge durchführen.
Die Prozessoren 702 können einen Universalprozessor, einen Spezialprozessor, eine Zentralverarbeitungseinheit (CPU: Central Processing Unit), einen Mikrocontroller, eine programmierbare Logiksteuerung (PLC), einen digitalen Signalprozessor (DSP), eine anwendungsspezifische integrierte Schaltung (ASIC: application specific integrated circuit), eine frei programmierbare Gatter-Anordnung (FPGA: field-programmable gate array) oder eine andere programmierbare Logikvorrichtung, diskrete Gate-Schaltungs- oder Transistorlogik, diskrete Hardwarekomponenten, eine andere programmierbare Vorrichtung oder eine beliebige Kombination davon, die zum Durchführen der hierin offenbarten Funktionen ausgestaltet ist, einschließen. Ein Universalcomputer einschließlich eines Prozessors gilt als ein Spezialcomputer, während der Universalcomputer konfiguriert ist, um Rechenanweisungen (z. B. einen Softwarecode) auszuführen, die sich auf Beispiele der vorliegenden Offenbarung beziehen. Es wird darauf hingewiesen, dass ein Universalprozessor (der hierin auch als Host-Prozessor oder einfach als Host bezeichnet sein kann) ein Mikroprozessor sein kann, aber alternativ können die Prozessoren 702 eine(n) beliebige(n) herkömmliche(n) Prozessor, Steuerung, Mikrocontroller oder Zustandsmaschine einschließen. Die Prozessoren 702 können auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein.
In einigen Beispielen schließt die Speicherung 704 eine flüchtige Datenspeicherung (z. B. Direktzugriffsspeicher (RAM)), nichtflüchtige Datenspeicherung (z. B. Flash-Speicher, ein Festplattenlaufwerk, ein Solid-State-Laufwerk, mehrfach programmierbaren Nur-Lese-Speicher (EPROM: erasable programmable read-only memory), ohne Einschränkung) ein. In einigen Beispielen können die Prozessoren 702 und die Speicherung 704 in einer einzelnen Vorrichtung implementiert sein (z. B. in einem Halbleitervorrichtungsprodukt, einem System-on-Chip (SOC), ohne Einschränkung). In einigen Beispielen können die Prozessoren 702 und die Speicherung 704 in separaten Vorrichtungen implementiert sein.
In einigen Beispielen kann der maschinenausführbare Code 706 computerlesbare Anweisungen (z. B. Softwarecode, Firmwarecode) einschließen. Als nicht einschränkendes Beispiel können die computerlesbaren Anweisungen mittels der Speicherung 704 gespeichert werden, auf sie kann durch die Prozessoren 702 direkt zugegriffen werden und sie können durch die Prozessoren 702 unter Verwendung mindestens der Logikschaltlogik 708 ausgeführt werden. Ebenfalls als nicht einschränkendes Beispiel können die computerlesbaren Anweisungen in der Speicherung 704 gespeichert, zur Ausführung an eine Speichervorrichtung (nicht dargestellt) übertragen und unter Verwendung mindestens der Logikschaltlogik 708 von den Prozessoren 702 ausgeführt werden. Dementsprechend schließt in einigen Beispielen die Logikschaltlogik 708 elektrisch konfigurierbare Logikschaltlogik 708 ein.
In einigen Beispielen kann der maschinenausführbare Code 706 Hardware (z. B. Schaltlogik) beschreiben, die in Logikschaltlogik 708 implementiert werden soll, um die Funktionselemente durchzuführen. Diese Hardware kann auf einer Vielfalt von Abstraktionsebenen beschrieben werden, von Low-Level-Transistor-Layouts bis hin zu High-Level-Beschreibungssprachen. Auf einer hohen Abstraktionsebene kann eine Hardwarebeschreibungssprache (HDL) wie eine Standard-Hardwarebeschreibungssprache (HDL) des Institute of Electrical and Electronics Engineers (IEEE) verwendet werden, ohne darauf beschränkt zu sein. Als nicht einschränkende Beispiele können VERILOG® oder SystemVerilog oder Hardwarebeschreibungssprachen (VHDL) mit VLSI (Very Large Scale Integration) verwendet werden.
HDL-Beschreibungen können nach Belieben in Beschreibungen auf einer beliebigen von zahlreichen anderen Abstraktionsebenen umgewandelt werden. Als nicht einschränkendes Beispiel kann eine Beschreibung auf hoher Ebene in eine Beschreibung auf Logikebene umgewandelt werden, wie beispielsweise eine Register-Übertragungssprache (RTL), eine Beschreibung auf Gate-Ebene (GL), eine Beschreibung auf Layout-Ebene oder eine Beschreibung auf Masken-Ebene. Als nicht einschränkendes Beispiel können Mikrooperationen, die von Hardware-Logikschaltungen (z. B. Gates, Flip-Flops, Registern, ohne Einschränkung) der Logikschaltlogik 708 durchgeführt werden sollen, in einer RTL beschrieben und dann von einem Synthese-Tool in eine GL-Beschreibung umgewandelt werden, und die GL-Beschreibung kann von einem Platzierungs- und Routing-Tool in eine Beschreibung auf Layout-Ebene umgewandelt werden, die einem physischen Layout einer integrierten Schaltung einer programmierbaren Logikvorrichtung, diskreten Gate- oder Transistorlogik, diskreten Hardwarekomponenten oder Kombinationen davon entspricht. Dementsprechend kann in einigen Beispielen der maschinenausführbare Code 706 eine HDL-, eine RTL-, eine GL-Beschreibung, eine Beschreibung auf Masken-Ebene, eine andere Hardwarebeschreibung oder eine beliebige Kombination davon einschließen.
In Beispielen, in denen der maschinenausführbare Code 706 eine Hardwarebeschreibung (auf beliebiger Abstraktionsebene) einschließt, kann ein System (nicht gezeigt, aber einschließlich Speicherung 704) konfiguriert sein, um den durch den maschinenausführbaren Code 706 beschriebene Hardwarebeschreibung zu implementieren. Als nicht einschränkendes Beispiel können die Prozessoren 702 eine programmierbare Logikvorrichtung (z. B. eine FPGA oder eine PLC) einschließen, und die Logikschaltlogik 708 kann elektrisch gesteuert werden, um eine der Hardwarebeschreibung entsprechende Schaltlogik als Logikschaltlogik 708 zu implementieren. Ebenfalls als nicht einschränkendes Beispiel kann die Logikschaltlogik 708 festverdrahtete Logik einschließen, die von einem Herstellungssystem (nicht gezeigt, aber den Speichers 704 einschließend) entsprechend der Hardwarebeschreibung des maschinenausführbaren Codes 706 hergestellt wird.
Ungeachtet dessen, ob der maschinenausführbare Code 706 computerlesbare Anweisungen oder eine Hardwarebeschreibung einschließt, ist die Logikschaltlogik 708 dazu eingerichtet, die durch den maschinenausführbaren Code 706 beschriebenen Funktionselemente durchzuführen, wenn die Funktionselemente des maschinenausführbaren Codes 706 implementiert werden. Es sei darauf hingewiesen, dass, obwohl eine Hardwarebeschreibung Funktionselemente möglicherweise nicht direkt beschreibt, eine Hardwarebeschreibung indirekt Funktionselemente beschreibt, welche die durch die Hardwarebeschreibung beschriebenen Hardwareelemente durchführen können.
In einem oder mehreren Beispielen können die Spannungsschwellen (und die Hysterese für die Eingangsschaltung 100 und die Eingangsschaltung 300, allgemeiner) zum Erfassen steigender und fallender Flanken festgesetzt werden, indem Spannungsschwelleneigenschaften eines ersten Digitallogik-Inverters, der ein erster Inverter 110 ist, und eines dritten Digitallogik-Inverters, der ein Inverter 302 ist, konfiguriert werden. Als ein nicht einschränkendes Beispiel können ein erster Digitallogik-Inverter 110 und ein dritter Digitallogik-Inverter 302 gebildet werden, indem komplementäre Vorrichtungen in einer komplementären Metall-Oxid-Halbleiter-Konfiguration (CMOS-Konfiguration) angeordnet werden (d. h. Inverter vom CMOS-Typ), und die Größe der jeweiligen N- und P-Kanäle jeweiliger Vorrichtungen kann so gewählt werden, dass sich wünschenswerte Spannungsschwellen ergeben.
Wie in der vorliegenden Offenbarung verwendet, können sich die Begriffe „Modul“ oder „Komponente“ auf spezifische Hardware-Implementierungen beziehen, die konfiguriert sind, um die Aktionen des Moduls oder der Komponente oder Softwareobjekte oder Softwareroutinen, die auf Universalhardware (z. B. computerlesbaren Medien, Verarbeitungsvorrichtungen, ohne darauf beschränkt zu sein) des Rechensystems gespeichert oder durch diese ausgeführt werden können, durchzuführen. In einigen Beispielen können die unterschiedlichen Komponenten, Module, Engines und Dienste, die in der vorliegenden Offenbarung beschrieben sind, als Objekte oder Prozesse implementiert werden, die auf dem Rechensystem ausgeführt werden (z. B. als separate Threads, ohne darauf beschränkt zu sein). Obwohl einige der in der vorliegenden Offenbarung beschriebenen Systeme und Verfahren allgemein als softwareimplementiert (gespeichert auf oder ausgeführt durch Universalhardware) beschrieben wurden, sind spezifische Hardware-Implementierungen oder eine Kombination von Software und spezifischen Hardware-Implementierungen ebenfalls möglich und werden in Betracht gezogen.
Wie in der vorliegenden Offenbarung verwendet, kann der Begriff „Kombination“ in Bezug auf eine Vielzahl von Elementen eine Kombination aller Elemente oder eine beliebige von verschiedenen unterschiedlichen Unterkombinationen einiger der Elemente einschließen. Zum Beispiel kann die Phrase „A, B, C, D oder Kombinationen davon“ Bezug nehmen auf eines von A, B, C oder D; die Kombination von jedem von A, B, C und D; und jede Unterkombination von A, B, C oder D, wie A, B und C; A, B und D; A, C und D; B, C und D; A und B; A und C; A und D; B und C; B und D; oder C und D.
Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beiliegenden Ansprüchen (z. B. Hauptteilen der beiliegenden Ansprüche, ohne darauf beschränkt zu sein) verwendet werden, sind allgemein als „offene“ Begriffe gedacht (z. B. sollte der Begriff „einschließlich“ als „einschließlich, ohne darauf beschränkt zu sein“ interpretiert werden, der Begriff „aufweisend“ sollte als „mindestens aufweisend“ interpretiert werden, der Begriff „schließt ein“ sollte als „schließt ein, ohne darauf beschränkt zu sein“ interpretiert werden, ohne darauf beschränkt zu sein). Wie hierin verwendet, bedeutet der Begriff „jedes“ einige oder eine Gesamtheit. Wie hierin verwendet, bedeutet der Begriff „alle“ eine Gesamtheit.
Darüber hinaus wird, wenn eine bestimmte Anzahl von einer eingeführten Anspruchsangabe beabsichtigt ist, diese Absicht ausdrücklich im Anspruch angegeben, und in Ermangelung dieser Nennung liegt keine solche Absicht vor. Als Verständnishilfe können zum Beispiel die folgenden beiliegenden Ansprüche die Verwendung der einleitenden Phrasen „mindestens eine/r/s“ und „eine/r/s oder mehrere“ zum Einführen von Anspruchsangaben enthalten. Die Verwendung solcher Formulierungen sollte jedoch nicht dahin gehend ausgelegt werden, um zu implizieren, dass die Einführung einer Anspruchsangabe durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsangabe enthält, auf Beispiels beschränkt, die nur eine solche Angabe enthalten, selbst wenn derselbe Anspruch die einleitenden Phrasen „eine/r/s oder mehrere“ oder „zumindest eine/r/s“ und unbestimmte Artikel wie „ein“ und/oder „eine“ einschließt (z. B. soll „ein“ und/oder „eine“ so interpretiert werden, dass es „zumindest ein/e“ oder „ein/e oder mehrere“ bedeutet); gleiches gilt für die Verwendung von bestimmten Artikeln, die zur Einführung von Anspruchsangaben verwendet werden.
Darüber hinaus wird, selbst wenn eine bestimmte Anzahl von eingeführten Anspruchsangabe explizit genannt wird, der Fachmann erkennen, dass eine solche Angabe dahingehend interpretiert werden sollte, dass mindestens die angegebene Anzahl gemeint ist (z. B. bedeutet die bloße Angabe von „zwei Angaben“ ohne andere Modifikatoren mindestens zwei Angaben oder zwei oder mehr Angaben). Des Weiteren soll in den Fällen, in denen eine Konvention analog zu „mindestens eine/r/s von A, B und C, ohne darauf beschränkt zu sein“ oder „eine/r/s oder mehrere von A, B und C, ohne darauf beschränkt zu sein“ verwendet wird, im Allgemeinen eine solche Konstruktion A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen, oder A, B und C zusammen, ohne darauf beschränkt zu sein, einschließen Ferner sollte jedes disjunkte Wort oder jede disjunkte Formulierung, das bzw. die zwei oder mehr alternative Begriffe darstellt, sei es in der Beschreibung, den Ansprüchen oder den Zeichnungen, dahingehend verstanden werden, dass die Möglichkeit des Einschließens eines der Begriffe, des einen oder des anderen Begriffs oder beider Begriffe in Betracht gezogen wird. Zum Beispiel sollte die Formulierung „A oder B“ so verstanden werden, dass sie die Möglichkeiten „A“ oder „B“ oder „A und B“ einschließt. Wenn in dieser Beschreibung etwas als „üblich“, „herkömmlich“, „bekannt“, „üblicherweise“ oder dergleichen charakterisiert wird, bedeutet dies nicht notwendigerweise, dass es im Stand der Technik offenbart ist oder dass die erörterten Gesichtspunkte nach dem Stand der Technik anerkannt sind. Noch bedeutet es notwendigerweise, dass es auf dem betreffenden Gebiet weithin bekannt und wohlverstanden ist oder routinemäßig verwendet wird.
Zusätzliche, nicht einschränkende Beispiele der Offenbarung schließen ein:

Beispiel 1: Ein Verfahren, umfassend: Bereitstellen von Serien-Invertern, um einen Eingangsknoten und einen Ausgangsknoten zu puffern, wobei eine Spannungsdomäne am Ausgangsknoten höher als die Spannungsdomäne am Eingangsknoten ist; Ausschalten der Stromversorgung eines ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass ein Ausgangssignal ein logisches HIGH ist; und Einschalten der Stromversorgung des ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass das Ausgangssignal ein logisches LOW ist.
Beispiel 2: Das Verfahren nach Beispiel 1, umfassend: Erzeugen eines Spannungsimpulses mithilfe eines dritten Inverters, um die Stromversorgung des ersten Inverters mindestens teilweise als Reaktion darauf einzuschalten, dass der Eingangsknoten einen abfallenden Spannungspegel aufweist, der eine fallende Flanke eines Eingangssignals repräsentiert.
Beispiel 3: Das Verfahren nach einem der Beispiele 1 und 2, umfassend: Aufladen eines Lesekondensators; und Versorgen des dritten Inverters mit Strom mithilfe einer Spannung über dem Lesekondensator.
Beispiel 4: Das Verfahren nach einem der Beispiele 1 bis 3, umfassend: Einschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator unterschiedliche Spannungspegel zeigen.
Beispiel 5: Das Verfahren nach einem der Beispiele 1 bis 4, umfassend: Ausschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator einen gleichen Spannungspegel zeigen.
Beispiel 6: Das Verfahren nach einem der Beispiele 1 bis 5, umfassend: Beibehalten eines zweiten Inverters der Serien-Inverter, wenn die Stromversorgung des ersten Inverters ausgeschaltet ist und wenn die Stromversorgung des ersten Inverters eingeschaltet ist.
Beispiel 7: Das Verfahren gemäß einem der Beispiele 1 bis 6, umfassend: Aktivieren eines Rücksetzschalters, um die Stromversorgung des ersten Inverters einzuschalten.
Beispiel 8: Eine Einrichtung, umfassend: Serien-Inverter, die wahlweise gekoppelt sind, um einen Puffer zwischen einem Eingangsknoten und einem Ausgangsknoten bereitzustellen, wobei sich eine Spannungsdomäne des Eingangsknotens von einer Spannungsdomäne der Serien-Inverter unterscheidet; und einen Leistungsschalter, der eingerichtet ist zum: Ausschalten der Stromversorgung eines ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass ein Ausgangssignal ein logisches HIGH ist; und Einschalten der Stromversorgung des ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass das Ausgangssignal ein logisches LOW ist.
Beispiel 9: Die Einrichtung nach Beispiel 8, umfassend: eine Stromversorgung und eine Versorgungsleitung eines zweiten Inverters der Serien-Inverter, die gekoppelt sind, um den zweiten Inverter mit Strom zu versorgen.
Beispiel 10: Die Einrichtung nach einem der Beispiele 8 und 9, wobei die Stromversorgung und die Versorgungsleitung des zweiten Inverters gekoppelt sind, um den zweiten Inverter sowohl dann, wenn die Stromversorgung des ersten Inverters im AUS-Zustand ist, als auch dann, wenn die Stromversorgung des ersten Inverters im EIN-Zustand ist, beizubehalten.
Beispiel 11: Die Einrichtung nach einem der Beispiele 8 bis 10, umfassend: einen dritten Inverter und einen Entladeschalter, die gekoppelt sind, um den Leistungsschalter mindestens teilweise als Reaktion darauf einzuschalten, dass der Eingangsknoten einen abfallenden Spannungspegel zeigt, der eine fallende Flanke eines Eingangssignals repräsentiert.
Beispiel 12: Die Einrichtung nach einem der Beispiele 8 bis 11, umfassend: einen Lesekondensator zum Speichern einer Spannung zum Beibehalten einer Versorgungsleitung des dritten Inverters.
Beispiel 13: Die Einrichtung nach einem der Beispiele 8 bis 12, umfassend: einen Leseschalter, der eingerichtet ist zum: Einschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator einen Unterschied zeigen; und Ausschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator einen gleichen Spannungspegel zeigen.
Beispiel 14: Die Einrichtung nach einem der Beispiele 8 bis 13, wobei: der dritte Inverter eingerichtet ist zum Erzeugen eines Spannungsimpulses mindestens teilweise als Reaktion darauf, dass der Eingangsknoten den abfallenden Spannungspegel zeigt, der eine fallende Flanke des Eingangssignals repräsentiert.
Beispiel 15: Die Einrichtung nach einem der Beispiele 8 bis 14, wobei: ein Spannungspegel des Spannungsimpulses im Wesentlichen gleich einem Spannungspegel ist, der benutzt wird, um einen hohen Logikpegel (HIGH) für das Eingangssignal zu repräsentieren.
Beispiel 16: Die Einrichtung nach einem der Beispiele 8 bis 14, wobei der erste Inverter ein Digitallogik-Inverter ist, der zweite Inverter ein Digitallogik-Inverter ist und ein dritter Inverter ein Digitallogik-Inverter ist.
Beispiel 17: Die Einrichtung nach einem der Beispiele 8 bis 14, wobei eine gewünschte Hysterese für die Eingangsschaltung mindestens teilweise basierend auf gewählten Kanalabmessungen der jeweiligen Transistoren eines oder mehrerer von dem ersten Inverter, dem zweiten Inverter und dem dritten Inverter gesetzt ist.
Beispiel 18: Die Einrichtung nach einem der Beispiele 8 bis 14, wobei Spannungsschwellen zum Erfassen steigender und fallender Flanken am ersten Transistor und dritten Transistor mindestens teilweise basierend auf gewählten Kanalabmessungen der jeweiligen Transistoren des ersten Transistors und des zweiten Transistors konfiguriert sind.

Die Merkmale der verschiedenen hierin beschriebenen Beispiele schließen sich nicht gegenseitig aus und können in verschiedenen Kombinationen und Umsetzungen vorliegen, selbst wenn solche Kombinationen oder Umsetzungen hierin nicht ausdrücklich beschrieben sind, ohne vom Schutzumfang der Offenbarung abzuweichen. Vielmehr werden einem Fachmann, ohne vom Schutzumfang der Offenbarung abzuweichen, Variationen, Modifikationen und andere Implementierungen des hierin beschriebenen in den Sinn kommen. Daher ist die Erfindung nicht nur durch die vorhergehende veranschaulichende Beschreibung, sondern nur durch die folgenden Ansprüche und gesetzliche Äquivalente davon zu definieren.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62/705384 [0001]

Claims

Verfahren, umfassend: Bereitstellen von Serien-Invertern, um einen Eingangsknoten und einen Ausgangsknoten zu puffern, wobei eine Spannungsdomäne am Ausgangsknoten höher als die Spannungsdomäne am Eingangsknoten ist; Ausschalten der Stromversorgung eines ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass ein Ausgangssignal ein logisches HIGH ist; und Einschalten der Stromversorgung des ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf ein Angabe, dass das Ausgangssignal ein logisches LOW ist.
Verfahren nach Anspruch 1, umfassend: Erzeugen eines Spannungsimpulses mithilfe eines dritten Inverters, um die Stromversorgung des ersten Inverters mindestens teilweise als Reaktion darauf, dass der Eingangsknoten einen abfallenden Spannungspegel zeigt, der eine fallende Flanke eines Eingangssignals repräsentiert, einzuschalten.
Verfahren nach Anspruch 2, umfassend: Aufladen eines Lesekondensators; und Versorgen des dritten Inverters mit Strom mithilfe einer Spannung über dem Lesekondensator mit Strom.
Verfahren nach Anspruch 3, umfassend: Einschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator unterschiedliche Spannungspegel zeigen.
Verfahren nach Anspruch 3, umfassend: Ausschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator einen gleichen Spannungspegel zeigen.
Verfahren nach Anspruch 1, umfassend: Beibehalten eines zweiten Inverters der Serien-Inverter, wenn die Stromversorgung des ersten Inverters ausgeschaltet ist und wenn die Stromversorgung des ersten Inverters eingeschaltet ist.
Verfahren nach Anspruch 1, umfassend: Aktivieren eines Rücksetzschalters, um die Stromversorgung des ersten Inverters einzuschalten.
Einrichtung umfassend: Serien-Inverter, die wahlweise gekoppelt sind, um einen Puffer zwischen einem Eingangsknoten und einem Ausgangsknoten bereitzustellen, wobei sich eine Spannungsdomäne des Eingangsknotens von einer Spannungsdomäne der Serien-Inverter unterscheidet; und einen Leistungsschalter, der eingerichtet ist zum: Ausschalten der Stromversorgung eines ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass ein Ausgangssignal ein logisches HIGH ist; und Einschalten der Stromversorgung des ersten Inverters der Serien-Inverter mindestens teilweise als Reaktion auf eine Angabe, dass das Ausgangssignal ein logisches LOW ist.
Einrichtung nach Anspruch 8, umfassend: eine Stromversorgung und eine Versorgungsleitung eines zweiten Inverters der Serien-Inverter, die gekoppelt sind, um den zweiten Inverter mit Strom zu versorgen.
Einrichtung nach Anspruch 9, wobei die Stromversorgung und die Versorgungsleitung des zweiten Inverters gekoppelt sind, um den zweiten Inverter sowohl dann, wenn die Stromversorgung des ersten Inverters im AUS-Zustand ist, als auch dann, wenn die Stromversorgung des ersten Inverters im EIN-Zustand ist, beizubehalten.
Einrichtung nach Anspruch 8, umfassend: einen dritten Inverter und einen Entladeschalter, die gekoppelt sind, um den Leistungsschalter mindestens teilweise als Reaktion darauf einzuschalten, dass der Eingangsknoten einen abfallenden Spannungspegel zeigt, der eine fallende Flanke eines Eingangssignals repräsentiert.
Einrichtung nach Anspruch 11, umfassend: einen Lesekondensator zum Speichern einer Spannung zum Beibehalten einer Versorgungsleitung des dritten Inverters.
Einrichtung nach Anspruch 12, umfassend: einen Leseschalter, der eingerichtet ist zum: Einschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator einen Unterschied zeigen; und Ausschalten des Aufladens des Lesekondensators mindestens teilweise als Reaktion darauf, dass die Spannung am Eingangsknoten und die Spannung über dem Lesekondensator einen gleichen Spannungspegel zeigen.
Einrichtung nach Anspruch 11, wobei: der dritte Inverter eingerichtet ist, um einen Spannungsimpuls mindestens teilweise als Reaktion darauf zu erzeugen, dass der Eingangsknoten den abfallenden Spannungspegel zeigt, der eine fallende Flanke des Eingangssignals repräsentiert.
Einrichtung nach Anspruch 14, wobei: ein Spannungspegel des Spannungsimpulses im Wesentlichen gleich einem Spannungspegel ist, der benutzt wird, um einen hohen Logikpegel (HIGH) für das Eingangssignal zu repräsentieren.