CN114649041A - 反熔丝存储装置、存储阵列及反熔丝存储装置的编程方法 - Google Patents

Abstract

本发明公开了一种反熔丝存储装置、存储阵列及反熔丝存储装置的编程方法。当反熔丝存储装置的驱动电路编程所选中的反熔丝记忆胞时，藉由浮接未被选中的反熔丝控制线或对未被选中的反熔丝控制线施加第二控制线电压，未被选中的位线和未被选中的反熔丝控制线之间的电压差将被消除或降低至可接受的值。从未被选中的位线通过破裂的反熔丝晶体管而流向未被选中的反熔丝控制线的漏电流将被减少或消除，而可避免编程干扰。

Description

反熔丝存储装置、存储阵列及反熔丝存储装置的编程方法

技术领域

本发明涉及一种反熔丝存储装置及其控制方法，特别是一种可防止漏电流和编程干扰的反熔丝存储装置及其控制方法。

背景技术

非易失性存储(Non-volatile memory；简称NVM)装置能够在关闭电源后还能保存所储存的数据，因此成为个人计算机和电子装置中所广泛采用的一种存储装置。

反熔丝存储装置是一种广泛应用于电子设备中的一次性编程(one-timeprogramming；简称OTP)非易失性存储。藉由施加电压，使电流流过氧化层的接面(junction)，并使掺杂物发生移动，从而使反熔丝晶体管的氧化层被打破(也称为"破裂(ruptured)")，进而形成导电路径。然而，在由反熔丝晶体管所形成的存储阵列中，已被编程且未被选中的记忆胞可能发生氧化层破裂，并在相邻被选中的记忆单元的编程操作期间造成漏电流(leakage current)，而造成编程干扰(program disturbance)的问题。

发明内容

本发明的一实施例揭露了一种反熔丝存储装置，其包含多条反熔丝控制线、多条字线、多条位线以及多个反熔丝记忆胞。所述的多条反熔丝控制线包含第一反熔丝控制线，所述的多条字线包含第一字线，而所述的多条位线包含第一位线。每一反熔丝记忆胞耦接到一条对应的反熔丝控制线、一条对应的字线及一条对应的位线。当其中一个反熔丝记忆胞在反熔丝存储装置的编程操作的期间内被选中时，耦接到被选中的反熔丝记忆胞的第一反熔丝控制线用以接收第一控制线电压，耦接到被选中的反熔丝记忆胞的第一字线用以接收第一字线电压，耦接到被选中的反熔丝记忆胞的第一位线用以接收第一位线电压，除了第一位线以外的其他位线用以接收高于第一位线电压的第二位线电压，且除了第一反熔丝控制线以外的其他反熔丝控制线处于浮接状态，或用以接收高于第一位线电压的第二控制线电压。其中第二控制线电压等于或低于第二位线电压，且高于接地电压。

本发明的另一实施例揭露了一种存储阵列，其包含第一记忆胞、第二记忆胞、第三记忆胞以及第四记忆胞。其中当存储阵列执行编程操作且第一记忆胞被选中时：耦接到第一记忆胞及第二记忆胞的一第一控制线用以接收一第一控制线电压；耦接到第一记忆胞及第二记忆胞的一第一字线用以接收一第一字线电压；耦接到第一记忆胞及第三记忆胞的一第一位线被配置成接收一第一位线电压；耦接到第三记忆胞及第四记忆胞的一第二控制线被配置成处于浮接状态或接收一第二控制线电压；耦接到第三记忆胞及第四记忆胞的一第二字线用以接收一第二字线电压；以及耦接到第二记忆胞及第四记忆胞的一第二位线用以接收一第二位线电压。其中第一控制线电压高于第二控制线电压，第一字线电压高于第二字线电压，且第一位线电压低于第二位线电压。第二控制线电压高于一接地电压，并低于或等于第二位线电压。

本发明的另一实施例揭露了一种反熔丝存储装置的编程方法，反熔丝存储装置包含多条反熔丝控制线、多条字线、多条位线、多个反熔丝记忆胞及一驱动电路，每一反熔丝记忆胞耦接到一对应的反熔丝控制线、一对应的字线及一对应的位线，而驱动电路用以藉由反熔丝控制线、字线及位线来控制反熔丝记忆胞的操作。所述的编程方法包含：驱动电路施加一第一控制线电压至与被选中的一反熔丝记忆胞耦接的一反熔丝控制线，施加一第一字线电压至与被选中的反熔丝记忆胞耦接的一字线，以及施加一第一位线电压至与被选中的反熔丝记忆胞耦接的一位线，以对被选中的反熔丝记忆胞进行编程；当驱动电路对被选中的反熔丝记忆胞进行编程时，驱动电路将大于第一位线电压的一第二位线电压施加至其余的位线；以及当驱动电路对被选中的反熔丝记忆胞进行编程时，驱动电路将一第二控制线电压施加在其余的反熔丝控制线，或将上述其余的反熔丝控制线驱动至一浮接状态，其中第二控制线电压等于或低于第二位线电压并高于一接地电压。

附图说明

图1绘示了本发明的一实施例的反熔丝存储装置。

图2绘示了图1中的反熔丝存储装置的数个反熔丝记忆胞。

图3和图4绘示了本发明的不同实施例的其他反熔丝存储装置。

其中，附图标记说明如下：

1、1B、1C：反熔丝存储装置

10：存储阵列

20、20C：驱动电路

22、22C：控制单元

30：伪接地电路

100、A11至A33：反熔丝记忆胞

AF1至AFn：反熔丝控制线

BL1至BLm：位线

GND：第二电源端

FL1、FL2、FL3：跟随闸极线

N1：第一N型晶体管

N2：第二N型晶体管

P1：第一P型晶体管

P2：第二P型晶体管

PVSS：第二控制线电压

Q1：P型晶体管

Q2：N型晶体管

Rp：破裂处

S1至Sn：选择讯号

SW：开关

T1：反熔丝晶体管

T2：跟随闸极晶体管

T3：选择晶体管

VAF：第一控制线电压

VDD2：第一电源端

WL1、WL2、WL3：字线

ZEN：操作讯号

具体实施方式

图1绘示了本发明的一实施例的反熔丝(anti-fuse)存储装置1，图2绘示了图1中的反熔丝存储装置1的数个反熔丝记忆胞A11至A33。反熔丝存储装置1包含存储阵列10及驱动电路20。存储阵列10包含多条反熔丝控制线AF1至AFn、多条字线(例如：图2中的WL1至WL3)、多条位线BL1至BLm，和多个反熔丝记忆胞100。存储阵列10的反熔丝记忆胞100被排列成m行和n列，m和n是大于1的整数。每一反熔丝记忆胞100都耦接至一条对应的反熔丝控制线、一条对应的字线及一条对应的位线。例如，反熔丝记忆胞A21耦接至反熔丝控制线AF2、字线WL2和位线BL1。反熔丝记忆胞A13耦接至反熔丝控制线AF1、字线WL1和位线BL3。图2中所绘示的反熔丝记忆胞A11至A33是示例性地选自图1中所示的存储阵列10的反熔丝记忆胞100。

在本发明的一实施例中，每一反熔丝记忆胞100包含反熔丝晶体管T1和选择晶体管T3。反熔丝晶体管T1具有较低击穿电压的薄氧化层，并与对应的反熔丝控制线(例如：AF1、AF2或AF3)耦接。选择晶体管T3与对应的字线(如WL1、WL2或WL3)和对应的位线(如：BL1、BL2或BL3)耦接。在另一实施例中，每一反熔丝记忆胞100可以另包含跟随闸极晶体管T2，其耦接至对应的跟随闸极线(例如：FL1、FL2或FL3)，并耦接于反熔丝晶体管T1和选择晶体管T3之间。换句话说，在本发明的一些实施例中，跟随闸极晶体管T2为选择性的组件，而反熔丝晶体管T1可以直接地耦接至选择晶体管T3。值得注意的是，反熔丝晶体管T1可以由其他类型的晶体管来实现，而这些晶体管其氧化物层可容易地被击穿或破裂。

在反熔丝存储装置1的编程操作的过程中，其中一个反熔丝记忆胞会被选中，而相关的电压将藉由反熔丝控制线AF1至AFn、字线(例如：WL1至WL3)和位线BL1至BLm施加到各反熔丝记忆胞100。例如，当反熔丝记忆胞A31被驱动电路20选中以进行编程时，从驱动电路20施加到反熔丝控制线AF1至AF3、字线WL1至WL3、跟随闸极线FL1至FL3以及位线BL1至BL3的电压可以如下列的表一所示。

(表一)

当驱动电路20对被选中的反熔丝记忆胞A31进行编程时，耦接到被选中的反熔丝记忆胞A31的反熔丝控制线AF3被施加6伏特的第一控制线电压，耦接到被选中的反熔丝记忆胞A31的跟随闸极线FL3被施加2.2伏特的第一跟随闸极线电压，耦接到被选中的反熔丝记忆胞A31的字线WL3被施加1.5伏特的第一字线电压，而耦接到被选中的反熔丝记忆胞A31的位线BL1被施加0伏特的第一位线电压。此外，当驱动电路20对被选中的反熔丝记忆胞A31进行编程时，其余的反熔丝控制线AF1和AF2处于浮接状态或被施加0.5至1.5伏特的第二控制线电压，其余的跟随闸极线FL1和FL2被施加0伏特的第二跟随闸极线电压，其余的字线WL1和WL2被施加0伏特的第二字线电压，且其余的位线BL2和BL3被施加1.5伏特的第二位线电压。

在本实施例中，第一控制线电压高于第一跟随闸极线电压。第一跟随闸极线电压高于第一字线电压。第二位线电压高于第一字线电压，或本质上等于第一字线电压，以确保每个未被选中的储存单元(例如：A32和A33)中的晶体管T3可以被关闭。在本实施例中，由于第二控制线电压为0.5至1.5伏特，而第二位线电压为1.5伏特，因此第二控制线电压等于或小于第二位线电压。

藉由遵循上述的各电压的电压值的大小关系，本发明各电压可不限于上述所提到的电压值。

在本实施例中，反熔丝记忆胞A12已被编程。换句话说，反熔丝晶体管A12的反熔丝晶体管T1已经破裂，而形成具有低电阻的破裂处Rp。因此，漏电流可能从位线BL2藉由破裂的反熔丝晶体管T1流向反熔丝控制线AF1。然而，由于反熔丝控制线AF1处于浮接状态或被施加了0.5至1.5伏特的第二控制线电压，因此当驱动电路20编程被选中的反熔丝记忆胞A31时，位线BL2和反熔丝控制线AF1之间的电压差已被消除或已减少到可接受的值。因此，从位线BL2经由破裂的反熔丝晶体管T1流至反熔丝控制线AF1的漏电流将被减少或消除。由于漏电流的减少或消除，位线BL2的电压水平将保持稳定(例如：位线BL2的电压水平保持在1.5伏特)，以使与被选中的反熔丝记忆胞A31相邻并耦接至被选中的反熔丝控制线AF3的反熔丝记忆胞A32的反熔丝晶体管T1免受编程干扰(program disturbance)。

如前所述，跟随闸极晶体管T2在本发明的一些实施例中是选择性的组件。

对于这些的实施例，前述的表1可以简化为下列的表二。

(表二)

在本发明的一实施例中，驱动电路20可以包含多个控制单元22。每一控制单元22用以根据选择讯号(例如：S1、...或Sn)，输出第一控制线电压(例如：6伏特)或第二控制线电压(例如：0.5至1.5伏特)到控制单元22所耦接的反熔丝控制线(例如：AF1、...或AFn)。每一控制单元22可以包含P型晶体管Q1和N型晶体管Q2。P型晶体管Q1具有被施加了第一控制线电压(即VAF)的第一端、耦接至对应的反熔丝控制线(例如：AF1、...或AFn)的第二端，以及接收选择讯号(例如：S1、...或Sn)的控制端。N型晶体管Q2具有耦接至对应的反熔丝控制线(例如：AF1、...或AFn)的第一端、被施加了第二控制线电压(即PVSS)的第二端，以及用于接收选择讯号(例如：S1、...或Sn)的控制端。选择讯号S1至Sn被用以控制对应的控制单元22。例如，当选择讯号S1处于高电压水平时，反熔丝控制线AF1被施加了第二控制线电压PVSS(例如：0.5伏特至1.5伏特)。当选择讯号S1处于低电压水平时，反熔丝控制线AF1施加了第一控制线电压VAF(例如：6伏特)。在本发明的一实施例中，反熔丝存储装置1可另包含伪接地电路(pseudo-ground circuit)30。伪接地电路30用以输出第二控制线电压PVSS，并可包含第一P型晶体管P1、第二P型晶体管P2以及第一N型晶体管N1。第一型晶体管P1具有耦接至第一电源端VDD2的第一端，以及用以接收操作讯号ZEN的控制端。第二P型晶体管P2具有耦接至第一P型晶体管P1的第二端的第一端、耦接至伪接地电路30的输出端的第二端，以及用以接收操作讯号ZEN的控制端。第一N型晶体管N1具有耦接到伪接地电路30的输出端的第一端、耦接到第二电源端GND的第二端，以及耦接到伪接地电路30的输出端的控制端。

操作讯号ZEN用于控制反熔丝存储装置1执行编程操作或读取操作。当操作讯号ZEN的电压水平处于低水平时，反熔丝存储装置1执行编程操作，并且伪接地电路30将第二控制线电压PVSS输出到驱动电路20。当反熔丝存储装置1执行编程操作时，由于第一N型晶体管N1的第二端接地且第一N型晶体管N1被打开，故由伪接地电路30的输出端所输出的第二控制线电压PVSS可等于第一型晶体管N1的临界电压(例如：0.5伏特)。

在本发明的一实施例中，伪接地电路30可另包含第二N型晶体管N2，其具有耦接至伪接地电路30的输出端的第一端、耦接至第二电源端GND的第二端，以及用以接收操作讯号ZEN的控制端。当反熔丝存储装置1执行读取操作时，操作讯号ZEN的电压水平处于高位，以开启第二N型晶体管N2，进而将伪接地电路30的输出端耦接至第二电源端GND。因此，当反熔丝存储装置1执行读取操作时，伪接地电路30的输出端的电压水平可以为0伏特。

在一些实施例中，第一N型晶体管N1可以具有更好/更强的驱动能力(例如：比P型晶体管P1和P2的驱动能力更强)，以在反熔丝存储装置1执行编程操作时，将伪地电路30的输出端驱动至接地电压。

尽管图1绘示出了伪接地电路30的结构，但本发明并不限于此。例如，在其他一些实施例中，第二P型晶体管P2可以被省略，并且第一P型晶体管P1的第二端可耦接至伪接地电路30的输出端。在其他一些实施例中，第一P型晶体管P1和第二P型晶体管P2可与更多的晶体管串联或并联在一起。在其他一些实施例中，根据所需的电路规格，第一N型晶体管N1可以与更多的晶体管串联或并联。例如，当第二N型晶体管N2连接于第一N型晶体管N1和第二电源端GND之间时，第一N型晶体管N1的第一端及控制端连接至伪接地电路30的输出端，第一N型晶体管N1的第二端连接到第二N型晶体管N2的控制端及第一端，而第二N型晶体管N2的第二端连接至第二电源端GND，则第二控制线电压PVSS将等于第一N型晶体管N1的临界电压与第二N型晶体管N2的临界电压的和。

由于晶体管的跨压(cross-voltages)的限制，当第二控制线电压PVSS取代第二电源端GND的电压(例如：接地电压)时，第一控制线电压VAF可以为更大的电压(例如：大于6伏特的电压)。如此一来，当反熔丝存储装置1执行编程操作时，被选中的反熔丝记忆胞100所耦接的位线及反熔丝控制线之间的电压差将增加，进而提高反熔丝存储装置1的编程效率。

在本说明书中，耦接至被选中的反熔丝存储的反熔丝控制线可被称为「被选中的反熔丝控制线」，而除被选中的反熔丝控制线外的其余反熔丝控制线可被称为「未被选中的反熔丝控制线」。上述的描述方式可以类推至跟随闸极线、字线及位线。根据这样的定义，当反熔丝记忆胞A31被选中以进行编程时，反熔丝控制线AF3是被选中的反熔丝控制线，跟随闸极线FL3是被选中的跟随闸极线，字线WL3是被选中的字线，位线BL1是被选中的位线，反熔丝控制线AF1和AF2是未被选中的反熔丝控制线，跟随闸极线FL1和FL2是未被选中的跟随闸极线，字线WL1和WL2是未被选中的字线，而位线BL2和BL3是未被选中的位线。

图3绘示了本发明另一实施例的反熔丝存储装置1B。反熔丝存储装置1和1B之间的主要差异如下：反熔丝存储装置1B另包含耦接于驱动电路20和伪接地电路30之间的开关SW。开关SW的打开和关闭与存储阵列10的操作相关。例如，当操作讯号ZEN为低电位且开关SW被打开时，未被选中的反熔丝记忆胞100所耦接的未被选中的反熔丝控制线(例如：AF1、...或AFn)将接收第二控制线电压PVSS。当开关SW被关闭时，未被选中的反熔丝记忆胞100所耦接的反熔丝控制线则会处于浮接状态。

图4绘示了本发明另一实施例的反熔丝存储装置1C。反熔丝存储装置1和1C之间的主要差异如下：图1所示的反熔丝存储装置1的驱动电路20被图4所示的反熔丝存储装置1C的驱动电路20C取代。驱动电路20C包含多个控制单元22C。图4中的控制单元22C与图1中的控制单元22相似，而控制单元22C和控制单元22之间的主要区别是，每一控制单元22C另包含开关SW，其耦接于伪接地电路30的输出端和N型晶体管Q2的第二端之间。开关SW可以在存储阵列10的操作中被打开和关闭。例如，当操作讯号ZEN为高电位且其中开关SW被打开时，耦接至被打开的开关SW的反熔丝控制线(例如：AF1、...或AFn)将接收第二控制线电压PVSS。其中，当开关SW被关闭时，耦接至被关闭的开关SW的反熔丝控制线则处于浮接状态。

综上所述，当驱动电路编程所选中的反熔丝记忆胞时，藉由浮接未被选中的反熔丝控制线或对未被选中的反熔丝控制线施加第二控制线电压，未被选中的位线和未被选中的反熔丝控制线之间的电压差将被消除或降低至可接受的值。因此，从未被选中的位线经由破裂的反熔丝晶体管流向未被选中的反熔丝控制线的漏电流将被减少或消除。由于漏电流的减少或消除，未被选中的其余位线的电压水平将保持稳定，进而使耦接至被选中的反熔丝控制线的反熔丝晶体管免受编程干扰。此外，由于晶体管的跨压(cross-voltages)的限制，藉由接收第二控制线电压PVSS而非接收接地电压，第一控制线电压VAF可具有更大的电压水平(例如：大于6伏特)。如此一来，当反熔丝存储装置执行编程操作时，被选中的反熔丝记忆胞所耦接的位线及反熔丝控制线之间的电压差将增加，进而提高反熔丝存储装置的编程效率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种反熔丝存储装置，其特征在于，该反熔丝存储装置包含：

多条反熔丝控制线，包含一第一反熔丝控制线；

多条字线，包含一第一字线；

多条位线，包含一第一位线；以及

多个反熔丝记忆胞，每一反熔丝记忆胞耦接到一对应的反熔丝控制线、一对应的字线及一对应的位线；

其中，当该些反熔丝记忆胞中的一反熔丝记忆胞在该反熔丝存储装置的一编程操作的期间内被选中时：

耦接到被选中的该反熔丝记忆胞的该第一反熔丝控制线用以接收一第一控制线电压；

耦接到被选中的该反熔丝记忆胞的该第一字线用以接收一第一字线电压；

耦接到被选中的该反熔丝记忆胞的该第一位线用以接收一第一位线电压；

除了该第一位线以外的其他位线用以接收高于该第一位线电压的一第二位线电压；及

除了该第一反熔丝控制线以外的其他反熔丝控制线处于浮接状态，或用以接收高于该第一位线电压的一第二控制线电压，其中该第二控制线电压等于或低于该第二位线电压，且高于一接地电压。

2.如权利要求1所述的反熔丝存储装置，其特征在于，在该编程操作的期间内，除了该第一字线以外的其他字线用以接收比该第一字线电压低的一第二字线电压。

3.如权利要求1所述的反熔丝存储装置，其特征在于，该每一反熔丝记忆胞包含：

反熔丝晶体管，耦接至该对应的反熔丝控制线；及

选择晶体管，耦接至该对应的字线和该对应的位线。

4.如权利要求3所述的反熔丝存储装置，其特征在于，该反熔丝存储装置另包含：

多条跟随闸极线；

其中，该每一反熔丝记忆胞另包含：

跟随闸极晶体管，耦接至一对应的跟随闸极线，并耦接在该反熔丝晶体管和该选择晶体管之间。

5.如权利要求4所述的反熔丝存储装置，其特征在于，在该编程操作的期间内：

该些跟随闸极线中与被选中的该反熔丝记忆胞耦接的一第一跟随闸极线用以接收一第一跟随闸极线电压；以及

除了该第一跟随闸极线以外的其他跟随闸极线用以接收低于该第一跟随闸极线电压的一第二跟随闸极线电压。

6.如权利要求1所述的反熔丝存储装置，其特征在于，该反熔丝存储装置另包含：

驱动电路，包含多个控制单元，每一控制单元用以根据一选择讯号，将该第一控制线电压或该第二控制线电压输出至该些反熔丝控制线中的一反熔丝控制线，其中该每一控制单元包含：

P型晶体管，具有：

一第一端，被施加该第一控制线电压；

一第二端，耦接至该每一控制单元所耦接的该反熔丝控制线；以及

一控制端，用于接收该选择讯号；以及

N型晶体管，具有：

一第一端，耦接至该每一控制单元所耦接的该反熔丝控制线；

一第二端，被施加该第二控制线电压；以及

一控制端，用于接收该选择讯号。

7.如权利要求1所述的反熔丝存储装置，其特征在于，该反熔丝存储装置另包含：

伪接地电路，用以输出该第二控制线电压，并包含：

第一P型晶体管，具有耦接至一第一电源的一第一端、耦接至该伪接地电路的一输出端的一第二端，以及用以接收一操作讯号的一控制端；以及

第一N型晶体管，具有一第一端、耦接到该伪接地电路的该输出端的一控制端，以及耦接到一第二电源端的一第二端。

8.如权利要求7所述的反熔丝存储装置，其特征在于，该伪接地电路另包含：

第二N型晶体管，具有耦接至该伪接地电路的该输出端的一第一端、耦接至该第二电源端的一第二端，以及用以接收该操作讯号的一控制端。

9.如权利要求1所述的反熔丝存储装置，其特征在于，该反熔丝存储装置另包含耦接至该些反熔丝控制线的一开关，并用以在该编程操作的期间内，使除了该第一反熔丝控制线的其他反熔丝控制线浮接。

10.一种存储阵列，其特征在于，该存储阵列包含：

第一记忆胞；

第二记忆胞；

第三记忆胞；以及

第四记忆胞；

其中，当该存储阵列执行编程操作且该第一记忆胞被选中时：

耦接到该第一记忆胞及该第二记忆胞的一第一控制线用以接收一第一控制线电压；

耦接到该第一记忆胞及该第二记忆胞的一第一字线用以接收一第一字线电压；

耦接到该第一记忆胞及该第三记忆胞的一第一位线被配置成接收一第一位线电压；

耦接到该第三记忆胞及该第四记忆胞的一第二控制线被配置成处于浮接状态或接收一第二控制线电压；

耦接到该第三记忆胞及该第四记忆胞的一第二字线用以接收一第二字线电压；以及

耦接到该第二记忆胞及该第四记忆胞的一第二位线用以接收一第二位线电压；

其中该第一控制线电压高于该第二控制线电压，该第一字线电压高于该第二字线电压，且该第一位线电压低于该第二位线电压；及

其中该第二控制线电压高于一接地电压，且低于或等于该第二位线电压。

11.如权利要求10所述的存储阵列，其特征在于，该第一字线电压低于或等于该第二位线电压。

12.一种反熔丝存储装置的编程方法，其特征在于，该反熔丝存储装置包含多条反熔丝控制线、多条字线、多条位线、多个反熔丝记忆胞及一驱动电路，每一反熔丝记忆胞耦接到一对应的反熔丝控制线、一对应的字线及一对应的位线，而该驱动电路用以藉由该些反熔丝控制线、该些字线及该些位线来控制该些反熔丝记忆胞的操作，该编程方法包含：

该驱动电路施加一第一控制线电压至与被选中的一反熔丝记忆胞耦接的一反熔丝控制线，施加一第一字线电压至与被选中的该反熔丝记忆胞耦接的一字线，以及施加一第一位线电压至与被选中的该反熔丝记忆胞耦接的一位线，以对被选中的该反熔丝记忆胞进行编程；

当该驱动电路对被选中的该反熔丝记忆胞进行编程时，该驱动电路将大于该第一位线电压的一第二位线电压施加至其余的位线；以及

当该驱动电路对被选中的该反熔丝记忆胞进行编程时，该驱动电路将一第二控制线电压施加在其余的反熔丝控制线，或将上述其余的反熔丝控制线驱动至一浮接状态，其中该第二控制线电压等于或低于该第二位线电压并高于一接地电压。

13.如权利要求12所述的编程方法，其特征在于，该编程方法另包含：

当该驱动电路对被选中的该反熔丝记忆胞进行编程时，该驱动电路将小于该第一字线电压的一第二字线电压施加至上述其余的字线。

14.如权利要求12所述的编程方法，其特征在于，该每一反熔丝记忆胞包含：

反熔丝晶体管，耦接到对应的反熔丝控制线；以及

选择晶体管，耦接到对应的字线和对应的位线。

15.如权利要求14所述的编程方法，其特征在于，该反熔丝存储装置另包含：

多条跟随闸极线；

其中，该每一反熔丝记忆胞另包含：

跟随闸极晶体管，耦接至一对应的跟随闸极线，并耦接在该反熔丝晶体管和该选择晶体管之间。

16.如权利要求15所述的编程方法，其特征在于，该编程方法另包含：

当该驱动电路对被选中的该反熔丝记忆胞进行编程时，该驱动电路将一第一跟随闸极线电压施加到对应的该跟随闸极线；以及

当该驱动电路对被选中的该反熔丝记忆胞进行编程时，该驱动电路将低于该第一跟随闸极线电压的一第二跟随闸极线电压施加至其余的跟随闸极线。

17.如权利要求12所述的编程方法，其特征在于，该驱动电路包含多个控制单元，而每一控制单元用以根据一选择讯号，将该第一控制线电压或该第二控制线电压输出至该控制单元所耦接的一反熔丝控制线。

18.如权利要求12所述的编程方法，其特征在于，该反熔丝存储装置另包含伪接地电路，用以输出该第二控制线电压。

19.如权利要求18所述的编程方法，其特征在于，该伪接地电路包含：

第一P型晶体管，具有耦接至一第一电源的一第一端，以及用以接收一操作讯号的一控制端；

第二P型晶体管，具有耦接至该第一P型晶体管的一第二端的一第一端、耦接至该伪接地电路的一输出端的一第二端，以及用以接收一操作讯号的一控制端；以及

第一N型晶体管，具有一第一端、耦接到一第二电源端的一第二端，以及耦接到该伪接地电路的该输出端的一控制端。

20.如权利要求19所述的编程方法，其特征在于，该伪接地电路另包含：

第二N型晶体管，具有耦接至该伪接地电路的该输出端的一第一端、耦接至该第二电源端的一第二端，以及用以接收该操作讯号的一控制端。

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