TW201935483A - 混合組態記憶體單元 - Google Patents

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TW201935483A
TW201935483A TW108102414A TW108102414A TW201935483A TW 201935483 A TW201935483 A TW 201935483A TW 108102414 A TW108102414 A TW 108102414A TW 108102414 A TW108102414 A TW 108102414A TW 201935483 A TW201935483 A TW 201935483A
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約翰 麥考林
強納森 克林納
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美商美高森美系統晶片公司
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Abstract

一種組態記憶體單元包括一鎖存部分，其包括一具有互補輸出節點之交叉耦合鎖存器；以及一可程式唯讀記憶體(PROM)部分，其耦接至該鎖存部分的互補輸出節點中之一，該PROM部分包括一可程式可抹除ReRAM裝置。

Description

混合組態記憶體單元
本發明係有關於積體電路技術。更具體地，本發明係有關於用於使用者可組態積體電路之組態記憶體單元及一種混合組態記憶體單元。
靜態隨機存取記憶體(SRAM)單元常常用以作為用於各種使用者可程式積體電路(例如，現場可程式閘陣列(FPGA)積體電路)之組態記憶體單元。在晶片通電時，SRAM單元從位於積體電路上或積體電路外部的非揮發性記憶體陣列來加載。這呈現出數個問題。
第一個問題是每次電路通電時從非揮發性記憶體來加載組態記憶體所花費的時間。當然，對於大型使用者可程式積體電路，這個問題變得嚴重。此外，晶片上(on-chip)非揮發性記憶體消耗大量的晶粒面積會增加成本及產量問題。再者，需要改變製造程序，以製造晶片上非揮發性記憶體。
一個替代方案使用晶片外(off-chip)非揮發性記憶體來儲存組態碼。關於此解決方案的一個問題是，這為駭客創造了獲取組態碼的機會。
由於這些及其它原因，期望提供用於SRAM組態單 元碼的晶片上非揮發性記憶體儲存，其不需要長的組態記憶體加載時間；僅佔用最小的額外晶粒面積；不會影響製造程序的複雜性。藉由提供混合組態記憶體單元，本發明可避免與晶片外組態資料儲存相關的問題。已顯示各種形式的晶片上PROM單元(包括ReRAM及其它裝置)因各種機制而經歷隨機故障。藉由提供替代方式來加載本發明之鎖存組態記憶體單元，本發明亦可避免與本文詳述之晶片上非揮發性記憶體故障相關的問題。
此外，交叉耦合鎖存SRAM記憶體單元易受單事件翻轉(SEU)事件的影響，其中對敏感節點的輻射粒子干擾(particle strike)會翻轉鎖存器的狀態。本發明之另一個態樣在SRAM單元中之鎖存器的交叉耦合路徑中之一個或兩個中提供垂直電阻器，以避免SEU事備事件的問題，進而防止暫態輻射粒子干擾改變SRAM鎖存器的狀態。
依據本發明之一個態樣，一種組態記憶體單元包括一鎖存部分，其包括一具有互補輸出節點之交叉耦合鎖存器；以及一基於電阻式隨機存取記憶體(ReRAM)之PROM部分，該可程式唯讀記憶體(PROM)部分耦接至該鎖存部分的互補輸出節點中之一，該基於ReRAM之PROM部分包括一可程式可抹除ReRAM裝置。
依據本發明之另一個態樣，一種組態記憶體單元包括一鎖存部分，其包括一具有互補輸出節點之交叉耦合鎖存器，至少一個交叉耦合電路路徑包括一垂直電阻器；以及一基於ReRAM之PROM部分，其耦接至該鎖存部分的互補輸出節點中之一，該基於ReRAM之PROM部分包括一可程式可抹除ReRAM裝置。
依據本發明之另一個態樣，該可程式可抹除ReRAM裝置經由一p通道存取電晶體耦接至該鎖存部分的互補輸出節點中之一。
依據本發明之另一個態樣，該鎖存部分包括一第一p通道電晶體，其耦接在一第一電壓供應節點與該等互補輸出節點的第一輸出節點之間；一第一n通道電晶體，其耦接在該等互補輸出節點的第一輸出節點與一第二電壓供應節點之間；一第二p通道電晶體，其耦接在該第一電壓供應節點與該等互補輸出節點的第一輸出節點之間；以及一第二n通道電晶體，其耦接在該等互補輸出節點的第一輸出節點與該第二電壓供應節點之間。該第一p通道電晶體及該第一n通道電晶體的閘極一起連接至該等互補輸出節點的第二輸出節點，而該第二p通道電晶體及該第二n通道電晶體的閘極一起連接至該等互補輸出節點的第一輸出節點。
依據本發明之另一個態樣，該第二p通道電晶體及該第二n通道電晶體的閘極經由該垂直電阻器一起連接至該等互補輸出節點的第一輸出節點。
依據本發明之另一個態樣，該第一p通道電晶體及該第一n通道電晶體的閘極經由該垂直電阻器一起連接至該等互補輸出節點的第二輸出節點。
依據本發明之另一個態樣，該第二p通道電晶體及該第二n通道電晶體的閘極經由一第一垂直電阻器一起連接至該等互補輸出節點的第一輸出節點，而該第一p通道電晶體及該第一n通道電晶體的閘極經由一第二垂直電阻器一起連接至該等互補輸出節點的第二輸出節點。
依據本發明之另一個態樣，該第一p通道電晶體經由一第一p通道偏壓電晶體耦接在該第一電壓供應節點與該等互補輸出節點的第一輸出節點之間，該第一n通道電晶體經由一第一n通道偏壓電晶體耦接在該等互補輸出節點的第一輸出節點與該第二電壓供應節點之間，該第二p通道電晶體經由一第二p通道偏壓電晶體耦接在該第一電壓供應節點與該等互補輸出節點的第一輸出節點之間，以及該第二n通道電晶體經由一第二n通道偏壓電晶體耦接在該等互補輸出節點的第一輸出節點與該第二電壓供應節點之間。該第一及第二p通道偏壓電晶體具有閘極耦接至陣列中之一Pbias線，而該第一及第二n通道偏壓電晶體具有閘極耦接至陣列中之一Nbias線。
依據本發明之另一個態樣，該組態記憶體單元配置在一組態記憶體單元陣列中。該交叉耦合鎖存部分的互補輸出節點中之一經由一n通道存取電晶體耦接至該陣列中之一位元線，該n通道存取電晶體具有一閘極耦接至該陣列中之一字元線，以及該p通道存取電晶體具有一閘極耦接至該陣列中之一PROM字元線。
10‧‧‧混合組態記憶體單元
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11‧‧‧交叉耦合鎖存器
11-1‧‧‧交叉耦合鎖存器
11-2‧‧‧交叉耦合鎖存器
12‧‧‧第一p通道電晶體
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22-1‧‧‧n通道偏壓電晶體
22-2‧‧‧n通道偏壓電晶體
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32-1‧‧‧p通道偏壓電晶體
32-2‧‧‧p通道偏壓電晶體
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34-2‧‧‧第二輸出節點
36‧‧‧第二n通道電晶體
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38-1‧‧‧n通道偏壓電晶體
38-2‧‧‧n通道偏壓電晶體
40‧‧‧選擇電晶體
40-1‧‧‧選擇電晶體
40-2‧‧‧選擇電晶體
42‧‧‧位元線
42-1‧‧‧位元線
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44‧‧‧字元線
44-1‧‧‧鎖存器字元線
44-2‧‧‧鎖存器字元線
44-3‧‧‧鎖存器字元線
46‧‧‧基於ReRAM的PROM部分
46-1‧‧‧基於ReRAM的PROM部分
46-2‧‧‧基於ReRAM的PROM部分
48‧‧‧ReRAM裝置
48-1‧‧‧ReRAM裝置
48-2‧‧‧ReRAM裝置
50‧‧‧PROM選擇電晶體
50-1‧‧‧p通道PROM選擇電晶體
50-2‧‧‧p通道PROM選擇電晶體
52‧‧‧偏壓電壓源
54‧‧‧PROM字元線
54-1‧‧‧PROM字元線
54-2‧‧‧PROM字元線
54-3‧‧‧PROM字元線
60‧‧‧混合組態記憶體單元
70‧‧‧n通道電晶體
72‧‧‧汲極
74‧‧‧閘極
76‧‧‧源極
80‧‧‧混合組態記憶體單元
80-1‧‧‧組態記憶體單元
80-2‧‧‧組態記憶體單元
82‧‧‧垂直電阻器
82a‧‧‧垂直電阻器
82b‧‧‧垂直電阻器
82-1‧‧‧垂直電阻器
82-2‧‧‧垂直電阻器
90‧‧‧混合組態記憶體單元
130‧‧‧一陣列之組態記憶體單元的一部分
132‧‧‧控制器
134‧‧‧錯誤記憶體
140‧‧‧非程式化抗熔絲
142‧‧‧電晶體閘極、金屬互連層或擴散區
144‧‧‧下電極
146‧‧‧抗熔絲材料層
148‧‧‧上電極
150‧‧‧擴散阻障層
152‧‧‧介電層
154‧‧‧鑲嵌式銅層
156‧‧‧襯墊層
158‧‧‧介層
160‧‧‧原始ReRAM裝置
162‧‧‧擴散阻障層及/或黏著層
164‧‧‧下電極
166‧‧‧固體電解質層
168‧‧‧上電極
170‧‧‧高電阻結構
172‧‧‧擴散阻障層及/或黏著層
174‧‧‧高電阻材料層
176‧‧‧第二擴散阻障層
下面將參考具體例及圖式來更詳細說明本發明，其中顯示：圖1A係依據本發明之一個態樣的典型混合組態記憶體單元之示意圖；圖1B係依據本發明之一個態樣的另一個典型混合組態記憶體單元之示意圖；圖2係用於在高阻抗下提供電力至圖1A及1B的記 憶體單元之示例性電路的示意圖；圖3係依據本發明之一個態樣的混合組態記憶體單元之一具體例的示意圖；圖4係依據本發明之一個態樣的混合組態記憶體單元之一個具體例的示意圖；圖5係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣的正常操作模式；圖6係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣施加電位，以程式化與這樣的組態記憶體單元之陣列的一被選列中之一個組態記憶體單元相關聯的一個被選ReRAM裝置；圖7係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣在程式化操作期間施加電位至一未被選列中之組態記憶體單元，以防止與這個未被選列中之一個組態記憶體單元相關聯的任何ReRAM裝置之程式化；圖8係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣施加電位，以抹除與一被選列中之一個組態記憶體單元相關聯的一個被選ReRAM裝置；圖9係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣在抹除操作期間施加電位至一未被選列中之組態記憶體單元，以防止與這個未被選列中之一個組態記憶體單元相關聯的任何ReRAM裝置之抹除；圖10係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣在針對一被選列中之組態記憶體單 元的鎖存器之寫入操作期間施加電位；圖11係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣在針對另一列中之組態記憶體單元的鎖存器之寫入操作期間施加電位至一未被選列中之組態記憶體單元；圖12係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣在啟動時施加電位來將零完全寫入陣列中之組態記憶體單元的鎖存部分；圖13係一對圖3的混合組態記憶體單元之示意圖，其說明在將其全部設定為零之後施加電位至組態記憶體單元，以將ReRAM裝置的內容寫入組態記憶體單元的鎖存部分；圖14係一對圖3的混合組態記憶體單元之示意圖，其說明依據本發明之一個態樣在已執行圖13所揭露的寫入程序之後施加電位，以驗證(讀取)複數個組態記憶體單元的鎖存部分之狀態；圖15係一對圖3的混合組態記憶體單元之示意圖，其說明施加電位至組態記憶體單元，以讀取與組態記憶體單元相關聯的PROMs中之ReRAM裝置的狀態；圖16係一對圖3的混合組態記憶體單元之示意圖，其說明在記憶體單元的正常操作中被選組態記憶體單元的鎖存器之狀態的讀取操作期間施加電位至一被選列的組態記憶體單元；圖17係一對圖3的混合組態記憶體單元之示意圖，其說明在記憶體單元的正常操作中被選組態記憶體單元的鎖存器之狀態的讀取操作期間施加電位至一未被選列的組態記憶體單元； 圖18係描述用於操作本發明之一陣列的組態記憶體單元之方法的流程圖；圖19係顯示像本文許多圖式中所述的那些之一陣列的組態記憶體單元之一部分的方塊圖；圖20係可以用作本發明之具體例中的垂直電阻器之典型抗熔絲裝置結構的剖面圖；圖21係可以用作本發明之具體例中的垂直電阻器之典型原始ReRAM裝置結構的剖面圖；以及圖22係可以用作本發明之具體例中的垂直電阻器之另一個典型高電阻結構的剖面圖。
具有該項技藝之普通技能者可以了解，本發明的下面敘述僅作為描述用而不以任何方式作為限定用。這樣的技能者可以輕易地想到本發明的其它具體例。
首先參考圖1A，示意圖顯示依據本發明之一個態樣的說明性混合組態記憶體單元10。組態記憶體單元10的基本結構係交叉耦合鎖存部分與共同位於單一單元區域中之基於ReRAM的PROM部分組合之結構。詞組基於ReRAM的PROM部分使用於整個說明書中，並且具有該項技藝之普通技能者可以察覺這是一個特定的實例。
在交叉耦合鎖存器11中，第一p通道電晶體12及第一p通道偏壓電晶體14耦接在第一電壓供應節點VDD(16)與第一輸出節點18之間。第一n通道電晶體20及第一n通道偏壓電晶體22耦接在第二電壓供應節點VSS(24)與第一輸出節點18之間。第 一P通道電晶體12及第一n通道電晶體20的閘極連接在一起。第一p通道偏壓電晶體14的閘極連接至Pbias電壓源26，而第一n通道偏壓電晶體22的閘極連接至Nbias電壓源28。
第二p通道電晶體30及第二p通道偏壓電晶體32耦接在電壓供應節點VDD(16)與第二輸出節點34之間。第二n通道電晶體36及第二n通道偏壓電晶體38耦接在電壓供應節點VSS(24)與第二輸出節點34之間。第二p通道電晶體30及第二n通道電晶體36的閘極連接在一起。第二p通道偏壓電晶體32的閘極連接至Pbias電壓源26，而第二n通道偏壓電晶體38的閘極連接至Nbias電壓源28。
第一輸出節點18連接至第二p通道電晶體30及第二n通道電晶體36的閘極之共同接點。第二輸出節點34連接至第一p通道電晶體12及第一n通道電晶體20的閘極之共同接點。輸出節點與相對之p通道及n通道電晶體的閘極之間的連接在該項技藝中眾所皆知地稱為交叉耦合，並且導致輸出節點18、34中之一處於低邏輯狀態，而另一個輸出節點18、34處於高邏輯狀態。交叉耦合迫使每個輸出節點控制相對之p通道及n通道電晶體的閘極，導致交叉耦合鎖存器11的穩定狀態。第一及第二p通道及n通道偏壓電晶體14、32、22、38控制被允許流經交叉耦合鎖存器11的第一及第二p通道及n通道電晶體12、20、30、36之電流量。
在此處所使用的慣例中，當第一輸出節點18處於高邏輯狀態及第二輸出節點34處於低邏輯狀態時，會認為本發明的組態記憶體單元在進行程式化操作。相反地，當第一輸出節點18處於低邏輯狀態及第二輸出節點34處於高邏輯狀態時，會認為本 發明的組態記憶體單元在進行抹除操作。
選擇電晶體40用以耦接第一輸出節點18至位元線42，以對組態記憶體單元10進行讀取及寫入。選擇電晶體40顯示為n通道電晶體，但是亦可以是p通道電晶體，並且選擇電晶體40的源極/汲極中之第一個連接至位元線42，而選擇電晶體40的源極/汲極中之第二個連接至第一輸出節點18。位元線42與這樣的記憶體單元之陣列的一行中之所有組態記憶體單元相關聯。選擇電晶體40的閘極連接至字元線44。字元線44與這樣的記憶體單元之陣列的一列中之所有組態記憶體單元相關聯。具有該項技藝之普通技能者可以察覺到，組態記憶體單元10的記憶體陣列中之位元線42及字元線44的列行配置在該項技藝中係習用的，但是可以被顛倒。
具有該項技藝之普通技能者可以察覺到，第一輸出節點18及第二輸出節點34中之一或兩者可以用以控制電路節點(例如，用以配置使用者可程式積體電路的電路節點之間的可程式連接之開關電晶體)或邏輯元件的輸入(例如，需要被提供預定邏輯位準的查找表(LUTs))。組態記憶體單元10之這樣的使用及這些連接係具有該項技藝之普通技能者所熟知的，因而沒有被顯示出來，以避免使本揭露過度複雜。
依據本發明之一個態樣，每個組態記憶體單元10係一個兩部件裝置，其包括一個基於ReRAM的PROM部分46，組態記憶體單元10的交叉耦合鎖存器11之第一輸出節點18或第二輸出節點34可以耦接至基於ReRAM的PROM部分46。組態記憶體單元10的PROM部分46包括ReRAM裝置48，其直接經由PROM選擇電晶體50耦接至輸出節點18。PROM選擇電晶體50顯示為p 通道電晶體，但是亦可以是n通道電晶體。ReRAM裝置48亦耦接至偏壓電壓源VB(52)。p通道PROM選擇電晶體50的閘極耦接至以元件符號54顯示的PROM字元線，以允許基於ReRAM的PROM部分46耦接至鎖存部分11的輸出節點18而不需要任何另外的定址電路。
由於組態記憶體單元10的兩部件架構，組態記憶體單元10之基於ReRAM的PROM部分46可以用以在本文所揭露之電路條件下初始化組態記憶體單元10的交叉耦合鎖存器11。如下面所進一步描述，兩部件組態記憶體單元10允許將資料從基於ReRAM的PROM部分46載入交叉耦合鎖存器11，同時較佳地在基於ReRAM的PROM部分46故障的情況下進一步提供繞過基於ReRAM的PROM部分46並將資料直接寫入交叉耦合鎖存器11的能力。
在組態記憶體單元10的陣列中，與鎖存部分11相關聯的字元線44及與基於ReRAM的PROM部分46相關聯的PROM字元線54係陣列的一列中之所有組態記憶體單元10所共用的。與鎖存部分11相關聯的位元線42係陣列的一行中之所有組態記憶體單元10所共用的。與基於ReRAM的PROM部分46相關聯的VB線係陣列的一列中之所有組態記憶體單元10所共用的。
現在參考圖1B，示意圖顯示依據本發明之一個態樣的說明性混合組態記憶體單元60。如同圖1A的具體例，組態記憶體單元60的基本結構係交叉耦合鎖存器11與基於ReRAM的PROM部分46組合之結構。圖1B的具體例可以在使用較大的裝置尺寸之情況下使用，並且不需要在本文所揭露之組態記憶體單元的 各種操作模式期間提供n通道及p通道偏壓電晶體來控制電壓及電流。
因為圖1B的具體例包括與圖1A的具體例相同的許多電路元件，所以在圖1B中會使用圖1A所用的元件符號來識別兩個具體例所共用的電路元件。
在交叉耦合鎖存器11中，第一p通道電晶體12耦接在第一電壓供應節點VDD(16)與第一輸出節點18之間。第一n通道電晶體20耦接在第二電壓供應節點VSS(24)與第一輸出節點18之間。第一P通道電晶體12及第一n通道電晶體20的閘極連接在一起。
第二p通道電晶體30耦接在電壓供應節點VDD(16)與第二輸出節點34之間。第二n通道電晶體36耦接在電壓供應節點VSS(24)與第二輸出節點34之間。第二P通道電晶體30及第二n通道電晶體36的閘極連接在一起。
第一輸出節點18連接至第二p通道電晶體30及第二n通道電晶體36的閘極之共同接點。第二輸出節點34連接至第一p通道電晶體12及第一n通道電晶體20的閘極之共同接點。輸出節點與相對之p通道及n通道電晶體的閘極之間的連接在該項技藝中眾所皆知地稱為交叉耦合，並且導致輸出節點18、34中之一處於低邏輯狀態，而另一個輸出節點18、34處於高邏輯狀態。交叉耦合迫使每個輸出節點控制相對之p通道及n通道電晶體的閘極，導致交叉耦合鎖存器11的穩定狀態。
選擇電晶體40用以耦接第一輸出節點18至位元線42，以對組態記憶體單元60進行讀取及寫入。選擇電晶體40顯示 為n通道電晶體，但是亦可以是p通道電晶體，並且選擇電晶體40的源極/汲極中之第一個連接至位元線42，而選擇電晶體40的源極/汲極中之第二個連接至第一輸出節點18。位元線42與這樣的記憶體單元之陣列的一行中之所有組態記憶體單元60相關聯。選擇電晶體40的閘極連接至字元線44。字元線44與這樣的記憶體單元之陣列的一列中之所有組態記憶體單元60相關聯。具有該項技藝之普通技能者可以察覺到，組態記憶體單元60的記憶體陣列中之位元線42及字元線44的列行配置在該項技藝中係習用的，但是可以被顛倒。
具有該項技藝之普通技能者可以察覺到，第一輸出節點18及第二輸出節點34中之一或兩者可以用以控制電路節點(例如，用以配置使用者可程式積體電路的電路節點之間的可程式連接之開關電晶體)或邏輯元件的輸入(例如，需要被提供預定邏輯位準的查找表(LUTs))。組態記憶體單元60之這樣的使用及這些連接係具有該項技藝之普通技能者所熟知的，因而沒有被顯示出來，以避免使本揭露過度複雜。
依據本發明之一個態樣，每個組態記憶體單元60係一個兩部件裝置，其包括一個基於ReRAM的PROM部分46，組態記憶體單元60的交叉耦合鎖存器11之第一輸出節點18或第二輸出節點34可以耦接至基於ReRAM的PROM部分46。組態記憶體單元60之基於ReRAM的PROM部分46包括ReRAM裝置48，其直接經由PROM選擇電晶體50耦接至輸出節點18。PROM選擇電晶體50顯示為p通道電晶體，但是亦可以是n通道電晶體。ReRAM裝置48亦耦接至偏壓電壓源VB(52)。p通道PROM選擇電晶體50 的閘極耦接至以元件符號54顯示的PROM字元線，以允許基於ReRAM的PROM部分46耦接至鎖存部分11的輸出節點18而不需要任何另外的定址電路。
由於組態記憶體單元60的兩部件架構，組態記憶體單元60之基於ReRAM的PROM部分可以用以在本文所揭露之電路條件下初始化組態記憶體單元60的交叉耦合鎖存器11。如下面所進一步描述，兩部件組態記憶體單元60允許將資料從基於ReRAM的PROM部分46載入交叉耦合鎖存器11，同時較佳地在基於ReRAM的PROM部分46故障的情況下進一步提供繞過基於ReRAM的PROM部分46並將資料直接寫入交叉耦合鎖存器11的能力。
在組態記憶體單元60的陣列中，與鎖存部分11相關聯的字元線44及與基於ReRAM的PROM部分46相關聯的PROM字元線54係陣列的一列中之所有組態記憶體單元所共用的。與鎖存部分11相關聯的位元線42係陣列的一行中之所有組態記憶體單元所共用的。與PROM部分46相關聯的VB線係陣列的一列中之所有組態記憶體單元60所共有的。
在組態記憶體單元10及60的「正常操作」期間(表示當組態記憶體單元10及60的交叉耦合鎖存器11正在用以控制積體電路中之一個以上的電路節點時，這不同於組態記憶體單元10及60的的程式化或抹除操作)，較佳地以具有大於約10KΩ的輸出阻抗之電壓源來供應VDD電壓節點16。經由低阻抗電壓源將1.5V連接至電晶體12及30的p+源極係危險的，因為這會導致SCR鎖定。如具有該項技藝之普通技能者所理解，寄生PNPN雙極型裝置 係由供應電力至p通道電晶體12及30的p+接觸層、內部形成有p通道電晶體12及30的n井區、包含n通道電晶體的任何相鄰p井區以及構成p井區中之n通道電晶體的源極或汲極之n+區所構成。此n+區通常是接地的。輻射粒子干擾短暫地施加正偏壓於供應電力至p通道電晶體的p+接觸層與內部形成有p通道電晶體的n井區之間的接面(通常以VDD來施加偏壓)有可能造成這些寄生雙極電晶體的SCR鎖定。因為造成鎖定需要兩個Vbe或約1V，所以如果VDD小於1V，則鎖定可以被忽略。維持鎖定通常需要1mA的電流，以便在井區中保持電壓降。因此，依據本發明之一個態樣，在VDD電源提供大於約1V之情況下，較佳地施加具有大於約1KΩ(較佳地，約10KΩ)的阻抗之VDD電壓，以提供合理的容限，所述阻抗提供足夠的電壓降，以防止鎖定。這可以用電阻器或電晶體(較佳地，n通道電晶體)來達成。
圖2顯示使用n通道電晶體70來提供這樣的高阻抗電壓源。在一個具體例中，在期望VDD為1.5V之情況下，n通道電晶體70的汲極72由1.5V電壓源來驅動，n通道電晶體70的閘極74由約1.9V的電壓來驅動，以及n通道電晶體70的源極76用以作為組態記憶體單元10及60的VDD電壓供應節點16。即使p通道電晶體在構造成作為源極隨耦器時可以供應固定電流，較佳地還是使用可構造成提供上述期望阻抗的n通道電晶體70，而不是使用p通道電晶體，因為p通道電晶體的使用需要更大且更複雜的佈局。使用在被施加接地電位以上之偏壓的半導體基板中形成的n通道電晶體70可防止電路經歷SCR鎖定動作。具有CMOS技藝之普通技能者應該明白的是，藉由使用p通道電晶體於接地側，高阻抗 節點可以位於電路的低電壓側上，以防止鎖定。具有該項技藝之普通技能者亦可以理解到，本文所揭露之各種形式的垂直電阻器可以與正或負電壓供應節點串聯，以提供高電阻電源。在此SCR鎖定防止應用中，垂直電阻僅需要大於約500Ω的電阻。
現在參考圖3，示意圖顯示依據本發明之一個態樣的說明性混合組態記憶體單元80。如同在圖1A及1B中，記憶體單元80的基本結構係交叉耦合鎖存器11與基於ReRAM的PROM部分46組合之結構。在交叉耦合鎖存器11中，相似於圖1A的鎖存器11，第一p通道電晶體12及第一p通道偏壓電晶體14耦接在第一電壓供應節點VDD(16)與第一輸出節點18之間。第一n通道電晶體20及第一n通道偏壓電晶體22耦接在第二電壓供應節點VSS(24)與第一輸出節點18之間。第一P通道電晶體12及第一n通道電晶體20的閘極連接在一起。第一p通道偏壓電晶體14的閘極連接至Pbias電壓源26，而第一n通道偏壓電晶體22的閘極連接至Nbias電壓源28。
第二p通道電晶體30及第二p通道偏壓電晶體32耦接在電壓供應節點VDD(16)與第二輸出節點34之間。第二n通道電晶體36及第二n通道偏壓電晶體38耦接在電壓供應節點VSS(24)與第二輸出節點34之間。第二p通道電晶體30及第二n通道電晶體36的閘極連接在一起。第二p通道偏壓電晶體32的閘極連接至Pbias電壓源26，而第二n通道偏壓電晶體38的閘極連接至Nbias電壓源28。
第一輸出節點18經由以元件符號82表示之垂直電阻器連接至第二p通道電晶體30及第二n通道電晶體36的閘極之共 同接點。垂直電阻器82係高電阻值電阻器，其通常具有約1MΩ至約1GΩ之範圍的電阻。如本文所揭露，垂直電阻器82可以採用幾種形式中之任何一種。用以表示垂直電阻器的元件符號82可以用以表示垂直電阻器所採用之所有幾種形式。在此將揭露垂直電阻器82對組態記憶體單元80提供輻射容限的操作。
第二輸出節點34連接至第一p通道電晶體12及第一n通道電晶體20的閘極之共同接點。輸出節點與相對之p通道及n通道電晶體的閘極之間的連接在該項技藝中眾所皆知地稱為交叉耦合，並且導致輸出節點18、34中之一處於低邏輯狀態，而另一個輸出節點18、34處於高邏輯狀態。交叉耦合迫使每個輸出節點控制相對之p通道及n通道電晶體的閘極，導致交叉耦合鎖存器11的穩定狀態。第一及第二p通道及n通道偏壓電晶體14、32、22、38控制被允許流經交叉耦合鎖存器11的第一及第二p通道及n通道電晶體12、20、30、36之電流量。
在此處所使用的慣例中，當第一輸出節點18處於高邏輯狀態及第二輸出節點34處於低邏輯狀態時，會認為本發明的組態記憶體單元在進行程式化操作。相反地，當第一輸出節點18處於低邏輯狀態及第二輸出節點34處於高邏輯狀態時，會認為本發明的組態記憶體單元在進行抹除操作。
選擇電晶體40用以耦接第一輸出節點18至位元線42，以對組態記憶體單元80進行讀取及寫入。選擇電晶體40顯示為n通道電晶體，但是亦可以是p通道電晶體。位元線42與這樣的組態記憶體單元80之陣列的一行中之所有組態記憶體單元相關聯。選擇電晶體40的閘極連接至字元線44。字元線44與這樣的記 憶體單元之陣列的一列中之所有組態記憶體單元相關聯。具有該項技藝之普通技能者可以察覺到，組態記憶體單元80的記憶體陣列中之位元線42及字元線44的列行配置在該項技藝中係習用的，但是可以被顛倒。
具有該項技藝之普通技能者可以察覺到，第一輸出節點18及第二輸出節點34中之一或兩者可以用以控制電路節點(例如，用以配置使用者可程式積體電路的電路節點之間的可程式連接之開關電晶體)或邏輯元件的輸入(例如，需要被提供預定邏輯位準的查找表(LUTs))。組態記憶體單元80之這樣的使用及這些連接係具有該項技藝之普通技能者所熟知的，因而沒有被顯示出來，以避免使本揭露過度複雜。
依據本發明之一個態樣，組態記憶體單元80的交叉耦合鎖存器11之第一輸出節點18或第二輸出節點34可以耦接至基於ReRAM的PROM部分46，基於ReRAM的PROM部分46包括ReRAM裝置48，ReRAM裝置48經由PROM選擇電晶體50耦接至輸出節點18。PROM選擇電晶體50顯示為p通道電晶體，但是亦可以是n通道電晶體。ReRAM裝置48亦耦接至偏壓電壓源VB(52)。p通道PROM選擇電晶體50的閘極耦接至以元件符號54顯示的PROM字元線。PROM 46可以用以在本文所揭露之電路條件下初始化組態記憶體單元80的交叉耦合鎖存器11。因此，對於每個鎖存部分11，具有一個相關PROM 46。如下面所進一步描述，組態記憶體單元80的配置允許將資料從相關PROM 46載入交叉耦合鎖存器11，同時較佳地在相關基於ReRAM的PROM部分46故障的情況下進一步提供將資料直接寫入交叉耦合鎖存器11的能力。
在組態記憶體單元80的「正常操作」期間(表示當組態記憶體單元80的交叉耦合鎖存器11正在用以控制積體電路中之一個以上的電路節點時，這不同於組態記憶體單元80的程式化或抹除操作)，較佳地以先前如圖2所論述之具有大於約10KΩ的輸出阻抗之電壓源來供應VDD電壓節點16。
垂直電阻器82使組態記憶體單元80穩定，以防止來自輻射的瞬態脈衝。在習知技藝的交叉耦合記憶體單元中，輻射粒子干擾會造成一種瞬變現象，這會將輸出節點18及34中之一下拉，其中這個輸出節點正保持在高邏輯位準，因為由於在另一個輸出節點處的低邏輯位準，其p通道電晶體被導通及其n通道電晶體被關斷。正在被輻射粒子干擾下拉之高輸出節點直接耦接至與正保持在低位準的輸出節點耦接之p通道電晶體及n通道電晶體的閘極，因而此動作傾向於使與正保持在低位準的輸出節點耦接之p通道電晶體導通及使其n通道電晶體關斷。由於輸出節點與電晶體的閘極之交叉耦合，組態記憶體單元的狀態會輕易地被翻轉至錯誤的狀態。
在本發明之組態記憶體單元80中，如果第一輸出節點18處於高狀態且輻射粒子干擾短暫地將其下拉，則垂直電阻器82之高電阻、垂直電阻器82之電容及第二p通道及n通道電晶體30及36的閘極之電容的組合提供一個足夠長的RC時間延遲(比瞬變現象的持續時間長)，以防止在瞬變現象降低該第一輸出節點18上的電壓期間(通常在約1nS至10nS之間)第二p通道及n通道電晶體30及36的閘極之電壓快速地下降至足以使第二p通道電晶體30導通及使第二n通道電晶體36關斷。依據本發明之垂直電阻器(具 有約1M歐姆至大於約1G歐姆之典型電阻)及閘極電容的典型RC時間常數係約1μS。在交叉耦合鎖存器11改變狀態之前，第二輸出節點34的低狀態可以為了第一輸出節點18上的電壓而汲取足夠的電流，以從瞬變現象恢復。因此，用單一垂直電阻器82可防止組態記憶體單元80在其高狀態中受輻射粒子干擾的影響。熟悉該項技藝者可以認知到，將組態記憶體單元80抹除成低狀態將需要比沒有垂直電阻器82情況所需還長的脈衝，然而，組態記憶體單元80很少被程式化及抹除，所以這不是問題。
現在參考圖4，示意圖顯示依據本發明之一個態樣的混合組態記憶體單元90之一個替代具體例。組態記憶體單元90相似於圖1的組態記憶體單元10及圖3的組態記憶體單元80，因此使用相同的元件符號來提及兩個具體例中之同樣的元件。
圖4的組態記憶體單元90與圖3的組態記憶體單元80在之間的差異在於：使用兩個垂直電阻器82a及82b。如同在圖3的組態記憶體單元80中，在圖4的組態記憶體單元90中，第一輸出節點18經由第一垂直電阻器82a連接至第二p通道電晶體30及第二n通道電晶體36的閘極之共同接點。在圖4的具體例中，第二輸出節點34經由第二垂直電阻器82b連接至第一p通道電晶體12及第一n通道電晶體20的閘極之共同接點。
具有該項技藝之普通技能者可以輕易察覺到，圖4之具體例中的兩個垂直電阻器82a及82b以完全相同於圖3之具體例中的單一垂直電阻器82的操作之方式來作用。假如垂直電阻器82a、82b中之一因製造缺陷而短路，兩個垂直電阻器82a、82b之使用提供一些冗餘度。
在無法容忍瞬變現象的一些應用(例如，控制時鐘信號的選路路徑)中，可以從垂直電阻器(圖3中之82，以及圖4中之82a、82b)與交叉耦合鎖定器11中之電晶體的閘極之共同節點(例如，在圖4中，電晶體30及36的閘極與垂直電阻器82a之共同節點，或者電晶體12及20的閘極與垂直電阻器82b之共同節點)獲得經過濾的輸出。這個節點係高阻抗輸出節點，但是具有比輸出節點18及34大的瞬變現象抗擾度(transient immunity)。
現在參考圖5，一起顯示一對組態記憶體單元80-1及80-2，以說明在正常操作模式期間施加之電壓。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在圖5所示的說明性具體例中，所使用的電源電壓係1.5V。
對於兩個組態記憶體單元80-1、80-2，高阻抗1.5V電壓源耦接至VDD節點16，並且VSS節點24處於0V。以0.8V施加偏壓於兩個組態記憶體單元80-1、80-2的位元線42-1及42-2，以0V施加偏壓於兩個組態記憶體單元的共同字元線44，以0.8V施加偏壓於兩個組態記憶體單元80-1、80-2的共同Pbias線26及Nbias線28。這在操作模式期間將通過此示例性具體例中之組態記憶體單元80-1、80-2兩側的電流位準設定為約50μA。此電流位準防止在讀取操作期間對記憶體單元的狀態之任何干擾且限制列中之所有字元線選擇電晶體40兩端的Vds至最大值0.8V。
以0.8V施加偏壓於與兩個組態記憶體單元80-1及80-2相關聯之基於ReRAM的PROM部分46之VB節點52，並且 以1.5V施加偏壓於控制p通道PROM選擇電晶體50-1及50-2的閘極之PROM字元線54。在這些條件下，使兩個組態記憶體單元80-1及80-2的選擇電晶體40-1及40-2關斷。兩個組態記憶體單元80-1及80-2的PROM選擇電晶體50-1及50-2在其閘極處具有1.5V且亦處於關斷狀態，因而使ReRAM裝置48-1及48-2分別與組態記憶體單元80-1及80-2中之交叉耦合鎖存器11-1及11-2的第一輸出節點18-1及18-2斷開。
組態記憶體單元80-1中之交叉耦合鎖存器11-1的第一輸出節點18-1處於1.5V，而其第二輸出節點34-1處於0V，這表示組態記憶體單元80-1中之交叉耦合鎖存器11-1處於邏輯1狀態。組態記憶體單元80-2中之交叉耦合鎖存器11-2的第一輸出節點18-2處於0V，而其第二輸出節點34-2處於1.5V，這表示組態記憶體單元80-2中之交叉耦合鎖存器11-2處於邏輯0狀態。組態記憶體單元80-1及80-2中之交叉耦合鎖存器11-1及11-2的狀態係穩定的。
依據本發明之另一個態樣，可以對與依據本發明的組態記憶體單元相關聯之基於ReRAM的PROM部分46中之ReRAM裝置48-1、48-2進行程式化操作。現在參考圖6，示意圖顯示一對圖3的混合組態記憶體單元80-1及80-2，其說明依據本發明之一個態樣施加電位，以程式化與這樣的組態記憶體單元之陣列的一被選列中之一個組態記憶體單元80-1、80-2相關聯的一個被選ReRAM裝置48-1。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述的混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在圖6的示意圖中，將對包括兩個組態記憶體單元80-1及80-2的列中之組態記憶體單元80-1的ReRAM裝置48-1進行程式化操作，亦即，設定為低阻抗狀態，而那個列中之組態記憶體單元80-2的ReRAM裝置48-2沒有進行程式化操作，但是保持在其先前狀態中。
於是，在高阻抗下以1V供應節點16，並且以1V供應節點24。以1.3V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44，以便控制程式化電流。以-0.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54，因而使PROM選擇電晶體50-1、50-2導通。以1.8V施加偏壓於組態記憶體單元80-1及80-2的所有列之共同VB線52。以1.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26，因而使所有p通道偏壓電晶體(包括p通道偏壓電晶體14-1、14-2、32-1及32-2)關斷。以0V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28，因而使所有n通道偏壓電晶體(包括n通道偏壓電晶體22-1、22-2、38-1及38-2)關斷。在VDD及VSS被設定為相同電壓(1V)及所有的p通道及n通道偏壓電晶體被關斷之情況下，使組態記憶體單元80-1及80-2的交叉耦合鎖存器11-1及11-2失能。在組態記憶體單元80-1及80-2的交叉耦合鎖存器11-1及11-2中之第一輸出節點18-1及18-2處的電壓隨著程式化過程的進行而改變。
以1.3V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44。在這些條件下，如同上述耦接至ReRAM裝置48-1及48-2之兩個PROM選擇電晶體50-1及50-2，使兩個選 擇電晶體40-1及40-2導通。
因為耦接至組態記憶體單元80-1之位元線42-1處於0V，所以將那個電壓經由選擇電晶體40-1施加在組態記憶體單元80-1的第一輸出節點18-1上。這種組態將1.8V施加在ReRAM裝置48-1的兩端(VB 52處的1.8V及從位元線42-1通過選擇電晶體40-1的0V)。這種組態促使ReRAM裝置48-1吸取電流，因而將它程式化為低阻抗狀態。隨著ReRAM裝置48-1的電阻減少，在組態記憶體單元80-1的輸出節點18-1上的電壓上升，最終使選擇電晶體40-1飽和，以限制通過ReRAM裝置48-1的電流至足夠低的位準，使得電路可以可靠地區分高阻抗狀態與低阻抗狀態，但是沒有過度程式化ReRAM裝置48-1，以使其難以抹除。
因為耦接至組態記憶體單元80-2的位元線42-2處於1.8V，所以將那個電壓經由選擇電晶體40-2施加在組態記憶體單元80-2的第一輸出節點18-2上。這種組態將零伏特施加在ReRAM裝置48-2的兩端(VB處的1.8V及第一輸出節點18-2處的1.8V)，這防止其被程式化或抹除，因而保持其先前狀態。
現在參考圖7，示意圖顯示一對圖3的混合組態記憶體單元80-1及80-2，其說明在圖6所述之程式化過程期間施加電位至一未被選列，以防止那個列中之任何ReRAM裝置(包括ReRAM裝置48-1及48-2)的程式化。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在圖7所示之未被選列的組態記憶體單元(包含單元80-1及80-2)中，除兩個電路節點外，對各種電路節點所施加的電 位相同於圖6所示者。以1.8V施加偏壓於包含組態記憶體單元80-1及80-2的列之共同PROM字元線54。這使那個列中之所有p通道選擇電晶體(包括PROM選擇電晶體50-1及50-2)關斷。施加0V至字元線44，使那個列中之所有n通道選擇電晶體(包括n通道選擇電晶體40-1及40-2)關斷，因而使那個列中之所有p通道選擇電晶體的第一輸出節點(包括組態記憶體單元80-1及80-2的第一輸出節點18-1及18-2)處於浮動狀態。沒有電位被施加在那個列中之任何ReRAM裝置48-1及48-2的兩端，因此防止那個列中之任何ReRAM裝置(包括ReRAM裝置48-1及48-2)的程式化或抹除。因為所有的n通道電晶體40-1及40-2以及p通道電晶體50-1及50-2係關斷的，所以位元線42-1及42-2與VB線52之間的電壓在它們之間被分配，使得它們沒有過度應力的情況。
依據本發明之另一個態樣，可以對與依據本發明的一個組態記憶體單元相關聯之基於ReRAM的PROM部分46中之ReRAM裝置48進行抹除操作，亦即，設定為高阻抗狀態。現在參考圖8，示意圖顯示一對圖3的混合組態記憶體單元80-1及80-2，其說明依據本發明之一個態樣施加電位，以抹除與這樣的組態記憶體之陣列的一被選列中之一個組態記憶體單元80-1、80-2相關聯的一個被選ReRAM裝置48-1、48-2。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在圖8的示意圖中，將抹除包括兩個組態記憶體單元80-1及80-2的列中之組態記憶體單元80-1的ReRAM裝置48-1，而沒有要抹除那個列中之組態記憶體單元80-2的ReRAM裝置 48-2。
於是，在高阻抗下以1V供應節點16，並且以1V供應節點24。以2.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44。以0V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同VB線52。以1.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26，因而使所有p通道偏壓電晶體(包括p通道偏壓電晶體14-1、14-2、32-1及32-2)關斷。以0V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28，因而使所有n通道偏壓電晶體(包括n通道偏壓電晶體22-1、22-2、38-1及38-2)關斷。在VDD及VSS被設定為相同電壓(1V)及所有的p通道及n通道偏壓電晶體被關斷之情況下，第一及第二輸出節點18-1、18-2、34-1及34-2相對於組態記憶體單元80-1及80-2係浮動的，使組態記憶體單元80-1及80-2的交叉耦合鎖存器11-1及11-2失能。
以2.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44。以0.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54。在這些條件下，使兩個選擇電晶體40-1及40-2導通，並且使耦接至ReRAM裝置48-1的PROM選擇電晶體50-1導通，但是使耦接至ReRAM裝置48-2的PROM選擇電晶體50-2關斷，因為位元線42-2處於0V。
耦接至組態記憶體單元80-1的位元線42-1處於1.8V。這種組態促使ReRAM裝置48-1吸取電流，因而對其進行抹除。隨著ReRAM裝置48-1的電阻增加，經由組態記憶體單元80-1的ReRAM裝置48-1吸取的電流下降，直到其達到最小值為止，因 為ReRAM裝置48-1達到最高電阻狀態及停止吸取明顯的電流。具有該項技藝之普通技能者可以察覺到，此抹除電壓的極性與圖5所示之程式化所施加的電壓之極性相反。
因為耦接至組態記憶體單元80-2的位元線42-2處於0V，所以將那個電壓經由選擇電晶體40-2施加在組態記憶體單元80-2的第一輸出節點18-2上。這種組態將零伏特施加在ReRAM裝置48-2的兩端(VB處的0V及第一輸出節點18-2處的0V)，這防止其被抹除。
現在參考圖9，示意圖顯示一對圖3的混合組態記憶體單元80-1、80-2，其說明在圖8所述之抹除過程期間施加電位至一未被選列，以防止與那列中之任何ReRAM裝置(包括ReRAM裝置48-1及48-2)之抹除。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在圖9所示之未被選列的組態記憶體單元(包含單元80-1及80-2)中，除兩個電路節點外，對各種電路節點所施加的電位相同於圖7所示者。以1.8V施加偏壓於包含組態記憶體單元80-1及80-2的列之共同PROM字元線54。這使那個列中之所有PROM選擇電晶體(包括PROM選擇電晶體50-1及50-2)關斷。施加0V至字元線44，使那個列中之所有n通道選擇電晶體(包括n通道選擇電晶體40-1及40-2)關斷，因而使那個列中之所有p通道選擇電晶體的第一輸出節點(包括組態記憶體單元80-1及80-2的第一輸出節點18-1及18-2)處於浮動狀態。這導致沒有電位被施加在那個列中之任何ReRAM裝置48的兩端，因此防止那個列中之任何ReRAM 裝置(包括ReRAM裝置48-1及48-2)的抹除。
依據本發明之另一個態樣，可以依據本發明寫入組態記憶體單元中之交叉耦合鎖存器而無關於相關基於ReRAM的PROM部分中所儲存的資料。現在參考圖10，示意圖顯示一對圖3的混合組態記憶體單元80-1、80-2，其說明依據本發明之一個態樣在這樣的組態記憶體單元之陣列的一被選列中施加電位，以將邏輯0寫入組態記憶體單元80-1的交叉耦合鎖存器11-1及將邏輯1寫入組態記憶體單元80-2的交叉耦合鎖存器11-2，而無關於相關基於ReRAM的PROM部分46-1、46-2之內容。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
於是，在高阻抗下以0.8V供應節點16，並且以0V供應節點24。以1.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44。以0.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54。以0.8V施加偏壓於組態記憶體單元80-1及80-2之列的共同VB線52。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28。這允許所有p通道偏壓電晶體及n通道偏壓電晶體傳送約1μA的電流。
在這些條件下，使兩個選擇電晶體40-1及40-2導通，而使耦接至ReRAM裝置48-1及48-2的兩個PROM選擇電晶體50-1及50-2關斷。
因為耦接至組態記憶體單元80-1之位元線42-1處於 0V，所以將那個電壓施加在組態記憶體單元80-1的第一輸出節點18-1上。第二p通道電晶體30-1及第二n通道電晶體36-1的閘極上之電壓以等於垂直電阻器82-1的電阻和第二p通道電晶體30-1及第二n通道電晶體36-1的閘極之組合電容的時間常數之延遲下降至0V。隨著第二p通道電晶體30-1及第二n通道電晶體36-1的閘極上之電壓下降，第二p通道電晶體30-1導通，而第二n通道電晶體36-1關斷。這個動作將第二輸出節點34-1上拉至0.8V，因而使第一p通道電晶體12-1關斷，而使第一n通道電晶體20-1導通，進而將第一輸出節點18-1下拉至零伏特，以將邏輯0狀態寫入組態記憶體單元80-1的交叉耦合鎖存器11-1。
因為耦接至組態記憶體單元80-2之位元線42-2處於0.8V，所以將那個電壓施加在組態記憶體單元80-2的第一輸出節點18-2上。第二p通道電晶體30-2及第二n通道電晶體36-2的閘極上之電壓以等於垂直電阻器82-2的電阻和第二p通道電晶體30-2及第二n通道電晶體36-2的閘極之組合電容的時間常數之延遲上升至0.8V。隨著第二p通道電晶體30-2及第二n通道電晶體36-2的閘極上之電壓上升，第二p通道電晶體30-2關斷，而第二n通道電晶體36-2導通。這個動作將第二輸出節點34-2下拉至0V，因而使第一p通道電晶體12-2導通，而使第一n通道電晶體20-2關斷，進而將第一輸出節點18-2上拉至0.8V，以將邏輯1狀態寫入組態記憶體單元80-2的交叉耦合鎖存器11-2。熟悉該項技藝者可以察覺到，交叉耦合鎖存器11-1、11-2的狀態係穩定的，因而現在設定字元線44為0V不會改變交叉耦合鎖存器11-1、11-2的狀態。
現在參考圖11，示意圖顯示一對圖3的混合組態記 憶體單元80-1及80-2，其說明在圖10所述之寫入過程期間施加電位至一未被選列，以防止那個列中之組態記憶體單元(包括組態記憶體單元80-1及80-2)的任何交叉耦合鎖存器之寫入。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
除列中之所有組態記憶體單元的共同字元線44上之電壓被設定為0V外，對圖11中之組態記憶體單元80-1及80-2所施加的電壓相同於圖10中所施加之那些電壓。因為使兩個選擇電晶體40-1及40-2關斷，所以位元線42-1及42-2上的電壓無法被傳送至未被選列中之組態記憶體單元80-1及80-2的第一輸出節點18-1及18-2，並且兩個組態記憶體單元的交叉耦合鎖存器11-1及11-2不被寫入及保持它們的先前狀態。
依據本發明之另一個態樣，如現在要關注的圖12所示，可以在啟動時將零寫入所有組態記憶體單元而無關於基於ReRAM的組態記憶體單元之狀態。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
為了執行這種寫入操作，在高阻抗下以0.8V供應節點16，並且以0V供應節點24。位元線42-1及42-2被設定為0V。
以1.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44，因而使所有選擇電晶體40-1及40-2導通。以0.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54，因而使所有PROM選擇電晶體50-1、50-2關斷。以0.8V施加偏壓於包含組態記憶體單元80-1及80-2的所有列之共 同VB線52。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28。這允許所有p通道偏壓電晶體及n通道偏壓電晶體傳送約1μA的電流。
在位元線42-1及42-2處於0V且使選擇電晶體40-1及40-2導通之情況下，將0V施加在所有第一輸出節點18-1及18-2上。在由垂直電阻器82-1及82-2的電阻與p通道電晶體30-1及n通道電晶體36-1以及p通道電晶體30-2及n通道電晶體36-2的組合電容個別組合所引起的一個時間延遲之後，第二輸出節點34-1及34-2下降至0V，因此使p通道電晶體30-1及30-2導通，而使n通道電晶體36-1及36-2關斷。這個動作將第二輸出節點34-1及34-2上拉至0.8V，因此使第一p通道電晶體12-1及12-2關斷，而使第一n通道電晶體20-1及20-2導通，從而將零邏輯狀態寫入組態記憶體單元80-1及80-2的所有交叉耦合鎖存器11-1及11-2。熟悉該項技藝者可以認知，交叉耦合鎖存器11-1、11-2的狀態係穩定的，因而現在設定字元線44為0V不會改變交叉耦合鎖存器11-1、11-2的狀態。
依據本發明之另一個態樣，如現在要關注的圖13所示，將所有列中之所有ReRAM裝置48-1及48-2的內容寫入組態記憶體單元之個別交叉耦合鎖存器11-1及11-2。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在執行圖11所述之全部單元零寫入程序之後，現在將所有列中之所有ReRAM裝置48-1及48-2的內容寫入相關組態 記憶體單元之交叉耦合鎖存器11-1及11-2。在高阻抗下以0.8V供應節點16，以便最小化對電晶體源極汲極的應力，並且以0V供應節點24。位元線42-1及42-2被設定為0V。下面將說明一種情況，其中ReRAM裝置48-1已經被程式化為ON狀態，亦即，低阻抗狀態，而ReRAM裝置48-2已經被抹除為OFF狀態，亦即，高阻抗狀態。
以0V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44，因而使所有選擇電晶體40-1及40-2關斷。以約0.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54。如下面所述，隨著VB處電壓斜向上升，會使所有PROM選擇電晶體50-1及50-2導通至某一個程度：限制流經它們的電流至約10μA(如果ReRAM處於ON狀態)或限制在它們兩端的電壓至約0.4V(如果ReRAM處於OFF狀態)。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之所有列的共同Pbias線26。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之所有列的共同Nbias線28。這允許所有p通道偏壓電晶體及n通道偏壓電晶體傳送約1μA的電流。
在已施加所有靜電位之後，包含組態記憶體單元80-1及80-2之所有列的共同VB線52從0V斜向上升至0.8V。使VB線上的電壓斜向上升可限制對電源的應力，因為這個電壓正在同時被施加至所有的組態單元。這促使組態記憶體單元80-1中之第一輸出節點18-1的電壓上升，因為ReRAM裝置48-1被程式化為ON狀態。在經由垂直電阻器82-1的延遲之後，組態記憶體單元80-1中之第二輸出節點34-1的電壓上升，使第二p通道電晶體30-1關 斷，而使第二n通道電晶體36-1導通，第一輸出節點18-1的電壓之上升將組態記憶體單元80-1程式化為邏輯1狀態。
組態記憶體單元80-2之第一輸出節點18-2的電壓沒有從0V改變，因為即使VB線52上的電壓上升，ReRAM裝置48-2被抹除為OFF狀態。因此，組態記憶體單元80-2保持在邏輯0狀態。
現在參考圖14，示意圖顯示一對圖3的混合組態記憶體單元，其說明依據本發明之一個態樣在已執行圖13所揭露的寫入程序之後施加電位，以驗證(讀取)複數個組態記憶體單元的狀態。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
任選地在高阻抗下，以0.8V供應節點16，並且以0V供應節點24。位元線42-1及42-2被設定為0.4V(亦即，中點電壓)，然後被允許浮動。
以0.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54，因而使所有PROM選擇電晶體50-1、50-2關斷。以0.8V施加偏壓於包含組態記憶體單元80-1及80-2的所有列之共同VB線52。以0V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26。以0.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28。這允許所有p通道偏壓電晶體及n通道偏壓電晶體傳送約50μA的電流，使得讀取操作不干擾組態記憶體單元80-1及80-2的狀態。
包含組態記憶體單元80-1及80-2之列的共同字元線 44從0V上升至1.5V，因而使選擇電晶體40-1及40-2導通，允許組態記憶體單元80-1及80-2中之第一輸出節點18-1及18-2的電壓將個別位元線42-1及42-2上的浮動電壓上拉或下拉，這取決於個別組態記憶體單元80-1及80-2的狀態而定。字元線44上的電壓接著返回至零，因而使選擇電晶體40-1及40-2關斷，並且對保留在位元線42-1及42-2上之獲得的浮動電壓執行感測過程。已上升至0.4V以上的浮動電壓表示感測的組態記憶體單元包含邏輯1位準，而已下降至0.4V以下的浮動電壓表示感測的組態記憶體單元包含邏輯0位準。
現在參考圖15，示意圖顯示一對圖3的混合組態記憶體單元，其說明施加電位，以讀取組態記憶體單元中之複數個ReRAM裝置48-1及48-2的狀態。具有該項技藝之普通技能者可以察覺到，這種讀取過程破壞組態記憶體單元80-1及80-2之交叉耦合鎖存器11-1及11-2中所儲存的資料，並且需要將資料再重新寫入組態記憶體單元80-1及80-2之交叉耦合鎖存器11-1及11-2。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
任選地在高阻抗下，以0.8V供應節點16，並且以0.8V供應節點24。以0.8V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26。以0V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28。這使組態記憶體單元80-1及80-2中之所有p通道偏壓電晶體及n通道偏壓電晶體關斷。在這些條件下，使組態記憶體單元80-1及80-2之交叉耦合鎖存器11-1及11-2 失能，並且破壞交叉耦合鎖存器11-1及11-2中所包含之資料。
以0.2V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54，因而使所有PROM選擇電晶體50-1、50-2導通。以0.8V施加偏壓於VB線52。位元線42-1及42-2被預充電至0V，然後被允許浮動。以1.3V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同字元線44，因而使所有選擇電晶體40-1及40-2導通。使用這種較低的供應電壓係一種限制讀取電流的方式，以防止干擾ReRAM裝置的狀態。
如圖15所示，在此非限定實例中，ReRAM裝置48-1被程式化，因而處於低電阻狀態，而ReRAM裝置48-2處於抹除狀態，因而處於高電阻狀態。經由PROM選擇電晶體50-1、選擇電晶體40-1及ReRAM裝置48-1朝VB節點52上的0.8V對經預充電的位元線42-1進行上拉。另一方面，即使使PROM選擇電晶體50-2及選擇電晶體40-2導通，動態地保持在經預充電的位元線42-2上之0V不受影響，因為ReRAM裝置48-2處於高電阻狀態。
字元線44接著返回至0V，因而使選擇電晶體40-1及40-2關斷。然後，對保留在位元線42-1及42-2上之獲得的浮動電壓執行感測過程。已上升至0V設定位準以上至0.8V的位元線42-1上之浮動電壓表示經感測的ReRAM裝置48-1處於程式化狀態，而保留在0V設定位準之位元線42-2上的浮動電壓表示經感測的ReRAM裝置48-2處於抹除狀態。
現在參考圖16，示意圖顯示一對圖3的混合組態記憶體單元，其說明施加電位，以讀取包括組態記憶體單元80-1及80-2之一被選列的組態記憶體單元中之複數個交叉耦合鎖存器的 狀態。當積體電路係處於正常操作模式時，使用此程序，其中VDD為1.5V。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
在高阻抗下以1.5V供應節點16，並且以0V供應節點24。以0.4V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Pbias線26。以1.1V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同Nbias線28。這會在此程序期間將通過在這個示例性具體例中之組態記憶體單元的交叉耦合鎖存器11-1及11-2兩側之電流位準設定為約100μA。
以1.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54，因而使所有PROM選擇電晶體50-1、50-2關斷。以0.8V施加偏壓於VB線52，以便降低VB線52與位元線42-1及42-2之間的電壓，進而避免對ReRAM裝置48-1及48-2、p通道電晶體50-1及50-2以及n通道電晶體40-1及40-2造成過度應力。位元線42-1及42-2被預充電至0.8V，然後被允許浮動。包含組態記憶體單元80-1及80-2之列的共同字元線44從0V上升至1.5V，因而逐漸地使所有選擇電晶體40-1及40-2導通。
在圖16的說明中，如第一輸出節點18-1上的0V標記所示，組態記憶體單元80-1正在儲存低邏輯位準，而如第一輸出節點18-2上的1.5V標記所示，組態記憶體單元80-2正在儲存高邏輯位準。
隨著字元線44上的電壓斜向上升，選擇電晶體40-1及40-2導通。選擇電晶體40-1的導通促使位元線42-1上的0.8V 浮動電壓朝組態記憶體單元80-1中之第一輸出節點18-1上存在的0V位準進行放電。位元線42-1上的電壓放電被合適的箝制電路或其它限制電路(未顯示)限制在0.5V的低位準。這樣的電路在該項技藝中係眾所周知的。選擇電晶體40-2的導通促使位元線42-2上的0.8V浮動電壓朝組態記憶體單元80-2中之第一輸出節點18-2上存在的1.5V位準進行充電。位元線42-2上的電壓充電被合適的箝制電路或其它限制電路(未顯示)限制在1.0V的高位準。箝制電路防止對選擇電晶體40-1及40-2造成過度應力。
在已允許位元線42-1及42-2上的電壓穩定至它們的箝定值之後，使字元線44上的電壓返回至0V，以使選擇電晶體40-1及40-2關斷。然後，可以使用合適的感測放大器電路來感測位元線42-1及42-2上的電壓。
具有該項技藝之普通技能者可以察覺到，可以將額外的裝置(例如，用以使基於ReRAM的PROM部分與鎖存部分隔離之額外n通道電晶體)加入圖1A、1B及3-16的電路中。在不改變本發明之組態記憶體單元的基本操作之情況下，可以實施其它變更，例如，p通道或n通道選擇電晶體及PROM選擇電晶體的使用或者PROM選擇電晶體相對於基於ReRAM的PROM部分中之ReRAM裝置的位置。
現在參考圖17，示意圖顯示一對圖3的混合組態記憶體單元，其說明在圖16的讀取過程期間施加電位至包括組態記憶體單元80-1及80-2的一未被選列的組態記憶體單元。具有該項技藝之普通技能者可以察覺到，這種操作模式的敘述亦適用於圖1所述之混合組態記憶體單元10及圖4的混合組態記憶體單元90。
除以0V施加偏壓於字元線44外，對包括組態記憶體單元80-1及80-2之一未被選列的組態記憶體單元施加的電位係相同於圖16所示之施加電位，因此在組態記憶體單元80-1及80-2中分別保持選擇電晶體40-1及40-2關斷。必須避免超過一列的組態記憶體單元為了位元線42-1及42-2的控制而競爭。
以1.5V施加偏壓於包含組態記憶體單元80-1及80-2之列的共同PROM字元線54，因而使所有PROM選擇電晶體50-1、50-2關斷。以0.8V施加偏壓於VB線52。位元線42-1及42-2係其它組態記憶體單元所共用的，被預充電至0.8V，然後被允許浮動。包含組態記憶體單元80-1及80-2之列的共同字元線44被保持在0V，以防止所有選擇電晶體40-1及40-2導通。
現在參考圖18，流程圖顯示用於操作本發明之組態記憶體單元的說明方法100。此方法從元件符號102開始。
在元件符號104處，如圖12所示，在積體電路通電時，將組態記憶體單元的交叉耦合鎖存器11-1及11-2設定為零狀態，其如上所述對於組態記憶體單元的交叉耦合鎖存器11-1及11-2使用0.8V的最大電壓。接下來，在元件符號106處，如圖13所示，將組態記憶體單元之基於ReRAM的PROM部分中之ReRAM內的資料載入組態記憶體單元。
然後，在元件符號108處，使用圖10所示之操作，將已校資料寫入組態記憶體單元中之已知壞位置(已故障之ReRAMs的位置)。這些已知壞位置已事先儲存在晶片上或晶片外的錯誤儲存記憶體，其包含可識別積體電路上的組態記憶體單元之基於故障ReRAM的PROM部分之位置與正確資料的資訊。在元件符 號110處執行驗證操作，以判定是否組態記憶體單元皆包含正確資料或是否額外組態記憶體單元之任何額外基於ReRAM的PROM部分已故障。此驗證操作可以包括例如循環冗餘檢查(CRC)操作或上面圖14所述之驗證操作的形式。
如果組態記憶體單元皆包含正確資料，則此方法前進至元件符號112，在元件符號112處使VDD上升至1.5V，然後前進至元件符號114，在元件符號114處使積體電路核心導通。此方法在元件符號116處結束。
如果所有組態記憶體單元不包含正確資料，因為組態記憶體單元之一個以上額外基於ReRAM的PROM部分已故障，則此方法前進至元件符號118，在元件符號118處使用晶片上或晶片外FEC儲存記憶體中所儲存之正向錯誤校正(FEC)碼來判定不正確資料的位置。在元件符號120處，如圖10所示，將由FEC碼計算的正確資料寫入組態記憶體單元的交叉耦合鎖存器。然後，在元件符號122處，將壞資料及已校資料的位置寫入錯誤儲存記憶體。此方法返回至元件符號110，在元件符號110處再次執行驗證操作，以判定是否組態記憶體單元皆包含正確資料。執行元件符號110至122的迴路，直到判定所有組態記憶體單元包含正確資料為止。
具有該項技藝之普通技能者可以察覺到，如果特定缺陷模式係不太可能的，則可以省略此程序的某些部分，例如，FEC迴路。
現在參考圖19，方塊圖顯示一陣列之組態記憶體單元(例如，各種圖式中所描繪之任何組態記憶體單元10、60、80及90)的一部分130，並且說明可以執行圖18所述之方法的典型環境。 在適當情況下，在圖19中可以使用先前圖式所用之元件符號，以識別那些先前附圖中所找到的元件。
圖19所述之陣列的部分130耦接至控制器132，控制器132控制基於ReRAM的PROM部分及SRAM之讀取、寫入、程式化及抹除。控制器132耦接至錯誤記憶體134。錯誤儲存記憶體可以是晶片上或晶片外的且包含可識別積體電路上的組態記憶體單元之基於故障ReRAM的PROM部分之位置與正確資料的資訊。
控制器132顯示於圖19中，耦接至包括三列及二行之陣列的一部分。為了方便起見，這裡可以使用前置元件符號10來提及圖19所述之組態記憶體單元，但是具有該項技藝之普通技能者可以察覺到，圖19所述之組態記憶體單元可以是任何組態記憶體單元10、60、80及90。
陣列之部分130的第一列包括具有輸出節點18-1-1之記憶體單元10-1-1(表示其位置在第一列及第一行)及具有輸出節點18-1-2之記憶體單元10-1-2(表示其位置在第一列及第二行)。同樣地，陣列之部分130的第二列包括具有輸出節點18-2-1之記憶體單元10-2-1(表示其位置在第二列及第一行)及具有輸出節點18-2-2之記憶體單元10-2-2(表示其位置在第二列及第二行)。照樣地，陣列之部分130的第三列包括具有輸出節點18-3-1之記憶體單元10-3-1(表示其位置在第三列及第一行)及具有輸出節點18-3-2之記憶體單元10-3-2(表示其位置在第三列及第二行)。
在陣列之部分130的第一行中之組態記憶體單元18-1-1、18-2-1及18-3-1藉由位元線BL 42-1耦接至控制器132。 在陣列之部分130的第二行中之組態記憶體單元18-1-2、18-2-2及18-3-2藉由位元線BL 42-2耦接至控制器132。
在陣列之部分130的第一列中之組態記憶體單元18-1-1、18-1-2藉由鎖存器字元線LWL 44-1及PROM字元線PRWL 54-1耦接至控制器132。在陣列之部分130的第二列中之組態記憶體單元18-2-1、18-2-2藉由鎖存器字元線LWL 44-2及PROM字元線PRWL 54-2耦接至控制器132。在陣列之部分130的第三列中之組態記憶體單元18-3-1、18-3-2藉由鎖存器字元線LWL 44-3及PROM字元線PRWL 54-3耦接至控制器132。
在陣列之部分130的第一行中之組態記憶體單元18-1-1、18-2-1及18-3-1藉由位元線BL 42-1耦接至控制器132。在陣列之部分130的第二行中之組態記憶體單元18-1-2、18-2-2及18-3-2藉由位元線BL 42-2耦接至控制器132。
現在參考圖20，剖面圖顯示可以用於作為本發明的實例中之一種形式的垂直電阻器之典型未程式化抗熔絲裝置結構。非程式化抗熔絲140形成於電晶體閘極、金屬互連層或基板或井區中之擴散區(顯示為層142)上。層144係抗熔絲的下電極，層146係形成於下電極144上之抗熔絲材料層，並且可以由像摻雜或未摻雜非晶矽的材料所形成。上電極148形成於抗熔絲材料146上。然後，可以將層144、146及148蝕刻成一個堆疊。在一些具體例中，層142可以用以作為蝕刻中止層，而在其它具體例中，個別的蝕刻中止層(未顯示)可以形成於層142上。在一些具體例中，擴散阻障層150亦可以形成於堆疊上且與堆疊一起進行蝕刻。
介電層152接著形成於層144、146及148的堆疊上， 然後金屬層形成且連接至堆疊的上層(150或148)。在圖20中，如該項技藝所已知，金屬層顯示為被襯墊層156所包圍之鑲嵌式銅層154。在襯墊層156及銅金屬層154的形成之前，如該項技藝所已知，形成介層158，以連接至抗熔絲的上層148或150。
像上述非程式化抗熔絲的抗熔絲結構係眾所周知的。抗熔絲140的一個非限定說明實例顯示於美國專利第5,770,885號中，在此以提及方式將其整個內容併入本文。抗熔絲裝置(144、146及148)保持非程式化，並且在這種情況下，具有約1M歐姆至大於約1G歐姆的電阻。
現在參考圖21，剖面圖顯示可以用於作為本發明的實例中之另一種形式的垂直電阻器之典型原始ReRAM裝置結構。除沒有辦法程式化或抹除外，「原始」ReRAM裝置160在許多方面相同於傳統ReRAM裝置，因此ReRAM裝置160總是保持在製造時所處之完全抹除狀態中。這是一個高阻抗狀態，其中它的電阻係場相依的，但是大於約10MΩ，並且通常為約1GΩ。這種形式的垂直電阻器(先前圖式的82)係非常有用的，因為它提供極高的阻抗，同時在積體電路上幾乎沒有佔用佈局面積，因為它被製造在積體電路結構中之現有的接觸層或金屬間介層上。ReRAM裝置的極性係無關緊要的。ReRAM裝置的一個非限定實例被描述於2013年4月9日所提出之美國專利第8,415,650號中，在此以提及方式將其整個內容併入本文。
如現在所關注之圖21所示，ReRAM裝置基本上係由固體電解質層分隔之兩個金屬板。ReRAM裝置通常可以藉由施加具有可將金屬離子從所述金屬板中之一驅動至固體電解質層之極 性的電位來進行程式化及藉由施加具有可將金屬離子驅動返回原始金屬板之極性的電位來進行抹除。
圖21之具體例中所示的一些結構相似於圖20所述的一些結構。於是，相當於圖20中之元件的圖21中存在之元件會使用圖20所用之相同元件符號來表示。
非程式化(「原始」)ReRAM裝置160形成於電晶體閘極、金屬互連層或基板或井區中之擴散區(顯示為層142)上。層162係擴散阻障層及/或黏著層。層164係原始ReRAM裝置160的下電極。層166係形成於下電極164上之固體電解質層。上電極168形成於固體電解質層166上。在一些具體例中，擴散阻障層150亦形成於堆疊上且與堆疊一起進行蝕刻。然後，可以將層162、164、166、168及150(如果存在的話)蝕刻成一個堆疊。在一些具體例中，層142可以用以作為蝕刻中止層，而在其它具體例中，個別的蝕刻中止層(未顯示)可以形成於層142上。
如同在圖20之具體例中，介電層152接著形成於層162、164、166、168及150的堆疊上，然後金屬層形成且連接至堆疊的上層(150或168)。在圖21中，如該項技藝所已知，金屬層顯示為被襯墊層156所包圍之鑲嵌式銅層154。在襯墊層156及銅金屬層154的形成之前，如該項技藝所已知，形成介層158，以連接至原始ReRAM裝置的上層168或150。
像上述原始ReRAM裝置的ReRAM結構係眾所周知的。ReRAM裝置160的一個非限定說明實例顯示於美國專利第8,415,650號中，在此以提及方式將其整個內容併入本文。ReRAM裝置160保持非程式化，並且在這種情況下，具有約1M歐姆至大 於約1G歐姆的電阻。
現在參考圖22，剖面圖顯示可以用於作為本發明的實例中之垂直電阻器的另一個典型高電阻結構。圖22的具體例中所示之一些結構相似於圖20及圖21中所述之一些結構。於是，相當於圖20及圖21的具體例中之元件的圖22中存在之元件會使用那些圖式中所用之相同元件符號來表示。
高電阻結構170形成於電晶體閘極、金屬互連層或基板或井區中之擴散區(顯示為層142)上。層172係擴散阻障層及/或黏著層。層174係形成於層172上的高電阻材料層。第二擴散阻障層176形成於高電阻材料層174上。在一些具體例中，擴散阻障層150亦形成於堆疊上且與堆疊一起進行蝕刻。然後，可以將層172、174、176及150(如果存在的話)蝕刻成一個堆疊。在一些具體例中，層142可以用以作為蝕刻中止層，而在其它具體例中，個別的蝕刻中止層(未顯示)可以形成於層142上。
如同在圖20及圖21的具體例中，介電層152接著形成於層172、174、176及150的堆疊上，然後金屬層形成且連接至堆疊的上層(150或176)。在圖22中，如該項技藝所已知，金屬層顯示為被襯墊層156所包圍之鑲嵌式銅層154。在襯墊層156及銅金屬層154的形成之前，如該項技藝所已知，形成介層158，以連接至高電阻結構的上層176或150。
可以使用許多的材料來形成高電阻層174。一份非詳盡的列表包括富矽SiO2、富鉭Ta2O5、富鈦TiO2、富鋁Al2O3、富矽SiN。這樣的膜可以使用CVD、PECVD及其它沉積製程來形成。具有該項技藝之普通技能者可以輕易地想到其它製程相容的穩定 高電阻材料。可以根據實驗輕易地確定這些材料的厚度及化學成分及它們的沉積可產生期望電阻值所必需的沉積條件，以供本發明之特定具體例使用。具有該項技藝之普通技能者可輕易地修改這些設計參數，以達成約1M歐姆至大於1G歐姆的電阻值。
具有該項技藝之普通技能者可以察覺到，雖然在圖20至22中顯示鑲嵌式銅金屬化結構，但是可以使用其它類型的金屬化層來取代。這樣的熟悉技藝者可以輕易地理解如何將這些其他金屬化方案整合到本發明中。
具有該項技藝之普通技能者可以察覺到，對於依據本發明之說明性組態記憶體單元，圖2及圖5至圖17中所存在的電壓及電流值係代表性數值，並且這些電壓值會根據使用不同電晶體設計及設計規則之個別積體電路而有所不同。任何設計中之偏壓電流位準係設定成使得在讀取操作期間鎖存器在足夠的電流下工作，以防止讀取操作干擾單元。同樣地，任何設計中之偏壓電流位準係設定成使得在寫入操作期間鎖存器在較低的電流值下工作，以允許寫入源克服現有的鎖存器狀態。這些設計參數完全在具有該項技藝的普通技能水準範圍內。
雖然已顯示及描述本發明的具體例及應用，熟悉該項技藝者可以顯而易知，在不脫離本發明概念的情況下可以進行比上述更多的許多修改。因此，除了所附請求項的精神外，本發明不受限制。

Claims (18)

  1. 一種組態記憶體單元，其包括：一鎖存部分，其包括一具有互補輸出節點之交叉耦合鎖存器；以及一可程式唯讀記憶體(PROM)部分，其耦接至該鎖存部分的互補輸出節點中之一。
  2. 如請求項1之組態記憶體單元，其中，該PROM係一基於電阻式隨機存取記憶體(ReRAM)的PROM部分，其耦接在該鎖存部分的互補輸出節點中之一與一VB偏壓線之間，該PROM部分包括一可程式可抹除ReRAM裝置。
  3. 如請求項1之組態記憶體單元，其進一步包括：一第一垂直電阻器，其包含在交叉耦合電路路徑中之至少一者中。
  4. 如請求項2之組態記憶體單元，其中，該可程式可抹除ReRAM裝置經由一PROM選擇電晶體耦接至該鎖存部分的互補輸出節點中之一。
  5. 如請求項3之組態記憶體單元，其中，該鎖存部分包括：一第一p通道電晶體，其耦接在一第一電壓供應節點與該等互補輸出節點的第一輸出節點之間；一第一n通道電晶體，其耦接在該等互補輸出節點的第一輸出節點與一第二電壓供應節點之間；一第二p通道電晶體，其耦接在該第一電壓供應節點與該等互補輸出節點的第一輸出節點之間；一第二n通道電晶體，其耦接在該等互補輸出節點的第一輸出節 點與該第二電壓供應節點之間，其中該第一p通道電晶體及該第一n通道電晶體的閘極一起連接至該等互補輸出節點的第二輸出節點，而該第二p通道電晶體及該第二n通道電晶體的閘極經由該第一垂直電阻器一起連接至該等互補輸出節點的第一輸出節點。
  6. 如請求項5之組態記憶體單元，其中，該第一p通道電晶體及該第一n通道電晶體的閘極經由該第一垂直電阻器一起連接至該等互補輸出節點的第二輸出節點。
  7. 如請求項5之組態記憶體單元，其中，該第二p通道電晶體及該第二n通道電晶體的閘極經由該第一垂直電阻器一起連接至該等互補輸出節點的第一輸出節點；以及該第一p通道電晶體及該第一n通道電晶體的閘極經由一第二垂直電阻器一起連接至該等互補輸出節點的第二輸出節點。
  8. 如請求項1及7中任一項之組態記憶體單元，其中，該第一垂直電阻器形成為非程式化抗熔絲、原始ReRAM裝置及高電阻金屬化合物層中之一。
  9. 如請求項5之組態記憶體單元，其中，該第一p通道電晶體經由一第一p通道偏壓電晶體耦接在該第一電壓供應節點與該等互補輸出節點的第一輸出節點之間；該第一n通道電晶體經由一第一n通道偏壓電晶體耦接在該等互補輸出節點的第一輸出節點與該第二電壓供應節點之間；該第二p通道電晶體經由一第二p通道偏壓電晶體耦接在該第一電壓供應節點與該等互補輸出節點的第一輸出節點之間；以及該第二n通道電晶體經由一第二n通道偏壓電晶體耦接在該等互 補輸出節點的第一輸出節點與該第二電壓供應節點之間。
  10. 如請求項9之組態記憶體單元，其中，該第一及第二p通道偏壓電晶體具有閘極耦接至陣列中之一Pbias線；以及該第一及第二n通道偏壓電晶體具有閘極耦接至陣列中之一Nbias線。
  11. 如請求項1之組態記憶體單元，其中，該組態記憶體單元配置在一陣列之組態記憶體單元中；該交叉耦合鎖存部分的互補輸出節點中之一經由一選擇電晶體耦接至該陣列中之一位元線，該選擇電晶體具有閘極耦接至該陣列中之一字元線；以及該可程式可抹除ReRAM裝置經由一PROM選擇電晶體耦接至該交叉耦合鎖存部分的互補輸出節點中之該輸出節點，該PROM選擇電晶體的閘極耦接至該陣列中之一PROM字元線。
  12. 如請求項1之組態記憶體單元，其中，該交叉耦合鎖存器耦接至一高阻抗電壓供應源。
  13. 一種操作積體電路之方法，該積體電路包括一陣列之組態記憶體單元，每個組態記憶體單元包括一鎖存部分，其包括一具有互補輸出節點之交叉耦合鎖存器；以及一可程式唯讀記憶體(PROM)部分，其耦接至該交叉耦合鎖存器，該方法包括：抹除該陣列中之所有組態記憶體單元；將該陣列中之每個組態記憶體單元的PROM部分中之資料寫入每個組態記憶體單元的該鎖存部分；讀取被寫入該陣列中之每個組態記憶體單元的鎖存部分中之資 料；識別具有被寫入其鎖存部分之不正確資料的每個組態記憶體單元；以及在被識別為具有不正確資料之每個組態記憶體單元中，用來自一不同於該組態記憶單元的PROM部分之來源的正確資料直接改寫該不正確資料。
  14. 如請求項13之方法，其進一步包括將每個經識別組態記憶體單元的位置儲存至一錯誤儲存記憶體中。
  15. 如請求項14之方法，其中，識別具有被寫入其鎖存部分之不正確資料的每個組態記憶體單元包括：讀取在該錯誤儲存記憶體中儲存之經識別組態記憶體單元的位置；以及驗證被寫入該陣列中之每個組態記憶體單元的該鎖存部分之資料。
  16. 如請求項15之方法，其中，驗證被寫入該陣列中之每個組態記憶體單元的該鎖存部分之資料包括比較被寫入每個組態記憶體單元的該鎖存部分之資料與已知正確資料。
  17. 如請求項16之方法，其進一步包括對被寫入該陣列中之每個組態記憶體單元的該鎖存部分之資料執行正向錯誤校正，以識別具有被寫入其鎖存部分的不正確資料之每個組態記憶體單元的位置。
  18. 如請求項17之方法，其進一步包括將所找到的具有不正確資料之每個組態記憶體單元的位置儲存在該錯誤儲存記憶體中。
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