JPH01144119A - 記憶装置 - Google Patents
記憶装置Info
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- JPH01144119A JPH01144119A JP62303046A JP30304687A JPH01144119A JP H01144119 A JPH01144119 A JP H01144119A JP 62303046 A JP62303046 A JP 62303046A JP 30304687 A JP30304687 A JP 30304687A JP H01144119 A JPH01144119 A JP H01144119A
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- 230000004044 response Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 34
- 230000002457 bidirectional effect Effects 0.000 description 24
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおける記憶装置に関し、特
にパラレルデータの入出力及びシリアルデータの入出力
が行なえる記憶装置に関する。
にパラレルデータの入出力及びシリアルデータの入出力
が行なえる記憶装置に関する。
従来、この種のパラレル入出力及びシリアル入出力を行
なう技術は、シリアルノｅラレル（以下Ｓ／Ｐと略す）
変換回路と、・クラレルシリアル（以下Ｐ／Ｓと略す）
変換回路などの多くの論理回路を用いる構成であシ、デ
ータ幅２ビットの／ＩＰラレル入出力及びデータ幅２ビ
ツトの２ボートのシリアル入出力を行なう場合を例とし
て次に説明する第９図において、トライステートグー）
４１１゜４１２の入力、トライステートグ−）４２１
。
なう技術は、シリアルノｅラレル（以下Ｓ／Ｐと略す）
変換回路と、・クラレルシリアル（以下Ｐ／Ｓと略す）
変換回路などの多くの論理回路を用いる構成であシ、デ
ータ幅２ビットの／ＩＰラレル入出力及びデータ幅２ビ
ツトの２ボートのシリアル入出力を行なう場合を例とし
て次に説明する第９図において、トライステートグー）
４１１゜４１２の入力、トライステートグ−）４２１
。
４２２の出力及び双方向トライステートゲート４３１．
４３２に接続する信号端子Ｉ ＯＯ、ＩＯＩと、トライ
ステートダート４１１，４１２の出力に接続し、トライ
ステートゲート４１３，４１４にデータを出力するＳ／
Ｐ変換回路１０と、トライステートグー）４２３．４２
４の出力に接続し。
４３２に接続する信号端子Ｉ ＯＯ、ＩＯＩと、トライ
ステートダート４１１，４１２の出力に接続し、トライ
ステートゲート４１３，４１４にデータを出力するＳ／
Ｐ変換回路１０と、トライステートグー）４２３．４２
４の出力に接続し。
トライステー）グー）４２１，４２２にデータを出力す
るｐ／ｓ変換回路２０と、トライステートグ−）４１３
，４１４の出力、双方向トライステー）ｆ−）４３１，
４３２及びトライステートｒ−）４２３，４２４の入力
に接続するデータ幅２ビツト構成のメモリ３０と、”ｌ
”を入力するとトライステートダート４１１〜４１４を
オープンさせるシリアル入力モード信号ａと、′１″を
入力するとトライステートゲート４２１〜４２４をオー
プンさせるシリアル出力モード信号すと、１”を入力す
ると双方向トライステー）ｆｆ−）４３１゜４３２をオ
ープンさせるノクラレル入出力モード信号Ｃによって構
成される。
るｐ／ｓ変換回路２０と、トライステートグ−）４１３
，４１４の出力、双方向トライステー）ｆ−）４３１，
４３２及びトライステートｒ−）４２３，４２４の入力
に接続するデータ幅２ビツト構成のメモリ３０と、”ｌ
”を入力するとトライステートダート４１１〜４１４を
オープンさせるシリアル入力モード信号ａと、′１″を
入力するとトライステートゲート４２１〜４２４をオー
プンさせるシリアル出力モード信号すと、１”を入力す
ると双方向トライステー）ｆｆ−）４３１゜４３２をオ
ープンさせるノクラレル入出力モード信号Ｃによって構
成される。
Ｓ／Ｐ変換回路１０は、 ＣＬＫ 、 ＬＯＡＤ 、
ＳＥＬの各信号を発生させるＳ／１）変換タイミング発
生回路１１０と、端子Ａの信号を信号ＣＬＫの立ち上が
シでラッチするフリップフロップ（以下Ｆ／ｌｉ”と略
す）１０１と、 Ｆ／Ｆ １０１のデータを信号ＣＬＫ
の立ち上がシでラッチするＦ／′Ｆ１０２と、Ｆ汐１０
１．１０２のデータを信号ＬＯＡＤの立ち上がりでそれ
ぞれラッチするＦ／Ｆ’ １０３ 、１０４と、端子Ｂ
の信号に対して端子Ａの信号に対するＦ／’Ｆ １０１
〜１０４と同等の動作をするＦ／Ｆ１０５〜１０８と、
信号ＳＥＬが′１”のときはＦ／Ｆ １０３ 、１０４
のデータをそれぞれ端子Ｃ，Ｄに、信号ＳＥＬが”０＃
のときはＦ／Ｆ １０７ 、１０８のデータをそれぞれ
端子Ｃ１Ｄに出力するセレクタ１９を有する。
ＳＥＬの各信号を発生させるＳ／１）変換タイミング発
生回路１１０と、端子Ａの信号を信号ＣＬＫの立ち上が
シでラッチするフリップフロップ（以下Ｆ／ｌｉ”と略
す）１０１と、 Ｆ／Ｆ １０１のデータを信号ＣＬＫ
の立ち上がシでラッチするＦ／′Ｆ１０２と、Ｆ汐１０
１．１０２のデータを信号ＬＯＡＤの立ち上がりでそれ
ぞれラッチするＦ／Ｆ’ １０３ 、１０４と、端子Ｂ
の信号に対して端子Ａの信号に対するＦ／’Ｆ １０１
〜１０４と同等の動作をするＦ／Ｆ１０５〜１０８と、
信号ＳＥＬが′１”のときはＦ／Ｆ １０３ 、１０４
のデータをそれぞれ端子Ｃ，Ｄに、信号ＳＥＬが”０＃
のときはＦ／Ｆ １０７ 、１０８のデータをそれぞれ
端子Ｃ１Ｄに出力するセレクタ１９を有する。
■変換回路は、 ＣＤＫ’ 、 ＬＯＡＤ’ 、 ５Ｅ
ＬＩ’ 、 ５ＥＬ２’の各信号を発生させるＰ／Ｓ変
換タイミング発生回路２１３と、端子Ｇ、Ｈのデータを
信号５ＥＬＬ’の立ち上がりでラッチするＦ／ｌｌｉ″
２０３．２０４と。
ＬＩ’ 、 ５ＥＬ２’の各信号を発生させるＰ／Ｓ変
換タイミング発生回路２１３と、端子Ｇ、Ｈのデータを
信号５ＥＬＬ’の立ち上がりでラッチするＦ／ｌｌｉ″
２０３．２０４と。
端子Ｇ、Ｈのデータを信号５ＥＬ２’の立ち上がシでラ
ッチするＦＡ′２０７ 、２０８と、信号ＬＯＡＤ’と
Ｆ／１；” ２０３のデータを入力とするΔＤ？−）２
０９と、信号ＬＯＡＤ’とＦ／′Ｆ２０７のデータを入
力とするＡＮＤゲート２１１と、信号ＬＯＡＤ’が“１
”のときはＦ／’Ｆ ２０４のデータを出力し信号ＬＯ
ＡＤ’が′０”のときはＦ／’Ｆ ２０１のデータを出
力するセレクタ２１０と、信号ＬＯＡＤ’が１”のとき
はＦ／’Ｆ ２０８のデータを出力し、信号ＬＯＡＤ’
が“０”のときはＦ／Ｆ ２０５のデータを出力するセ
レクタ２１２と。
ッチするＦＡ′２０７ 、２０８と、信号ＬＯＡＤ’と
Ｆ／１；” ２０３のデータを入力とするΔＤ？−）２
０９と、信号ＬＯＡＤ’とＦ／′Ｆ２０７のデータを入
力とするＡＮＤゲート２１１と、信号ＬＯＡＤ’が“１
”のときはＦ／’Ｆ ２０４のデータを出力し信号ＬＯ
ＡＤ’が′０”のときはＦ／’Ｆ ２０１のデータを出
力するセレクタ２１０と、信号ＬＯＡＤ’が１”のとき
はＦ／’Ｆ ２０８のデータを出力し、信号ＬＯＡＤ’
が“０”のときはＦ／Ｆ ２０５のデータを出力するセ
レクタ２１２と。
ＡＮＤｒ−ト２０９のデータを信号ＣＬＫ’の立ち上が
りでラッチするＦ／Ｆ ２０１と、セレクタ２１０から
のデータを信号ＣＬＫ’の立ち上がシでラッチするＦ／
Ｆ ２０２と、 ＡＮＤデート２１１のデータを信号Ｃ
ＬＫ’の立ち上がりでラッチするＦ／ｌｉ’ ２０５と
、セレクタ２１２からのデータを信号ＣＬＫ’の立ち上
がシでラッチするＦ／Ｆ ２０６を有する。
りでラッチするＦ／Ｆ ２０１と、セレクタ２１０から
のデータを信号ＣＬＫ’の立ち上がシでラッチするＦ／
Ｆ ２０２と、 ＡＮＤデート２１１のデータを信号Ｃ
ＬＫ’の立ち上がりでラッチするＦ／ｌｉ’ ２０５と
、セレクタ２１２からのデータを信号ＣＬＫ’の立ち上
がシでラッチするＦ／Ｆ ２０６を有する。
次にＳ／１）変換について第１０図を用いて説明する。
入力端子Ａからのシリアルデータの１ビツト目Ａ１は信
号ＣＬＫの立ち上がりでＦ’／Ｆ １０１に入り２次の
信号ＣＬＫの立ち上がりでＦ／′Ｆ１０２ヘロー ドさ
れる。このときＦ、／’Ｆ １０１にはシリアルデータ
の２ビツト目Ａ２がラッチされる。次に信号ＬＯＡＤの
立ち上がりでＦ／′Ｆ１０１ 、１０２のデータ七Ｆ／
ｉ” １０３ 、１０４にワードされる。入力端子Ｂか
らのデータも同様にＦ／’Ｆ １０７ 、１０８にロー
ドされる。次にセレクタ１０９において信号ＳＥＬがｌ
＃のとき、 Ｆ／１’ １０３ 、１０４のデータＡ２
．ＡＩがそれぞれ端子Ｃ，Ｄよシ出力され。
号ＣＬＫの立ち上がりでＦ’／Ｆ １０１に入り２次の
信号ＣＬＫの立ち上がりでＦ／′Ｆ１０２ヘロー ドさ
れる。このときＦ、／’Ｆ １０１にはシリアルデータ
の２ビツト目Ａ２がラッチされる。次に信号ＬＯＡＤの
立ち上がりでＦ／′Ｆ１０１ 、１０２のデータ七Ｆ／
ｉ” １０３ 、１０４にワードされる。入力端子Ｂか
らのデータも同様にＦ／’Ｆ １０７ 、１０８にロー
ドされる。次にセレクタ１０９において信号ＳＥＬがｌ
＃のとき、 Ｆ／１’ １０３ 、１０４のデータＡ２
．ＡＩがそれぞれ端子Ｃ，Ｄよシ出力され。
ＳＥＬ信号が０＃のとき、 Ｆ／′Ｆ′１０７ 、１０
８のデータＢ２．Ｂｌがそれぞれ端子Ｃ，Ｄより出力さ
れる。信号ＳＥＬがＭＯ” ”１”と変化する間にＦ／
ｉ”１０１．１０２及びＦ７Ｆ’ １０４ 、１０５に
は次の２ビツトのシリアルデータがロードされ連続的に
Ｓ／ｐ変換が可能である。
８のデータＢ２．Ｂｌがそれぞれ端子Ｃ，Ｄより出力さ
れる。信号ＳＥＬがＭＯ” ”１”と変化する間にＦ／
ｉ”１０１．１０２及びＦ７Ｆ’ １０４ 、１０５に
は次の２ビツトのシリアルデータがロードされ連続的に
Ｓ／ｐ変換が可能である。
Ｐ／Ｓ変換について第１１図を用いて説明する。
入力端子Ｇ、Ｈからの２ビットノ９ラレルデータＡＩ
、Ａ２は信号５ＥＬＬ’の立ち上がシでそれぞれＦ／′
Ｆ２０４ 、２０３にラッチされる。次のデータＢｌ、
Ｂ２は信号５ＥＬ２’の立ち上がりでそれぞれＦ／１；
” ２０・８，２０７にラッチされる。次に信号ＬＯＡ
Ｄ’が“１＃になるとＦ／Ｆ ２０３ 、２０４ 、２
０７ 。
、Ａ２は信号５ＥＬＬ’の立ち上がシでそれぞれＦ／′
Ｆ２０４ 、２０３にラッチされる。次のデータＢｌ、
Ｂ２は信号５ＥＬ２’の立ち上がりでそれぞれＦ／１；
” ２０・８，２０７にラッチされる。次に信号ＬＯＡ
Ｄ’が“１＃になるとＦ／Ｆ ２０３ 、２０４ 、２
０７ 。
２０８のデータはそれぞれＦ７１’ ２０１ 、２０２
。
。
２０５，２０６にロードされる。Ｆ／′Ｆ２０１．２０
２−２０５．２０６は信号ＣＬＫ’の立ち上がシでその
データをラッチし、 Ｆ／’Ｆ ２０２ 、２０６はそ
れぞれ端子Ｅ、Ｆよりシリアルデータの１ビツト目を出
力する。次の信号ＣＬＫ’の立ち上がりにおいてＦ／Ｆ
’２０２はＦ／１’ ２０１のデータをラッチし、Ｆ２
々２０６はＦ／１１′２０５のデータをラッチし、シリ
アルデータの２ビツト目を出力する。２ビツトのシリア
ルデータ出力中にＦ／’Ｆ ２０３ 、２０４及びＦ／
Ｆ ２０７ 、２０８には２ビットノ譬ラレルデータが
ラッチされ連続して馳変換が可能である。
２−２０５．２０６は信号ＣＬＫ’の立ち上がシでその
データをラッチし、 Ｆ／’Ｆ ２０２ 、２０６はそ
れぞれ端子Ｅ、Ｆよりシリアルデータの１ビツト目を出
力する。次の信号ＣＬＫ’の立ち上がりにおいてＦ／Ｆ
’２０２はＦ／１’ ２０１のデータをラッチし、Ｆ２
々２０６はＦ／１１′２０５のデータをラッチし、シリ
アルデータの２ビツト目を出力する。２ビツトのシリア
ルデータ出力中にＦ／’Ｆ ２０３ 、２０４及びＦ／
Ｆ ２０７ 、２０８には２ビットノ譬ラレルデータが
ラッチされ連続して馳変換が可能である。
シリアル入力の場合、シリアル入力モード信号ａが１”
となり、トライステートダート４１１〜４１４がオープ
ンし、端子Ｉ０゜、工。、からのデータがＳ／１’変換
回路ＩＯを通してメモリ３０に書込まれる。
となり、トライステートダート４１１〜４１４がオープ
ンし、端子Ｉ０゜、工。、からのデータがＳ／１’変換
回路ＩＯを通してメモリ３０に書込まれる。
シリアル出力の場合、シリアル出力モード信号すが′１
”となシワトライステートダート４２１〜４２４がオー
プンし、メモリ３０のデータがＰδ変換回路２０を通し
てシリアルに出力される。
”となシワトライステートダート４２１〜４２４がオー
プンし、メモリ３０のデータがＰδ変換回路２０を通し
てシリアルに出力される。
パラレル入出力の場合、ノＩラレル入出力モード信号Ｃ
が１１＃となり、双方向トライステートｒ−）４３１，
４３２がオープンし、端子Ｉ 、Ｉｏｏ ０
１ からのデータが直接メモリ３０へ入出力される。
が１１＃となり、双方向トライステートｒ−）４３１，
４３２がオープンし、端子Ｉ 、Ｉｏｏ ０
１ からのデータが直接メモリ３０へ入出力される。
本例は、データ幅２ビット２組のデータの・量ラレル入
出力及びシリアル入出力の例であるが、２ビット以上一
般にＮピッ）Ｎ組のデータへの拡張も可能である。
出力及びシリアル入出力の例であるが、２ビット以上一
般にＮピッ）Ｎ組のデータへの拡張も可能である。
上述した従来のパラレル入出力及びシリアル入出力を可
能とするシステムの場合、 ｓ／ｐ変換回路及びｐ７Ｂ
変換回路に多くの論理回路を必要とするという問題点が
ある。
能とするシステムの場合、 ｓ／ｐ変換回路及びｐ７Ｂ
変換回路に多くの論理回路を必要とするという問題点が
ある。
本発明は従来のもののこのような問題点を解決しようと
するもので、Ｓ／′Ｐ変換回路及びＰ／Ｓ変換回路を必
要としない・奢うレル入出力及びシリアル入出力の可能
な記憶装置を提供するものである。
するもので、Ｓ／′Ｐ変換回路及びＰ／Ｓ変換回路を必
要としない・奢うレル入出力及びシリアル入出力の可能
な記憶装置を提供するものである。
本願は上記のＳ／１）変換回路及びＰ／Ｓ変換回路など
の動作と同様の動作をメモリ内部にメモリアレイのデー
タ信号と記憶装置のデータ信号との対応を、モード切替
信号（）譬うレル入出力モード及びシリアル入出力モー
ド）ならびに選択信号に応じて切替えるセレクタを有し
て実現するようにしたものである。
の動作と同様の動作をメモリ内部にメモリアレイのデー
タ信号と記憶装置のデータ信号との対応を、モード切替
信号（）譬うレル入出力モード及びシリアル入出力モー
ド）ならびに選択信号に応じて切替えるセレクタを有し
て実現するようにしたものである。
すなわち１本発明の記憶装置は、Ｎ個のデータ信号を入
出力する記憶装置において、ＮビットからなるＮ組のデ
ータを複数個記憶しアＰレス信号を入力することでＮビ
ットからなるＮ組のデータを入出力するＮ個のデータ信
号出力端子を有するメモリアレイと、モード切替え信号
と選択信号によシ前記記憶装置のＮ個のデータ信号と前
記メモリアレイからのＮビットからなるＮ組の計Ｎ２個
のデータ信号を対応させる手段であって、前記モード切
替え信号がパラレル状態の場合前記メモリアレイからの
ＮビットからなるＮ組のデータ信号のうちいずれか１組
に相当するＮ個のデータ信号を選択信号に応じて前記記
憶装置のＮ個のデータ信号に対応させ、前記モード切替
え信号がシリアル状態の場合前記メモリアレイからのＮ
ビットからなるＮ組のデータ信号のうち各組のいずれか
１ビットに相当するＮ個のデータ信号を前記選択信号に
応じて前記記憶装置のＮ個のデータ信号に対応させるセ
レクタとを含んで構成される。
出力する記憶装置において、ＮビットからなるＮ組のデ
ータを複数個記憶しアＰレス信号を入力することでＮビ
ットからなるＮ組のデータを入出力するＮ個のデータ信
号出力端子を有するメモリアレイと、モード切替え信号
と選択信号によシ前記記憶装置のＮ個のデータ信号と前
記メモリアレイからのＮビットからなるＮ組の計Ｎ２個
のデータ信号を対応させる手段であって、前記モード切
替え信号がパラレル状態の場合前記メモリアレイからの
ＮビットからなるＮ組のデータ信号のうちいずれか１組
に相当するＮ個のデータ信号を選択信号に応じて前記記
憶装置のＮ個のデータ信号に対応させ、前記モード切替
え信号がシリアル状態の場合前記メモリアレイからのＮ
ビットからなるＮ組のデータ信号のうち各組のいずれか
１ビットに相当するＮ個のデータ信号を前記選択信号に
応じて前記記憶装置のＮ個のデータ信号に対応させるセ
レクタとを含んで構成される。
上記のような構成の装置は、モード切替信号と選択信号
を用いて、結果的にＳ／Ｐ変換回路及びｐ／ｓ変換回路
と同様の動作を行うものである。
を用いて、結果的にＳ／Ｐ変換回路及びｐ／ｓ変換回路
と同様の動作を行うものである。
以下余１］
〔実施例〕
次に本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック構成図であり、デ
ータ幅２ビットのパラレル入出力及びシリアル入出力を
行う場合を説明する。記憶装置１はアドレス信号ＡＤＤ
を入力とする２２ＸＮ構成のメモリアレイ１１と、メモ
リアレイ１１からの２２個のデータ信号と選択信号（以
下信号Ｓｏ、８１と略す）とモード切替信号（以下信号
ｐｈＭと略す）を入力とするセレクタ１２と、該セレク
タ１２からの２つのデータ信号出力端子ＤＯ，ＤＩに接
続される記憶装置の端子１３．１４を有する。
ータ幅２ビットのパラレル入出力及びシリアル入出力を
行う場合を説明する。記憶装置１はアドレス信号ＡＤＤ
を入力とする２２ＸＮ構成のメモリアレイ１１と、メモ
リアレイ１１からの２２個のデータ信号と選択信号（以
下信号Ｓｏ、８１と略す）とモード切替信号（以下信号
ｐｈＭと略す）を入力とするセレクタ１２と、該セレク
タ１２からの２つのデータ信号出力端子ＤＯ，ＤＩに接
続される記憶装置の端子１３．１４を有する。
メモリアレイ１１は信号ＡＤＤを受けて２ビット幅のデ
ータを２組選択する。１組のデータ信号はセレクタ１２
のＡＯ，ＡＩに対応し、もう１組のデータ信号はＢＯ、
Ｂｌに対応する。それらデータ信号と端子ＤＯ、ＤＩの
データ信号は、前記信号ｓｏ、ｓｉ及び信号Ｐ／Ｓによ
って第２図のように対応している。
ータを２組選択する。１組のデータ信号はセレクタ１２
のＡＯ，ＡＩに対応し、もう１組のデータ信号はＢＯ、
Ｂｌに対応する。それらデータ信号と端子ＤＯ、ＤＩの
データ信号は、前記信号ｓｏ、ｓｉ及び信号Ｐ／Ｓによ
って第２図のように対応している。
メモリからの読出しの例で示すと、信号Ｐ／Ｓが′１”
でパラレル入出力が行なわれる場合、信号ＳＯが“１＃
でセレクタ１２のＡＯ，ＡＩに対応する１組のデータが
メモリの出力としてＤＯ。
でパラレル入出力が行なわれる場合、信号ＳＯが“１＃
でセレクタ１２のＡＯ，ＡＩに対応する１組のデータが
メモリの出力としてＤＯ。
Ｄｌを通し端子１３．１４よシ読出され、信号Ｓｌが″
１”でセレクタ１２のＢＯ，ＢＩＫ対応する１組のデー
タが記憶装置の出力としてＤＯｌＤｌを通して端子１３
．１４よシ読出される。次に信号Ｐ／Ｓが１０″でシリ
アル入出力が行なわれる場合、信号ＳＯが＠１”で第１
セレクタ１２のＡＯとＢＯに対応する２組のデータの１
ビツト目が記憶装置の出力としてＤＯ，Ｄｉを通して端
子１３．１４よシ読出され、信号ＳＯが′Ｏ″で第１セ
レクタ１２のＡ１とＢｌに対応するデータの２ビツト目
が記憶装置の出力としてＤＯ、ＤＩを通して端子１３．
１４よシ読出される。前記の動作を第３図に示す。
１”でセレクタ１２のＢＯ，ＢＩＫ対応する１組のデー
タが記憶装置の出力としてＤＯｌＤｌを通して端子１３
．１４よシ読出される。次に信号Ｐ／Ｓが１０″でシリ
アル入出力が行なわれる場合、信号ＳＯが＠１”で第１
セレクタ１２のＡＯとＢＯに対応する２組のデータの１
ビツト目が記憶装置の出力としてＤＯ，Ｄｉを通して端
子１３．１４よシ読出され、信号ＳＯが′Ｏ″で第１セ
レクタ１２のＡ１とＢｌに対応するデータの２ビツト目
が記憶装置の出力としてＤＯ、ＤＩを通して端子１３．
１４よシ読出される。前記の動作を第３図に示す。
第４図はセレクタ１２の論理回路の一例の構成図を示す
。本論理回路は信号Ｐ／ｉを入力とするＮＯＴＯＲゲー
ト１２１３Ｎ０Ｔｆ−） １２１９の出力と信号ＳＯを
入力とする０Ｒｆ−）１２１３と、 Ｎ０Ｔｆ−ト１２
１９の出力と信号Ｓ１を入力とするＯＲダート１２１４
と、信号ｓ ｏ 、ｐ７ｓを入力とするＯＲゲート１２
１５，１２１７．信号Ｓｌ。
。本論理回路は信号Ｐ／ｉを入力とするＮＯＴＯＲゲー
ト１２１３Ｎ０Ｔｆ−） １２１９の出力と信号ＳＯを
入力とする０Ｒｆ−）１２１３と、 Ｎ０Ｔｆ−ト１２
１９の出力と信号Ｓ１を入力とするＯＲダート１２１４
と、信号ｓ ｏ 、ｐ７ｓを入力とするＯＲゲート１２
１５，１２１７．信号Ｓｌ。
ｐ７ｓ を入力とするＯＲダート１２１６．１２１８
を有し、信号ＡＯは０Ｒｆｆ−）１２１３の出力を制御
信号とする双方向トライステートグー）１２０１と、Ｏ
Ｒグー）１２１５の出力を制御信号とする双方向トライ
ステートｆ−）１２０５を通シ端子Ｄｏにつながシ、信
号Ａ１はＯＲゲート１２１３の出力を制御信号とする双
方向トライステートケ９−）１２０２と、０Ｒｆ−ト１
２１６を制御信号とすする双方向トライステートグー）
１２０６と、信号Ｐ／Ｓを負論理で入力し制御信号と
する双方向トライステートグー）１２０９を通して端子
Ｄｏに。
を有し、信号ＡＯは０Ｒｆｆ−）１２１３の出力を制御
信号とする双方向トライステートグー）１２０１と、Ｏ
Ｒグー）１２１５の出力を制御信号とする双方向トライ
ステートｆ−）１２０５を通シ端子Ｄｏにつながシ、信
号Ａ１はＯＲゲート１２１３の出力を制御信号とする双
方向トライステートケ９−）１２０２と、０Ｒｆ−ト１
２１６を制御信号とすする双方向トライステートグー）
１２０６と、信号Ｐ／Ｓを負論理で入力し制御信号と
する双方向トライステートグー）１２０９を通して端子
Ｄｏに。
もしくは、双方向トライステー）ｆ−）１２０６の次に
信号Ｐ／Ｓを制御信号とする双方向トライステートゲー
ト１２１１を通して端子Ｄ１につながシ。
信号Ｐ／Ｓを制御信号とする双方向トライステートゲー
ト１２１１を通して端子Ｄ１につながシ。
信号ＢＯは、ＯＲｒ″−） １２１４の出力を制御信号
とする双方向トライステートゲート１２０３と。
とする双方向トライステートゲート１２０３と。
０Ｒｒ−）１２１７を制御信号とする双方向トライステ
ー）ｆ−）１２０７と、信号Ｐ／Ｓを制御信号とする双
方向トライステー）ｆ−）１２１２を通して端子ＤＯに
、もしくは双方向トライステートダート１２０７０次に
信号Ｐ／Ｓを負論理で入力し制御信号とする双方向トラ
イステートグー）１２１０を通して端子Ｄ１につながシ
、信号Ｂ１はＯＲグー） １２１４の出力を制御信号と
する双方向トライスｆ−）ｒ−） １２０４と、０Ｒｆ
−ト１２１８の出力を制御信号とする双方向トライステ
ートダ−）１２０８を通して端子ＤＩにつながる構成と
なっている。
ー）ｆ−）１２０７と、信号Ｐ／Ｓを制御信号とする双
方向トライステー）ｆ−）１２１２を通して端子ＤＯに
、もしくは双方向トライステートダート１２０７０次に
信号Ｐ／Ｓを負論理で入力し制御信号とする双方向トラ
イステートグー）１２１０を通して端子Ｄ１につながシ
、信号Ｂ１はＯＲグー） １２１４の出力を制御信号と
する双方向トライスｆ−）ｒ−） １２０４と、０Ｒｆ
−ト１２１８の出力を制御信号とする双方向トライステ
ートダ−）１２０８を通して端子ＤＩにつながる構成と
なっている。
信号Ｐ／Ｓが６１”の場合、双方向トライステートゲー
ト１２０５〜１２０８，１２１１，１２１２がオーシン
し信号ＳＯが′１”で双方向トライステートダート１２
０１，１２０２がオーシンし信号ＡＯ。
ト１２０５〜１２０８，１２１１，１２１２がオーシン
し信号ＳＯが′１”で双方向トライステートダート１２
０１，１２０２がオーシンし信号ＡＯ。
Ａ１がそれぞれ端子Ｄｏ、Ｄｉとつながり、８１が１″
で双方向トライステートダート１２０３゜１２０４がオ
ープンし、信号ＢＯ，Ｂｌがそれぞれ端子ＤＯ，ＤＩと
つながる。また、信号Ｐ／Ｓが０″の場合、双方向トラ
イステー１４”−）１２０１〜１２０４．１２０９．１
２１０がオープンし、信号ＳＯが“１ｍで双方向トライ
ステートｆ−ト１２０５゜１２０７がオープンし、信号
ＡＯ，ＢＯが信号ＤＯ。
で双方向トライステートダート１２０３゜１２０４がオ
ープンし、信号ＢＯ，Ｂｌがそれぞれ端子ＤＯ，ＤＩと
つながる。また、信号Ｐ／Ｓが０″の場合、双方向トラ
イステー１４”−）１２０１〜１２０４．１２０９．１
２１０がオープンし、信号ＳＯが“１ｍで双方向トライ
ステートｆ−ト１２０５゜１２０７がオープンし、信号
ＡＯ，ＢＯが信号ＤＯ。
ＤＩＫつなかり、Ｓｏが″１”で双方向トライステート
ダ−） １２０６．１２０８がオープンし、信号ＡＩ
、Ｂｌが端子Ｄｏ、ＤＩにつながる。
ダ−） １２０６．１２０８がオープンし、信号ＡＩ
、Ｂｌが端子Ｄｏ、ＤＩにつながる。
本実施例は、データ幅２ビツトでのパラレル入出力、シ
リアル入出力であるが、３ビツト以上に一般にはＮピッ
トＮ組のものにも十分拡張可能である。
リアル入出力であるが、３ビツト以上に一般にはＮピッ
トＮ組のものにも十分拡張可能である。
第５図は本発明の第２の実施例のブロック構成図であシ
、データ幅２ビットのパラレル入出力及び２ポートのシ
リアル入出力を行う場合を説明する。
、データ幅２ビットのパラレル入出力及び２ポートのシ
リアル入出力を行う場合を説明する。
記憶装置２は、信号ＡＤＤと第１セレクタ２１からのデ
ータ信号を入力とするデータ単位に分割させたメモリア
レイ２２．２３と、信号ＳＯ，Ｓｌ。
ータ信号を入力とするデータ単位に分割させたメモリア
レイ２２．２３と、信号ＳＯ，Ｓｌ。
Ｐ／Ｓを入力とする第１セレクタ２１と、メモリアレイ
２２．２３からの４個のデータ信号と信号８０、Ｓｌ、
Ｐ／Ｓを入力とする第２セレクタ２４と該第２セレクタ
２４の２個の信号を出力する端子Ｄｏ、ＤＩとつながる
記憶装置の端子２５ 、２６を有している。
２２．２３からの４個のデータ信号と信号８０、Ｓｌ、
Ｐ／Ｓを入力とする第２セレクタ２４と該第２セレクタ
２４の２個の信号を出力する端子Ｄｏ、ＤＩとつながる
記憶装置の端子２５ 、２６を有している。
メモリアレイ２２．２３は、第１セレクタ２１のデータ
信号が“１”のときは信号ＡＤＤ Ｋ対応した２ビット
のデータを入出力し、第１セレクタ２１のデータ信号が
＠Ｏ＃のときはハイインピーダンス信号を出力する。第
１セレクタ２１は第６図のような対応となっておシ、論
理回路は第８図のように容易に構成できる。第２セレク
タ２４は第７図のような対応となっておシ、論理回路は
第４図の双方向トライステートゲート１２０１〜１２０
４０Ｒｆｆ−ト１２１３，１２１４及びＮＯＴ ｆ−）
１２１９を除いた構成となっている。
信号が“１”のときは信号ＡＤＤ Ｋ対応した２ビット
のデータを入出力し、第１セレクタ２１のデータ信号が
＠Ｏ＃のときはハイインピーダンス信号を出力する。第
１セレクタ２１は第６図のような対応となっておシ、論
理回路は第８図のように容易に構成できる。第２セレク
タ２４は第７図のような対応となっておシ、論理回路は
第４図の双方向トライステートゲート１２０１〜１２０
４０Ｒｆｆ−ト１２１３，１２１４及びＮＯＴ ｆ−）
１２１９を除いた構成となっている。
メモリアレイ２２．２３は第１セレクタ２１のデータ信
号が＠０＃のときは・・イインピーダンスとなるため、
第１セレクタ２１の対応第６図、第２セレクタ２４の対
応第７図を組み合わせると第２図の対応と同等になる。
号が＠０＃のときは・・イインピーダンスとなるため、
第１セレクタ２１の対応第６図、第２セレクタ２４の対
応第７図を組み合わせると第２図の対応と同等になる。
つまシ、第２の実施例で第１の実施例と同等の動作が可
能である。第２の実施例は、メモリアレイが分割されて
いるため。
能である。第２の実施例は、メモリアレイが分割されて
いるため。
現在のメモリで行なわれている低消費電力化、高速化の
ためのメモリアレイ分割に適しているという利点がある
。
ためのメモリアレイ分割に適しているという利点がある
。
以上説明したように本発明の記憶装置は、・クラレル入
出力とシリアル入出力とでメモリアレイからのデータ信
号と記憶装置のデータ信号との対応をモード切替え信号
と選択信号に応じて切替えるセレクタを有することよシ
、特にシリアル入出力で必要とされるＳ／Ｐ変換回路及
びＰ／Ｓ変換回路を不要とし論理回路を大幅に減少させ
る効果がある。
出力とシリアル入出力とでメモリアレイからのデータ信
号と記憶装置のデータ信号との対応をモード切替え信号
と選択信号に応じて切替えるセレクタを有することよシ
、特にシリアル入出力で必要とされるＳ／Ｐ変換回路及
びＰ／Ｓ変換回路を不要とし論理回路を大幅に減少させ
る効果がある。
第１図は本発明の第１の実施例のブロック構成図、第２
図は第１図中のセレクタ１２の各信号の対応図、第３図
は第１の実施例のタイミング図。 第４図は第１図中のセレクタ１２の一例の具体的論理回
路図、第５図は本発明の第２の実施例のブロック構成図
、第６図は第５図のセレクタ２１の各信号の対応図、第
７図は第５図のセレクタ２４の各信号の対応図、第８図
は第５図のセレクタ２１の一例の具体的論理回路図、第
９図は従来のパラレル入出力、シリアル入出力を行う場
合の構成図。 第１０図は第９図のＳ／１）変換回路１０のタイミング
図、第１１図は第９図のＰ／Ｓ変換回路２０のタイミン
グ図である。 記号の説明＝１，２・・・記憶装置、１１，２２゜２３
・・・メモリアレイ、１２・・・セレクタ、２１・・・
第１セレクタ、２４・・・第２セレクタ、１３，１４゜
２５．２６・・・端子、１２０１〜１２１２ 、４３１
。 ４３２・・・双方向トランスファーｅ−ト、１２１９゜
２ ｌ ００・・・ ＮＯＴ グー ） 、
１２１３〜１２１８．．２１０２゜２１０３・・・ Ｏ
Ｒゲ − ト 、 １０１〜１０８，２０１ 〜２０
５・・・フリップフロップ、４１１〜４１４゜４２１〜
４２４・・・トライステー）ｆ−ト、１０９゜２１０．
２１２・・・セレクタ、２０９，２１１・・・ＡＮＤｆ
−） 、 １０ ・Ｓ／Ｐ変換回路、 １１０−８，
４’変換タイミング発生回路、２０・・・Ｐ／Ｓ変換回
路。 ２１３・・・Ｐ／Ｓ変換タイミング発生回路、３０・・
・メモリ、 ＡＤＤ・・・アドレス信号、ＳＯ，ＳＬ・
・・選択信号、Ｐ７４・・・モード切替え信号、 ＣＩ
、Ｋ 、 ＣＬＫ’・・・クロック信号、 ＬＯＡＤ
、 ＬＯＡＤ’・・・データロード信号。 ＳＥＬ 、 ５ＥＬＩ’ 、 ５ＥＬ２’・・・フリッ
プフロッゾラッテ信号、Ａ、Ｂ・・・５／Ｐ変換回路入
力端子、Ｃ，Ｄ・・・Ｓ／Ｐ変換回路出力端子、Ｇ、Ｈ
・・・Ｐ／Ｓ変換回路入力端子、Ｅ、Ｆ・・・Ｐ／Ｓ変
換回路出力端子。 第１図 第２図 第３図 端子 １４ Ａｌ８１ ８０１第４
図 １２０１〜ｆ２＋２： ヌ又方向トランスフγゲート１
２１３〜＋２ｆ８ ： ＯＲゲート １２１９： Ｎ０Ｔ）：？−ト 第６図 第７図
図は第１図中のセレクタ１２の各信号の対応図、第３図
は第１の実施例のタイミング図。 第４図は第１図中のセレクタ１２の一例の具体的論理回
路図、第５図は本発明の第２の実施例のブロック構成図
、第６図は第５図のセレクタ２１の各信号の対応図、第
７図は第５図のセレクタ２４の各信号の対応図、第８図
は第５図のセレクタ２１の一例の具体的論理回路図、第
９図は従来のパラレル入出力、シリアル入出力を行う場
合の構成図。 第１０図は第９図のＳ／１）変換回路１０のタイミング
図、第１１図は第９図のＰ／Ｓ変換回路２０のタイミン
グ図である。 記号の説明＝１，２・・・記憶装置、１１，２２゜２３
・・・メモリアレイ、１２・・・セレクタ、２１・・・
第１セレクタ、２４・・・第２セレクタ、１３，１４゜
２５．２６・・・端子、１２０１〜１２１２ 、４３１
。 ４３２・・・双方向トランスファーｅ−ト、１２１９゜
２ ｌ ００・・・ ＮＯＴ グー ） 、
１２１３〜１２１８．．２１０２゜２１０３・・・ Ｏ
Ｒゲ − ト 、 １０１〜１０８，２０１ 〜２０
５・・・フリップフロップ、４１１〜４１４゜４２１〜
４２４・・・トライステー）ｆ−ト、１０９゜２１０．
２１２・・・セレクタ、２０９，２１１・・・ＡＮＤｆ
−） 、 １０ ・Ｓ／Ｐ変換回路、 １１０−８，
４’変換タイミング発生回路、２０・・・Ｐ／Ｓ変換回
路。 ２１３・・・Ｐ／Ｓ変換タイミング発生回路、３０・・
・メモリ、 ＡＤＤ・・・アドレス信号、ＳＯ，ＳＬ・
・・選択信号、Ｐ７４・・・モード切替え信号、 ＣＩ
、Ｋ 、 ＣＬＫ’・・・クロック信号、 ＬＯＡＤ
、 ＬＯＡＤ’・・・データロード信号。 ＳＥＬ 、 ５ＥＬＩ’ 、 ５ＥＬ２’・・・フリッ
プフロッゾラッテ信号、Ａ、Ｂ・・・５／Ｐ変換回路入
力端子、Ｃ，Ｄ・・・Ｓ／Ｐ変換回路出力端子、Ｇ、Ｈ
・・・Ｐ／Ｓ変換回路入力端子、Ｅ、Ｆ・・・Ｐ／Ｓ変
換回路出力端子。 第１図 第２図 第３図 端子 １４ Ａｌ８１ ８０１第４
図 １２０１〜ｆ２＋２： ヌ又方向トランスフγゲート１
２１３〜＋２ｆ８ ： ＯＲゲート １２１９： Ｎ０Ｔ）：？−ト 第６図 第７図
Claims (1)
- Ｎ個のデータ信号を入出力する記憶装置において、Ｎビ
ットからなるＮ組のデータを複数個記憶しアドレス信号
を入力することでＮビットからなるＮ組のデータを入出
力するＮ＾２個のデータ信号入出力端子を有するメモリ
アレイと、モード切替え信号と選択信号により前記記憶
装置のＮ個のデータ信号と前記メモリアレイからのＮビ
ットからなるＮ組の計Ｎ＾２個のデータ信号を対応させ
る手段であって、前記モード切替え信号がパラレル状態
の場合前記メモリアレイからのＮビットからなるＮ組の
データ信号のうちいずれか１組に相当するＮ個のデータ
信号を前記選択信号に応じて前記記憶装置のＮ個のデー
タ信号に対応させ、前記モード切替え信号がシリアル状
態の場合前記メモリアレイからのＮビットからなるＮ組
のデータ信号のうち各組のいずれか１ビットに相当する
Ｎ個のデータ信号を前記選択信号に応じて前記記憶装置
のＮ個のデータ信号に対応させるセレクタとを含むこと
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303046A JPH01144119A (ja) | 1987-11-30 | 1987-11-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303046A JPH01144119A (ja) | 1987-11-30 | 1987-11-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144119A true JPH01144119A (ja) | 1989-06-06 |
Family
ID=17916270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303046A Pending JPH01144119A (ja) | 1987-11-30 | 1987-11-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223424A (ja) * | 2008-03-13 | 2009-10-01 | Sanyo Electric Co Ltd | メモリ制御回路 |
| JP2012507795A (ja) * | 2008-10-29 | 2012-03-29 | シリコン イメージ，インコーポレイテッド | シリアルポートメモリ通信の待ち時間および信頼性を改善するための方法およびシステム |
-
1987
- 1987-11-30 JP JP62303046A patent/JPH01144119A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223424A (ja) * | 2008-03-13 | 2009-10-01 | Sanyo Electric Co Ltd | メモリ制御回路 |
| JP2012507795A (ja) * | 2008-10-29 | 2012-03-29 | シリコン イメージ，インコーポレイテッド | シリアルポートメモリ通信の待ち時間および信頼性を改善するための方法およびシステム |
| US8892825B2 (en) | 2008-10-29 | 2014-11-18 | Silicon Image, Inc. | Method and system for improving serial port memory communication latency and reliability |
| US10056123B2 (en) | 2008-10-29 | 2018-08-21 | Lattice Semiconductor Corporation | Method and system for improving serial port memory communication latency and reliability |
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