JPS6366786A - メモリ回路 - Google Patents
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- XEBWQGVWTUSTLN-UHFFFAOYSA-M phenylmercury acetate Chemical compound CC(=O)O[Hg]C1=CC=CC=C1 XEBWQGVWTUSTLN-UHFFFAOYSA-M 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関し、特に非同期式のスタティッ
クメモリ回路に関する。
クメモリ回路に関する。
従来、外部クロックを必要としない非同期式スタティッ
クメモリに於て、平均動作電流の低減を計るために、ワ
ード線及びセンスアンプを読み出しに必要な所要期間だ
け活性化するようにしたメモリ回路が種々提案されてい
る。まず、以下に代表的な従来例を示し、その構成、動
作について第6図乃至第13図を参照して説明する。崗
、第7図乃至第9図に示された各論理回路素子は6MO
8で構成されているとする。
クメモリに於て、平均動作電流の低減を計るために、ワ
ード線及びセンスアンプを読み出しに必要な所要期間だ
け活性化するようにしたメモリ回路が種々提案されてい
る。まず、以下に代表的な従来例を示し、その構成、動
作について第6図乃至第13図を参照して説明する。崗
、第7図乃至第9図に示された各論理回路素子は6MO
8で構成されているとする。
まず、第6図を参照して説明する。アドレス入力信号A
i (i=Q、 1.2.・・・・・・、n)は、入力
バッファ601に入力される。又、チップセレクト入力
信号C8,データ入力信号DIN及びライトイネーブル
入力信号WEは、それぞれ人カバッ7ア602゜603
及び604に入力される。入力バッファ601乃至60
4の構成はそれぞれ第7図(a)乃至(dlに示す通シ
である。入力バッファ601に於て、アドレス変化検知
信号φiは、アドレス入力信号Aiがロウレベルからハ
イレベルへ、又はハイレベルからロウレベルへ変化する
時に、遅延回路701の遅延時間で決まる所要時間だけ
ハイレベルになる様な信号である。アドレス入力信号A
i、アドレスバッファ信号Ai、X7及びアドレス変化
検知信号ψiのタイミング関係は第12図に示す通シで
ある。
i (i=Q、 1.2.・・・・・・、n)は、入力
バッファ601に入力される。又、チップセレクト入力
信号C8,データ入力信号DIN及びライトイネーブル
入力信号WEは、それぞれ人カバッ7ア602゜603
及び604に入力される。入力バッファ601乃至60
4の構成はそれぞれ第7図(a)乃至(dlに示す通シ
である。入力バッファ601に於て、アドレス変化検知
信号φiは、アドレス入力信号Aiがロウレベルからハ
イレベルへ、又はハイレベルからロウレベルへ変化する
時に、遅延回路701の遅延時間で決まる所要時間だけ
ハイレベルになる様な信号である。アドレス入力信号A
i、アドレスバッファ信号Ai、X7及びアドレス変化
検知信号ψiのタイミング関係は第12図に示す通シで
ある。
入力バッファ602は、第7図(b)に示す様に、チッ
プセレクト変化検知信号φCS及びチップセレクトバッ
ファ信号C8/を発生する。ここで、チップセレクト変
化検知信号ψCSは、チップセレクト入力信号C8がハ
イレベルからロウレベルへ変化する時、即ちメモリ回路
が非選択状態から選択状態へ変化する時に、遅延回路7
01の遅延時間で決まる所要期間だけハイレベルになる
様な信号である。
プセレクト変化検知信号φCS及びチップセレクトバッ
ファ信号C8/を発生する。ここで、チップセレクト変
化検知信号ψCSは、チップセレクト入力信号C8がハ
イレベルからロウレベルへ変化する時、即ちメモリ回路
が非選択状態から選択状態へ変化する時に、遅延回路7
01の遅延時間で決まる所要期間だけハイレベルになる
様な信号である。
クロック信発部613は、第8図(e)に示す様に各入
力バッファ601,602及び604からのアドレス変
化検知信号φ1(i=0,1,2.・・・・・・、n)
、チップセレクト変化検知信号φC8及びライトイネー
ブルバッファ信号WE/の論理和を採って、ワード線り
ロック信号φX、センスクロック信号φS、スイッチン
グクロック信号φCS及びラッチクロック信号φLを発
生する。ワード線りロック信号φX、センスクロック信
号φS、スイッチングクロック信号φ謂及びラッチクロ
ック信号φLのタイミング関係は、第12図に示す通シ
である。又、入力バッファ601でバッファされた信号
、即ちアドレスバッファ信号Ai’、 Ai’に基いて
、Xアドレスデコーダ605及びXアドレスデコーダ6
06が所望のメモリセル901を選択する。DxN制御
部608.Dotrr制御部612は、それぞれデータ
の書き込み、読み出しの制御を行なう。尚、DIN制御
部608の回路を第8図(b)に示す。
力バッファ601,602及び604からのアドレス変
化検知信号φ1(i=0,1,2.・・・・・・、n)
、チップセレクト変化検知信号φC8及びライトイネー
ブルバッファ信号WE/の論理和を採って、ワード線り
ロック信号φX、センスクロック信号φS、スイッチン
グクロック信号φCS及びラッチクロック信号φLを発
生する。ワード線りロック信号φX、センスクロック信
号φS、スイッチングクロック信号φ謂及びラッチクロ
ック信号φLのタイミング関係は、第12図に示す通シ
である。又、入力バッファ601でバッファされた信号
、即ちアドレスバッファ信号Ai’、 Ai’に基いて
、Xアドレスデコーダ605及びXアドレスデコーダ6
06が所望のメモリセル901を選択する。DxN制御
部608.Dotrr制御部612は、それぞれデータ
の書き込み、読み出しの制御を行なう。尚、DIN制御
部608の回路を第8図(b)に示す。
ワード制御部607は、第8図(a)に示す様にワード
線クロック信号φXがハイレベルの期間だけXアドレス
デコーダ出力Xiをワード線Wiに伝達する。
線クロック信号φXがハイレベルの期間だけXアドレス
デコーダ出力Xiをワード線Wiに伝達する。
即ち、ワード線クロック信号φXがロウレベルの時は、
Xアドレスデコーダ出力XIがハイレベルであっても、
ワード線Wiはロウレベルのままである。
Xアドレスデコーダ出力XIがハイレベルであっても、
ワード線Wiはロウレベルのままである。
ワード紛クロック信号φx、 Xアドレスデコーダ出力
Xi及びワード線Wiのタイミング関係は第12図に示
す通シである。
Xi及びワード線Wiのタイミング関係は第12図に示
す通シである。
スイッチング回路611は、第8図(d)に示す様に、
スイッチングクロック信号φ謂がロウレベルの期間は、
ラッチ出力LBをスイッチングバス線8Bに接続し、ス
イッチングクロック信号φSWがハイレベルの期間は、
センス出力R,BをスイッチングバスねSBに接続する
。
スイッチングクロック信号φ謂がロウレベルの期間は、
ラッチ出力LBをスイッチングバス線8Bに接続し、ス
イッチングクロック信号φSWがハイレベルの期間は、
センス出力R,BをスイッチングバスねSBに接続する
。
データラッチ部610は、第8図(c)に示す様に、ラ
ッチクロック信号φLがノ・イレベルの期間だけトラン
スファーゲートを導通させることによシ、メモリセルマ
トリックス部609からのセンス出力R,B上のデータ
を7リツプフロツプ803にラッチする。
ッチクロック信号φLがノ・イレベルの期間だけトラン
スファーゲートを導通させることによシ、メモリセルマ
トリックス部609からのセンス出力R,B上のデータ
を7リツプフロツプ803にラッチする。
スイッチング回路611及びデータラッチ部610の各
部のタイミング関係は、第12図に示す通シである。
部のタイミング関係は、第12図に示す通シである。
第9図は、メモリセルマトリックス部GO9を示す。複
数のワード戯と複数のビット線の各交点にメそリセル9
01が配置されている。尚、各1面において第11図(
a)の記号はPチャンネルトランジスタを、(1))の
記号はNチャンネルトランジスタを示す。ここで、メモ
リセル901は、第10図に示すように基本的には2個
の抵抗負荷と4個のNチャンネルトランジスタから成る
メモリセルとする。
数のワード戯と複数のビット線の各交点にメそリセル9
01が配置されている。尚、各1面において第11図(
a)の記号はPチャンネルトランジスタを、(1))の
記号はNチャンネルトランジスタを示す。ここで、メモ
リセル901は、第10図に示すように基本的には2個
の抵抗負荷と4個のNチャンネルトランジスタから成る
メモリセルとする。
次に、第9図に示すメモリセルマトリックス部609及
び第12図に示す動作波形図、等を参照して本従来例の
読み出し動作について説明する。
び第12図に示す動作波形図、等を参照して本従来例の
読み出し動作について説明する。
メモリ回路が選択時、即ちチップセレクト入力(i号c
sがロウレベルの時、アドレス入力信号Atが切)換わ
ることKよりて、Xアドレスデコーダ出力Xi及びYア
ドレスデコーダYjが切シ換わる。
sがロウレベルの時、アドレス入力信号Atが切)換わ
ることKよりて、Xアドレスデコーダ出力Xi及びYア
ドレスデコーダYjが切シ換わる。
一方、アドレス入力信号Aiの変化に伴って、アドレス
変化検知信号φiが発生し、よってワード線りロック信
号φX、センスクロック信号φS、スイッチングクロッ
ク信号φSW、 ラッチクロック信号φLがこの順番
でロウレベルからハイレベルに立ち上る。まず、ワード
線クロック信号φXが立ち上るととKよって、既に選択
されているXアドレスデコーダ出力Xiに接続されたワ
ード線Wi、即ち、ただ一つのワー)”79 Wiだけ
がロウレベルからハイレベルに立チ上’) s メモリ
セル901のトランスファーゲートQ97が開き、メモ
リセル901の保持データがビ、ト線BL、BLに現わ
れ始める。一方、ただ一つのYアドレスデコーダ出力Y
jが選択されて、ただ一つのトランスファーゲート90
2が開き、結果としてただ一つのメモリセル901のデ
ータだけが、データバス線DB、DBに伝わる。さらに
、センスクロック信号φSが立ち上ることによって、セ
ンスアンプ903が活性化され、センス出力RBにメモ
リセルデータが現われる。尚、センスアンプ903が不
活性の状態に於ては、センス出力RBはロウレベルのま
まである。
変化検知信号φiが発生し、よってワード線りロック信
号φX、センスクロック信号φS、スイッチングクロッ
ク信号φSW、 ラッチクロック信号φLがこの順番
でロウレベルからハイレベルに立ち上る。まず、ワード
線クロック信号φXが立ち上るととKよって、既に選択
されているXアドレスデコーダ出力Xiに接続されたワ
ード線Wi、即ち、ただ一つのワー)”79 Wiだけ
がロウレベルからハイレベルに立チ上’) s メモリ
セル901のトランスファーゲートQ97が開き、メモ
リセル901の保持データがビ、ト線BL、BLに現わ
れ始める。一方、ただ一つのYアドレスデコーダ出力Y
jが選択されて、ただ一つのトランスファーゲート90
2が開き、結果としてただ一つのメモリセル901のデ
ータだけが、データバス線DB、DBに伝わる。さらに
、センスクロック信号φSが立ち上ることによって、セ
ンスアンプ903が活性化され、センス出力RBにメモ
リセルデータが現われる。尚、センスアンプ903が不
活性の状態に於ては、センス出力RBはロウレベルのま
まである。
センス出力RBにメモリセルデータが現われた後、スイ
ッチング信号φSWが立ち上シ、センス出力RB上のデ
ータがスイッチングバス線SBに伝わり、さらにDOU
T制御部612を介して、メモシ回路のDOUT端子に
スイッチングバスSBと同相のデータが出力される。
ッチング信号φSWが立ち上シ、センス出力RB上のデ
ータがスイッチングバス線SBに伝わり、さらにDOU
T制御部612を介して、メモシ回路のDOUT端子に
スイッチングバスSBと同相のデータが出力される。
一方、ラッチクロック信号φLは、スイッチングバス線
SBにセンス出力R,Bのデータが現われてから十分な
時間が経過した後に立ち上る。ラッチクロック信号φL
が立ち上がると、データラッチ部610に於て、トラン
スファーゲート802が開き、フリツプフロツプ803
にセンス出力′FLB上のデータがラッチされ、さらに
はラッチ出力LBにセンス出力RBと同相のデータが出
力される。
SBにセンス出力R,Bのデータが現われてから十分な
時間が経過した後に立ち上る。ラッチクロック信号φL
が立ち上がると、データラッチ部610に於て、トラン
スファーゲート802が開き、フリツプフロツプ803
にセンス出力′FLB上のデータがラッチされ、さらに
はラッチ出力LBにセンス出力RBと同相のデータが出
力される。
従って、この時ラッチ出力LBとスイッチングバス線8
Bの両方に、センス出力RB上のデータ、即ち所望の読
み出しデータが現われる。
Bの両方に、センス出力RB上のデータ、即ち所望の読
み出しデータが現われる。
ところで、ワード線Wiがノ・イレベルの時には、ビッ
ト線BL、 ■の片方に於て、ビット線の負荷トランジ
スタQ91からメモリセル901を通ってGNDへ貫通
電流が流れる6例えば、64キロビツトの半導体メモリ
の場合、ビット線BL、BLは256組あるから、1組
当りの貫通電流が0.15mAとすると、その総和は0
.15X256=38.4mAと言う大きな値となる。
ト線BL、 ■の片方に於て、ビット線の負荷トランジ
スタQ91からメモリセル901を通ってGNDへ貫通
電流が流れる6例えば、64キロビツトの半導体メモリ
の場合、ビット線BL、BLは256組あるから、1組
当りの貫通電流が0.15mAとすると、その総和は0
.15X256=38.4mAと言う大きな値となる。
又、センスアンプ903についても、センスクロック信
号φ8が7・イレペルの時には、Q94→Q95→Q9
1+の経路で貫通電流が流れる。例えば、8ビツト系メ
モリの場合、センスアンプは8組必要であるから、1組
当シの貫通電流を2mAとすると、その総和は2X8=
16mAと言う大きな値と々る。本従来例は、ワード線
Wi及びセンスクロック信号φSを読み出し動作期間以
外に於て全てロウレベルにすることKよシ、前述の貫通
電流を遮断し、平均動作電流の低減を計りている。即ち
、第12図に示す様に、データラッチ部610にメモリ
セルデータがラッチされた後、ラッチクロック信号φL
、スイッチングクロック信号φSW、センスクロック信
号φS、ワード紡クロック信号φXをこの順番で立ち下
げることにより、ワード線Wiを立ち下げ、前述の貫通
電流を遮断し、結果として平均動作電流の大幅な低減を
実現している。
号φ8が7・イレペルの時には、Q94→Q95→Q9
1+の経路で貫通電流が流れる。例えば、8ビツト系メ
モリの場合、センスアンプは8組必要であるから、1組
当シの貫通電流を2mAとすると、その総和は2X8=
16mAと言う大きな値と々る。本従来例は、ワード線
Wi及びセンスクロック信号φSを読み出し動作期間以
外に於て全てロウレベルにすることKよシ、前述の貫通
電流を遮断し、平均動作電流の低減を計りている。即ち
、第12図に示す様に、データラッチ部610にメモリ
セルデータがラッチされた後、ラッチクロック信号φL
、スイッチングクロック信号φSW、センスクロック信
号φS、ワード紡クロック信号φXをこの順番で立ち下
げることにより、ワード線Wiを立ち下げ、前述の貫通
電流を遮断し、結果として平均動作電流の大幅な低減を
実現している。
以上の様に、本従来例はワード線及びセンスアンプを読
み出しに必要な所要期間だけ活性化することにより、平
均動作電流の大幅な低減を実現している。
み出しに必要な所要期間だけ活性化することにより、平
均動作電流の大幅な低減を実現している。
しかしながら、書き込み動作に於ては、本従来例の如く
構成されたメモリ回路は、以下に述べる様に、前述の貫
通電流が流れてしまい、平均動作電流も読み出し動作に
比べて大きくなるという欠点がある。本従来例の書き込
み動作について以下に説明する。
構成されたメモリ回路は、以下に述べる様に、前述の貫
通電流が流れてしまい、平均動作電流も読み出し動作に
比べて大きくなるという欠点がある。本従来例の書き込
み動作について以下に説明する。
まず、ライトイネーブル入力信号WEが立ち下シ、ライ
トイネーブルバッファ信号WE’が立ち上シ、クロック
発生部613によって、ワードクロック信号φX、セン
スクロックφS、スイッチングクロック信号φsw及び
ラッチクロック信号φLがこの順番で立ち上る。一方、
ライトイネーブルバッファ信号WE/が立ち上ることに
よって、DIN制御部608の書き込みドライバ801
が活性化され、データバスDB、DBにデータバス入力
信号DIHのデータ、即ち書き込みデータが現われる。
トイネーブルバッファ信号WE’が立ち上シ、クロック
発生部613によって、ワードクロック信号φX、セン
スクロックφS、スイッチングクロック信号φsw及び
ラッチクロック信号φLがこの順番で立ち上る。一方、
ライトイネーブルバッファ信号WE/が立ち上ることに
よって、DIN制御部608の書き込みドライバ801
が活性化され、データバスDB、DBにデータバス入力
信号DIHのデータ、即ち書き込みデータが現われる。
第13図に示される様に、データバス線DB、DB上の
データが、メモリセル901に書き込まれる。暫くして
、ライトイネーブル入力信号WEが立ち上り書き込み動
作が完了する。
データが、メモリセル901に書き込まれる。暫くして
、ライトイネーブル入力信号WEが立ち上り書き込み動
作が完了する。
ところで、書き込み期間中は、ワード線Wiはハイレベ
ルを保持しなければならない為、その期間中ビット線の
負荷トランジスタQ91からメモリセル901を通る前
述の貫通電流が流れる。
ルを保持しなければならない為、その期間中ビット線の
負荷トランジスタQ91からメモリセル901を通る前
述の貫通電流が流れる。
又、同一のアドレス番地で書き込み動作後、直ちに読み
出し動作を行なう場合があるので、書き込み期間中に書
き込みデータをデータラッチ部610にストアしておく
必要がある。本従来例では、第13図に示される様に書
き込み期間中にセンスアンプ903を活性化し、又、デ
ータラッチ部610のトランスファーゲート802を開
くことによシ、上記の問題に対処している。しかしなが
ら、この様な構成の場合、古き込み第1図中にセンスア
ンプ903に於て前述のI【過電流が流れる。
出し動作を行なう場合があるので、書き込み期間中に書
き込みデータをデータラッチ部610にストアしておく
必要がある。本従来例では、第13図に示される様に書
き込み期間中にセンスアンプ903を活性化し、又、デ
ータラッチ部610のトランスファーゲート802を開
くことによシ、上記の問題に対処している。しかしなが
ら、この様な構成の場合、古き込み第1図中にセンスア
ンプ903に於て前述のI【過電流が流れる。
前述のメモリセルを流れる貫通電流は、書き込み動作の
性質上、本質的に回避できないものであるが、センスア
ンプを流れる貫通電流は後述の様に回路的工夫によシ回
避できるものである。
性質上、本質的に回避できないものであるが、センスア
ンプを流れる貫通電流は後述の様に回路的工夫によシ回
避できるものである。
以上述べてきた様に、従来は書き込み期間中にセンスア
ンプに貫通電流を流さなければならない。
ンプに貫通電流を流さなければならない。
即ち書き込み期間中の平均動作電流が大きいと言う欠点
がある。
がある。
本発明は、メモリセルから読み出されたデータを増幅す
るセンスアンプと、データ入力信号をバッファするデー
タ入力バッファとを含むメモリ回路に於て、センスアン
プの出力信号又はデータ入力バッファの出力信号をラッ
チするデータラッチ回路を備えたことを特徴とする。
るセンスアンプと、データ入力信号をバッファするデー
タ入力バッファとを含むメモリ回路に於て、センスアン
プの出力信号又はデータ入力バッファの出力信号をラッ
チするデータラッチ回路を備えたことを特徴とする。
本発明のメモリ回路に於て、データラッチ回路は遅延回
路と第一及び第二のトランスファーゲートとフリップフ
ロップとを含み、センスアンプの出力信号を第一のトラ
ンスファーゲートな介してフリップフロップに伝達し、
データ入力バッファの出力信号を遅延回路及び第二のト
ランスファーゲートを介してフリップフロップに伝達す
る様に構成されている。
路と第一及び第二のトランスファーゲートとフリップフ
ロップとを含み、センスアンプの出力信号を第一のトラ
ンスファーゲートな介してフリップフロップに伝達し、
データ入力バッファの出力信号を遅延回路及び第二のト
ランスファーゲートを介してフリップフロップに伝達す
る様に構成されている。
又、本発明のメモリ回路に於て、データ入力バッファか
らメモリセル又はフリップフロップへのそれぞれの伝達
時間がほぼ等しくなる様に、遅延回路の遅延時間が調整
されている。
らメモリセル又はフリップフロップへのそれぞれの伝達
時間がほぼ等しくなる様に、遅延回路の遅延時間が調整
されている。
次に1本発明の実施例について図面を参照して説明する
。
。
本発明の第一の実施例は、前述の従来例に於てクロック
発生部613をクロック発生部101に置き換え、さら
にデータラッチ部610をデータラッチ部102に置き
換えたメモリ回路でちる。
発生部613をクロック発生部101に置き換え、さら
にデータラッチ部610をデータラッチ部102に置き
換えたメモリ回路でちる。
以下に、本実施例を第1図乃至第4図を参照して説明す
る。尚、第2図及び第3図に示された各論理回路素子は
0MO8で構成されているとする。
る。尚、第2図及び第3図に示された各論理回路素子は
0MO8で構成されているとする。
クロック発生部101はデータラッチ部102を除く各
部の回路74.前述の従来例と同じ横取であり、その動
作も壮た同じであるので、とくにクロック発生部101
及びデータラッチ部102について説明する。
部の回路74.前述の従来例と同じ横取であり、その動
作も壮た同じであるので、とくにクロック発生部101
及びデータラッチ部102について説明する。
クロック発生部101は、第20:l?:示す様に、ア
ドレス変化検知信号φ1(i=o、 1.2.・・・・
・・、n)及びチップセレクト変化検知信号φcsの論
理和を採って、ワード線りロック信号φX、センスクロ
ック信号φS、スイッチングクロック信号φSW及びラ
ッチクロック信号φLを発生する。但し、ワード線クロ
ック信号φXは、書き込み期間中はハイレベルになる様
に、ライトイネーブルバッファ信号WE’と論理和を採
って出力されている。
ドレス変化検知信号φ1(i=o、 1.2.・・・・
・・、n)及びチップセレクト変化検知信号φcsの論
理和を採って、ワード線りロック信号φX、センスクロ
ック信号φS、スイッチングクロック信号φSW及びラ
ッチクロック信号φLを発生する。但し、ワード線クロ
ック信号φXは、書き込み期間中はハイレベルになる様
に、ライトイネーブルバッファ信号WE’と論理和を採
って出力されている。
データラッチ部102は、第3図に示す様に、従来のデ
ータラッチ部610にデータ入力バッファ信号DIN
’を入力とする遅延回路301とトランスファーゲート
302が追加された回路である。
ータラッチ部610にデータ入力バッファ信号DIN
’を入力とする遅延回路301とトランスファーゲート
302が追加された回路である。
トランスファーゲート302はライトイネーブルバッフ
ァ信号WE/がノ・イレペルの時、即ち書き込み期間中
だけ開く。
ァ信号WE/がノ・イレペルの時、即ち書き込み期間中
だけ開く。
本実施例の読み出し動作は、前述の従来例と全く同様で
あるので、書き込み動作について第4図等を参照して説
明する。
あるので、書き込み動作について第4図等を参照して説
明する。
まず、ライトイネーブル入力信号WEが立ち下シ、ライ
トイネーブルバッファ信号WE/が立ち上り、クロック
発生部101によってワード線クロック信号φXが立ち
上る。尚、センスクロック信号φX、スイッチングクロ
ック信号φSW及びラッチクロック信号φLはロウレベ
ルのままで変化はしない。
トイネーブルバッファ信号WE/が立ち上り、クロック
発生部101によってワード線クロック信号φXが立ち
上る。尚、センスクロック信号φX、スイッチングクロ
ック信号φSW及びラッチクロック信号φLはロウレベ
ルのままで変化はしない。
一方、ライトイネーブルバッファ信号■′が立ち上るこ
とによって、 DIN制御部608の書き込みドライバ
801が活性化され、データバス線DB。
とによって、 DIN制御部608の書き込みドライバ
801が活性化され、データバス線DB。
DBにデータ入力信号f)xNのデータ、即ち書き込み
データが現われる。第4図に示される様に、データバス
線DB、DB上のデータが、メモリセル901に書き込
まれる。
データが現われる。第4図に示される様に、データバス
線DB、DB上のデータが、メモリセル901に書き込
まれる。
他方、ライトイネーブルバッファ信号WE/が立ち上る
ことによって、データラッテ部102内部のトランスフ
ァーゲー)302が開いて、データ入力バッファ信号D
IN’の遅延回路301を通った後の信号31がフリッ
プ70ツブ803にラッチされる。即ち、メモリセル9
01へ書き込んだデータと同一のデータが7リツプフロ
ツプ803にも書き込まれる。
ことによって、データラッテ部102内部のトランスフ
ァーゲー)302が開いて、データ入力バッファ信号D
IN’の遅延回路301を通った後の信号31がフリッ
プ70ツブ803にラッチされる。即ち、メモリセル9
01へ書き込んだデータと同一のデータが7リツプフロ
ツプ803にも書き込まれる。
暫くして、ライトイネーブル入力信号WEが立ち上シ、
書き込み動作が完了するが、前述の同一アドレス番地で
書き込み動作後、直ちに読み出し動作をする場合でも、
既にフリップフロップ803に書き込みデータがストア
されているので、上記読み出し動作は単にフリップフロ
ップ803からデータ出力すれば良く、問題なく実行さ
れる。
書き込み動作が完了するが、前述の同一アドレス番地で
書き込み動作後、直ちに読み出し動作をする場合でも、
既にフリップフロップ803に書き込みデータがストア
されているので、上記読み出し動作は単にフリップフロ
ップ803からデータ出力すれば良く、問題なく実行さ
れる。
本実施例のメモリ回路に於ては、書き込み期間中、セン
スクロック信号φSがロウレベルのままであるから、セ
ンスアンプ903もまた不活性状態にある。即ち、書き
込み期間中にセンスアンプを流れる貫通電流はなく、前
述の従来例に比べて書き込み時の平均動作電流が小さく
なる。例えば、8ビツト系メモリの場合、センスアンプ
は8組必要であるから、1担当シの貫通電流を2mAと
するそ、その総和は2xB=16mAとなシ、本実施例
のメモリ回路の書き込み動作時の平均動作電流は、従来
に比べて約15mA程度と言う大幅な電流量の削減が可
能となる。
スクロック信号φSがロウレベルのままであるから、セ
ンスアンプ903もまた不活性状態にある。即ち、書き
込み期間中にセンスアンプを流れる貫通電流はなく、前
述の従来例に比べて書き込み時の平均動作電流が小さく
なる。例えば、8ビツト系メモリの場合、センスアンプ
は8組必要であるから、1担当シの貫通電流を2mAと
するそ、その総和は2xB=16mAとなシ、本実施例
のメモリ回路の書き込み動作時の平均動作電流は、従来
に比べて約15mA程度と言う大幅な電流量の削減が可
能となる。
尚、データラッチ部102内部の遅延回路301の遅延
時間を調整することにより、第13図に示す様に、メモ
リセル901への書き込み時刻とフリップフロップ80
3への書き込み時刻がほぼ同時になる様に調整されてお
シ、メモリセルと7リツプフロツプの書き込み特性を揃
えることができる。
時間を調整することにより、第13図に示す様に、メモ
リセル901への書き込み時刻とフリップフロップ80
3への書き込み時刻がほぼ同時になる様に調整されてお
シ、メモリセルと7リツプフロツプの書き込み特性を揃
えることができる。
以上述べてきた様に、本実施例は、従来と同程度の読み
出し及び書き込み特性を有しながら、書き込み動作時の
平均動作電流を著しく低減したメモリ回路を実現するも
のである。
出し及び書き込み特性を有しながら、書き込み動作時の
平均動作電流を著しく低減したメモリ回路を実現するも
のである。
本発明の第二の実施例は、前述の第一の実施例に於て、
トランスファーゲート902.データラッチ部102及
びスイッチング回路611を、第5図に示すトランスフ
ァーゲート501. データラッチ部502及びスイ
ッチング回路503にそれぞれ置き換えたメモリ回路で
ある。尚、第5図に示された各論理回路素子は0MO8
で構成されているとする。又、第5図を通して、第5図
(a)の記号は第11図(b)に示す通常のNチャンネ
ルトランジスタより閾値電圧の低いNチャン兆ルトラン
ジスタを示寸。第5図かられかる様に、閾値電圧の低い
Nチャンネルトランジスタをメモリ回路の各トランスフ
ァーゲート部に用いることによシ、第一の実施例に比べ
て素子数が少なく、はぼ同等の性能を有するトランスフ
ァーゲートを構成できる。
トランスファーゲート902.データラッチ部102及
びスイッチング回路611を、第5図に示すトランスフ
ァーゲート501. データラッチ部502及びスイ
ッチング回路503にそれぞれ置き換えたメモリ回路で
ある。尚、第5図に示された各論理回路素子は0MO8
で構成されているとする。又、第5図を通して、第5図
(a)の記号は第11図(b)に示す通常のNチャンネ
ルトランジスタより閾値電圧の低いNチャン兆ルトラン
ジスタを示寸。第5図かられかる様に、閾値電圧の低い
Nチャンネルトランジスタをメモリ回路の各トランスフ
ァーゲート部に用いることによシ、第一の実施例に比べ
て素子数が少なく、はぼ同等の性能を有するトランスフ
ァーゲートを構成できる。
従って、本実施例もまた、第一の実施例と同様前述の従
来例の欠点である書き込み期間中にセンスアンプの貫通
電流が流れることが無く、書き込み時の平均動作電流を
小さな値に抑えたメモリ回路を実現するものである。尚
、閾値電圧の低いNチャンネルトランジスタでなく、閾
値電圧の低いPチャンネルトランジスタを用いても、同
様のメモリ回路が構成できることは言うまでもない。
来例の欠点である書き込み期間中にセンスアンプの貫通
電流が流れることが無く、書き込み時の平均動作電流を
小さな値に抑えたメモリ回路を実現するものである。尚
、閾値電圧の低いNチャンネルトランジスタでなく、閾
値電圧の低いPチャンネルトランジスタを用いても、同
様のメモリ回路が構成できることは言うまでもない。
以上説明した様に、本発明は、ワード線及びセンスアン
プを読み出しに必要々所要期間だけ活性化することだよ
り、平均動作電流の低減を計ったメモリ回路に於て、デ
ータラッチ回路にセンスアンプを介さずに書き込みデー
タを伝達する経路を設けることによって、書き込み時の
センスアンプを流れる貫通電流を無くして平均動作電流
の著しい低減を計ったメモリ回路を実現することができ
る。尚、前述の各実施例は、本発明器でよるCMO8構
成のメモリ回路の例であるが、NMO8構成の場合、N
MO8−0MO8混成の場合、バイポーラトランジスタ
構成の場合等のメモリ回路も同様に本発明によって構成
できる。その他、本発明の主旨を満たす種々の応用例が
可能であることは言うまでもない。
プを読み出しに必要々所要期間だけ活性化することだよ
り、平均動作電流の低減を計ったメモリ回路に於て、デ
ータラッチ回路にセンスアンプを介さずに書き込みデー
タを伝達する経路を設けることによって、書き込み時の
センスアンプを流れる貫通電流を無くして平均動作電流
の著しい低減を計ったメモリ回路を実現することができ
る。尚、前述の各実施例は、本発明器でよるCMO8構
成のメモリ回路の例であるが、NMO8構成の場合、N
MO8−0MO8混成の場合、バイポーラトランジスタ
構成の場合等のメモリ回路も同様に本発明によって構成
できる。その他、本発明の主旨を満たす種々の応用例が
可能であることは言うまでもない。
第1図乃至第3図はそれぞれ本発明の第一の実施例のメ
モリ回路及び各ブロックを示すブロック図、第4図は本
発明の第一の実施例の8き込み動作を示す信号波形図、
第5図は本発ツ]の第二の実施例を示すメモリ回路のブ
ロック図である。第6図乃至第11図はそれぞれ従来例
のメモリ回路及び各ブロック図、第12図及び第13図
はそれぞれ従来例の読み出し動作、書き込み動作を示す
信号波形図である。 101・・・・・・クロック発生部、102・・川・デ
ータラッチ部、301・・・・・・遅延回路、3o2・
山・・トランスファーゲート、501・・・・・・トラ
ンスファーゲート、502・・・・・・データラッチ部
、5o3・・・・・・スイッチング回路、601,60
2,603,604・・・・・・入力バッファ、6o5
・・・・・・Xアドレスデコーダ、606°゛°°°°
Yアドレスデコーダ、607− ’7−ド制御部、6o
8・・・・・・DIN制御部、6o9・・・・・・メモ
リセルマトリックス部、61o・旧・・データラッチ部
、611°・°・°°スイッチング回路、612・・・
・・・DOUT制御部、613・・・・・・クロック発
生部、701・・・・・・遅延回路、8o1・旧・・書
き込みドライバ、802・・・・・・トランスファーゲ
ート、8o3・・・・・・7リツプフロツプ、9o1・
・・・・・メモリセル、9o2・・・・・・トランスフ
ァーゲート、903・・・・・・センスアンプ。 茅 1 回 C3イシ /(71ジr扁イiリ ) 1 へ qち 勇 〜
弓 へ ゝ 5°−− L 、、−−−−−−−−−−、−−−J(C) 、f/3 第 5 回 f−リし;269一定、i讐巳イン1り第 l 回 (従庫唇IJ) Uυ CC) (d) 弄 7 回 r−−−−−−−−−−−−”’−−−−1第 2 回 第1ρ図 Cメ石すセルン 多■ /i ff1
モリ回路及び各ブロックを示すブロック図、第4図は本
発明の第一の実施例の8き込み動作を示す信号波形図、
第5図は本発ツ]の第二の実施例を示すメモリ回路のブ
ロック図である。第6図乃至第11図はそれぞれ従来例
のメモリ回路及び各ブロック図、第12図及び第13図
はそれぞれ従来例の読み出し動作、書き込み動作を示す
信号波形図である。 101・・・・・・クロック発生部、102・・川・デ
ータラッチ部、301・・・・・・遅延回路、3o2・
山・・トランスファーゲート、501・・・・・・トラ
ンスファーゲート、502・・・・・・データラッチ部
、5o3・・・・・・スイッチング回路、601,60
2,603,604・・・・・・入力バッファ、6o5
・・・・・・Xアドレスデコーダ、606°゛°°°°
Yアドレスデコーダ、607− ’7−ド制御部、6o
8・・・・・・DIN制御部、6o9・・・・・・メモ
リセルマトリックス部、61o・旧・・データラッチ部
、611°・°・°°スイッチング回路、612・・・
・・・DOUT制御部、613・・・・・・クロック発
生部、701・・・・・・遅延回路、8o1・旧・・書
き込みドライバ、802・・・・・・トランスファーゲ
ート、8o3・・・・・・7リツプフロツプ、9o1・
・・・・・メモリセル、9o2・・・・・・トランスフ
ァーゲート、903・・・・・・センスアンプ。 茅 1 回 C3イシ /(71ジr扁イiリ ) 1 へ qち 勇 〜
弓 へ ゝ 5°−− L 、、−−−−−−−−−−、−−−J(C) 、f/3 第 5 回 f−リし;269一定、i讐巳イン1り第 l 回 (従庫唇IJ) Uυ CC) (d) 弄 7 回 r−−−−−−−−−−−−”’−−−−1第 2 回 第1ρ図 Cメ石すセルン 多■ /i ff1
Claims (3)
- (1)メモリセルから読み出されたデータを増幅するセ
ンスアンプと、データ入力信号をバッファするデータ入
力バッファとを含むメモリ回路に於て、前記センスアン
プの出力信号又は前記データ入力バッファの出力信号を
ラッチするデータラッチ回路を備えたことを特徴とする
メモリ回路。 - (2)前記データラッチ回路が遅延回路と第一及び第二
のトランスファーゲートとフリップフロップとを含み、
前記センスアンプの出力信号を第一のトランスファーゲ
ートを介して前記フリップフロップに伝達し、前記デー
タ入力バッファの出力信号を遅延回路及び第二のトラン
スファーゲートを介して前記フリップフロップに伝達す
る様に構成されていることを特徴とする特許請求の範囲
第(1)項に記載のメモリ回路。 - (3)前記データ入力バッファから前記メモリセル又は
前記フリップへのそれぞれの伝達時間がほぼ等しくなる
様に、前記遅延回路の遅延時間が調整されていることを
特徴とする特許請求の範囲第(2)項に記載のメモリ回
路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61213159A JPH0831275B2 (ja) | 1986-09-09 | 1986-09-09 | メモリ回路 |
US07/093,833 US4858188A (en) | 1986-09-09 | 1987-09-08 | Semiconductor memory with improved write function |
DE8787113195T DE3784600T2 (de) | 1986-09-09 | 1987-09-09 | Halbleiterspeicher mit schreibfunktion. |
EP87113195A EP0259862B1 (en) | 1986-09-09 | 1987-09-09 | Semiconductor memory with improved write function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61213159A JPH0831275B2 (ja) | 1986-09-09 | 1986-09-09 | メモリ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6366786A true JPS6366786A (ja) | 1988-03-25 |
JPH0831275B2 JPH0831275B2 (ja) | 1996-03-27 |
Family
ID=16634542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61213159A Expired - Lifetime JPH0831275B2 (ja) | 1986-09-09 | 1986-09-09 | メモリ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4858188A (ja) |
EP (1) | EP0259862B1 (ja) |
JP (1) | JPH0831275B2 (ja) |
DE (1) | DE3784600T2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
JP2615088B2 (ja) * | 1987-11-06 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶装置 |
JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
EP0404013B1 (en) * | 1989-06-19 | 1995-12-13 | Nec Corporation | Semiconductor memory device with an improved write control circuit |
US5146427A (en) * | 1989-08-30 | 1992-09-08 | Hitachi Ltd. | High speed semiconductor memory having a direct-bypass signal path |
KR100240523B1 (ko) * | 1989-08-30 | 2000-01-15 | 미다 가쓰시게 | 반도체 집적 회로 장치 |
JPH03152794A (ja) * | 1989-11-09 | 1991-06-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
US5218241A (en) * | 1990-08-03 | 1993-06-08 | Matsushita Electric Industrial Co., Ltd. | AND circuit and address circuit employing the same |
JPH0916470A (ja) | 1995-07-03 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6231147B1 (en) * | 1999-04-19 | 2001-05-15 | Texas Instruments Incorporated | Data storage circuits using a low threshold voltage output enable circuit |
JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
Citations (1)
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---|---|---|---|---|
JPS60170094A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の入出力回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59915B2 (ja) * | 1979-11-29 | 1984-01-09 | 富士通株式会社 | メモリ回路 |
JPS5814396A (ja) * | 1981-07-20 | 1983-01-27 | Hitachi Ltd | Mosスタテイツク型ram |
JPS5853082A (ja) * | 1981-09-24 | 1983-03-29 | Hitachi Ltd | スタテイツク型ram |
JPS58128097A (ja) * | 1981-12-29 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
JPS58169383A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 半導体記憶装置 |
JPS58220293A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 記憶装置 |
JPS60175293A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体メモリ |
US4665507A (en) * | 1984-04-20 | 1987-05-12 | Hitachi, Ltd. | Semiconductor memory having load devices controlled by a write signal |
JPS61105795A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | メモリ回路 |
US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
-
1986
- 1986-09-09 JP JP61213159A patent/JPH0831275B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-08 US US07/093,833 patent/US4858188A/en not_active Expired - Fee Related
- 1987-09-09 DE DE8787113195T patent/DE3784600T2/de not_active Expired - Fee Related
- 1987-09-09 EP EP87113195A patent/EP0259862B1/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60170094A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の入出力回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0259862B1 (en) | 1993-03-10 |
JPH0831275B2 (ja) | 1996-03-27 |
DE3784600D1 (de) | 1993-04-15 |
US4858188A (en) | 1989-08-15 |
DE3784600T2 (de) | 1993-06-17 |
EP0259862A1 (en) | 1988-03-16 |
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