JPS6366786A - メモリ回路 - Google Patents

メモリ回路

Info

Publication number
JPS6366786A
JPS6366786A JP61213159A JP21315986A JPS6366786A JP S6366786 A JPS6366786 A JP S6366786A JP 61213159 A JP61213159 A JP 61213159A JP 21315986 A JP21315986 A JP 21315986A JP S6366786 A JPS6366786 A JP S6366786A
Authority
JP
Japan
Prior art keywords
data
signal
circuit
memory cell
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61213159A
Other languages
English (en)
Other versions
JPH0831275B2 (ja
Inventor
Yasuo Kobayashi
康夫 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61213159A priority Critical patent/JPH0831275B2/ja
Priority to US07/093,833 priority patent/US4858188A/en
Priority to DE8787113195T priority patent/DE3784600T2/de
Priority to EP87113195A priority patent/EP0259862B1/en
Publication of JPS6366786A publication Critical patent/JPS6366786A/ja
Publication of JPH0831275B2 publication Critical patent/JPH0831275B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路に関し、特に非同期式のスタティッ
クメモリ回路に関する。
〔従来の技術〕
従来、外部クロックを必要としない非同期式スタティッ
クメモリに於て、平均動作電流の低減を計るために、ワ
ード線及びセンスアンプを読み出しに必要な所要期間だ
け活性化するようにしたメモリ回路が種々提案されてい
る。まず、以下に代表的な従来例を示し、その構成、動
作について第６図乃至第１３図を参照して説明する。崗
、第７図乃至第９図に示された各論理回路素子は６ＭＯ
８で構成されているとする。
まず、第６図を参照して説明する。アドレス入力信号Ａ
ｉ　（ｉ＝Ｑ、　１．２．・・・・・・、ｎ）は、入力
バッファ６０１に入力される。又、チップセレクト入力
信号Ｃ８，データ入力信号ＤＩＮ及びライトイネーブル
入力信号ＷＥは、それぞれ人カバッ７ア６０２゜６０３
及び６０４に入力される。入力バッファ６０１乃至６０
４の構成はそれぞれ第７図（ａ）乃至（ｄｌに示す通シ
である。入力バッファ６０１に於て、アドレス変化検知
信号φｉは、アドレス入力信号Ａｉがロウレベルからハ
イレベルへ、又はハイレベルからロウレベルへ変化する
時に、遅延回路７０１の遅延時間で決まる所要時間だけ
ハイレベルになる様な信号である。アドレス入力信号Ａ
ｉ、アドレスバッファ信号Ａｉ、Ｘ７及びアドレス変化
検知信号ψｉのタイミング関係は第１２図に示す通シで
ある。
入力バッファ６０２は、第７図（ｂ）に示す様に、チッ
プセレクト変化検知信号φＣＳ及びチップセレクトバッ
ファ信号Ｃ８／を発生する。ここで、チップセレクト変
化検知信号ψＣＳは、チップセレクト入力信号Ｃ８がハ
イレベルからロウレベルへ変化する時、即ちメモリ回路
が非選択状態から選択状態へ変化する時に、遅延回路７
０１の遅延時間で決まる所要期間だけハイレベルになる
様な信号である。
クロック信発部６１３は、第８図（ｅ）に示す様に各入
力バッファ６０１，６０２及び６０４からのアドレス変
化検知信号φ１（ｉ＝０，１，２．・・・・・・、ｎ）
、チップセレクト変化検知信号φＣ８及びライトイネー
ブルバッファ信号ＷＥ／の論理和を採って、ワード線り
ロック信号φＸ、センスクロック信号φＳ、スイッチン
グクロック信号φＣＳ及びラッチクロック信号φＬを発
生する。ワード線りロック信号φＸ、センスクロック信
号φＳ、スイッチングクロック信号φ謂及びラッチクロ
ック信号φＬのタイミング関係は、第１２図に示す通シ
である。又、入力バッファ６０１でバッファされた信号
、即ちアドレスバッファ信号Ａｉ’、　Ａｉ’に基いて
、Ｘアドレスデコーダ６０５及びＸアドレスデコーダ６
０６が所望のメモリセル９０１を選択する。ＤｘＮ制御
部６０８．Ｄｏｔｒｒ制御部６１２は、それぞれデータ
の書き込み、読み出しの制御を行なう。尚、ＤＩＮ制御
部６０８の回路を第８図（ｂ）に示す。
ワード制御部６０７は、第８図（ａ）に示す様にワード
線クロック信号φＸがハイレベルの期間だけＸアドレス
デコーダ出力Ｘｉをワード線Ｗｉに伝達する。
即ち、ワード線クロック信号φＸがロウレベルの時は、
Ｘアドレスデコーダ出力ＸＩがハイレベルであっても、
ワード線Ｗｉはロウレベルのままである。
ワード紛クロック信号φｘ、　Ｘアドレスデコーダ出力
Ｘｉ及びワード線Ｗｉのタイミング関係は第１２図に示
す通シである。
スイッチング回路６１１は、第８図（ｄ）に示す様に、
スイッチングクロック信号φ謂がロウレベルの期間は、
ラッチ出力ＬＢをスイッチングバス線８Ｂに接続し、ス
イッチングクロック信号φＳＷがハイレベルの期間は、
センス出力Ｒ，ＢをスイッチングバスねＳＢに接続する
。
データラッチ部６１０は、第８図（ｃ）に示す様に、ラ
ッチクロック信号φＬがノ・イレベルの期間だけトラン
スファーゲートを導通させることによシ、メモリセルマ
トリックス部６０９からのセンス出力Ｒ，Ｂ上のデータ
を７リツプフロツプ８０３にラッチする。
スイッチング回路６１１及びデータラッチ部６１０の各
部のタイミング関係は、第１２図に示す通シである。
第９図は、メモリセルマトリックス部ＧＯ９を示す。複
数のワード戯と複数のビット線の各交点にメそリセル９
０１が配置されている。尚、各１面において第１１図（
ａ）の記号はＰチャンネルトランジスタを、（１））の
記号はＮチャンネルトランジスタを示す。ここで、メモ
リセル９０１は、第１０図に示すように基本的には２個
の抵抗負荷と４個のＮチャンネルトランジスタから成る
メモリセルとする。
次に、第９図に示すメモリセルマトリックス部６０９及
び第１２図に示す動作波形図、等を参照して本従来例の
読み出し動作について説明する。
メモリ回路が選択時、即ちチップセレクト入力（ｉ号ｃ
ｓがロウレベルの時、アドレス入力信号Ａｔが切）換わ
ることＫよりて、Ｘアドレスデコーダ出力Ｘｉ及びＹア
ドレスデコーダＹｊが切シ換わる。
一方、アドレス入力信号Ａｉの変化に伴って、アドレス
変化検知信号φｉが発生し、よってワード線りロック信
号φＸ、センスクロック信号φＳ、スイッチングクロッ
ク信号φＳＷ、　　ラッチクロック信号φＬがこの順番
でロウレベルからハイレベルに立ち上る。まず、ワード
線クロック信号φＸが立ち上るととＫよって、既に選択
されているＸアドレスデコーダ出力Ｘｉに接続されたワ
ード線Ｗｉ、即ち、ただ一つのワー）”７９　Ｗｉだけ
がロウレベルからハイレベルに立チ上’）　ｓ　メモリ
セル９０１のトランスファーゲートＱ９７が開き、メモ
リセル９０１の保持データがビ、ト線ＢＬ、ＢＬに現わ
れ始める。一方、ただ一つのＹアドレスデコーダ出力Ｙ
ｊが選択されて、ただ一つのトランスファーゲート９０
２が開き、結果としてただ一つのメモリセル９０１のデ
ータだけが、データバス線ＤＢ、ＤＢに伝わる。さらに
、センスクロック信号φＳが立ち上ることによって、セ
ンスアンプ９０３が活性化され、センス出力ＲＢにメモ
リセルデータが現われる。尚、センスアンプ９０３が不
活性の状態に於ては、センス出力ＲＢはロウレベルのま
まである。
センス出力ＲＢにメモリセルデータが現われた後、スイ
ッチング信号φＳＷが立ち上シ、センス出力ＲＢ上のデ
ータがスイッチングバス線ＳＢに伝わり、さらにＤＯＵ
Ｔ制御部６１２を介して、メモシ回路のＤＯＵＴ端子に
スイッチングバスＳＢと同相のデータが出力される。
一方、ラッチクロック信号φＬは、スイッチングバス線
ＳＢにセンス出力Ｒ，Ｂのデータが現われてから十分な
時間が経過した後に立ち上る。ラッチクロック信号φＬ
が立ち上がると、データラッチ部６１０に於て、トラン
スファーゲート８０２が開き、フリツプフロツプ８０３
にセンス出力′ＦＬＢ上のデータがラッチされ、さらに
はラッチ出力ＬＢにセンス出力ＲＢと同相のデータが出
力される。
従って、この時ラッチ出力ＬＢとスイッチングバス線８
Ｂの両方に、センス出力ＲＢ上のデータ、即ち所望の読
み出しデータが現われる。
ところで、ワード線Ｗｉがノ・イレベルの時には、ビッ
ト線ＢＬ、　■の片方に於て、ビット線の負荷トランジ
スタＱ９１からメモリセル９０１を通ってＧＮＤへ貫通
電流が流れる６例えば、６４キロビツトの半導体メモリ
の場合、ビット線ＢＬ、ＢＬは２５６組あるから、１組
当りの貫通電流が０．１５ｍＡとすると、その総和は０
．１５Ｘ２５６＝３８．４ｍＡと言う大きな値となる。
又、センスアンプ９０３についても、センスクロック信
号φ８が７・イレペルの時には、Ｑ９４→Ｑ９５→Ｑ９
１＋の経路で貫通電流が流れる。例えば、８ビツト系メ
モリの場合、センスアンプは８組必要であるから、１組
当シの貫通電流を２ｍＡとすると、その総和は２Ｘ８＝
１６ｍＡと言う大きな値と々る。本従来例は、ワード線
Ｗｉ及びセンスクロック信号φＳを読み出し動作期間以
外に於て全てロウレベルにすることＫよシ、前述の貫通
電流を遮断し、平均動作電流の低減を計りている。即ち
、第１２図に示す様に、データラッチ部６１０にメモリ
セルデータがラッチされた後、ラッチクロック信号φＬ
、スイッチングクロック信号φＳＷ、センスクロック信
号φＳ、ワード紡クロック信号φＸをこの順番で立ち下
げることにより、ワード線Ｗｉを立ち下げ、前述の貫通
電流を遮断し、結果として平均動作電流の大幅な低減を
実現している。
以上の様に、本従来例はワード線及びセンスアンプを読
み出しに必要な所要期間だけ活性化することにより、平
均動作電流の大幅な低減を実現している。
しかしながら、書き込み動作に於ては、本従来例の如く
構成されたメモリ回路は、以下に述べる様に、前述の貫
通電流が流れてしまい、平均動作電流も読み出し動作に
比べて大きくなるという欠点がある。本従来例の書き込
み動作について以下に説明する。
まず、ライトイネーブル入力信号ＷＥが立ち下シ、ライ
トイネーブルバッファ信号ＷＥ’が立ち上シ、クロック
発生部６１３によって、ワードクロック信号φＸ、セン
スクロックφＳ、スイッチングクロック信号φｓｗ及び
ラッチクロック信号φＬがこの順番で立ち上る。一方、
ライトイネーブルバッファ信号ＷＥ／が立ち上ることに
よって、ＤＩＮ制御部６０８の書き込みドライバ８０１
が活性化され、データバスＤＢ、ＤＢにデータバス入力
信号ＤＩＨのデータ、即ち書き込みデータが現われる。
第１３図に示される様に、データバス線ＤＢ、ＤＢ上の
データが、メモリセル９０１に書き込まれる。暫くして
、ライトイネーブル入力信号ＷＥが立ち上り書き込み動
作が完了する。
ところで、書き込み期間中は、ワード線Ｗｉはハイレベ
ルを保持しなければならない為、その期間中ビット線の
負荷トランジスタＱ９１からメモリセル９０１を通る前
述の貫通電流が流れる。
又、同一のアドレス番地で書き込み動作後、直ちに読み
出し動作を行なう場合があるので、書き込み期間中に書
き込みデータをデータラッチ部６１０にストアしておく
必要がある。本従来例では、第１３図に示される様に書
き込み期間中にセンスアンプ９０３を活性化し、又、デ
ータラッチ部６１０のトランスファーゲート８０２を開
くことによシ、上記の問題に対処している。しかしなが
ら、この様な構成の場合、古き込み第１図中にセンスア
ンプ９０３に於て前述のＩ【過電流が流れる。
前述のメモリセルを流れる貫通電流は、書き込み動作の
性質上、本質的に回避できないものであるが、センスア
ンプを流れる貫通電流は後述の様に回路的工夫によシ回
避できるものである。
〔発明が解決しようとする問題点〕
以上述べてきた様に、従来は書き込み期間中にセンスア
ンプに貫通電流を流さなければならない。
即ち書き込み期間中の平均動作電流が大きいと言う欠点
がある。
〔問題点を解決するだめの手段〕
本発明は、メモリセルから読み出されたデータを増幅す
るセンスアンプと、データ入力信号をバッファするデー
タ入力バッファとを含むメモリ回路に於て、センスアン
プの出力信号又はデータ入力バッファの出力信号をラッ
チするデータラッチ回路を備えたことを特徴とする。
本発明のメモリ回路に於て、データラッチ回路は遅延回
路と第一及び第二のトランスファーゲートとフリップフ
ロップとを含み、センスアンプの出力信号を第一のトラ
ンスファーゲートな介してフリップフロップに伝達し、
データ入力バッファの出力信号を遅延回路及び第二のト
ランスファーゲートを介してフリップフロップに伝達す
る様に構成されている。
又、本発明のメモリ回路に於て、データ入力バッファか
らメモリセル又はフリップフロップへのそれぞれの伝達
時間がほぼ等しくなる様に、遅延回路の遅延時間が調整
されている。
〔実施例〕
次に１本発明の実施例について図面を参照して説明する
。
本発明の第一の実施例は、前述の従来例に於てクロック
発生部６１３をクロック発生部１０１に置き換え、さら
にデータラッチ部６１０をデータラッチ部１０２に置き
換えたメモリ回路でちる。
以下に、本実施例を第１図乃至第４図を参照して説明す
る。尚、第２図及び第３図に示された各論理回路素子は
０ＭＯ８で構成されているとする。
クロック発生部１０１はデータラッチ部１０２を除く各
部の回路７４．前述の従来例と同じ横取であり、その動
作も壮た同じであるので、とくにクロック発生部１０１
及びデータラッチ部１０２について説明する。
クロック発生部１０１は、第２０：ｌ？：示す様に、ア
ドレス変化検知信号φ１（ｉ＝ｏ、　１．２．・・・・
・・、ｎ）及びチップセレクト変化検知信号φｃｓの論
理和を採って、ワード線りロック信号φＸ、センスクロ
ック信号φＳ、スイッチングクロック信号φＳＷ及びラ
ッチクロック信号φＬを発生する。但し、ワード線クロ
ック信号φＸは、書き込み期間中はハイレベルになる様
に、ライトイネーブルバッファ信号ＷＥ’と論理和を採
って出力されている。
データラッチ部１０２は、第３図に示す様に、従来のデ
ータラッチ部６１０にデータ入力バッファ信号ＤＩＮ　
’を入力とする遅延回路３０１とトランスファーゲート
３０２が追加された回路である。
トランスファーゲート３０２はライトイネーブルバッフ
ァ信号ＷＥ／がノ・イレペルの時、即ち書き込み期間中
だけ開く。
本実施例の読み出し動作は、前述の従来例と全く同様で
あるので、書き込み動作について第４図等を参照して説
明する。
まず、ライトイネーブル入力信号ＷＥが立ち下シ、ライ
トイネーブルバッファ信号ＷＥ／が立ち上り、クロック
発生部１０１によってワード線クロック信号φＸが立ち
上る。尚、センスクロック信号φＸ、スイッチングクロ
ック信号φＳＷ及びラッチクロック信号φＬはロウレベ
ルのままで変化はしない。
一方、ライトイネーブルバッファ信号■′が立ち上るこ
とによって、　ＤＩＮ制御部６０８の書き込みドライバ
８０１が活性化され、データバス線ＤＢ。
ＤＢにデータ入力信号ｆ）ｘＮのデータ、即ち書き込み
データが現われる。第４図に示される様に、データバス
線ＤＢ、ＤＢ上のデータが、メモリセル９０１に書き込
まれる。
他方、ライトイネーブルバッファ信号ＷＥ／が立ち上る
ことによって、データラッテ部１０２内部のトランスフ
ァーゲー）３０２が開いて、データ入力バッファ信号Ｄ
ＩＮ’の遅延回路３０１を通った後の信号３１がフリッ
プ７０ツブ８０３にラッチされる。即ち、メモリセル９
０１へ書き込んだデータと同一のデータが７リツプフロ
ツプ８０３にも書き込まれる。
暫くして、ライトイネーブル入力信号ＷＥが立ち上シ、
書き込み動作が完了するが、前述の同一アドレス番地で
書き込み動作後、直ちに読み出し動作をする場合でも、
既にフリップフロップ８０３に書き込みデータがストア
されているので、上記読み出し動作は単にフリップフロ
ップ８０３からデータ出力すれば良く、問題なく実行さ
れる。
本実施例のメモリ回路に於ては、書き込み期間中、セン
スクロック信号φＳがロウレベルのままであるから、セ
ンスアンプ９０３もまた不活性状態にある。即ち、書き
込み期間中にセンスアンプを流れる貫通電流はなく、前
述の従来例に比べて書き込み時の平均動作電流が小さく
なる。例えば、８ビツト系メモリの場合、センスアンプ
は８組必要であるから、１担当シの貫通電流を２ｍＡと
するそ、その総和は２ｘＢ＝１６ｍＡとなシ、本実施例
のメモリ回路の書き込み動作時の平均動作電流は、従来
に比べて約１５ｍＡ程度と言う大幅な電流量の削減が可
能となる。
尚、データラッチ部１０２内部の遅延回路３０１の遅延
時間を調整することにより、第１３図に示す様に、メモ
リセル９０１への書き込み時刻とフリップフロップ８０
３への書き込み時刻がほぼ同時になる様に調整されてお
シ、メモリセルと７リツプフロツプの書き込み特性を揃
えることができる。
以上述べてきた様に、本実施例は、従来と同程度の読み
出し及び書き込み特性を有しながら、書き込み動作時の
平均動作電流を著しく低減したメモリ回路を実現するも
のである。
本発明の第二の実施例は、前述の第一の実施例に於て、
トランスファーゲート９０２．データラッチ部１０２及
びスイッチング回路６１１を、第５図に示すトランスフ
ァーゲート５０１．　　データラッチ部５０２及びスイ
ッチング回路５０３にそれぞれ置き換えたメモリ回路で
ある。尚、第５図に示された各論理回路素子は０ＭＯ８
で構成されているとする。又、第５図を通して、第５図
（ａ）の記号は第１１図（ｂ）に示す通常のＮチャンネ
ルトランジスタより閾値電圧の低いＮチャン兆ルトラン
ジスタを示寸。第５図かられかる様に、閾値電圧の低い
Ｎチャンネルトランジスタをメモリ回路の各トランスフ
ァーゲート部に用いることによシ、第一の実施例に比べ
て素子数が少なく、はぼ同等の性能を有するトランスフ
ァーゲートを構成できる。
従って、本実施例もまた、第一の実施例と同様前述の従
来例の欠点である書き込み期間中にセンスアンプの貫通
電流が流れることが無く、書き込み時の平均動作電流を
小さな値に抑えたメモリ回路を実現するものである。尚
、閾値電圧の低いＮチャンネルトランジスタでなく、閾
値電圧の低いＰチャンネルトランジスタを用いても、同
様のメモリ回路が構成できることは言うまでもない。
〔発明の効果〕
以上説明した様に、本発明は、ワード線及びセンスアン
プを読み出しに必要々所要期間だけ活性化することだよ
り、平均動作電流の低減を計ったメモリ回路に於て、デ
ータラッチ回路にセンスアンプを介さずに書き込みデー
タを伝達する経路を設けることによって、書き込み時の
センスアンプを流れる貫通電流を無くして平均動作電流
の著しい低減を計ったメモリ回路を実現することができ
る。尚、前述の各実施例は、本発明器でよるＣＭＯ８構
成のメモリ回路の例であるが、ＮＭＯ８構成の場合、Ｎ
ＭＯ８−０ＭＯ８混成の場合、バイポーラトランジスタ
構成の場合等のメモリ回路も同様に本発明によって構成
できる。その他、本発明の主旨を満たす種々の応用例が
可能であることは言うまでもない。
【図面の簡単な説明】
第１図乃至第３図はそれぞれ本発明の第一の実施例のメ
モリ回路及び各ブロックを示すブロック図、第４図は本
発明の第一の実施例の８き込み動作を示す信号波形図、
第５図は本発ツ］の第二の実施例を示すメモリ回路のブ
ロック図である。第６図乃至第１１図はそれぞれ従来例
のメモリ回路及び各ブロック図、第１２図及び第１３図
はそれぞれ従来例の読み出し動作、書き込み動作を示す
信号波形図である。 １０１・・・・・・クロック発生部、１０２・・川・デ
ータラッチ部、３０１・・・・・・遅延回路、３ｏ２・
山・・トランスファーゲート、５０１・・・・・・トラ
ンスファーゲート、５０２・・・・・・データラッチ部
、５ｏ３・・・・・・スイッチング回路、６０１，６０
２，６０３，６０４・・・・・・入力バッファ、６ｏ５
・・・・・・Ｘアドレスデコーダ、６０６°゛°°°°
Ｙアドレスデコーダ、６０７−　’７−ド制御部、６ｏ
８・・・・・・ＤＩＮ制御部、６ｏ９・・・・・・メモ
リセルマトリックス部、６１ｏ・旧・・データラッチ部
、６１１°・°・°°スイッチング回路、６１２・・・
・・・ＤＯＵＴ制御部、６１３・・・・・・クロック発
生部、７０１・・・・・・遅延回路、８ｏ１・旧・・書
き込みドライバ、８０２・・・・・・トランスファーゲ
ート、８ｏ３・・・・・・７リツプフロツプ、９ｏ１・
・・・・・メモリセル、９ｏ２・・・・・・トランスフ
ァーゲート、９０３・・・・・・センスアンプ。 茅　１　回 Ｃ３イシ　／（７１ジｒ扁イｉリ　） １　　　　　へ　　　　　　　　　　　ｑち　勇　　〜
　　弓　　へ　　ゝ　　５°−− Ｌ　　、、−−−−−−−−−−、−−−Ｊ（Ｃ） 、ｆ／３ 第　５　回 ｆ−リし；２６９一定、ｉ讐巳イン１り第　ｌ　回 （従庫唇ＩＪ） Ｕυ ＣＣ） （ｄ） 弄　７　回 ｒ−−−−−−−−−−−−”’−−−−１第　２　回 第１ρ図 Ｃメ石すセルン 多■　／ｉ　　　ｆｆ１

Claims (3)

    【特許請求の範囲】
  1. （１）メモリセルから読み出されたデータを増幅するセ
    ンスアンプと、データ入力信号をバッファするデータ入
    力バッファとを含むメモリ回路に於て、前記センスアン
    プの出力信号又は前記データ入力バッファの出力信号を
    ラッチするデータラッチ回路を備えたことを特徴とする
    メモリ回路。
  2. （２）前記データラッチ回路が遅延回路と第一及び第二
    のトランスファーゲートとフリップフロップとを含み、
    前記センスアンプの出力信号を第一のトランスファーゲ
    ートを介して前記フリップフロップに伝達し、前記デー
    タ入力バッファの出力信号を遅延回路及び第二のトラン
    スファーゲートを介して前記フリップフロップに伝達す
    る様に構成されていることを特徴とする特許請求の範囲
    第（１）項に記載のメモリ回路。
  3. （３）前記データ入力バッファから前記メモリセル又は
    前記フリップへのそれぞれの伝達時間がほぼ等しくなる
    様に、前記遅延回路の遅延時間が調整されていることを
    特徴とする特許請求の範囲第（２）項に記載のメモリ回
    路。
JP61213159A 1986-09-09 1986-09-09 メモリ回路 Expired - Lifetime JPH0831275B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61213159A JPH0831275B2 (ja) 1986-09-09 1986-09-09 メモリ回路
US07/093,833 US4858188A (en) 1986-09-09 1987-09-08 Semiconductor memory with improved write function
DE8787113195T DE3784600T2 (de) 1986-09-09 1987-09-09 Halbleiterspeicher mit schreibfunktion.
EP87113195A EP0259862B1 (en) 1986-09-09 1987-09-09 Semiconductor memory with improved write function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61213159A JPH0831275B2 (ja) 1986-09-09 1986-09-09 メモリ回路

Publications (2)

Publication Number Publication Date
JPS6366786A true JPS6366786A (ja) 1988-03-25
JPH0831275B2 JPH0831275B2 (ja) 1996-03-27

Family

ID=16634542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61213159A Expired - Lifetime JPH0831275B2 (ja) 1986-09-09 1986-09-09 メモリ回路

Country Status (4)

Country Link
US (1) US4858188A (ja)
EP (1) EP0259862B1 (ja)
JP (1) JPH0831275B2 (ja)
DE (1) DE3784600T2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900006293B1 (ko) * 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
JP2615088B2 (ja) * 1987-11-06 1997-05-28 株式会社日立製作所 半導体記憶装置
JPH01241089A (ja) * 1988-03-23 1989-09-26 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH01251496A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタティック型ランダムアクセスメモリ
EP0404013B1 (en) * 1989-06-19 1995-12-13 Nec Corporation Semiconductor memory device with an improved write control circuit
US5146427A (en) * 1989-08-30 1992-09-08 Hitachi Ltd. High speed semiconductor memory having a direct-bypass signal path
KR100240523B1 (ko) * 1989-08-30 2000-01-15 미다 가쓰시게 반도체 집적 회로 장치
JPH03152794A (ja) * 1989-11-09 1991-06-28 Nec Ic Microcomput Syst Ltd 半導体記憶装置
US5218241A (en) * 1990-08-03 1993-06-08 Matsushita Electric Industrial Co., Ltd. AND circuit and address circuit employing the same
JPH0916470A (ja) 1995-07-03 1997-01-17 Mitsubishi Electric Corp 半導体記憶装置
US6231147B1 (en) * 1999-04-19 2001-05-15 Texas Instruments Incorporated Data storage circuits using a low threshold voltage output enable circuit
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60170094A (ja) * 1984-02-14 1985-09-03 Toshiba Corp 半導体装置の入出力回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59915B2 (ja) * 1979-11-29 1984-01-09 富士通株式会社 メモリ回路
JPS5814396A (ja) * 1981-07-20 1983-01-27 Hitachi Ltd Ｍｏｓスタテイツク型ｒａｍ
JPS5853082A (ja) * 1981-09-24 1983-03-29 Hitachi Ltd スタテイツク型ｒａｍ
JPS58128097A (ja) * 1981-12-29 1983-07-30 Fujitsu Ltd 半導体記憶装置
JPS58169383A (ja) * 1982-03-30 1983-10-05 Fujitsu Ltd 半導体記憶装置
JPS58220293A (ja) * 1982-06-15 1983-12-21 Nec Corp 記憶装置
JPS60175293A (ja) * 1984-02-21 1985-09-09 Toshiba Corp 半導体メモリ
US4665507A (en) * 1984-04-20 1987-05-12 Hitachi, Ltd. Semiconductor memory having load devices controlled by a write signal
JPS61105795A (ja) * 1984-10-29 1986-05-23 Nec Corp メモリ回路
US4766572A (en) * 1984-12-27 1988-08-23 Nec Corporation Semiconductor memory having a bypassable data output latch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60170094A (ja) * 1984-02-14 1985-09-03 Toshiba Corp 半導体装置の入出力回路

Also Published As

Publication number Publication date
EP0259862B1 (en) 1993-03-10
JPH0831275B2 (ja) 1996-03-27
DE3784600D1 (de) 1993-04-15
US4858188A (en) 1989-08-15
DE3784600T2 (de) 1993-06-17
EP0259862A1 (en) 1988-03-16

Similar Documents

Publication Publication Date Title
KR910000968B1 (ko) 반도체 기억장치
US5479374A (en) Semiconductor memory device employing sense amplifier control circuit and word line control circuit
EP0408032B1 (en) Data output control circuit for semiconductor storage device
JPS6366786A (ja) メモリ回路
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
EP0219846B1 (en) Latch circuit tolerant of undefined control signals
US5160861A (en) Circuit for controlling the output of a sense amplifier
US5237536A (en) Semiconductor memory device having split operation and capable of reducing power supply noise
US6166969A (en) Method and apparatus for a level shifter for use in a semiconductor memory device
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
US6677782B2 (en) Semiconductor integrated circuit and semiconductor logic circuit used in the integrated circuit
US20040240274A1 (en) Semiconductor memory device with modified global input/output scheme
EP0714100B1 (en) Synchronous memory device
JPS63205890A (ja) 半導体メモリ装置
US4800552A (en) Semiconductor memory device with reset signal generating circuit
US5675266A (en) Signal amplifying device
US5402381A (en) Semiconductor memory circuit having bit clear and/or register initialize function
US7978547B2 (en) Data I/O control signal generating circuit in a semiconductor memory apparatus
JPH06132747A (ja) 半導体装置
JPS6286599A (ja) 半導体記憶装置
US6516392B1 (en) Address and data transfer circuit
JP3031223B2 (ja) 半導体集積回路
JPH04123393A (ja) メモリ装置
JPH0440800B2 (ja)
JPH0541087A (ja) 記憶装置