JPH0327463A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH0327463A JPH0327463A JP16084889A JP16084889A JPH0327463A JP H0327463 A JPH0327463 A JP H0327463A JP 16084889 A JP16084889 A JP 16084889A JP 16084889 A JP16084889 A JP 16084889A JP H0327463 A JPH0327463 A JP H0327463A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- pulse signal
- rewritten
- registers
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- Granted
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- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は複数の書き込みサイクルによってマイクロプロ
セッサから転送されてくるデータをまとめてラッチし、
転送する回路に関するものである。
セッサから転送されてくるデータをまとめてラッチし、
転送する回路に関するものである。
（従来の技ｔ！）
従来、この種のデータ転送回路は、転送されてくるデー
タの順番が決められており、最終の書き込みサイクルの
データがレジスタに書き込まれると、以前に書き込まれ
た他のレジスタのデータと一緒にデータラッチにラッチ
される。
タの順番が決められており、最終の書き込みサイクルの
データがレジスタに書き込まれると、以前に書き込まれ
た他のレジスタのデータと一緒にデータラッチにラッチ
される。
（発明が解決しようとする課題）
上記従来のデータ転送回路では、転送されてくるデータ
の順番が決められているため、最後に書き込まれるべき
データがレジスタに書き込まれると、それより前に他の
レジスタにデータが書き換えられていない場合でも、ま
とめてそれらのデータが複数のレジスタからデータラッ
チにラッチされてしまう欠点があった。
の順番が決められているため、最後に書き込まれるべき
データがレジスタに書き込まれると、それより前に他の
レジスタにデータが書き換えられていない場合でも、ま
とめてそれらのデータが複数のレジスタからデータラッ
チにラッチされてしまう欠点があった。
本発明の目的は、従来の欠点を解消し、複数の書き込み
サイクルによって転送されてくるデータの順番を限定す
ることなく、すべてのレジスタのデータが書き換えられ
てから、まとめてそれらのデータをデータラッチにラッ
チし、転送するデータ転送回路を提供することである。
サイクルによって転送されてくるデータの順番を限定す
ることなく、すべてのレジスタのデータが書き換えられ
てから、まとめてそれらのデータをデータラッチにラッ
チし、転送するデータ転送回路を提供することである。
（課題を解決するための手段）
本発明のデータ転送回路は、複数の書き込みサイクルに
よって書き換えられる各レジスタの書き−１ ２− 込みパルス信号によってセットされ、前記各レジスタに
接続されたデータラッチがデータがラッチされたのちに
リセットされる複数のフリップフロップの出力と、複数
の書き込みパルス信号のＯＲゲート信号とのＡＮＤゲー
ト信号をラッチパルス信号とするものである。
よって書き換えられる各レジスタの書き−１ ２− 込みパルス信号によってセットされ、前記各レジスタに
接続されたデータラッチがデータがラッチされたのちに
リセットされる複数のフリップフロップの出力と、複数
の書き込みパルス信号のＯＲゲート信号とのＡＮＤゲー
ト信号をラッチパルス信号とするものである。
（作 用）
本発明ｂこよれば、各レジスタの書き込みパルス信号に
よってセットされるＳＲフリップフロップを具備してい
るため、データが書き込まれるレジスタの順番を限定す
ることなく、すべてのレジスタのデータが書き換えられ
てから、レジスタのデータをデータラッチにラッチし、
転送することができる。
よってセットされるＳＲフリップフロップを具備してい
るため、データが書き込まれるレジスタの順番を限定す
ることなく、すべてのレジスタのデータが書き換えられ
てから、レジスタのデータをデータラッチにラッチし、
転送することができる。
（実施例）
本発明の一実施例を図面に基づいて説明する。
図は本発明のデータ転送回路の構成を示すものである。
図において、マイクロプロセッサからデータが転送され
てくるデータバス１は８ビット、転送データはｌ６ビッ
トでデータラッチ２でラッチされ、１６ビットのＤ／Ａ
コンバータ３に転送される。
てくるデータバス１は８ビット、転送データはｌ６ビッ
トでデータラッチ２でラッチされ、１６ビットのＤ／Ａ
コンバータ３に転送される。
レジスタ４がレジスタ５よりも前の書き込みサイクルで
書き換えられる場合、書き込みパルス．信号６によって
まずＳＲフリップフロップ７がセットされ、次の書き込
みサイクルで書き込みパルス信号８によってＳＲフリッ
プフロツプ９がセットされる。ＳＲフリップフロップ９
の出力は書き込みパルス信号８のＯＲゲートｌＯの出力
と一緒にＡＮＤゲートｌ１に入力されるので、レジスタ
５のデータが書き換えられるとデータラッチパルス信号
１２が生戒され、レジスタ４とレジスタ５のデータが同
時にデータラッチ２に転送される。データラッチ２に１
６ビットのデータが転送されると、Ｄフリップフロップ
ｌ３の出力であるリセット信号１４によってＳＲフリッ
プフロップ９がリセットされる。
書き換えられる場合、書き込みパルス．信号６によって
まずＳＲフリップフロップ７がセットされ、次の書き込
みサイクルで書き込みパルス信号８によってＳＲフリッ
プフロツプ９がセットされる。ＳＲフリップフロップ９
の出力は書き込みパルス信号８のＯＲゲートｌＯの出力
と一緒にＡＮＤゲートｌ１に入力されるので、レジスタ
５のデータが書き換えられるとデータラッチパルス信号
１２が生戒され、レジスタ４とレジスタ５のデータが同
時にデータラッチ２に転送される。データラッチ２に１
６ビットのデータが転送されると、Ｄフリップフロップ
ｌ３の出力であるリセット信号１４によってＳＲフリッ
プフロップ９がリセットされる。
同様にレジスタ５がレジスタ４よりも前の書き込みサイ
クルで書き換えられる場合にでも、レジスタ５のデータ
が書き換えられてから次にレジスタ４のデータが書き換
えられるとデータラッチパ−３− ー４− ルス信号ｌ２が生成され、レジスタ４とレジスタ５のデ
ータが同時にデータラッチ２に転送される。
クルで書き換えられる場合にでも、レジスタ５のデータ
が書き換えられてから次にレジスタ４のデータが書き換
えられるとデータラッチパ−３− ー４− ルス信号ｌ２が生成され、レジスタ４とレジスタ５のデ
ータが同時にデータラッチ２に転送される。
このように、本実施例によれば、書き換えられるレジス
タの順番を限定することなく、レジスタ４とレジスタ５
の両方のデータが書き換えられると、データラッチパル
ス信号１２が生或され、データラッチ２に１６ビットの
データをまとめて転送することができる。
タの順番を限定することなく、レジスタ４とレジスタ５
の両方のデータが書き換えられると、データラッチパル
ス信号１２が生或され、データラッチ２に１６ビットの
データをまとめて転送することができる。
なお、本実施例では，ｌ６ビットのＤ／Ａコンバータ３
がデータラッチ２の後段に接続されているが、マイクロ
プロセッサから８ビットのデータバス１を用いてｌＯビ
ットのデータが転送されてくる場合には，レジスタ４を
２ビットに、データラッチ２を１０ビットに置き換えれ
ば、１０ビットのＤ／Ａコンバータに接続することがで
きる。同様に９ビット以上の任意のビット数のデータラ
ッチとＤ／Ａコンバータを接続することもできる。
がデータラッチ２の後段に接続されているが、マイクロ
プロセッサから８ビットのデータバス１を用いてｌＯビ
ットのデータが転送されてくる場合には，レジスタ４を
２ビットに、データラッチ２を１０ビットに置き換えれ
ば、１０ビットのＤ／Ａコンバータに接続することがで
きる。同様に９ビット以上の任意のビット数のデータラ
ッチとＤ／Ａコンバータを接続することもできる。
（発明の効果）
本発明によれば、複数の書き込みサイクルによって転送
されてくるデータの順番を限定することなく、すべての
レジスタのデータが書き換えられてから、データラッチ
のラッチパルス信号が生成され、レジスタのデータをま
とめて転送することができ，その実用上の効果は大であ
る。
されてくるデータの順番を限定することなく、すべての
レジスタのデータが書き換えられてから、データラッチ
のラッチパルス信号が生成され、レジスタのデータをま
とめて転送することができ，その実用上の効果は大であ
る。
図面は本発明の一実施例におけるデータ転送回路のブロ
ック図である。 １ ・・・データバス、 ２・・・データラッチ、３
・・・Ｄ／Ａコンバータ、 ４，５ ・・・ レジスタ
、 ６，８ ・・・書き込みパルス信号、７．９ ・・
・ ＳＲフリップフロップ、 １０・・・ＯＲゲート、
１１・・・ＡＮＤゲー１〜、１２・・・データラッチパ
ルス信号，１３・・・Ｄフリップフロップ、１４・・・
リセット信号。
ック図である。 １ ・・・データバス、 ２・・・データラッチ、３
・・・Ｄ／Ａコンバータ、 ４，５ ・・・ レジスタ
、 ６，８ ・・・書き込みパルス信号、７．９ ・・
・ ＳＲフリップフロップ、 １０・・・ＯＲゲート、
１１・・・ＡＮＤゲー１〜、１２・・・データラッチパ
ルス信号，１３・・・Ｄフリップフロップ、１４・・・
リセット信号。
Claims (1)
- 複数の書き込みサイクルによって書き換えられる各レジ
スタの書き込みパルス信号によってセットされ、前記各
レジスタに接続されたデータラッチは、データがラッチ
されたのちにリセットされる複数のＳＲフリップフロッ
プの出力と、前記複数の書き込みパルス信号のＯＲゲー
ト信号とのＡＮＤゲート信号をラッチパルス信号とする
ことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160848A JP2521535B2 (ja) | 1989-06-26 | 1989-06-26 | デ―タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160848A JP2521535B2 (ja) | 1989-06-26 | 1989-06-26 | デ―タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327463A true JPH0327463A (ja) | 1991-02-05 |
| JP2521535B2 JP2521535B2 (ja) | 1996-08-07 |
Family
ID=15723713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160848A Expired - Fee Related JP2521535B2 (ja) | 1989-06-26 | 1989-06-26 | デ―タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521535B2 (ja) |
-
1989
- 1989-06-26 JP JP1160848A patent/JP2521535B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2521535B2 (ja) | 1996-08-07 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |