DE60225898T2 - Mehrfacherfassungs-dft-system zum detektieren oder auffinden von überschreitenden taktbereichsfehlern während der selbstprüfung oder scan-prüfung - Google Patents

Mehrfacherfassungs-dft-system zum detektieren oder auffinden von überschreitenden taktbereichsfehlern während der selbstprüfung oder scan-prüfung Download PDF

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Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich allgemein auf das Prüfen von Logikgestaltungen in einer Integrierten Schaltung oder Schaltungsanordnung, in die Prüf-(DFT, design-for-test) Techniken eingebettet sind. Insbesondere bezieht sich die vorliegende Erfindung auf die Entdeckung oder das Auffinden von Logikfehlern innerhalb jeden Taktbereiches und Logikfehlern, die jegliche zwei Taktbereiche während einer Selbstprüfung oder einer Abtastprüfung, in einer Integrierten Schaltung oder Schaltungsanordnung, überschreiten.
  • HINTERGRUND DER ERFINDUNG
  • In dieser Beschreibung wird der Terminus „Integrierte Schaltung" benutzt, um einen Chip oder ein Mehrchipmodul (MCM, Multi-Chip Modul) zu beschreiben, in die Prüfgestaltungen (DFT) eingebettet sind. Die Termini Schaltungsanordnung und Gedruckte Schaltplatine werden als austauschbar betrachtet. Der Terminus Schaltungsanordnung schließt gedruckte Schaltplatinen als auch andere Arten von Schaltungsanordnungen ein. Eine Schaltungsanordnung ist eine Zusammenstellung von Integrierten Schaltungen. Die sich ergebende Zusammensetzung wird hergestellt, um eine körperliche oder funktionelle Einheit zu bilden.
  • Eine Integrierte Schaltung oder Schaltungsahnordnung enthält allgemein zwei oder mehr Systemtaktgeber, von denen jeder ein Modul oder Logikblock, genannt Taktbereich, steuert. Jeder Systemtaktgeber kommt entweder direkt von einem primären Eingang (Kantenstift/Verbinder) oder wird intern erzeugt. Diese Systemtaktgeber können bei völlig beziehungslosen Frequenzen (Taktgebergeschwindigkeiten), bei Untervielfachen voneinander, bei der gleichen Frequenz aber unterschiedlichen Taktgeberversetzungen oder einer Mischung der Obigen arbeiten. Aufgrund von Taktgeberversetzungen zwischen diesen Systemtaktgeben ist es sehr wahrscheinlich, daß Fehler, die mit der Funktion zwischen zwei Taktbereichen in Zusammenhang stehen, genannt überschreitende Taktbereichsfehler, schwierig zu prüfen werden, wenn eine DFT-Technik, so wie Selbstprüfungen oder Abtastprüfungen angewendet wird. Im schlimmsten Falle könnten diese überschreitende Taktbereichsfehler die Entdeckung oder das Auffinden aller Fehler innerhalb des Taktbereichs völlig blockieren, wenn sie in den empfangenden Taktbereich fortschreiten. Somit sind DFT-Angänge vorgeschlagen, die die Steuerung aller Systemtaktgeber übernehmen und sie als Erfassungstaktgeber umgestalten, um das Problem des fehlerhaften Fortschreitens zu lösen.
  • DFT-Angänge in diesem Bereich nach dem Stand der Technik zum Prüfen von überschreitenden Taktbereichsfehlern sowie Fehlern innerhalb jedes Taktbereichs haben sich auf die Verwendung der isolierten DFT, der Verhältnis-DFT (ratio'ed DFT) und „one-hot" DFT-Techniken konzentriert. Auf sie wird alle als Einzelerfassungs-DFT-Techniken Bezug genommen, weil keine von ihnen mehrere versetzte Erfassungstakte (oder eine geordnete Folge von Erfassungstakten) in jedem Erfassungszyklus während der Selbstprüfung oder der Abtastprüfung liefern kann.
  • Beim Verwenden der isolierten DFT-Technik sind alle Grenzsignale, die einen Taktgeber überschreiten und in die empfangenden Taktbereiche fließen, völlig blockiert oder abgestellt, indem man jedes von ihnen auf einen vorbestimmten logischen Wert 0 oder 1 zwingt. Siehe US-Patent Nr. 6 327 684 , das für Nadeau-Dostie et al. (2001) ausgeben wurde. Dieser Angang kann es, im Allgemeinen, erlauben, daß alle Taktbereiche parallel geprüft werden. Die hauptsächlichen Nachteile dieses Angangs sind, daß er die Einfügung von erfassungsgesperrter Schaltung zwischen Taktbereichen erfordert und alle Abtastfreigabesignale, die jedes mit einem Taktbereich verbunden sind, bei Nenngeschwindigkeit („at-speed!") betrieben werden müssen. Die Konstruktionsänderung könnte wesentliche Anstrengungen benötigen und den Normalbetrieb beeinträchtigen. Das Betreiben aller Abtastfreigabesignale bei Nenngeschwindigkeit erfordert, sie als Taktgebersignale zu lenken unter Verwendung von Planungs-Taktgabebaum-Synthese (CTS)-clock tree syntheys). Zusätzlich erfordert dieser Angang das Prüfen von überschreitende Taktbereichsfehlern in zwei oder mehr Prüfdurchgängen, da Grenzsignale durch zwei Taktbereiche in beiden Richtungen hindurchgehen können. Dies könnte die erforderliche Prüfzeit wesentlich erhöhen und könnte die erfassungsgesperrte Schaltung sogar noch schwieriger zu verwirklichen machen, als vorausgesehen.
  • Bei Verwenden der Verhältnis-DFT-Technik müssen alle Taktbereiche bei Teilen eines Bezugstaktes betrieben werden. Es sei z. B. angenommen, daß eine Gestaltung drei Taktbereiche enthält, die bei 150 MHz, bzw. 80 MHz bzw. 45 MHz laufen. Die drei Taktbereiche können bei 150 MHz, 75 MHz und 37,5 MHz betrieben werden müssen während der Prüfung. Siehe US-Patent Nr. 5 349 587 , ausgeben an Nadeau-Dostie et al. (1994). Dieser Angang verringert die Kompliziertheit des Prüfens einer Mehrfrequenzschaltung und vermeidet ein mögliches Überlaufen oder Zeitgabeverletzungen, die Taktbebreiche übergreifen. Er kann auch das Prüfen aller Taktbereiche parallel erlauben. Jedoch, aufgrund von Änderungen bei den Taktbereichs-Betreiberfrequenzen verliert dieser Angang seine Selbstprüfungs- oder Abtastprüfungs-Ziel des Prüfens von Mehrfrequenzgestaltungen bei ihren Nenn-Taktgeschwindigkeiten (at-speed) und kann bedeutende Gestaltungs- und Entwurfsanstrengungen für die Neu-Zeitschaltung (oder das Synchronisieren) aller Taktbereiche erfordern. Der Energieverbrauch könnte auch ein anderes ernstes Problem sein, weil alle Abtastzellen (Speicherelemente) gleichzeitig alle wenige Zyklen ausgelöst werden.
  • Beim Verwenden der „one-hot" (Einzelprüf-)Technik muss jedes überschreitende Taktbereichssignal, das in seinen empfangenden Taktbereiche fließt, zuerst zu einem vorbestimmten logischen Wert von 0 oder 1 initialisiert oder bei ihm gehalten werden. Diese Initialisierung wird normalerweise erreicht, indem man vorbestimmte logische Werte in alle Taktbereiche einschiebt, so daß alle überschreitenden Taktbereichssignale auf einen bekannten Zustand gezwungen werden. Die Prüfung wird dann bereichsweise durchgeführt und somit „einer-an"-Prüfung (one-hot-testing) genannt. Siehe US-Patent Nr. 5 680 543 , ausgegeben an Bhawmik et al. (1997). Die Hauptvorteile der Verwendung dieses Angangs sind, daß er immer noch überschreitende Taktbereichsfehler entdecken oder auffinden kann und die Einfügung von abgeschalteter Schaltung nicht braucht, insbesondere bei kritischen Wegen, die Taktbereiche überschreiten. Jedoch, unähnlich dem Isolierten- oder Verhältnis-DFT-Angang erfordert dieser Angang die Prüfung aller Taktbereiche in Folge, was zu einer langen Prüfzeit führt. Er erfordert auch beträchtliche Anstrengungen bei der Gestaltung und bei dem Entwurf für Zeit-Neueinstellung (oder Synchronisation) aller Taktbereiche.
  • Zwei zusätzliche DFT-Angänge wurden im Stande der Technik auch vorgeschlagen einer für Abtastprüfung, der andere für Selbstprüfung. Beide Angänge werden als Mehrfacherfassungs-DFT-Techniken bezeichnet, weil sie mehrere versetzte Erfassungstakte (oder eine geordnete Folge von Erfassungstakten) in jedem Erfassungszyklus während einer Abtastprüfung oder einer Selbstprüfung liefern können.
  • Der erste Mehrfacherfassungs-DFT-Angang im Stande der Technik ist, Fehler innerhalb jeden Taktbereiches und Fehler zwischen zwei Abtastbereichen im Abtastprüfmodus zu prüfen. Siehe US-Patent Nr. 6 070 260 ausgeben an Buch et al. (2000) und US-Patent Nr. 6 195 776 , ausgeben an Ruiz et al. (2001). Diese Angänge beruhen auf dem Verwenden mehrerer versetzter Abtasttakte oder mehrerer versetzter Erfassungs-Vorgänge, wobei jeder mit der gleichen verminderten Taktgeschwindigkeit in einer automatischen Prüfausrüstung (ATE) arbeitet, um Fehler festzustellen. Kombinatorische automatische Prüfmustererzeugung (ATPG, automatic test pattern generation) wird verwendet, um Abtastprüfmuster zu erzeugen und ATE Prüfprogramme werden erzeugt um Fehler in der Integrierten Schaltung zu entdecken. Unglücklicherweise gehen die gegenwärtig verfügbaren ATPG-Werkzeuge nur von der Anwendung eines Taktimpulses (Taktzyklusses) auf jeden Taktbereich aus. Somit können diese Angänge nur Blockierfehler („stuck at faults") im Abtastprüf-Modus entdecken. Kein Stand der Technik, der mehrfache versetzte Abtasttakte verwendet, wurde vorgeschlagen um Verzögerungs- oder Blockierfehler zu prüfen, die zwei oder mehr Erfassungstaktimpulse für Vollabtast- oder Teilabtast-Gestaltungen erfordern.
  • Der zweite Mehrfacherfassungs-DFT-Angang im Stande der Technik ist es, Fehler innerhalb jeden Taktbereiches und Fehler zwischen zwei Taktbereichen im Selbstprüfmodus zu prüfen. Siehe Veröffentlichung, von die von Heatherigton et al. mitveröffentlicht wurde, Logic BIST for Large industrial Designs: Real Issuses and Case Studies, „PROCEEDINGS INTERNATIONAL TEST CONFERENCE 1999. ITC'99 Atlantic City, NJ. 28.–30. Sept. 1999 International Test Conference, New York, NY, IEEE, US Vol. CONF. 30. September 1999 Seiten 358–367 IEEE International Test Conference ISBN: 0-7803-5754-X. Dieser Angang beruht auf dem Verwenden von mehreren „Verschiebung – gefolgt von Erfassungs-Takten, wobei jeder bei seiner Arbeitsfrequenz arbeitet, in einem programmierbaren Erfassungsfenster um Fehler bei Nenngeschwindigkeit zu entdecken. Es erfordert Taktunterdrückung, komplexe Abtastfreigabe-(SE)-Zeitgabewellenformen und Verschiebe-Taktimpulse im Erfassungsfenster, um den Erfassungs-Vorgang zu steuern. Diese Verschiebetaktimpulse können auch genaue Zeitausrichtung benötigen. Als Ergebnis wird es recht schwierig, eine Selbstprüfung bei Nenngeschwindigkeit durchzuführen für Gestaltungen, die Taktbereiche, enthalten die bei völlig beziehungslosen Frequenzen, z. B. 133 MHz oder 60 MHz, betrieben werden.
  • Somit besteht ein Bedürfnis für ein verbessertes Verfahren, Vorrichtung oder CAD-System, das eine Prüfung bei Nenngeschwindigkeit oder von langsamer Geschwindigkeit von Fehlern innerhalb von Taktbereichen und zwischen jeglichen zwei Taktbereichen erlaubt, bei Verwendung einer einfachen Mehrfacherfassung-DFT-Technik. Das Verfahren und die Vorrichtung der vorliegenden Erfindung steuern die Mehrfacherfassungsvorgänge der Erfassungstakte beim Selbstprüfung oder Abtastprüfungs-Modus. Dies erfordert nicht die Verwendung von Verschiebetaktimpulsen im Erfassungsfenster, Einsetzen von erfassungsgesperrter Schaltung im Normalmodus, Anwenden von Taktunterdrückung auf Erfassungstaktimpulse und das Programmieren von komplexen Zeitgabe-Wellenformen auf Abtastfreigabe(SE)-Signalen. Zusätzlich weist das CAD-System der vorliegenden Erfindung weiter die in einem Rechner verwirklichten Schritte der Durchführung von Mehrfacherfassungs-Selbstprüfung oder Abtastsynthese, kombinatorische Fehlersimulation und kombinatorische ATPG, die gegenwärtig im CAD-Gebiet nicht erhältlich sind, auf, unter Verwendung von Mehrfacherfassungs-DFT-Technik.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Dementsprechend ist ein erstes Ziel der vorliegenden Erfindung ein verbessertes Mehrfacherfassungs-DFT-System zu schaffen, das die Mehrfacherfassungs-DFT-Technik verwirklicht. Ein solches DFT-System wird ein Verfahren oder eine Vorrichtung aufweisen, um Nenngeschwindigkeit/Langsam-Entdeckung oder Auffinden von Fehlern in allen Taktbereichen und Fehlern, die Taktbereiche in einer integrierten Schaltung oder Schaltungsanordnung überschreiten zu erlauben. In der vorliegenden Erfindung kann das Verfahren oder Vorrichtung verwirklicht werden und innerhalb oder außen an der integrierten Schaltung oder Schaltungsanordnung platziert werden.
  • Ein CAD-System das ein solches DFT-System synthetisiert und gewünschte HDL-Prüfbänke und ATE-Prüfprogramme erzeugt, ist auch in der vorliegenden Erfindung eingeschlossen. Eine Hardware-/Beschreibungssprache ((HDL) hardware description language), wird verwendet um die integrierte Schaltung darzustellen, schließt ein, ist aber nicht darauf begrenzt, Verilog oder VHDL. Ein ATE ist ein IC-Prüfgerät oder jegliche Ausrüstung, die das Mehrfacherfassungs-DFT-System verwirklicht und ist außerhalb der integrierten Schaltung oder Schaltungsanordnung, die geprüft wird.
  • Die vorliegende Erfindung konzentriert sich auf Mehrfacherfassungs-DFT-Systeme für Selbstprüfung und Abtastprüfung. In einer Selbstprüfungsumgebung weist ein Selbstprüfungs-Zyklus oft drei größere Vorgänge: Verschieben, Erfassen und Verdichten, auf. Die Verschiebe- und Verdichtungs-Vorgänge können während jedes Selbstprüfungs-Zyklus gleichzeitig auftreten. Um die Fehlerabdeckung der Schaltung zu erhöhen, ist es oft notwenig, Abtastzyklen einzuschließen, um „top-up"-ATPG durchzuführen. Ein Abtastprüfzyklus weist oft drei Hauptvorgänge in einer Abtastprüfumgebung auf: Verschieben, Erfassen und Vergleichen. Die Verschiebe- und Vergleichsvorgänge können gleichzeitig während jedes Abtastprüfzyklus stattfinden. In einer gemischten Selbstprüfungs- und Abtastprüfungs-Umgebung kann der Abtastprüfzyklus einen Verdichtungs-Vorgang statt eines Vergleichsvorgangs durchführen. Somit weist in der vorliegenden Erfindung ein Selbstprüfungszyklus weiter die Verschiebe-, Erfassung- und Vergleichsvorgänge auf, und eine Abtastprüfungszyklus weist weiter die Verschiebe-, Erfassungs- und Verdichtungsvorgänge auf.
  • Das Mehrfacherfassungs-DFT-System der vorliegenden Erfindung weist weiter jegliches Verfahren oder Vorrichtung zum Ausführen der Verschiebe- und Verdichtungs- oder Verschiebe- und Vergleichsvorgänge gleichzeitig während jeder Selbstprüfung oder Abtastprüfung auf. Es ist anwendbar um jegliche Integrierte Schaltung oder Schaltungsanordnung, die N Taktbereiche, wo N > 1 ist, enthält, zu prüfen. Jeder Erfassungstakt steuert einen Taktbereich und kann bei seiner Nenntaktgeschwindigkeit (at-speed) oder einer verminderten Taktgeschwindigkeit (slow-speed) arbeiten, wenn gewünscht.
  • Während des Verschiebevorgangs erzeugt das Mehrfacherfassungs-DFT-System zuerst und schiebt hinein (lädt) N pseudozufällige oder vorbestimmte Stimuli in alle Abtastzellen innerhalb aller Taktbereiche, gleichzeitig. Die Verschiebefrequenz ist bei Nenngeschwindigkeitsprüfung unwesentlich. In Abhängigkeit von den Notwenigkeiten kann eine geringere Frequenz verwendet werden um den Stromverbrauch zu vermindern und eine schnellere Frequenz kann benutzt werden um die Prüfanwendungszeit zu vermindern. Das Mehrfacherfassungs-DFT-System muss warten, bis alle Stimuli geladen oder in alle Abtastzellen eingeschoben sind. In der Zeit schalten alle Abtastfreigabesignale, jedes einem Taktbereich zugehörig, von dem Schiebevorgang zum Erfassungsvorgang um. Nachdem der Erfassungsvorgang vollendet ist, schalten alle Abtastfreigabesignale von dem Erfassungsvorgang zum Verschiebevorgang. Einen Gesamtabtastfreigabesignal ((GSE) global scan enable signal)) kann einfach verwendet werden, um diese Abtastfreigabesignale anzutreiben.
  • Das Mehrfacherfassungs-DFT-System der vorliegenden Erfindung weist weiter jegliches Verfahren oder Vorrichtung zum Durchführen des Verschiebevorgangs bei jeder ausgewählten Taktgeschwindigkeit innerhalb jedes Taktbereichs und unter Verwenden nur eines Gesamtabtastfreigabesignals (GSE) um alle Abtastfreigabe (SE)-Signale zum Prüfen bei Nenngeschwindigkeit oder Langsamgeschwindigkeit auf. Das GSE-Signal kann auch bei seiner gewählten verminderten Taktgeschwindigkeit betätigt werden. Somit besteht keine Notwendigkeit, diese SE-Signale als Taktsignale unter Verwendung von Planungstaktbaumsynthese (CTS) zu lenken. Diese Erfindung gilt auch für jegliches Selbstprüfungs- oder Abtastprüfungsverfahren, das Mehrfacherfassungstaktimpulse (ohne Verschiebetaktimpulse einzuschließen) im Abtastzyklus erfordert.
  • Nachdem der Verschiebevorgang vollendet ist, wird eine geordnete Folge von Erfassungstakten an alle Taktbereiche angelegt. Während des Erfassungsvorgangs enthält jede geordnete Folge N Abtasttakte, von denen nur einer oder einige zu einer Zeit aktiv sein werden. Innerhalb jedes Abtastzyklus sind keine Verschiebetaktimpulse vorhanden. Das Prüfen von Verzögerungsfehlern bei Nenngeschwindigkeit wird nun durch Anlegen von zwei aufeinander folgenden Erfassungstaktimpulsen (Doppelerfassung) anstelle des Verwendens der „Verschiebung-gefolgt von Erfassungs-Taktimpulse" durchgeführt. Das Durchführen von Mehrfacherfassung im Erfassungszyklus vermindert das Risiko von Verzögerungsprüfungültigkeit und falschen Wegen, was auf Grund von unzulässigen Zuständen in Abtastzellen, aufgrund Ihrer Füllung mit pseudozufälligen oder vorbestimmten Stimuli auftreten könnte.
  • In der vorliegenden Erfindung verwendet das Mehrfacherfassungs-DFT-System eine „daisy-chain" (Reihen-)Taktauslösung oder eine „token-ring" Taktfreigabetechnik um Erfassungstakte einen nach dem anderen zu erzeugen und zu ordnen. Ein Hauptvorteil dieses Anganges ist, daß die Prüfergebnisse wiederholbar sind, unabhängig davon welche Taktgeschwindigkeit für jeden Erfassungstakt verwendet wird. Das Problem ist, daß es schwierig sein könnte, die relative Taktverzögerung zwischen zwei benachbarten Erfassungstakten zum Prüfen von Verzögerungsfehlern zwischen Taktbereichen genau zu steuern.
  • Als Beispiel sei angenommen, daß der Erfassungszyklus vier Erfassungstakte CK1, CK2, CK3 und CK4, enthält (siehe bitte 3 und 10 in dem. Ins Einzelne gehende Beschreibung der Zeichnungen-Abschnitt für weitere Beschreibungen). Die „daisy-chain"-Taktauslösetechnik bringt mich sich, daß die Vollendung des Verschiebezyklus das GSE-Signal auslöst umzuschalten vom Verschiebe- zum Erfassungszyklus, was wiederum CK1 auslöst, die ansteigende Kante des letzten CK1-Impulses löst CK2 aus, die ansteigende Kante des letzten CK2-Impulses löst CK3 aus, und die ansteigende Kante des letzten CK3-Impulses löst CK4 aus. Zuletzt löst die ansteigende Kante des letzten CK4-Impulses das GSE-Signal aus um vom Erfassungs- zum Verschiebezyklus umzuschalten.
  • Die „token-ring" Taktfreigabetechnik bringt mit sich, daß die Vollendung des Verschiebezyklus das GSE-Signal freigibt um von Verschiebung auf Erfassungszyklus umzuschalten, was wieder CK1 freigibt, die Vollendung des CK1-Impulses gibt CK2 frei, die Vollendung das CK2-Impulses gibt CK3 frei, und die Vollendung des CK3 Impulses gibt CK4 frei. Schließlich gibt die Vollendung des CK4-Impulses das GSE-Signal frei um von Erfassungs- auf Verschiebezyklus umzuschalten.
  • Der einzige Unterschied zwischen diesen zwei Techniken ist, daß die erstere Taktflanken verwendet, um den nächsten Vorgang auszulösen, die letztere Signalpegel verwendet, um den nächsten Vorgang freizugeben. In der Praxis kann ein gemischter Angang verwendet werden. Da ein „daisy-chain"- oder „token-ring"-Angang verwendet wird, erlaubt das Mehrfacherfassungs-DFT-System die Prüfung jeglichen Frequenzbereichs bei einer verminderten Taktgeschwindigkeit, wenn dieser spezielle Frequenzbereich nicht bei Nenngeschwindigkeit arbeiten kann. Das ist ganz üblich beim Prüfen von Hochgeschwindigkeits-Integrierten Schaltungen so wie Mikroprozessoren und Chips in Netzwerken, wo verschiedene Taktgeschwindigkeiten von Chips zu verschiedenen Preisen verkauft werden. Zusätzlich, aufgrund seiner leichten Steuerung, erlaubt dieser Angang Nenngeschwindigkeits-Abtastprüfung unter einfacher Verwendung von intern neu eingestellten Erfassungstakten. Somit kann ein Prüfgerät zu geringen Kosten (ATE) für eine Nenngeschwindigkeits-Abtastprüfung zusätzlich zu einer Nenngeschwindigkeits-Selbstprüfung verwendet werden.
  • Das Mehrfacherfassungs-DFT-System in der vorliegenden Erfindung weist weiter das Anlegen einer geordneten Folge von Erfassungstakten und Betreiben jeden Erfassungstaktes bei seiner ausgewählten Taktgeschwindigkeit in dem Erfassungsvorgang (Zyklus) auf. Die geordnete Folge von Erfassungstakten wird an die Schaltung, die geprüft wird, einer nach dem anderen angelegt, unter Verwendung der „daisy-chain"-Taktauslösung oder „token-ring" Freigabetechnik. Die Reihenfolge dieser Erfassungstakte ist weiter programmierbar, wenn es erforderlich ist die Fehlerabdeckung der Schaltung zu erhöhen. Jeder Erfassungstakt kann auch gesperrt werden oder gewählt um die Fehlerdiagnose zu erleichtern. Zusätzlich können zwei Taktbereiche gleichzeitig geprüft werden, um die Erfassungszykluszeit zu verkürzen, wenn zwei Taktbereiche mit einander nicht Wechselwirken.
  • Jeder Erfassungstakt der vorliegenden Erfindung weist weiter einen oder mehrere Taktimpulse auf. Die Anzahl von Taktimpulsen ist weiter programmierbar. Wenn Selbstprüfung verwendet wird, ist das Mehrfacherfassungs-DFT-System gewöhnlich innerhalb der integrierten Schaltung angeordnet und somit werden alle Erfassungstakte intern erzeugt. Wenn Abtastprüfung angewendet wird, sitzt das Mehrfacherfassungs-DFT-System gewöhnlich in einem ATE und somit werden alle Erfassungstakte extern gesteuert. Jedoch, für eine Abtastprüfung bei Nenngeschwindigkeit ist es oft erforderlich, Ausgangsantworten zu erfassen unter Verwendung ihrer jeweiligen Arbeitsfrequenz innerhalb jedes Taktbereiches. Die vorliegende Erfindung weist weiter jegliches Verfahren oder Vorrichtung um die Benutzung von intern erzeugten oder extern gesteuerten Erfassungstakten für eine Nenngeschwindigkeits-Abtastprüfung oder Selbstprüfung zu erlauben auf.
  • Nachdem der Erfassungsvorgang vollendet ist, werden alle Ausgangsantworten, die an allen Abtastzellen erfasst wurden, intern zu Kennungen verdichtet oder aus dem Mehrfacherfassungs-DFT-System zum direkten Vergleich ausgeschoben. Der Verdichtungs- oder Vergleichs-Vorgang geht gleichzeitig mit dem Verschiebevorgegang vor sich, und der Prozess von Verschiebe- Erfassungs- und Verdichtungs-/Vergleichsvorgängen wird sich fortsetzen, bis ein vorbestimmtes Begrenzungskriteriums, so wie die Vollendung aller Selbstprüfungs- oder Abtastprüfungs-Zyklen, erreicht ist. Schließlich wird das Mehrfacherfassungs-DFT-System die Kennungen gegen erwartete Kennungen vergleichen, wenn der Verdichtungsvorgang während der Selbstprüfung oder der Absatzprüfung verwendet wird. Solch ein Vergleich kann entweder in der integrierten Schaltung mit einem eingebauten Vergleicher oder in einem ATE durch Ausschieben der endgültigen Kennungen zur Analyse geschehen.
  • In der vorliegenden Erfindung werden sowohl Selbstprüfungs- und Abtasttechniken angewendet, um Blockierfehler und Verzögerungsfehler zu entdecken oder aufzufinden. Die Blockierfehler weisen weiter andere blockierartige Fehler auf, so wie Öffnungs- und Überbrückungsfehler. Die Verzögerungsfehler weisen weiter andere nicht-blockierartige Verzögerungsfehler, so wie Übergangs-(Gatter-Verzögerungen), Mehrfachzyklusverzögerung- und Wegverzögerungs-Fehler, auf. Zusätzlich kann jede Abtastzelle ein gemultiplexter D-Flip-Flop oder eine pegelempfindliche Verriegelung seien, und die integrierte Schaltungen oder Schaltungsanordnungen, die geprüft wird, kann eine Vollabtast- oder Teilabtast-Gestaltung sein.
  • Im Allgemeinen ist es nur erforderlich, einen Taktimpuls und zwei aufeinanderfolgende Taktimpulse anzulegen, um Blockierfehler beziehungsweise Verzögerungsfehler innerhalb eines Taktbereiches zu prüfen. Mehrfachzyklus-Wege die in einem Taktbereich vorhanden sind und zwischen Taktbereichen, erfordern jedoch das Abwarten einer Anzahl von Taktzyklen zum Erfassen. Um Mehrfachzyklus-Wege innerhalb Taktbereichen zu prüfen, weist die vorliegende Erfindung weiter das Anlegen nur eines Taktimpulses um diese Mehrfachzyklus-Wege innerhalb jedes Taktbereiches zu prüfen durch Vermindern der Frequenz der Erfassungstaktgeschwindigkeit jenes Bereiches auf den Pegel, wo nur Wege gleicher Zykluslatenz (Zyklusverzögerungen) bei ihrer beabsichtigen Nenntaktgeschwindigkeit einer nach den andern erfasst werden, auf. Um Mehrfachzyklus-Wege zwischen zwei Taktbereichen zu prüfen, weist die vorliegende Erfindung weiter das Einstellen der relativen Taktverzögerung längs der Wege auf den Pegel, wo die grenzüberschreitenden Mehrfachzyklus-Wege erfaßt werden, bei ihrer beabsichtigten Nenntaktgeschwindigkeit auf.
  • Um es zusammenzufassen, fokussiert sich die vorliegende Erfindung auf das Verwenden eines Gesamtabtastfreigabe(GSE)-Signals um alle Tastfreigabe(SE)-Signale bei einer verminderten Taktgeschwindigkeit anzutreiben und das Anlegen einer geordneten Abfolge von Erfassungstakten um Ausgangsantworten sowohl beim Selbstprüfungs- als auch Abtast-Prüfungs-Modus zu erfassen. Die vorliegende Erfindung nimmt an, dass die integrierte Schaltung oder Schaltungsanordnung zwei oder mehr Taktbereiche enthalten muss, von denen jeder durch einen Erfassungstakt gesteuert wird. Während der Selbstprüfung soll jeder Erfassungstakt einen oder mehrere Taktimpulse enthalten, und während der Abtastprüfungen muss einer der Erfassungstakte zwei oder mehr Taktimpulse enthalten.
  • Aufgrund seiner Einfachheit der Steuerung auf den Abtastfreigabe und den Erfassungstaktsignalen kann das Mehrfacherfassung-DFT-System der vorliegenden Erfindung nunmehr leicht durch eine Vorrichtung verwirklicht und synthetisiert werden unter Verwendung von CAD-Werkzeugen. Die vorliegende Erfindung weist weiter solch ein CAD-System um die Vorrichtungen zu synthetisieren und ihre Richtigkeit zu verifizieren unter Verwendung von kombinatorischer Fehlersimulation und kombinatorischer ATPG beim Selbstprüfungs- oder Abtastprüfungsmodus auf.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und andere Gegenstände, Vorteile und Merkmale der Erfindung werden ersichtlicher werden, wenn sie mit der folgenden Beschreibung und den begleitenden Zeichnungen betrachtet werden, worin:
  • 1 zeigt eine beispielsweise Vollabtast- oder Teilabtastgestaltung mit vier Taktbereichen und vier Systemtaktgebern, wo ein Mehrfacherfassungs-DFT-System gemäß der vorliegenden Erfindungen verwendet wird, um Blockierfehler bei einer verminderten Taktgeschwindigkeit im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 2 zeigt ein Mehrfacherfassungs-DFT-System mit mehrfachen PRPG-MISR-Paaren, gemäß der vorliegenden Erfindung, das bei einer verminderten Taktgeschwindigkeit im Selbstprüfungsmodus verwendet wird, um Blockierfehler in der in 1 gegebenen Gestaltung zu entdecken oder aufzufinden.
  • 3 zeigt ein Zeitablaufs-Diagramm des in 1 gegebenen Vollabtastgestaltung gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Blockierfehler zu entdecken oder aufzufinden innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungsmodus. Die Kette der Steuervorgänge ist auch gezeigt.
  • 4 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 1, gemäß der vorliegenden Erfindung, wo eine gekürzte, aber dennoch geordnete Abfolge von Erfassungstakten verwendet wird, um Blockierfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungsmodus zu entdeckten oder aufzufinden.
  • 5 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 1, gemäß der vorliegenden Erfindung, wo eine erweiterte, aber dennoch geordnete Abfolge von Erfassungstakten verwendet wird, um andere blockierartige Fehler innerhalb jedes Taktbereichs und andere Blockierfehler die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdeckten oder aufzufinden.
  • 6 zeigt ein Zeitablauf-Diagramm der Teilabtastgestaltung aus 1, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Blockierfehler innerhalb jedes Taktbereichs und andere Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdeckten oder aufzufinden.
  • 7 zeigt eine beispielsweise Vollabtast- oder Teilabtastgestaltung mit vier Taktbereichen und vier Systemtaktgebern, wo ein Mehrfacherfassungs-DFT-System gemäß der vorliegenden Erfindungen verwendet wird, um Blockier-, Verzögerungs- und Mehrfachzyklusverzögerungs-Fehler bei seiner gewünschten Taktgeschwindigkeit im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 8 zeigt ein Mehrfacherfassungs-DFT-System mit mehrfachen PRPG-MISR-Paaren, gemäß der vorliegenden Erfindung, das bei seiner gewünschten Taktgeschwindigkeit im Selbstprüfungs- oder Abtastmodus verwendet wird, um Blockier-, Verzögerungs- und Mehrfachzyklus Verzögerungsfehler in der in 7 gegebenen Gestaltung zu entdecken oder aufzufinden.
  • 9 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Blockierfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungsmodus zu entdecken oder aufzufinden.
  • 10 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 11 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine gekürzte, aber dennoch geordnete Abfolge von Erfassungstakten verwendet wird, um Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 12 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Blockierfehler innerhalb jedes Taktbereichs und andere Verzögerungsfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 13 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Verzögerungsfehler innerhalb jedes Taktbereichs und andere Verzögerungsfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 14 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine aufgezeichnete Abfolge von Erfassungstakten verwendet wird, um Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 15 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine ausgedehnte, aber dennoch geordnete Abfolge von Erfassungstakten verwendet wird, um zusätzliche Verzögerungsfehler innerhalb jedes Taktbereichs und zusätzliche Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 16 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um 2-Zyklus-Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungsmodus oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 17 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung aus 7, gemäß der vorliegenden Erfindung wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um 2-Zyklus-Verzögerungsfehler innerhalb jedes Taktbereichs, und andere 2-Zyklus-Verzögerungsfehler, die Taktbereiche überschreiten im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 18 zeigt ein Zeitablauf-Diagramm der Teilabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Blockierfehler innerhalb jedes Taktbereichs und 2-Zyklus-Verzögerungsfehler, die Taktbereiche überschreiten im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 19 zeigt ein Zeitablauf-Diagramm der Teilabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten, im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder zu zeigen.
  • 20 zeigt ein Zeitablauf-Diagramm der Teilabtastgestaltung aus 7, gemäß der vorliegenden Erfindung, wo eine geordnete Abfolge von Erfassungstakten verwendet wird, um 2-Zyklus-Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehler, die Taktbereiche überschreiten im Selbstprüfungs- oder Abtastprüfungsmodus zu entdecken oder aufzufinden.
  • 21 zeigt ein Zeitablauf-Diagramm der Vollabtast-Gestaltung aus 7, gemäß der vorliegenden Erfindung, wo der Erfassungstaktgeber CK2 während des Erfassungszyklus gewählt wird, um Fehler zu diagnostizieren, die durch CK2 beim Selbstprüfungs- oder Abtastprüfungs-Modus erfasst worden sind.
  • 22 zeigt ein Zeitablauf-Diagramm der Vollabtast-Gestaltung aus 7, gemäß der vorliegenden Erfindung, wo die Erfassungstaktgeber CK1 und CK3 während des Erfassungszyklus' gewählt werden, um Fehler zu diagnostizieren, die durch CK1 und CK3 beim Selbstprüfungs- oder Abtastprüfungs-Modus erfasst worden sind.
  • 23 zeigt ein Zeitablauf-Diagramm der Vollabtast-Gestaltung aus 1, gemäß der vorliegenden Erfindung, wo alle Erfassungstakte während des Verschiebungszyklusses versetzt sind, um im die Leistungsaufnahme zu vermindern.
  • 24 zeigt ein Mehrfacherfassungs-CAD-System gemäß der vorliegenden Erfindung, wo ein CAD-System benutzt wird, die Mehrfacherfassungs-DFT-Technik auf einer Vollabtast- oder Teilabtast-Gestaltung im Selbstprüfungsmodus zu verwirklichen.
  • 25 zeigt ein Mehrfacherfassungs-CAD-System gemäß der vorliegenden Erfindung, wo ein CAD-System benutzt wird, die Mehrfacherfassungs-DFT-Technik auf einer Vollabtast- oder Teilabtast-Gestaltung im Abtastprüfungsmodus zu verwirklichen.
  • INS EINZELNE GEHENDE BESCHREIBUNG DER ZEICHNUNGEN
  • Die folgende Beschreibungen wird gegenwärtig als die beste Art und Weise des Ausführung der vorliegenden Erfindung betrachtet. Diese Beschreibung soll nicht in einem beschränkenden Sinne genommen werden, sondern ist nur für den Zweck des Beschreibens der Grundlagen der Erfindung hergestellt. Der Bereich der Erfindung sollte durch Bezug auf die angehängten Ansprüche bestimmt werden.
  • 1 zeigt eine beispielhafte Vollabtast- oder Teilabtast-Gestaltung mit einem Mehrfacherfassungs-DFT-System einer Ausführungsform der Erfindung. Die Gestaltung 133 enthält vier Taktbereiche CD1 102 bis CD4 105, und vier Systemtaktgeber CK1 111 bis CK4 120. Jeder Systemtakt steuert einen Taktbereich. CD1 102 und CD2 103 sprechen miteinander vermittels eines überschreitenden Taktbereichlogikblockes CCD1 106; CD2 103; und CD3 104 sprechen miteinander vermittels eines überschreitenden Taktbereichslogikblockes CCD2 107; und CD3 103 und CD4 105 sprechen miteinander vermittels eines überschreitenden Taktbereichslogikblocks CCD3 108.
  • Die vier Taktbereiche, CD1 102 bis CD4 105 sind ursprünglich gestaltet, um bei 150 MHz, 100 MHz, 100 MHz bzw 66 MHz zu laufen. Jedoch, in diesem Beispiel, da ein DFT(Selbstprüfung oder Abtastprüfungs)-Technik nur verwendet wird, um Blockierfehler in der Gestaltung 133 zu entdecken oder aufzufinden, werden alle Systemtaktgeber, CK1 111 bis CK4 120 neu ausgerichtet um bei 10 MHz zu arbeiten. Die neu ausgerichteten Systemtaktgeber werden Erfassungstakte genannt.
  • Während der Selbstprüfung oder der Abtastprüfung wird das Mehrfacherfassungs-DFT-System 101 die Steuerung aller Stimuli, 109, 112, 115 und 118, aller Systemtaktgeber CK1 111 bis CK4 120 und aller Ausgangsantworten 110, 113, 116 und 119, übernehmen.
  • Während des Verschiebevorgangs erzeugt und verschiebt das Mehrfacherfassungs-DFTSystem 101 zuerst pseudozufällige oder vorbestimmte Stimuli durch 109, 112, 115 und 118 an alle Abtastzellen SC in allen Abtastketten SCN innerhalb der vier Taktbereiche CD1 102 bis CD4 105 gleichzeitig. Das Mehrfacherfassungs-DFT-System 101 soll warten, bis alle Stimuli 109, 112, 115 und 118 in alle Abtastzellen SC eingeschoben worden sind. Es sollte bemerkt werden, dass, während des Verschiebevorgangs, der Erfassungstaktgeber entweder bei seiner Normtaktgeschwindigkeit („at-speed") oder bei einer gewünschten Taktgeschwindigkeit betrieben werden kann.
  • Nachdem der Verschiebevorgang vollendet ist, wird eine geordnete Abfolge von Erfassungstakten an alle Taktbereiche CD1 102 bis CD4 105 angelegt. Während des Erfassungsvorgangs kann jeder Erfassungstakt bei seiner Nenntaktgeschwindigkeit („at-speed") oder bei einer verminderten Geschwindigkeit (langsame Geschwindigkeit) arbeiten und kann intern erzeugt oder extern gesteuert werden. In diesem Beispiel werden alle Systemtaktgeber CK1 111 bis CK4 120 neu eingestellt um bei einer verminderten Frequenz von 10 MHz zu arbeiten.
  • Nachdem der Erfassungsvorgang vollendet ist, werden die Ausgangsantworten, die an allen Abtastzellen SC erfasst wurden, durch Antworten 110, 113, 116 und 119 an das Mehrfacherfassungs-DFT-System 101 ausgeschoben zur Verdichtung während des Verdichtungsvorgangs oder direktem Vergleich während des Vergleichsvorgangs.
  • Auf der Grundlage von 1 werden die Zeitgabediagramme, die in den 3 bis 6 angegeben sind, benutzt, um zu erläutern, dass durch richtiges Ordnen der Abfolge von Erfassungstakten und durch Anpassen relativer Zwischentaktverzögerungen, Verzögerungsfehler innerhalb jedes Taktbereiches und übergreifender Taktbereiche entdeckt oder aufgefunden werden können im Selbstprüfungs- oder Abtastprüfungs-Modus. Man bemerke, daß verschiedene Arten der Anordnung der Folge von Erfassungstakten und des Anpassens von relativen Zwischentaktverzögerungen zu verschiedenen Fehlern, die entdeckt oder aufgefunden werden sollen, führen.
  • 2 zeigt ein Mehrfacherfassungs-DFT-System mit drei PRPG-MISR-Paaren einer Ausführungsform der Erfindung, die benutzt wird, um Blockierfehler in der Gestaltung 133, die in 1 gegeben ist, im Selbstprüfungsmodus zu entdecken oder aufzufinden.
  • Pseudozufällige Mustererzeuger ((PRPGs) pseudo random pattern generators) 211 bis 213 werden benutzt, um pseudozufällige Muster zu erzeugen. Phasenschieber 214 bis 216 werden verwendet, um die Abhängigkeit zwischen verschiedenen Ausgängen der PRPGs zu brechen. Die Bit-Ströme, die aus den Phasenschiebern kommen, werden Testsstimuli 109, 112, 115 und 118.
  • Raumverdichter 217 bis 219 werden verwendet um die Anzahl von Bitströmen in Prüfantworten 110, 113, 116 und 119 zu vermindern. Raumverdichter sind optional und werden nur verwendet, wenn die Zusatzkosten eines MISR zu Bedenken Anlass geben. Die Ausgänge der Raumverdichter werden dann komprimiert, durch mehrere Eingangskennungsregister (MISRs, (multiple input signature registers)) 220 bis 222. Die Inhalte der MISRS nachdem alle Prüfstimuli angelegt wurden, werden Kennungen 236 bis 238. Die Kennungen werden dann durch Vergleicher 223 bis 225 mit entsprechenden Erwartungswerten verglichen. Der Fehleranzeiger 226 wird verwendet, um die einzelnen bestanden/durchgefallen-Signale 242 bis 244, ein gesamtes bestanden/durchgefallen-Signal 275 zu kombinieren. Alternativ können die Kennungen in den MISRs 220 bis 222 nach außen der Gestaltung geschoben werden zum Vergleich durch eine einzelne Abtastkette, die aus Elementen 223, 239, 224, 240, 225 und 241 zusammengesetzt ist.
  • Die Hauptselbstprüfsteuerung 202 steuert das gesamte Prüfverfahren, indem sie einzelne Abtastfreigabesignale 204 bis 207 handhabt und durch Neueinstellen der Erfassungstaktgeber CK1 111 bis CK4 120. Insbesondere können die Abtastfreigabesignale 204 bis 207 durch ein Gesamt-Abtastfreigabesignal GSE 201 gesteuert werden, das ein langsames Signal insoweit sein kann als es nicht in der Hälfte des Zyklus jeglichen Taktes, der an irgend einen Taktbereich angelegt wird, heruntergehen muss. Einige zusätzliche Steuersignale 203 werden benötigt, um andere Steueraufgaben auszuführen.
  • Die Taktbereiche 103 und 104, die bei der gleichen Frequenz betrieben werden, teilen das gleiche Paar von PRPG 212 und MISR 221. Es sollte bemerkt werden, daß die Verschiebung (skew) zwischen den Taktgebern CK2 114 und CK3 117 richtig gehandhabt werden sollte, um jegliche Zeitgabeverletzungen während des Verschiebevorgangs und jegliches Überlaufen während des Erfassungsvorganges zu verhindern.
  • Alle Speicherelemente in PRPGs 211 bis 213 und MISRs 220 bis 222 können in eine Abtastkette verbunden werden, aus der vorbestimmte Muster eingeschoben werden können für die Neueingabe (reseeding) und berechnete Kennungen können zur Analyse ausgeschoben werden. Diese Anordnung hilft beim Erhöhen der Fehlerabdeckung und beim Erleichtern der Fehlerdiagnose.
  • 3 zeigt ein Zeit-Diagramm eines Vollabtast-Gestaltung, die im 1 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Blockierfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche übergreifen, mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungsmodus. Das Zeit-Diagramm 300 zeigt die Folge der Wellenformen der vier Erfassungstaktgeber CK1 111 bis CK4 120, die bei der gleichen Frequenz arbeiten.
  • Während jedes Verschiebezyklus' 310 wird eine Folge von Impulsen von 10 MHz durch die Erfassungstakte CK1 111 bis CK4 120 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Abtastbereiche CD1 102 bis CD4 105 zu verschieben.
  • Während jedes Erfassungszyklus' 311 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: zuerst wird ein Erfassungsimpuls an CK1 111 angelegt um Blockierfehler innerhalb des Taktbereichs CD1 102 zu entdecken oder aufzufinden. Zweitens wird ein Erfassungsimpuls an CK2 114 angelegt, um Blockierfehler innerhalb des Taktbereichs CD2 103 zu entdecken oder aufzufinden. Drittens wird ein Erfassungsimpuls an CK3 117 angelegt, um Blockierfehler innerhalb des Taktbereichs CD3 104 zu entdecken oder aufzufinden. Viertens wird ein Erfassungsimpuls an CK4 120 angelegt, um Blockierfehler innerhalb des Taktbereichs CD4 105 festzustellen oder aufzufinden.
  • Zusätzlich werden auch die Blockierfehler, die von den Leitungen 121, 125 und 129 in den übergreifenden Taktbereichs-Logikblöcken CCD1 106 bis CCD35 108 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt ist. Die relative Taktverzögerung 307 zwischen der ansteigenden Flanke des Erfassungsimpulses von CK1 111 und der ansteigenden Flanke des Erfassungsimpulses von CK2 114 muss angepasst werden, so daß kein Überlaufen oder Zeitgabeverletzungen auftreten können während die Ausgangsantworten 123 durch den übergreifenden Taktbereichs-Schaltungsblock CCD1 106 erfasst werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 308 zwischen CK 214 und CK 317, und die relative Taktverzögerung 309 zwischen CK3 117 und CK4 120 für das Erfassen von Ausgangsantworten 127 und 131 durch CCD2 107 bzw. CCD3 108.
  • Es sollte bemerkt werden, daß allgemein während jedes Verschiebezyklus jeglicher Erfassungstakt bei seiner gewünschten oder einer verringerten Taktgeschwindigkeit arbeiten kann. Zusätzlich ist es nicht notwendig, daß alle Erfassungstakte mit der gleichen Taktgeschwindigkeit arbeiten. Darüber hinaus können alle Erfassungstakte versetzt werden, um die Spitzen des Leistungsverbrauchs während des Verschiebezyklus' zu vermindern, so daß zu jeder vorgegebenen Zeit nur Abtastzellen innerhalb eines Abtastbereichs ihre Zustände ändern können. Ein Gesamtabtastfreigabesignal GSE 201, das bei einer verminderten Taktgeschwindigkeit betrieben wird, kann auch genutzt werden, wenn gefordert, um den Prüfvorgang vom Verschiebezyklus zum Erfassungszyklus umzuschalten und umgekehrt.
  • Die Reihenschaltungs-Takt-Auslöse-Technik („daisy-chain") wird verwendet, um die Folge von Erfassungstakten einen nach dem anderen in der folgenden Weise zu erzeugen und zu ordnen: die ansteigende Flanke des letzten Impulses im Verschiebezyklus löst das Ereignis 301 des Anlegens von 0 an die Gesamtabtastfreigabe GSE 201 aus, wobei sie den Prüfvorgang vom Verschiebungszyklus auf den Erfassungszyklus umschaltet. Die abfallende Flanke von GSE 201 löst das Ereignis 302 des Anlegens eines Erfassungsimpulses an CK1 111 aus. Gleicherweise löst die ansteigende Flanke des Erfassungsimpulses von CK1 111 das Ereignis 303 des Anlegens eines Erfassungsimpulses an CK2 114 aus, die ansteigende Flanke des Erfassungsimpulses von CK2 114 löst das Ereignis 304 des Anlegens eines Erfassungsimpulses an CK3 117 aus, und die ansteigende Flanke des Erfassungsimpulses von CK3 117 löst das Ereignis 305 des Anlegens eines Erfassungsimpulses an CK4 120 aus. Schließlich löst die ansteigende Flanke des Erfassungsimpulses von CK4 120 das Ereignis 306 des Anliegens von 1 an die Gesamtabtastfreigabe GSE 201 aus, was den Prüfvorgang vom Erfassungszyklus zum Verschiebezyklus umschaltet. Diese Reihenschaltungstaktauslösungstechnik wird auch verwendet, um die Folge von Erfassungstakten in 4 bis 6 zu ordnen.
  • 4 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 1 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Blockierfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten, mit einer gekürzten aber dennoch geordneten Folge von Erfassungstakten im Selbstprüfungsmodus. Das Zeitablauf-Diagramm 400 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 111 bis CK4 120, die bei der gleichen Frequenz arbeiten.
  • Während jedes Verschiebezyklus 402 werden eine Reihe von Taktimpulsen von 10 MHz durch die Erfassungstakte CK1 111 bis CK4 120 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 102 bis CD4 105 zu schieben.
  • Während jedes Erfassungszyklus 403 werden zwei Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst wird ein Erfassungsimpuls an CK1 111 und CK3 117 gleichzeitig angelegt, um Blockierfehler innerhalb des Taktbereichs CD1 102 beziehungsweise CD3 104 zu entdecken oder aufzufinden. Zweitens wird ein Erfassungsimpuls an CK2 114 und CK4 120 gleichzeitig angelegt, um Blockierfehler innerhalb des Taktbereichs CD2 103 bzw. CD4 105 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 121, 128 und 129 in den überschreitenden Taktbereicheslogikblocks CCD1 106 bis CCD3 108 jeweils erreicht werden, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 401 zwischen der ansteigenden Flanke des Erfassungsimpulses für CK1 111 und CK3 117 und der ansteigenden Flanke des Erfassungsimpulses für CK2 114 und CK4 120 muss so eingestellt sein, dass kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 123, 126 und 131 durch die überschreitenden Taktbereichslogikblocks CCD1 106 bis CCD3 108 erfasst werden.
  • 5 zeigt ein Zeitablaufdiagramm einer Vollabtastgestaltung in 1 einer Ausführungsform der Erfindung zum Entdecken oder Auffinden anderer blockierartiger Fehler innerhalb jedes Taktbereiches und anderer blockierartiger Fehler, die Taktbereiche überschreiten, mit einer ausgedehnten und dennoch geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungs-Modus. Das Zeitablaufdiagramm 500 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 111 bis CK4 120, die bei der gleichen Frequenz arbeiten.
  • Während jedes Verschiebezyklus 503 werden eine Reihe von Taktimpulsen von 10 MHz durch die Erfassungstakte CK1 111 bis CK4 120 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 102 bis CD4 105 zu schieben.
  • Während jedes Erfassungszyklus' 504 werden zwei Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse an CK1 111 und CK3 117 gleichzeitig angelegt. Zweitens wird ein Erfassungsimpuls an CK2 114 und CK4 120 gleichzeitig angelegt. Blockierfehler in allen überschreitenden Taktbereichskombinationen von 121 zu 123, von 124 zu 122, von 125 zu 127, von 128 zu 126, von 129 zu 131, von 132 zu 130 können entdeckt oder aufgefunden werden, wenn die folgende Bedingung erfüllt ist. Die relative Taktverzögerung 501 zwischen der ansteigenden Flanke des ersten Erfassungsimpulses von CK1 111 und CK3 117 und die ansteigende Flanke des Erfassungsimpulses von CK2 114 und CK4 120 müssen so eingestellt werden, daß keine Überläufe oder Zeitgabeverletzungen auftreten würden, während die Ausgangsantworten 123, 126 und 131 durch den überschreitenden Taktbereichslogikblock CCD1 106 bis CCD3 308 jeweils erfasst werden. Die relative Taktverzögerung 502 zwischen der ansteigenden Flanke des Erfassungsimpulses von CK2 114 bis CK4 120 und dem zweiten Erfassungsimpuls von CK1 111 und CK3 113 muß so eingestellt werden, daß keine Überläufe oder Zeitgabeverletzungen auftreten würden, während die Ausgangsantworten 122, 127 und 130 durch den überschreitenden Taktbereichslogikblock CCD1 106 bis CCD3 108 jeweils erfasst werden.
  • 6 zeigt ein Zeitablauf-Diagramm einer Vorwärtszufuhrteilabtastgestaltung, die in 1 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken oder Auffinden von Blockierfehlen innerhalb jedes Taktbereichs und Blockierfehlern die Taktbereiche überschreiten mit einer gekürzten aber dennoch geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungs-Modus. Es sei angenommen, dass die Taktbereiche CD1 102 bis CD4 105 eine Anzahl unabgetasteter Speicherzellen enthalten, die eine Folgentiefe von nicht mehr als 2 bilden. Das Zeitablauf-Diagramm 600 zeigt die Folge der Wellenform der vier Erfassungstaktgeber CK1 111 bis CK4 120, die mit der gleichen Frequenz arbeiten.
  • Während jedes Verschiebezyklus 606 wird eine Reihe von Taktimpulsen von 10 MHz durch Erfassungstaktgeber CK1 111 bis CK4 120 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 102 bis CD4 105 zu verschieben.
  • Während jedes Erfassungszyklus' 607 werden zwei Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden drei Impulse von 10 MHz, von denen zwei funktionelle Impulse und einer ein Erfassungsimpuls ist, an CK1 111 und CK3 117 gleichzeitig angelegt, um Blockierfehler innerhalb des Taktbereichs CD1 102 bzw. CD3 104 zu entdecken oder aufzufinden. Zweitens werden drei Impulse von 10 MHz, von denen zwei funktionelle Impulse und einer ein Erfassungsimpuls ist, an CK2 114 und CK4 120 gleichzeitig angelegt, um Blockierfehler innerhalb des Taktbereichs CD2 103 bzw. CD4 105 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 121, 128 und 129 in den überschreitenden Taktbereichslogikblocks CCD1 106 bis CCD3 108 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverschiebung 603 zwischen der ansteigenden Flanke des Erfassungsimpulses für CK1 111 und CK3 107 und die ansteigende Flanke des Erfassungsimpulses für CK2 114 und CK4 120 muss so eingestellt sein, dass kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 123, 126 und 131 durch die überschreitenden Taktbereichslogikblocks CCD1 106 bis CCD3 108 erfasst werden.
  • 7 zeigt eine beispielhafte Vollabtast- oder Teilabtast-Gestaltung mit einem Mehrfacherfassungs-DFT-System einer Ausführung der Erfindung. Die Gestaltung 733 ist die gleiche wie die Gestaltung 133 aus 1. Ebenso wie in 1 sind die vier Taktbereiche CD1 702 bis CD4 705 ursprünglich gestaltet, um bei 150 MHz, 100 MHz, 100 MHz bzw. 66 MHz zu laufen. Der einzige Unterschied zu 1 ist, daß diese Taktfrequenzen direkt benutzt werden ohne Abwechslung um Nenngeschwindigkeits-Selbstprüfung oder Abtastprüfung für Blockier-, Verzögerungs und Mehrfachzyklusverzögerungs-Fehler in jedem Taktbereich und überschreitenden Taktbereichen zu verwirklichen.
  • Auf der Grundlage von 7 werden die Zeitgabediagramme, die in den 9 bis 20 angegeben sind, benutzt, um zu erläutern, dass durch richtiges Ordnen der Abfolge von Erfassungstakten und durch Anpassen relativer Zwischentaktverzögerungen Verzögerungsfehler die Nenntaktgeschwindigkeitsentdeckung oder -auffindung von Blockier-, Verzögerungs- und Mehrfachzyklusverzögerung-Fehler innerhalb jedes Taktbereiches und übergreifender Taktbereiche im Selbstprüfungs- oder Abtastprüfungsmodus erreicht werden kann. Man bemerke, daß verschiedene Arten der Anordnung der Folge von Erfassungsimpulsen und des Anpassens von relativen Zwischentaktverzögerungen zu verschiedenen Fehlern, die entdeckt oder aufgefunden werden sollen, führen.
  • 8 zeigt ein Mehrfacherfassungs-DFT-System mit drei PRPG-MISR-Paaren einer Ausführungsform der Erfindung, die im Selbstprüfungs- oder Abtastprüfungs-Modus benutzt wird, um Blockier-, Verzögerungs- und Mehrfachzyklusverzögerungsfehler in der Gestaltung, die in 7 gegeben ist, zu entdecken oder aufzufinden. Der Aufbau und die Arbeitsweise des Mehrfacherfassungs-DFT-Systems ist im Grunde die gleiche wie das in 2 gegebene. Es gibt zwei größere Unterschiede. Einer ist, daß, in diesem Beispiel, die ursprünglichen Taktfrequenzen 150 MHz, 100 MHz, 100 MHz und 66 MHz direkt ohne Änderung in der Reihenfolge benutzt werden um eine Selbstprüfung oder Abtastprüfung bei Nenngeschwindigkeit zu verwirklichen. Der andere ist, dass mehr Sorgfalt aufgewandt werden muss bei der körperlichen Gestaltung von Abtastketten usw., in diesem Beispiel.
  • Die Taktbereiche 703 und 704, die bei der gleichen Frequenz betrieben werden, teilen das gleiche Paar von PRPG 812 und MISR 821. Es sollte bemerkt werden, daß die Verschiebung (skew) zwischen den Taktgebern CK2 714 und CK3 717 richtig gehandhabt werden sollte, um jegliche Zeitgabeverletzungen während des Verschiebevorgangs und jegliches Überlaufen während des Erfassungsvorganges zu verhindern.
  • Alle Speicherelemente in PRPGs 811 bis 813 und MISRs 820 bis 822 können in eine Abtastkette verbunden werden, aus der vorbestimmte Muster eingeschoben werden können für die Neueingabe (reseeding) und berechnete Kennungen können zur Analyse ausgeschoben werden. Diese Anordnung hilft beim Erhöhen der Fehlerabdeckung und beim Erleichtern der Fehlerdiagnose.
  • 9 zeigt ein Zeit-Diagramm eines Vollabtast-Gestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Blockierfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungsmodus. Das Zeit-Diagramm 900 zeigt die Folge der Wellenformen der vier Erfassungstaktgeber CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten. Das Zeitablauf-Diagramm ist im Grunde das gleiche wie das in 3 gegebene, außer das die Erfassungstaktgeber CK1 711 bis CK4 720 bei 150 MHz, 100 MHz, 100 MHz bzw. 66 MHz laufen, sowohl bei Verschiebe- wie Erfassungszyklen, anstelle von 10 MHz wie in 3.
  • 10 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Verzögerungsfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten, mit einer geordneten Folge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungs-modus. Das Zeitablauf-Diagramm 1000 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1014 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus' 1015 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse von 150 MHz an CK1 711 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens werden zwei Erfassungsimpulse von 100 MHz an CK2 714 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden zwei Erfassungsimpulse von 100 MHz an CK3 717 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens werden zwei Erfassungsimpulse von 66 MHz an CK4 720 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereicheslogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1008 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 723 durch den überschreitenden Taktbereichslogikblock CCD1 706.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1010 zwischen CK2 714 und CK3 717, und die relative Taktverzögerung CK 1012 und CK3 717 und CK4 720 zum Erfassen der Ausgangsantworten, 727 und 731, durch CCD2 707 bzw. CCD3 708.
  • Die Reihenschaltungs-Takt-Auslöse-Technik („daisy-chain") wird verwendet, um die Folge von Erfassungstakten einen nach dem anderen in der folgenden Weise zu erzeugen und zu ordnen: die ansteigende Flanke des letzten Impulses im Verschiebezyklus löst das Ereignis 1001 des Anlegens von 0 an die Gesamtabtastfreigabe GSE 801 aus, wobei sie den Prüfvorgang vom Verschiebungszyklus auf den Erfassungszyklus umschaltet. Die abfallende Flanke von GSE 801 löst das Ereignis 1002 des Anlegens zweier Erfassungsimpulse an CK1 711 aus. Gleicherweise löst die ansteigende Flanke des Erfassungsimpulses von CK1 711 das Ereignis 1003 des Anlegens zweier Erfassungsimpulse an CK2 714 aus, die ansteigende Flanke des zweiten Erfassungsimpulses von CK2 714 löst das Ereignis 1005 des Anlegens zweier Erfassungsimpulse an CK3 717 aus, und die ansteigende Flanke des Erfassungsimpulses von CK3 717 löst das Ereignis 1005 des Anlegens zweier Erfassungsimpulse an CK4 720 aus. Schließlich löst die ansteigende Flanke des zweiten Erfassungsimpulses von CK4 720 das Ereignis 1006 des Anlegens von 1 an die Gesamtabtastfreigabe GSE 801 aus, was den Prüfvorgang vom Erfassungszyklus zum Verschiebezyklus umschaltet. Diese Reiheneinschaltungstaktauslösungstechnik wird auch verwendet, um die Folge von Erfassungstakten in 9 und 11 bis 20 zu ordnen.
  • 11 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Verzögerungsfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten mit einer gekürzten aber dennoch geordneten Folge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Das Zeitablauf-Diagramm 1100 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus' 1108 werden eine Reihe von Taktimpulsen von verschiedenen Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstakte CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus' 1109 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse der Frequenz 150 MHz an CK1 711 und zwei Taktimpulse der Frequenz 100 MHz an CK3 717 gleichzeitig angelegt um Verzögerungsfehler innerhalb der Taktbereiche CD1 702 bzw. CD3 704 zu entdecken oder aufzufinden. Zweitens werden zwei Erfassungsimpulse der Frequenz 100 MHz an CK2 714 und zwei Erfassungsimpulse der Frequenz 66 MHz an CK4 720 gleichzeitig angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD" 703 bzw. CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 721, 728 und 729 in den überschreitenden Taktbereicheslogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1002 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 723 durch den überschreitenden Taktbereichslogikblock CCD1 706 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1104 zwischen CK3 717 und CK2 714, und die relative Taktverzögerung 1106 zwischen CK3 717 und CK4 720 für das Erfassen der Ausgangsantworten, 726 und 731, durch CCD2 707 bzw. CCD3 708.
  • 12 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Blockierfehlern innerhalb jedes Taktbereiches und Verzögerungsfehlern, die Taktbereiche überschreiten mit einer geordneten Folge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Das Zeitablauf-Diagramm 1200 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1204 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 1205 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst wird ein Erfassungsimpuls von 150 MHz an CK1 711 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens wird ein Erfassungsimpuls von 100 MHz an CK2 714 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens wird ein Erfassungsimpuls von 100 MHz an CK3 717 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens wird ein Erfassungsimpulse von 66 MHz an CK4 720 angelegt, um Blockierfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Verzögerungsfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereicheslogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relativen Taktverzögerungen 1201 zwischen der ansteigenden Flanke des Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des Erfassungsimpulses von CK2 714 müssen so eingestellt sein, daß sie die Nenngeschwindigkeitszeitgabeerfordernisse für Wege von 721 nach 723 erfüllen. Gleicherweise muß die relative Taktverzögerung 1202 zwischen CK2 714 und CK3 717, und die relative Taktverzögerung 1203 zwischen CK3 717 und CK4 720 so eingestellt sein, daß sie die Nenngeschwindigkeitszeitgabeerfordernisse für Wege von 725 nach 727 bzw. Wege von 729 nach 731 erfüllen.
  • 13 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Verzögerungsfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten mit einer geordneten Folge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Das Zeitablauf-Diagramm 1300 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1308 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 1309 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse von 150 MHz an CK1 711 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens werden zwei Erfassungsimpulse von 100 MHz an CK2 714 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden zwei Erfassungsimpulse von 100 MHz an CK3 717 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens werden zwei Erfassungsimpulse von 66 MHz an CK4 720 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Verzögerungsfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1302 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß sie die Nenngeschwindigkeitszeitgabeerfordernisse für Wege von 721 bis 723 erfüllen. In gleicher weise muß die relative Taktverzögerung 1304 zwischen CK2 714 und CK3 717 und die relative Taktverzögerung 1306 zwischen CK3 717 und CK4 720 eingestellt werden, daß sie die Nenngeschwindigkeitszeitgabeerfordernisse für Wege von 725 bis 727 und Wege von 729 bzw. 731 erfüllt.
  • 14 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von Verzögerungsfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten mit einer geordneten Folge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Das Zeitablauf-Diagramm 1400 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1408 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstakte CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 1409 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse von 66 MHz an CK4 720 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden. Zweitens werden zwei Erfassungsimpulse von 100 MHz an CK3 717 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Drittens werden zwei Erfassungsimpulse von 100 MHz an CK2 714 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Viertens werden zwei Erfassungsimpulse von 150 MHz an CK1 711 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 724, 728 und 732 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1402 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK4 720 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK3 717 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden, während die Ausgangsantworten 730 durch den überschreitenden Taktbereichslogikblock CCD3 708 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1404 zwischen CK3 717 und CK2 714, und die relative Taktverzögerung 1406 zwischen CK2 714 und CK1 711 für das Erfassen der Ausgangsantworten, 726 und 722, durch CCD2 707 bzw. CCD1 706.
  • 15 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von zusätzlichen Verzögerungsfehlern innerhalb jedes Taktbereiches und zusätzlichen Blockierfehlern, die Taktbereiche überschreiten mit einer erweiterten und dennoch geordneten Folge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Das Zeitablauf-Diagramm 1500 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1514 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 1515 werden sieben Sätze von Doppelerfassungsimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse von 150 MHz an CK1 711 angelegt. Zweitens werden zwei Erfassungsimpulse von 100 MHz an CK2 714 angelegt. Drittens werden zwei Erfassungsimpulse von 100 MHz an CK3 717 angelegt. Viertens werden zwei Erfassungsimpulse von 66 MHz an CK4 720 angelegt. Fünftens werden zwei Erfassungsimpulse von 100 MHz an CK3 717 angelegt. Sechstens werden zwei Erfassungsimpulse von 100 MHz an CK2 714 angelegt. Siebtens werden zwei Erfassungsimpulse von 150 MHz an CK1 711 angelegt.
  • Für den Erfassungstakt CK1 711 werden der zweite Impuls und der dritte Impuls verwendet, um den Übergang, der benötigt wird zum Entdecken oder Auffinden von Verzögerungsfehlern innerhalb des Taktbereichs CD1 702 ablaufen gelassen. Da der Übergang durch zwei nahe funktionelle Muster erzeugt wird, ist das Risiko der Aktivierung eines falschen Weges geringer. Zusätzlich können zusätzliche Verzögerungsfehler innerhalb des Taktbereichs CD1 702 durch den Übergang entdeckt oder aufgefunden werden. Die gleichen Ergebnisse finden auch auf die Taktbereiche CD2 703 und CD3 704 Anwendung.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 724, 728 und 732 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1508 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK4 720 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK3 717 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden, während die Ausgangsantworten 730 durch den überschreitenden Taktbereichslogikblock CCD3 708 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1510 zwischen CK3 717 und CK2 714, und die relative Taktverzögerung 1512 zwischen CK2 714 und CK1 711 für das Erfassen der Ausgangsantworten, 726 und 722, durch CCD2 707 bzw. CCD1 706.
  • 16 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von 2-Zyklus-Verzögerungsfehlern innerhalb jedes Taktbereiches und Blockierfehlern, die Taktbereiche überschreiten mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Es wird angenommen, daß manche Wege in den Taktbereichen CD1 702 bis CD4 705 zwei Zyklen benötigen damit Signale hindurchgehen. Das Zeitablauf-Diagramm 1600 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1608 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 1609 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse von 75 MHz (die Hälfe von 150 MHz) an CK1 711 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens werden zwei Erfassungsimpulse von 50 MHz (die Hälfe von 100 MHz) an CK2 714 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden zwei Erfassungsimpulse von 50 MHz (die Hälfe von 100 MHz) an CK3 717 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens werden zwei Erfassungsimpulse von 33 MHz (die Hälfe von 66 MHz) an CK4 720 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1602 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 723 durch den überschreitenden Taktbereichslogikblock CCD1 706 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1604 zwischen CK2 714 und CK3 717, und die relative Taktverzögerung 1606 zwischen CK3 717 und CK4 720 für das Erfassen der Ausgangsantworten, 727 und 731, durch CCD2 707 bzw. CCD3 708.
  • 17 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken und Auffinden von 2-Zyklus-Verzögerungsfehlern innerhalb jedes Taktbereiches und 2-Zyklus-Verzögerungsfehlern, die Taktbereiche überschreiten mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungsmodus. Es wird angenommen, daß manche Wege in den Taktbereichen CD1 702 bis CD4 705 und die überschreitenden Taktbereichlogikblöcke CCD1 706 bis CCD3 708 zwei Zyklen benötigen damit Signale hindurchgehen. Das Zeitablauf-Diagramm 1700 zeigt die Folge von Wellenformen der vier Erfassungstakte, CK1 711 bis CK4 720, die bei verschiedenen Frequenzen arbeiten.
  • Während jedes Verschiebezyklus 1708 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 1709 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden zwei Erfassungsimpulse von 75 MHz (die Hälfte von 150 MHz) an CK1 711 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens werden zwei Erfassungsimpulse von 50 MHz (die Hälfte von 100 MHz) an CK2 714 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden zwei Erfassungsimpulse von 50 MHz (die Hälfte von 100 MHz) an CK3 704 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens werden zwei Erfassungsimpulse von 33 MHz (die Hälfte von 66 MHz) an CK4 720 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die 2-Zyklus-Verzögerungsfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1702 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß sie die 2-Zyklus-Zeitgabeerfordernisse für Wege von 721 nach 723 erfüllt. In gleicher weise muß die relative Taktverzögerung 1704 zwischen CK2 714 und CK3 717 und die relative Taktverzögerung 1706 zwischen CK3 717 und CK4 720 eingestellt werden, daß sie die 2-Zyklus-Zeitgabeerfordernisse für Wege von 725 bis 727 und Wege von 729 bzw. 731 erfüllt.
  • 18 zeigt ein Zeitablauf-Diagramm einer Vorwärtszuführteilabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken oder Auffinden von Blockierfehlen innerhalb jedes Taktbereichs und Blockierfehlern die Taktbereiche überschreiten mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungs-Modus. Es sei angenommen, daß die Taktbereiche CD1 702 bis CD4 705 eine Anzahl unabgetasteter Speicherzellen enthalten, die eine Folgentiefe von nicht mehr als 2 bilden. Das Zeitablauf-Diagramm 1800 zeigt die Folge der Wellenform der vier Erfassungstaktgeber CK1 711 bis CK4 720, die bei verschiedenen Frequenz arbeiten.
  • Während jedes Verschiebezyklus 1812 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus' 1813 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden drei Impulse von 150 MHz, von denen zwei funktionelle Impulse und einer ein Erfassungsimpuls ist, an CK1 711 angelegt, um Blockierfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens werden drei Impulse von 100 MHz, von denen zwei funktionelle Impulse und einer ein Erfassungsimpuls ist, an CK2 714 angelegt, um Blockierfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden drei Impulse von 100 MHz, von denen zwei funktionelle Impulse und einer ein Erfassungsimpuls ist, an CK3 717 angelegt, um Blockierfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens werden drei Impulse der Frequenz von 66 MHz, von denen zwei funktionelle Impulse und einer ein Erfassungsimpuls ist, an CK4 717 angelegt, um Blockierfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1803 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 723 durch den überschreitenden Taktbereichslogikblock CCD1 706 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1806 zwischen CK2 714 und CK3 717, und die relative Taktverzögerung 1809 zwischen CK3 717 und CK4 720 für das Erfassen der Ausgangsantworten, 727 und 731, durch CCD2 707 bzw. CCD3 708.
  • 19 zeigt ein Zeitablauf-Diagramm einer Vorwärtszuführteilabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken oder Auffinden von Verzögerungsfehlen innerhalb jedes Taktbereichs und Blockierfehlern die Taktbereiche überschreiten mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungs-Modus. Es sei angenommen, daß die Taktbereiche CD1 702 bis CD4 705 eine Anzahl unabgetasteter Speicherzellen enthalten, die eine Folgentiefe von nicht mehr als 2 bilden. Das Zeitablauf-Diagramm 1900 zeigt die Folge der Wellenform der vier Erfassungstaktgeber CK1 711 bis CK4 720, die bei verschiedenen Frequenz arbeiten.
  • Während jedes Verschiebezyklus 1916 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus' 1917 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden vier Impulse von 150 MHz, von denen zwei funktionelle Impulse und zwei Erfassungsimpulse sind, an CK1 711 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweitens werden vier Impulse von 100 MHz, von denen zwei funktionelle Impulse und zwei Erfassungsimpulse sind, an CK2 714 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden vier Impulse von 100 MHz, von denen zwei funktionelle Impulse und zwei Erfassungsimpulse sind, an CK3 717 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Viertens werden vier Impulse von 66 MHz, von denen zwei funktionelle Impulse und zwei Erfassungsimpulse sind, an CK4 720 angelegt, um Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 1904 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, daß kein Überlauf oder Zeitablaufverletzungen auftreten würden während die Ausgangsantworten 723 durch den überschreitenden Taktbereichslogikblock CCD1 706 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 1908 zwischen CK2 714 und CK3 717, und die relative Taktverzögerung 1912 zwischen CK3 717 und CK4 720 für das Erfassen der Ausgangsantworten, 727 und 731, durch CCD2 707 bzw. CCD3 708.
  • 20 zeigt ein Zeitablauf-Diagramm einer Vorwärtszuführteilabtastgestaltung, die in 7 gegeben ist, einer Ausführungsform der Erfindung zum Entdecken oder Auffinden von 2-Zyklus-Verzögerungsfehler innerhalb jedes Taktbereichs und Blockierfehlern die Taktbereiche überschreiten mit einer geordneten Abfolge von Erfassungstakten im Selbstprüfungs- oder Abtastprüfungs-Modus. Es sei angenommen, daß die Taktbereiche CD1 702 bis CD4 705 eine Anzahl unabgetasteter Speicherzellen enthalten, die eine Folgentiefe von nicht mehr als 2 bilden. Es wird auch angenommen, daß einige Wege in den Taktbereichen CD1 702 bis CD4 705 zwei Zyklen benötigen, damit Signale hindurchgehen. Das Zeitablauf-Diagramm 2000 zeigt die Folge der Wellenform der vier Erfassungstaktgeber CK1 711 bis CK4 720, die bei verschiedenen Frequenz arbeiten.
  • Während jedes Verschiebezyklus 2016 werden eine Reihe von Taktimpulsen verschiedener Frequenzen, 150 MHz, 100 MHz, 100 MHz und 66 MHz durch die Erfassungstake CK1 711 bis CK4 720 angelegt, um Stimuli an alle Abtastzellen innerhalb aller Taktbereiche CD1 702 bis CD4 705 zu schieben.
  • Während jedes Erfassungszyklus 2017 werden vier Sätze von Erfassungstaktimpulsen in der folgenden Reihenfolge angelegt: Zuerst werden vier Impulse von denen zwei funktionelle Impulse von 150 MHz und zwei Erfassungsimpulse von 75 MHz (die Halte von 150 MHz) an CK1 711 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD1 702 zu entdecken oder aufzufinden. Zweites werden vier Impulse von denen zwei funktionelle Impulse von 100 MHz und zwei Erfassungsimpulse von 50 MHz (die Hälfe von 100 MHz) an CK2 714 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD2 703 zu entdecken oder aufzufinden. Drittens werden vier Impulse von denen zwei funktionelle Impulse von 100 MHz und zwei Erfassungsimpulse von 50 MHz (die Hälfe von 100 MHz) an CK3 717 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD3 704 zu entdecken oder aufzufinden. Vierten werden vier Impulse von denen zwei funktionelle Impulse von 66 MHz und zwei Erfassungsimpulse von 33 MHz (die Hälfe von 66 MHz) an CK4 720 angelegt, um 2-Zyklus-Verzögerungsfehler innerhalb des Taktbereichs CD4 705 zu entdecken oder aufzufinden.
  • Zusätzlich werden die Blockierfehler, die von den Leitungen 721, 725 und 729 in den überschreitenden Taktbereichlogikblocks CCD1 706 bis CCD3 708 jeweils erreicht werden können, auch entdeckt oder aufgefunden gleichzeitig, wenn die folgende Bedingung erfüllt wird: Die relative Taktverzögerung 2004 zwischen der ansteigenden Flanke des zweiten Erfassungsimpulses von CK1 711 und der ansteigenden Flanke des ersten Erfassungsimpulses von CK2 714 muß so eingestellt sein, so daß keine Überläufe oder Zeitgebeverletzungen auftreten würden, während die Ausgangsantworten 723 durch den überschreitenden Taktbereichslogikblock CCD1 706 erfaßt werden.
  • Das gleiche Prinzip gilt für die relative Taktverzögerung 2008 zwischen CK2 714 und CK3 717, und die relative Taktverzögerung 2012 zwischen CK3 717 und CK4 720 für das Erfassen der Ausgangsantworten, 727 und 731, durch CCD2 707 bzw. CCD3 708.
  • 21 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, gemäß der vorliegenden Erfindung, wo der Erfassungstakt CK2 während des Erfassungszyklus gewählt wird um Fehler die durch CK2 in Selbstprüfungs- oder Abtastprüfungsmodus erfaßt worden sind zu diagnostizieren.
  • Fehlerdiagnose ist das Verfahren durch das ein Fehler aufgefunden wird. Um dieses Ziel zu erreichen ist es oft nötig einen Angang zu benutzen, wo ein Prüfmuster nur einen Teil von Fehlern entdeckt, während es garantiert, daß keine anderen Fehler entdeckt werden. Wenn das Prüfmuster eine Antwort liefert, die zur beobachteten Antwort paßt kann dann erklärt werden, daß der Teil wenigstens einen tatsächlichen Fehler enthalten muß. Dann der gleiche Angang an den Teil der Fehler um die tatsächlichen Fehler weiter aufzufinden.
  • Das Zeitablauf-Diagramm 2100 zeigt einen Weg, diesen Angang zu erleichtern. In diesem Erfassungszyklus 2107 werden nur zwei Erfassungstakte von 100 MHz an den Erfassungstaktgeber CK2 714 angelegt, während die anderen drei Erfassungstakte inaktiv gehalten werden. Als ein Ergebnis für Verzögerungsfehler werden nur diese im Taktbereich CD2 703 entdeckt. Zusätzlich, für Blockierfehler werden nur jene in den überschreitenden Taktbereichlogikblocks CCD1 706 und CCD2 707 und den Taktbereich CD2 703 entdeckt. Offensichtlich hilft diese Taktzeitgabe bei der Fehlerdiagnose.
  • 22 zeigt ein Zeitablauf-Diagramm einer Vollabtastgestaltung, die in 7 gegeben ist, gemäß der vorliegenden Erfindung, wo die Erfassungstakte CK1 und CK3 während des Erfassungszyklus gewählt werden, um Fehler die durch CK1 und CK3 in Selbstprüfungs- oder Abtastprüfungsmodus erfaßt worden sind, zu diagnostizieren.
  • Das Diagramm 2200 zeigt ein Zeitgabeschema mehr, das der Fehlerdiagnose wie in der Beschreibung der 21 beschrieben helfen kann. In dem Erfassungszyklus 2208 werden zwei Erfassungsimpulse von 150 MHz an den Erfassungstaktgeber CK1 711 angelegt und zwei Erfassungsimpulse von 100 MHz werden an den Erfassungstaktgeber CK3 717 angelegt, während die beiden anderen Erfassungstakte inaktiv gehalten werden. Als ein Ergebnis für Verzögerungsfehler werden nur diese im Taktbereich CD1 702 und CD3 704 entdeckt. Zusätzlich, für Blockierfehler werden nur jene in den überschreitenden Taktbereichlogikblocks CCD1 706 und CCD2 707 bis CCD3 708 und den Taktbereich CD1 702 und CD3 703 entdeck. Offensichtlich hilft diese Taktzeitgabe bei der Fehlerdiagnose.
  • 23 zeigt ein Zeitablauf-Diagramm der Vollabtastgestaltung, die in 1 gegeben ist, gemäß der vorliegenden Erfindung wo alle Erfassungstakte während des Verschiebezyklus versetzt sind um den Leistungsverbrauch zu vermindern. Das Zeitgabediagramm 2300 zeigt nur die Wellenformen für die Erfassungstaktgeber CK1 111 bis CK4 120 während des Verschiebezyklus. Für den Erfassungszyklus können jegliche Zeitgabesteuerungsverfahren, die in diesem Patent beansprucht sind, angewendet werden.
  • Während des Verschiebezyklus 2305 werden die Taktimpulse für die Taktgeber CK1 111 bis CK4 120 versetzt, indem man die Verzögerung 2301 zwischen den Verschiebeimpulsen für die Taktgeber CK1 111 und CK2 114, die Verzögerung 2302 zwischen den Verschiebeimpulsen für die Taktgeber CK2 114 und CK3 117, die Verzögerung 2303 zwischen den Verschiebeimpulsen für die Taktgeber CK3 117 und CK4 120, die Verzögerung 2304 zwischen den Verschiebeimpulsen für die Taktgeber CK4 120 und CK1 111 richtig setzt. Als ein Ergebnis werden sowohl der Spitzenenergieverbrauch und der durchschnittliche Energieverbrauch vermindert. Zusätzlich, während des Erfassungszyklus wird PRPG 212 durch den Taktgeber CK2 114 angetrieben den zuerst angekommenen Erfassungstakt und der MISR 221 wird durch den Taktgeber CK3 117, den zuletzt angekommenen Erfassungstakt in dem gemeinsamen PRPG-MISR-Paar 228 in 2 angetrieben. Somit sicher die geordnete Erfassungsabfolge den korrekten Erfassungsvorgang, wenn ein gemeinsames PRPG-MISR-Paar für eine Mehrzahl von Taktbereichen beim Selbstprüfungsmodus benutzt wird.
  • 24 zeigt ein Flußdiagramm einer Ausführungsform der Erfindung. Das Mehrfacherfassungsselbstprüfungs-CAD-System 2400 nimmt den vom Benutzer zur Verfügung gestellten HDL-Code oder die Netliste 2402 zusammen mit den Selbstprüfungssteuerdateien 2401 und der gewählten Formbibliothek (foundry library) 2403 an. Die Selbstprüfungssteuerdateien 2401 enthalten alle Konfigurationsinformation und Skripte, die für die Kompilation 2404, Selbstprüfungs-Regelprüfung 2406, Selbstprüfungsregelreparatur 2507 und Mehrfacherfassungselbstprüfungssynthese 2408 die erforderlich sind. Als ein Ergebnis wird ein äquivalentes kombinatorisches Schaltungsmodell 2409 erzeugt. Dann kann eine kombinatorische Fehlersimulation 2410 durchgeführt werden. Schließlich wird die Nachverarbeitung 2411 benutzt um den endgültigen Selbstprüfungs-HDL-Code oder Netliste 2412 sowie die HDL-Prüfbänke und ATE-Prüfprogramme 2413 zu erzeugen. Alle Berichte und Fehler werden in den Berichtsdateien 2414 aufbewahrt.
  • Die Mehrfacherfassungs-Selbstprüfungssynthese 2408 benutzt einen hierarchischen Angang, in dem sie eine Mehrzahl von PRPG-MISR-Paaren eine nach der anderen synthetisiert für jeden einzelnen Taktbereich oder zusammengesetzte Taktbereiche, dann einen zentrale Prüfungssteuerung synthetisiert, die einen Fehleranzeiger aufweist und zuletzt die zentralen Selbstprüfungssteuerung mit synthetisierten PRPG-MISR-Paaren zusammenfügt. Jedes PRPG-MISR-Paar ist aus einem PRPG, einem optionalen Phasenschieber, einem optionalen Raumverdichter, einem MISR und einem Vergleicher zusammengesetzt. Zusätzlich kann eine Anzahl von extra Abtastzellen in ausgewählte Taktbereiche während der PRPG-MISR-Synthese eingesetzt werden. Als Ergebnis kann die zentrale Selbstprüfungssteuerung intakt bleiben, selbst wenn sich in einem späteren Stadium die Notwendigkeit für eine Schaltungsänderung entsteht.
  • 25 zeigt ein Flußdiagramm einer Ausführungsform der Erfindung. Das Mehrfacherfassungsabtastprüfungs-CAD-System 2500 nimmt den vom Benutzer zur Verfügung gestellten HDL-Code oder die Netliste 2502 zusammen mit den Abtaststeuerdateien 2501 und der gewählten Formbibliothek (foundry library) 2503 an. Die Abtaststeuerdateien 2501 enthalten alle Konfigurationsinformation und Skripte, die für die Kompilation 2504, Abtastregelprüfung 2506, Abtastregelreparatur 2507 und Mehrfacherfassung-Abtastsynthese 2508 die erforderlich sind. Als ein Ergebnis wird ein äquivalentes kombinatorisches Schaltungsmodell 2509 erzeugt. Dann kann eine kombinatorische ATPG 2510 durchgeführt werden. Schließlich wird die Nachverarbeitung 2511 benutzt um den endgültigen Abtast-HDL-Netliste 2512 sowie die HDL-Prüfbänke und ATE-Prüfprogramme 2513 zu erzeugen. Alle Berichte und Fehler werden in den Berichtsdateien 2514 aufbewahrt.
  • Indem somit gegenwärtig bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben wurden kann nun gewürdigt werden, daß die Ziele der Erfindung vollständig erreicht worden sind. Und es wird durch den Fachmann verstanden werden, daß viele Änderungen bei Aufbau und Schaltung und weit sich unterscheidende Ausführungsformen und Anwendungen der Erfindung ersichtlich werden ohne vom Geist und Bereich der vorliegenden Erfindung abzuweichen. Die Offenbarungen und die Beschreibung hierin sollen erläuternd sein und sind in keinem Sinne eine Begrenzung der Erfindung.

Claims (27)

  1. Ein Verfahren zum Liefern geordneter Erfassungstakte, zum Ermitteln oder Lokalisieren von Fehlern innerhalb von N Taktgebieten (CD1–CD4) mit Taktgebieten, die völlig unkorrelierte Frequenzen aufweisen, und Fehlern die zwei beliebige Taktgebiete in einer Integrierten Schaltung oder Schaltungsaufbau (133) überschreiten während eines Selbsttestes, worin N > 1 ist, wobei jedes Taktgebiet eine ausgewählte Anzahl Verschiebe-Taktimpulse, einen oder mehrere Erfassungstakte und eine oder mehrere Abfragezellen (SC (scan cells)) aufweist, wobei jeder Erfassungstakt eine ausgewählte Anzahl von Erfassungstaktimpulsen aufweist, die im Abtastmodus angelegt werden, jeder Erfassungstaktimpuls einen Taktimpuls aufweist, der im Normalmodus angelegt wird; besagtes Verfahren ist gekennzeichnet durch die folgenden Schritte: (a) Erzeugen und Laden von N pseudozufälligen Anregungen (PRPG (pseudorandom stimuli)) an alle besagter Abfragezellen innerhalb besagter N Taktbereiche in besagter Integrierter Schaltung oder Schaltungsaufbau, durch Anlegen besagter Verschiebe-Taktimpulse an alle besagter Abfragezellen in besagtem Abfragemodus zum Laden oder Einschieben besagter N pseudozufälliger Anregungen an alle besagter Abfragezellen, während eines Verschiebevorganges; (b) Anlegen einer geordneten Folge von Erfassungstaktimpulsen (10–19) an alle besagten Abfragezellen innerhalb besagter N Taktgebiete in besagtem Normalmodus während eines Erfassungsvorganges, wobei die geordnete Folge von Erfassungstaktimpulsen zwei oder mehr Erfassungstaktimpulse aus zwei oder mehr ausgewählten Erfassungstakten umfaßt, um zwei oder mehr Taktgebiete in einer aufeinanderfolgenden Ordnung derart zu steuern, daß nur eine oder einige wenige Gebiete zu einer bestimmten Zeit während eines Erfassungsvorganges aktiv sind, und falls ausgewählte Verzögerungsfehler innerhalb eines Taktgebietes ermittelt oder lokalisiert werden, besagter ausgewählter Erfassungstakt, der das Taktgebiet steuert, mindestens zwei aufeinanderfolgende besagte Erfassungstaktimpulse enthält, um den Übergang zu starten und die Ausgabeantwort zu erfassen; und (c) Verdichten N Ausgabeantworten aller besagter Abfragezellen (SC) zu Signaturen, durch Anlegen besagter Verschiebe-Taktimpulse an alle besagter Abfragezellen in besagtem Abfragemodus zum Verdichten oder Ausschieben besagter N Ausgabeantworten, um besagte Signaturen zu bilden, während eines Verdichtungsvorganges.
  2. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß jeder besagter Erfassungstakt programmierbar ist so daß er besagte ausgewählte Anzahl von Erfassungstaktimpulsen enthält, um besagten Verschiebe-/Verdichtungs- und Erfassungsvorgang an allen besagter Abfragezellen innerhalb eines ausgewählten Taktgebietes, das durch besagten Erfassungstakt gesteuert wird, auszuführen; wobei alle besagter Erfassungstaktimpulse in besagtem Erfassungstakt wahlweise intern erzeugt oder extern gesteuert sind, und wahlweise bei ihrer Nenntaktgeschwindigkeit (at-speed) oder bei einer ausgewählten Taktgeschwindigkeit betrieben werden können.
  3. Das Verfahren des Anspruchs 1, weiter gekennzeichnet durch Zurverfügungstellen von N Abfrageaktivierungssignalen (SE (scan enable)), wobei jedes ein ausgewähltes Taktgebiet steuert; wobei alle besagte Abfrageaktivierungssignale (SE) zum Schalten von Arbeitsabläufen von Verschieben/Verdichten zu Erfassen, und umgekehrt, eingesetzt werden; und wobei jedes besagte Abfrageaktivierungssignal (SE) wahlweise intern erzeugt oder extern gesteuert wird und wahlweise bei seiner Nenntaktgeschwindigkeit oder einer ausgewählten Taktgeschwindigkeit betrieben werden kann.
  4. Das Verfahren des Anspruchs 3, weiter dadurch gekennzeichnet, daß besagtes Zurverfügungstellen von N Abfrageaktivierungssignalen (SE) ferner das Einsetzen eines Gesamt-Abfrageaktivierungssignals (GSE (global scan enable)) zum Betreiben aller besagter Abfrageaktivierungssignale (SE) umfaßt, so daß besagtes Gesamt-Abfrageaktivierungssignal (GSE) und alle besagter Abfrageaktivierungssignale bei einer ausgewählten verringerten Taktgeschwindigkeit betrieben werden können.
  5. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Erzeugen und Laden von N pseudozufälligen Anregungen ferner ein Betreiben aller besagter Verschiebe-Taktpulse bei ausgewählten Taktgeschwindigkeiten oder bei der selben Taktgeschwindigkeit umfaßt; wobei alle besagter Verschiebe-Taktimpulse wahlweise verzerrt sind, so daß zu jeglicher vorgegebener Zeit nur eine oder mehrere besagter Abfragezellen ihren Zustand ändern, um den Energieverbrauch zu vermindern.
  6. Das Verfahren des Anspruchs 1, weiter gekennzeichnet durch den Schritt des Vergleichens besagter Signaturen mit ihren erwarteten Signaturen zur Fehleranzeige, nachdem ein vorbestimmtes Begrenzungskriterium erreicht ist; wobei besagter Schritt des Vergleichens besagter Signaturen mit ihren erwarteten Signaturen ferner Vergleichen besagter Signaturen innerhalb besagter Integrierter Schaltung oder Schaltungsaufbaus oder Ausschieben besagter Signaturen zum Vergleich in einer automatischen Prüfausrüstung (ATE (automatic test equipment)) umfaßt.
  7. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Erzeugen und Laden von N pseudozufälligen Anregungen ferner den Einsatz eines oder mehrerer pseudozufälliger Mustergeneratoren (PRPG (pseudorandom pattern generators)) umfaßt, um besagte N pseudozufällige Anregungen zu erzeugen.
  8. Das Verfahren des Anspruchs 7, weiter dadurch gekennzeichnet, daß besagter pseudozufälliger Mustergenerator (PRPG) ferner den Einsatz eines Phasenschiebers, der mit besagten PRPG-Ausgängen verbunden ist, umfaßt, um einen oder mehrere besagter pseudozufälliger Anregungen zu erzeugen.
  9. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein gleichzeitiges Anlegen besagter Erfassungstaktimpulse an zwei oder mehr ausgewählte Taktgebiete, die nicht miteinander Wechselwirken oder keinen übergreifenden logischen Block haben, umfaßt, um besagte Fehler in besagten ausgewählten Taktgebieten zu ermitteln oder zu lokalisieren.
  10. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein wahlweises Anlegen einer gekürzten oder erweiterten geordneten Abfolge von Erfassungstaktimpulsen aus besagter geordneter Abfolge von Erfassungstaktimpulsen umfaßt, um zusätzliche Fehler in besagter Integrierter Schaltung oder Schaltungsaufbau zu ermitteln oder zu lokalisieren.
  11. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner Abschalten aller Erfassungstaktimpulse in einem oder mehreren Erfassungstakten, um eine Fehlerdiagnose zu erleichtern, umfaßt.
  12. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein wahlweises Betreiben aller besagter Erfassungstaktimpulse, die ein ausgewähltes Taktgebiet bei einer ausgewählten Taktgeschwindigkeit steuern, umfaßt, um Blockierfehler (stuck-at faults) innerhalb besagten gewählten Taktgebietes zu ermitteln oder zu lokalisieren.
  13. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein wahlweises Betreiben alter besagter Erfassungstaktimpulse, die ein ausgewähltes Taktgebiet bei ihrer Nenntaktgeschwindigkeit steuern, umfaßt, um Verzögerungsfehler innerhalb besagten gewählten Taktgebietes zu ermitteln oder zu lokalisieren.
  14. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein wahlweises Verringern der Geschwindigkeit aller besagter Erfassungstaktimpulse, die ein ausgewähltes Taktgebiet steuern, auf den Pegel, wo Verzögerungsfehler, die mit allen vielfachperiodischen Pfaden gleicher periodischer Verzögerungen innerhalb besagten ausgewählten Taktgebietes verbunden sind, bei einer vorbestimmten Nenntaktgeschwindigkeit ermittelt oder lokalisiert werden, umfaßt.
  15. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein wahlweises Betreiben aller besagter Erfassungstaktimpulse, die zwei ausgewählte Taktgebiete bei ausgewählten Taktgeschwindigkeiten steuern, umfaßt, um Blockierfehler, die besagte zwei Taktgebiete übergreifen, zu ermitteln oder zu lokalisieren.
  16. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein wahlweises Anpassen der relativen Taktverzögerung von zwei besagter Erfassungstaktimpulse, die zwei ausgewählte Taktgebiete steuern, umfaßt, um die beiden ausgewählten Taktgebiete übergreifende Verzögerungsfehler zu ermitteln oder zu lokalisieren.
  17. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner wahlweises Anpassen der relativen Taktverzögerung von zwei besagter Erfassungstaktimpulse, die zwei ausgewählte Taktgebiete steuern, auf den Pegel, wo Verzögerungsfehler, die mit allen vielfachperiodischen Pfaden gleicher periodischer Verzögerung verbunden sind, die besagte zwei ausgewählte Taktgebiete übergreifen, bei einer vorbestimmten Nenntaktgeschwindigkeit ermittelt oder lokalisiert werden, umfaßt.
  18. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen ferner ein Steuern der relativen Taktverzögerung zwischen zwei beliebigen benachbarten Erfassungstaktimpulsen innerhalb oder außerhalb der Integrierten Schaltung oder des Schaltungsaufbaus umfaßt.
  19. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Verdichten von N Ausgabeantworten ferner Verwenden eines oder mehrerer Vielfacheingangs-Signatur-Register (MISR (multiple input signature register) umfaßt, um besagte Signaturen zu erzeugen.
  20. Das Verfahren des Anspruchs 19, weiter dadurch gekennzeichnet, das besagtes Vielfacheingangs-Signatur-Register (MISR) ferner Verwenden eines Platz-Verdichters, der mit besagten MISR-Eingängen verbunden ist, um besagte Ausgabeantworten zu verdichten, umfaßt, um eine oder mehrere besagter Signaturen zu erzeugen.
  21. Das Verfahren des Anspruchs 1, weiter gekennzeichnet durch Verwenden eines Paars aus PRPG-MISR (pseudozufälliger Mustererzeuger und Vielfacheingangsignaturregister), um besagte Fehler innerhalb eines oder mehrerer ausgewählter Taktgebiete zu ermitteln oder zu lokalisieren, wenn alle besagter Erfassungstakte, die besagte ausgewählte Taktgebiete steuern, bei der selben Taktgeschwindigkeit arbeiten; wobei alle besagter Erfassungstakte wahlweise verzerrt sind, um Ablauffehler und Laufzeitverletzungen während besagten Verschiebe-, besagten Erfassens- oder besagten Verdichtens-Vorganges zu beseitigen.
  22. Das Verfahren des Anspruchs 21, weiter dadurch gekennzeichnet, daß besagtes PRPG-MISR-Paar ferner ein PRPG, wahlweise einen Phasenschieber, wahlweise einen Platz-Verdichter, ein MISR und wahlweise einen Vergleicher umfaßt.
  23. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagtes Verdichten von N Ausgabeantworten ferner wahlweise Vergleichen besagter N Ausgabeantworten unmittelbar mit ihren erwarteten Ausgabeantworten und sofortiges Anzeigen von Fehlern unter Verwenden einer Vergleichsoperation umfaßt.
  24. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, das besagte Abfragezelle wahlweise ein gemultiplextes D-Flip-Flop oder eine pegelempfindliche Abfrage-Verriegelung (scan latch) ist, und ferner worin besagte Integrierte Schaltung oder Schaltungsaufbau im Test ein Vollabfrage- oder Teilabfrageaufbau ist.
  25. Das Verfahren des Anspruchs 1, weiter dadurch gekennzeichnet, daß besagte Fehler ferner Blockierfehler und Verzögerungsfehler umfassen; wobei besagte Blockierfehler ferner andere blockierartige Fehler, wie zum Beispiel Öffnungsfehler oder Kurzschlußfehler umfassen, und wobei besagte Verzögerungsfehler ferner andere nicht-blockierartige („nichtphysikalische") Verzögerungsfehler, so wie Übergangsfehler (Gate-Verzögerungen), vielfachperiodische Verzögerungsfehler und Pfadverzögerungsfehler umfassen.
  26. Eine Vorrichtung zum Bereitstellen geordneter Erfassungstakte zum Ermitteln oder Lokalisieren von Fehlern innerhalb von N Taktgebieten (CD1–CD4) einschließlich Taktgebieten mit unkorrelierten Frequenzen und Fehlern die zwei beliebige Taktgebiete in einer Integrierten Schaltung oder Schaltungsaufbau (133) übergreifen während eines Selbsttestes, worin N > 1 ist, wobei jedes Taktgebiet eine ausgewählte Anzahl Verschiebe-Taktimpulse und einen oder mehrere Erfassungstakte und eine oder mehrere Abfragezellen hat, wobei jeder Erfassungstakt eine ausgewählte Anzahl an Erfassungstaktimpulsen umfaßt, jeder Verschiebe-Taktimpuls einen Taktimpuls, der im Abfragemodus angelegt wird, umfaßt, jeder Erfassungs-Taktimpuls einen Taktimpuls, der im Normalmodus angelegt wird, umfaßt; besagte Vorrichtung gekennzeichnet durch: (a) Einrichtungen (211, 212, 213) zum Erzeugen und Laden von N pseudozufälligen Anregungen an alle besagter Abfragezellen innerhalb besagter N Taktbereiche in besagter Integrierter Schaltung oder Schaltungsaufbau, durch Anlegen besagter Verschiebe-Taktimpulse an alle besagter Abfragezellen in besagtem Abfragemodus zum Laden oder Einschieben besagter N pseudozufälliger Anregungen an alle besagter Abfragezellen während eines Verschiebevorgangs; (b) Einrichtungen (111, 114, 117, 120) zum Anlegen einer geordneten Abfolge von Erfassungstaktimpulsen an alle besagter Abfragezellen innerhalb besagter N Taktgebiete in besagtem Normalmodus während eines Erfassungsvorganges, wobei besagte geordnete Abfolge von Erfassungstaktimpulsen zwei oder mehr besagter Erfassungstaktimpulse aus zwei oder mehr ausgewählten Erfassungstakten umfaßt um zwei oder mehr Taktgebiete in einer geordneten Folge derart zu steuern, daß nur ein oder einige wenige Gebiete zu einer Zeit während eines Erfassungsvorganges aktiv sind, und wenn ausgewählte Verzögerungsfehler innerhalb eines Taktgebietes ermittelt oder lokalisiert werden, enthält besagter ausgewählter Erfassungstakt, der das Taktgebiet steuert, mindestens zwei aufeinanderfolgende besagter Erfassungstaktimpulse, um den Übergang zu starten und die Ausgabeantwort zu erfassen; und (c) Einrichtungen (217, 218, 219) zum Verdichten von N Ausgabeantworten aller besagter Abfragezellen zu Signaturen, durch Anlegen besagter Verschiebe-Taktimpulse an alle besagter Abfragezellen in besagtem Abfragemodus zum Verdichten oder Ausschieben besagter N Ausgabeantworten, um besagte Signaturen zu bilden, während eines Verdichtungsvorganges.
  27. Die Vorrichtung des Anspruchs 26, weiter dadurch gekennzeichnet, daß jede besagter Einrichtungen (a)–(c) wahlweise innerhalb oder außerhalb besagter Integrierter Schaltung oder Schaltungsaufbaus angeordnet ist.
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